DE19902462A1 - Chip-on-chip semiconductor component arrangement - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Halbleiterbauelement mit einem Chip-on-Chip-Aufbau.The invention relates to a semiconductor component with a Chip-on-chip construction.
Bei der "Chip on Chip" Montage wird auf ein erstes Leistungs chip ein weiteres zweites Chip montiert. Dabei wird das zwei te Chip mit einem Isolationskleber auf die Passivierschicht des ersten Chips geklebt. Nach dem Aufkleben ist die Rücksei te des zweiten Chips nicht mehr elektrisch zugänglich und kann damit nicht mehr kontaktiert werden. Bei der Herstellung von "Chip on Chip"-Bauelementen muß also die Kontaktierung des zweiten Chips immer vor dem Aufkleben auf den ersten Chip erfolgen. Das bedeutet für den Herstellungsprozeß, daß eine bestimmte Reihenfolge der Arbeitsschritte vorgegeben ist und eingehalten werden muß.With the "Chip on Chip" assembly, a first performance chip mounted another second chip. This will be two te chip with an insulation adhesive on the passivation layer of the first chip glued. After sticking is the back egg te of the second chip is no longer electrically accessible and can no longer be contacted. In the preparation of "Chip on chip" components must therefore be contacted of the second chip always before sticking to the first chip respectively. For the manufacturing process, this means that a certain order of the work steps is predetermined and must be observed.
Die Vorgabe der Reihenfolge der Arbeitsschritte bei der Her stellung des Bauelements ist aber eine starke Einschränkung, die unter Umständen eine Optimierung des Fertigungsverfahrens verhindert.The specification of the sequence of the work steps at the manufacturer position of the component is a strong limitation, which may optimize the manufacturing process prevented.
Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit einem Chip-on-Chip-Aufbau ("Chip on Chip"-Bauelement) zu schaffen, das sich mit einem Verfahren herstellen läßt, bei dem die Reihenfolge der Arbeitsschritte im wesentlichen unab hängig von dem Kontaktieren der Chips ist.The object of the invention is to provide a semiconductor device a chip-on-chip structure ("chip on chip" component) create that can be produced with a process which the order of the steps is essentially independent is dependent on contacting the chips.
Die Aufgabe wird gelöst durch das Bauelement mit den Merkma len nach Anspruch 1. Bevorzugte Ausführungsformen sind Gegen stand der abhängigen Ansprüche.The task is solved by the component with the characteristics len according to claim 1. Preferred embodiments are counter the dependent claims.
Erfindungsgemäß wird ein Halbleiterbauelement mit einem Chip- on-Chip-Aufbau vorgeschlagen, bei dem die Kontaktierung der Rückseite des zweiten Chips auch noch nach dem Zusammenbau der beiden Chips möglich ist. Die grundlegende Idee der Er findung besteht darin, die Kontaktgebiete auf den Oberflächen der Chips, die auf den inneren Flächen der Chips liegen, mit Zuführungen nach außen zu versehen. Unter "innerer Fläche" wird dabei die Oberfläche eines der Chips verstanden, die nach dem Verbinden der beiden Chips nicht mehr zugänglich ist. Entsprechend ist eine "äußere Fläche" eine Oberfläche eines der Chips, die auch noch nach dem Verbinden der beiden Chips zugänglich bleibt.According to the invention, a semiconductor component with a chip proposed on-chip construction in which the contacting of the Back of the second chip even after assembly of the two chips is possible. The basic idea of He Invention is the contact areas on the surfaces of the chips lying on the inner surfaces of the chips with To provide feeds to the outside. Under "inner surface" the surface of one of the chips is understood that after connecting the two chips no longer accessible is. Accordingly, an "outer surface" is a surface one of the chips that remains even after connecting the two Chips remains accessible.
Das erfindungsgemäße Bauelement mit einem ersten Chip und ei nem zweiten Chip, die übereinander angeordnet sind, wobei we nigstens eines der Chips mindestens ein Kontaktgebiet auf ei ner inneren Oberfläche aufweist, ist gekennzeichnet durch ein Zwischenstück, das zwischen dem ersten und dem zweiten Chip angeordnet ist und das mindestens einen elektrisch leitfähi gen Bereich umfaßt, der seitlich über mindestens einen der zwei Chips hinausragt und der mit dem mindestens einen Kon taktgebiet elektrisch verbunden ist. Bei dem erfindungsgemä ßen Bauelement ist es damit nun durch das Zwischenstück mög lich, die Kontaktierung beispielsweise des zweiten Chips vor zunehmen, wenn dessen Rückseite über ein Bondpad bereits mit der Chipoberfläche verbunden ist.The component according to the invention with a first chip and egg nem second chip, which are arranged one above the other, where we at least one of the chips at least one contact area on egg ner inner surface is characterized by a Intermediate piece that is between the first and the second chip is arranged and the at least one electrically conductive gene area that laterally over at least one of the protrudes two chips and the one with at least one con cycle area is electrically connected. In the invention ß component is now possible through the intermediate piece Lich, the contacting of the second chip, for example increase if its back is already attached via a bond pad the chip surface is connected.
In einer bevorzugten Ausführungsform besteht das Zwischen stück aus Cu.In a preferred embodiment, there is the intermediate piece of Cu.
In einer weiteren Ausführungsform besteht das Zwischenstück aus Silizium, das eine Metallisierung auf einer ersten und/oder zweiten Oberfläche aufweist.In a further embodiment there is the intermediate piece made of silicon, which is a metallization on a first and / or second surface.
Insbesondere ragt das Zwischenstück so weit aus dem Bauele ment herausragt, daß der leitfähige Bereich seitlich neben den zwei Chips Platz zum Draht-Bonden bietet.In particular, the intermediate piece protrudes so far from the component ment protrudes that the conductive area next to the side the two chips offers space for wire bonding.
Ein Vorteil des erfindungsgemäßen Bauelements besteht darin, daß es einfach aufzubauen ist und bei der Herstellung des Bauelements keine zusätzlichen Verfahrensschritte erforder lich werden.An advantage of the component according to the invention is that that it’s easy to set up and easy to manufacture Component no additional process steps required become.
Weitere Merkmale und Vorteile ergeben sich aus der folgenden Beschreibung, bei der Bezug genommen wird auf die beigefügten Zeichnungen.Further features and advantages result from the following Description, reference being made to the accompanying Drawings.
Fig. 1 zeigt eine Ausführungsform des erfindungsgemäßen Bau elements im Querschnitt. Fig. 1 shows an embodiment of the construction element according to the invention in cross section.
Fig. 2A bis 2C zeigen Ausführungsformen des erfindungsgemäßen Zwischenstücks. Figs. 2A to 2C show embodiments of the intermediate piece of the invention.
Fig. 3A und 3B zeigen Anwendungsbeispiele der Erfindung. Fig. 3A and 3B show application examples of the invention.
Fig. 4A und 4B zeigen weitere Anwendungsbeispiele der Erfin dung. FIGS. 4A and 4B show further application examples of the dung OF INVENTION.
Fig. 1 zeigt den Aufbau eines Ausführungsbeispiels des erfin dungsgemäßen Halbleiterbauelement mit einem Chip-on-Chip- Aufbau. In der gezeigten Ausführungsform umfaßt das Bauele ment zwei Chips 1 und 2 übereinander. Dabei ist das erste Chip 1 das untere Chip und das zweite Chip 2 das obere der beiden Chips. Die Erfindung ist aber nicht auf diesen Aufbau eingeschränkt. Das Bauelement kann auch z. B. drei Chips über einander oder zusätzlich einzelne Chips oder mehrere Stapel von Chips nebeneinander umfassen. Fig. 1 shows the structure of an embodiment of the inventive semiconductor device with a chip-on-chip structure. In the embodiment shown, the component comprises two chips 1 and 2 one above the other. The first chip 1 is the lower chip and the second chip 2 is the upper of the two chips. However, the invention is not restricted to this structure. The component can also, for. B. three chips on top of each other or additionally individual chips or several stacks of chips next to each other.
Die Oberflächen der Chips sind insoweit zu unterscheiden, als einige Oberflächen 3 der Chips nur vor der Verbindung der Chips 1 und 2 zu einem Stapel zugänglich sind, während ein Paar von Oberflächen 4 der Chips sich nach dem Verbinden der Chips so einander gegenüberliegen, daß sie nach dem Verbinden nicht mehr zugänglich sind. Die letzteren Flächen 4 werden jeweils "innere Fläche" genannt. Entsprechend werden die er sten Flächen 3 jeweils "äußere Fläche" genannt. The surfaces of the chips are to be distinguished in that some surfaces 3 of the chips are only accessible before the chips 1 and 2 are connected to form a stack, while a pair of surfaces 4 of the chips face each other after the chips have been connected so that they are no longer accessible after connecting. The latter surfaces 4 are each called "inner surfaces". Accordingly, he most surfaces 3 are called "outer surface".
Bei dem dargestellten Bauelement mit den übereinander ange ordneten Chips 1 und 2 liegt ein Kontaktgebiet 5, das z. B. für den Drain-Anschluß dient, auf der inneren Fläche 4 des zweiten Chips 2. Dieses Kontaktgebiet 5 ist in der Fig. 1 als dickerer Strich hervorgehoben. Es können aber auch mehrere Kontaktgebiete 5 über die innere Fläche 4 des zweiten Chips 2 verteilt sein. Insbesondere kann auch die gesamte innere Flä che 4 des zweiten Chips 2 als Drain des zweiten Chips 2 wir ken, so daß das Kontaktgebiet 5 der gesamten inneren Fläche 4 des zweiten Chips 2 entspricht. Weil dieses Kontaktgebiet 5 auf der inneren Fläche 4 des zweiten Chips 2 liegt, ist es nach dem Verbinden der beiden Chips 1 und 2 nicht mehr zu gänglich.In the component shown with the stacked chips 1 and 2 is a contact area 5 , the z. B. for the drain connection, on the inner surface 4 of the second chip 2nd This contact area 5 is highlighted in FIG. 1 as a thicker line. However, several contact areas 5 can also be distributed over the inner surface 4 of the second chip 2 . In particular, the entire inner FLAE can surface 4 of the second chip 2 as the drain of the second chip 2, we ken, so that the contact region 5 corresponding to the entire inside surface 4 of the second chip. 2 Because this contact area 5 lies on the inner surface 4 of the second chip 2 , it is no longer accessible after the two chips 1 and 2 have been connected.
Um die Kontaktierung dieses Kontaktgebietes 5 auf der inneren Fläche 4 des zweiten Chips 2 auch nach dem Verbinden der Chips noch durchführen zu können, weist das erfindungsgemäße Bauelement wie in Fig. 1 dargestellt ein Zwischenstück 8 auf. Das Zwischenstück 8 ist zwischen dem ersten und dem zweiten Chip 1 bzw. 2 angeordnet. Das Zwischenstück ist so bemessen, daß es seitlich über mindestens einen der zwei Chips 1 oder 2 hinausragt und auch nach dem Verbinden der beiden Chips min destens eine seiner unteren und oberen Oberfläche zugänglich bleibt. Das Zwischenstück 8 weist auf der auch nach dem Ver binden der Chips noch zugänglichen Oberfläche mindestens ei nen elektrisch leitfähigen Bereich auf, der auf einer Seite mit dem Kontaktgebiet 5 auf dem ersten Chip 1 elektrisch ver bunden ist und auf der anderen Seite auf dem Bereich des Zwi schenstücks 8 in einem zweiten Kontaktgebiet 5 endet, das auch nach dem Verbinden der beiden Chips 1 und 2 noch zugäng lich bleibt.In order to be able to make contact with this contact area 5 on the inner surface 4 of the second chip 2 even after the chips have been connected, the component according to the invention has an intermediate piece 8, as shown in FIG. 1. The intermediate piece 8 is arranged between the first and the second chip 1 or 2 . The intermediate piece is dimensioned such that it projects laterally beyond at least one of the two chips 1 or 2 and at least one of its lower and upper surfaces remains accessible even after the two chips have been connected. The intermediate piece 8 has on the surface that is still accessible even after the binding of the chips has at least one electrically conductive area that is electrically connected on one side to the contact region 5 on the first chip 1 and on the other side on the area of the Intermediate piece 8 ends in a second contact area 5 , which remains accessible even after the connection of the two chips 1 and 2 .
Das in Fig. 1 gezeigte Bauelement unterscheidet sich vom Stand der Technik durch das Zwischenstück 8 zwischen dem er sten und zweiten Chip 1 bzw. 2, das über das zweite Chip 2 hinausragt. Das zweite Chip 2 ist mit der gewohnten Rücksei tenmetallisierung versehen und auf das Zwischenstück 8 ge klebt bzw. gelötet. Das Zwischenstück 8 selbst ist in bekann ter Weise auf die (isolierende) Passivierschicht des ersten Chips aufgeklebt, wie im folgenden erläutert wird.The component shown in Fig. 1 differs from the prior art by the intermediate piece 8 between the first and second chip 1 or 2 , which protrudes beyond the second chip 2 . The second chip 2 is provided with the usual rear side metallization and glued or soldered to the intermediate piece 8 . The intermediate piece 8 itself is glued in known manner to the (insulating) passivation layer of the first chip, as will be explained in the following.
Die elektrische Verbindung zwischen dem Kontaktgebiet 5 auf dem zweiten Chip 2 und dem Zwischenstück 8 wird durch einen Leitkleber 7 sichergestellt, der auch für die mechanische Verbindung des zweiten Chips 2 und dem Zwischenstück 8 sorgt.The electrical connection between the contact area 5 on the second chip 2 and the intermediate piece 8 is ensured by a conductive adhesive 7 , which also ensures the mechanical connection of the second chip 2 and the intermediate piece 8 .
Insbesondere ist das zweite Kontaktgebiet 5 an dem einen Ende des elektrisch leitfähigen Bereiches des Zwischenstücks 8, das auch nach dem Verbinden der beiden Chips 1 und 2 noch zu gänglich bleibt, so groß gewählt, daß auf ihm Platz zum Bon den von Bonddrähten für Verbindungen zu Außenanschlüssen des Bauelements z. B. nach dem Eingießen vorhanden ist. Damit weist bei dieser Ausführungsform das erfindungsgemäße Bauele ment folgende Anschlüsse auf: Erste Bonddrähte 10 sind für den Anschluß von Source oder Gate des zweiten Chips 2, d. h. des oberen Chips 2, direkt auf einem Kontaktgebiet auf der äußeren Fläche des Chips 2 vorgesehen. Zweite Bonddrähte 11 stellen die Verbindung der Source bzw. des Gate des ersten Chips 1 zu der Außenwelt her. In der gezeigten Ausführungs form ist der erste Chip 1 größer als der zweite Chip 2. Daher ist anders als beim zweiten Chip 2 ein Teil der inneren Flä che 4 des ersten Chips 1 auch nach dem Verbinden der beiden Chips noch zugänglich. Wenn es möglich ist, ein Kontaktgebiet 5 des ersten Chips 1 auf diesem Teil der inneren Fläche 4 an zuordnen, so können auf diesem Kontaktgebiet 5 dritte Bond drähte 12 für die Source bzw. das Gate des ersten Chips 1 an geordnet werden.In particular, the second contact area 5 at one end of the electrically conductive region of the intermediate piece 8 , which remains accessible even after the two chips 1 and 2 have been connected, is chosen so large that there is space for the receipt of the bond wires for connections on it External connections of the component z. B. is present after pouring. Thus, in this embodiment, the component according to the invention has the following connections: First bonding wires 10 are provided for connecting the source or gate of the second chip 2 , ie the upper chip 2 , directly on a contact area on the outer surface of the chip 2 . Second bonding wires 11 establish the connection of the source or the gate of the first chip 1 to the outside world. In the embodiment shown, the first chip 1 is larger than the second chip 2 . Therefore, unlike the second chip 2 , part of the inner surface 4 of the first chip 1 is still accessible even after the two chips have been connected. If it is possible to assign a contact area 5 of the first chip 1 to this part of the inner surface 4 , then third bonding wires 12 for the source or the gate of the first chip 1 can be arranged on this contact area 5 .
Daß es durch die Verwendung eines leitfähigen Bereiches auf dem Zwischenstück 8 nicht zu unerwünschten elektrischen Ver bindungen oder Kurzschlüssen mit oder auf dem ersten Chip 1 kommt, wird dadurch verhinderte, daß zwischen dem Zwischen stück 8 und der inneren Oberfläche 4 des ersten Chips 1 ein Isolierkleber 6 verwendet wird. Darüber hinaus wirkt zusätz lich eine Passivierschicht 9 als Isolator auf der inneren Fläche 4 des ersten Chips. Diese Passivierschicht 9 besteht vorzugsweise aus Fotoimid.That it does not bond or through the use of a conductive area on the intermediate piece 8 to undesirable electrical Ver shorts comes with or on the first chip 1 is thereby prevented between the intermediate piece 8 and the inner surface 4 of the first chip 1, an insulating adhesive 6 is used. In addition, a passivation layer 9 additionally acts as an insulator on the inner surface 4 of the first chip. This passivation layer 9 preferably consists of photoimide.
Der erste Chip 1 wird über ein Lot 13 mit einem Kühlkörper 14, der üblicherweise aus Cu besteht, elektrisch und mecha nisch verbunden. Der Kühlkörper aus Cu 14 dient gleichzeitig als Drain-Anschluß D1 des ersten Chips 1.The first chip 1 is electrically and mechanically connected via a solder 13 with a heat sink 14 , which usually consists of Cu. The heat sink made of Cu 14 also serves as a drain connection D1 of the first chip 1 .
In Fig. 2A bis 2C sind verschiedene Ausführungsformen des er findungsgemäßen Zwischenstücks 8 dargestellt. In der ersten Ausführungsform nach Fig. 2A besteht das Zwischenstück 8 vollständig aus einem Metall, insbesondere aus Cu und Al, oder aus Metallegierungen. Die Metallschicht kann zusätzlich vernickelt sein. Diese Ausführungsform ist besonders für An wendüngen geeignet, bei denen die gesamte innere Fläche 4 des zweiten Chips 2 elektrisch nach außen verbunden werden soll.In FIGS. 2A to 2C various embodiments of he inventive intermediate piece 8 are shown. In the first embodiment according to FIG. 2A, the intermediate piece 8 consists entirely of a metal, in particular of Cu and Al, or of metal alloys. The metal layer can also be nickel-plated. This embodiment is particularly suitable for applications where the entire inner surface 4 of the second chip 2 is to be electrically connected to the outside.
Eine weitere Ausführungsform des Zwischenstücks 8, die in Fig. 2B gezeigt ist, besteht aus einem Siliziumchip 17, das vorzugsweise n+-dotiert ist. Das Siliziumchip 17 ist mit ei ner Metallisierung 16 auf seiner Oberseite versehen, um die Leitfähigkeit des Zwischenstücks 8 zu optimieren. Die Metal lisierungsschicht 16 besteht dabei vorzugsweise aus Al, Ti, Ni, Ag, Au oder einer Schichtfolge aus diesen. Daß das Sili ziumchip 17 auch zur weiteren Verbesserung der Leitfähigkeit des Zwischenstücks mit einer Metallisierung 16 auf Vorder- und Rückseite versehen werden kann, ist aus Fig. 2C ersicht lich.Another embodiment of the intermediate piece 8 , which is shown in FIG. 2B, consists of a silicon chip 17 , which is preferably n + -doped. The silicon chip 17 is provided with egg ner metallization 16 on its top to optimize the conductivity of the intermediate piece 8 . The metalization layer 16 preferably consists of Al, Ti, Ni, Ag, Au or a layer sequence of these. That the silicon chip 17 can also be provided with a metallization 16 on the front and back to further improve the conductivity of the intermediate piece is evident from FIG. 2C.
Bei allen Ausführungsformen des Zwischenstückes 8 gilt, daß die metallische Oberfläche dabei sowohl für Drahtbonden als auch für Chipbonden geeignet sein muß.In all embodiments of the intermediate piece 8 , the metal surface must be suitable for both wire bonding and chip bonding.
Anwendungen eines Bauelements mit einem Aufbau mit dem erfin dungsgemäßen Zwischenstück 8 sind in den Fig. 3 und 4 ge zeigt. In Fig. 3A ist eine Halbbrücke mit zwei gleichen MOS FETs dargestellt, bei der die beiden MOSFETs einmal dem zwei ten Chip 2 in Fig. 1 und einmal dem ersten Chip 1 in Fig. 1 entsprechen. Gate und Source werden über Bonddrähte 10 nach außen verbunden. Der Mittelabgriff, d. h. der Drain-Anschluß D2 des zweiten Chips 2 und der Source-Anschluß S1 des ersten Chips 1 werden über das Zwischenstück 8 gemeinsam nach außen geführt und mit dem Bonddraht 11 verbunden. Der Drain-An schluß D1 des ersten Chips 1 erfolgt wie oben beschrieben über den Kühlkörper der Halbbrücke.Applications of a component with a structure with the intermediate piece 8 according to the invention are shown in FIGS . 3 and 4. FIG. 3A shows a half-bridge with two identical MOS FETs, in which the two MOSFETs once correspond to the second chip 2 in FIG. 1 and once to the first chip 1 in FIG. 1. Gate and source are connected to the outside via bond wires 10 . The center tap, that is to say the drain terminal D2 of the second chip 2 and the source terminal S1 of the first chip 1, are routed outwards together via the intermediate piece 8 and connected to the bonding wire 11 . The drain-on circuit D1 of the first chip 1 takes place as described above via the heat sink of the half bridge.
In Fig. 3B ist ein niederohmiger MOSFET mit zwei Einzel- MOSFETs dargestellt, die parallel geschaltet sind. Dabei ent spricht ein MOSFET dem oberen Chip 2 und ein MOSFET dem unte ren Chip 1. Der Source-Anschluß S2 des zweiten. Chips 2 er folgt über einen Bonddraht 10, der Drain-Anschluß 15 des er sten Chips 1 erfolgt über den (nicht dargestellten) Kühlkör per.In Fig. 3B, a low-MOSFET with two single MOSFETs is shown, which are connected in parallel. A MOSFET corresponds to the upper chip 2 and a MOSFET to the lower chip 1 . The source terminal S2 of the second. Chips 2 it follows over a bond wire 10 , the drain terminal 15 of the most chips 1 it takes place via the (not shown) heat sink.
In Fig. 4A und 4B sind weitere Anwendungen des erfindungsge mäßen Bauelements dargestellt. In Fig. 4A ist ein Kaskoden- Schaltnetzteil-IC mit Leistungstransistor gezeigt. Der Lei stungstransistor bildet dabei den ersten, unteren Chip 1, da bei ihm die Wärmeableitung sichergestellt sein muß und damit ein guter Wärmekontakt zu dem Kühlkörper 14 bestehen muß. Der Steuer- oder Schaltnetzteil-IC bildet den zweiten, oberen Chip 2.Further applications of the erfindungsge MAESSEN device in Fig. 4A and 4B are shown. In Fig. 4A with power transistor a cascode switching power supply IC. The Lei stung transistor forms the first, lower chip 1 , since with him the heat dissipation must be ensured and thus good thermal contact with the heat sink 14 must exist. The control or switching power supply IC forms the second, upper chip 2 .
Fig. 4B zeigt einen IGBT mit Freilaufdiode, wobei der IGBT dem ersten, unteren Chip 1 entspricht und die Freilaufdiode dem zweiten, oberen Chip 2 entspricht. FIG. 4B shows an IGBT with a freewheeling diode, the IGBT of the first, lower chip 1 corresponds to and the freewheeling diode of the second, upper chip 2 corresponds.
Ganz besonders eignet sich das erfindungsgemäße Bauelement also für Bauformen, die nicht gekühlt werden müssen, wie z. B. SMD- Bauelemente, da die Anforderungen an die Wärmeableitung von dem oberen Chip 2 nicht zu hoch sein dürfen: Durch die "Chip-on-Chip"-Montage ist es nicht möglich, Wärme in effek tiver Weise vom zweiten Chip 2 in Fig. 1 zum Kühlkörper 14 abzuführen.The component according to the invention is therefore particularly suitable for designs which do not need to be cooled, such as, for. B. SMD components, since the requirements for heat dissipation from the upper chip 2 must not be too high: Due to the "chip-on-chip" assembly, it is not possible to effectively remove heat from the second chip 2 in FIG dissipate the heat sink 14th. 1
Das Verfahren zum Herstellen des erfindungsgemäßen Bauele ments entspricht dem des "TEMPFET". Das Zwischenstück kann dabei auch analog einer Standard-Siliziumscheibe ausgebil det sein und beim Die-Bonden genauso wie eine gesägte Silizi umscheibe verarbeitet werden. The method for producing the component according to the invention ment corresponds to that of the "TEMPFET". The intermediate piece can trained analogous to a standard silicon wafer be and with die bonding just like a sawn silicon be processed.
11
erster Chip
first chip
22nd
zweiter Chip
second chip
33rd
äußere Fläche eines Chips
outer surface of a chip
44th
innere Fläche eines Chips
inner surface of a chip
55
Kontaktgebiet auf einem Chip
Contact area on a chip
66
Isolierkleber
Insulating glue
77
Leitkleber
Conductive adhesive
88th
Zwischenstück
Spacer
99
Passivierschicht, Isolator (Fotoimid)
Passivation layer, insulator (photoimide)
1010th
erste Bonddrähte G2/S2 für Gate/Source vom zweiten Chip
first bond wires G2 / S2 for gate / source from the second chip
1111
zweite Bonddrähte D2 für Drain vom zweiten Chip
second bond wires D2 for drain from the second chip
1212th
dritte Bonddrähte S1/G1 für Gate/Source vom ersten Chip
third bond wires S1 / G1 for gate / source from the first chip
1313
Lot
Lot
1414
Kühlkörper aus Cu
Cu heat sink
1515
Drain-Anschluß D1
Drain connection D1
1616
Metallschicht
Metal layer
1717th
n+ n +
-Si
-Si
1818th
Al-Schicht
Al layer
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