DE19612441C2 - Circuit arrangement with a test circuit - Google Patents

Circuit arrangement with a test circuit

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Abstract

The invention relates to a circuit arrangement with a predetermined number of group lines (WL0, ..., Wlm, BL0, ..., BLm) which are arranged at regular intervals adjacent each other on a semiconductor substrate (26) and to which a plurality of elementary electronic circuits (7) formed on the semiconductor substrate (26) and substantially identically are connected. A test circuit for checking the electronic operability of the elementary circuits (7) and/or the group lines (WL0, ..., Wlm, BL0, ..., BLm) is provided which is also integrated on the semiconductor substrate (26) of the circuit arrangement, has a switching device (30) which is associated with the group lines (WL0, ..., Wlm, BL0, ..., BLm) and is used to actuate at least one predetermined group line (W1n, BLn) by a first test signal. A further group line (W1n', Bln', n'=n-1, n'=n+1) arranged directly adjacent in relation to the predetermined group line (Wln, BLn) is actuated by a second test signal having a different test level in relation to the first test signal, and detection means (31) associated with the group lines (WL0, ..., Wlm, BL0, ..., BLm) is provided and determines an output signal derived from the group lines (W1n, BLn or W1n', BLn') which have received the first or second test signal.______________________

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung mit einer vorbestimmten Anzahl von auf einem Halbleitersubstrat in regelmäßiger Anordnung nebeneinander ausgebildeten Grup­ penleitungen, an denen eine Vielzahl von auf dem Halbleiter­ substrat und im wesentlichen gleichartig zueinander ausgebil­ deten elektronischen Elementarschaltungen angeschlossen ist, wobei eine Testschaltung zur Überprüfung der elektronischen Funktionsfähigkeit der Elementarschaltungen und/oder der Gruppenleitungen vorgesehen ist.The invention relates to a circuit arrangement a predetermined number of times on a semiconductor substrate arranged in a regular arrangement next to each other pen lines to which a variety of on the semiconductor trained substrate and substantially identical to each other the electronic elementary circuits are connected, being a test circuit for checking the electronic Functionality of the elementary circuits and / or Group management is provided.

Nach der Herstellung einer hochintegrierten Halbleiterschal­ tung ist es erforderlich, deren dynamischen und statischen Funktionsfähigkeiten zu überprüfen, was für den Hersteller die Durchführung von zumeist aufwendigen Testprozeduren be­ deutet. Aufgrund der hohen Zahl aller möglichen logischen Zu­ stände bei den in aller Regel komplexen Schaltungen ist eine umfassende Prüfung der Schaltungen nur mit hohem Zeitaufwand möglich. Da die Testkosten insbesondere bei hochintegrierten Halbleiterspeicher einen wesentlichen Anteil der Produktions­ kosten darstellen, sind Testverfahren und Testschaltungen er­ wünscht, welche in kurzer Zeit eine möglichst hohe Fehlerab­ deckung gewährleisten. Eine möglichst frühzeitige Aussondie­ rung defekter Schaltungen aus dem Produktionsablauf bringt eine Entlastung der Fertigungsanlagen und trägt so zur Zeit- und Kostenersparnis bei. Gegenwärtig wird eine typische Test­ folge speziell für einen elektrisch löschbaren und program­ mierbaren Halbleiterspeicher (EEPROM) wie folgt verwendet. Vor Beginn der eigentlichen Test folge werden sämtliche Spei­ cherzellen gelöscht, und anschließend werden entweder alle Speicherzellen oder die nach einem vorbestimmten Muster aus­ gewählten Speicherzellen auf bestimmte Logikwerte program­ miert. Danach kann in der Regel eine sogenannte Streßbehand­ lung mit erhöhter Temperatur und/oder mit einer überhöhten Drainspannung erfolgen. Bei einem nachfolgenden Testlauf wer­ den die Funktionen der Speicherzellen und Schaltungskomponen­ ten des EEPROMs überprüft, beispielsweise durch Bestimmen der Schwellspannungsverschiebung der Speicherzellen. Nach einem erneuten Löschen der Speicherzellen wird eine nochmalige Streßbehandlung, gegebenenfalls mit einer erhöhten Gatespan­ nung der Speicherzellen durchgeführt und es wird der Funkti­ onstest unter Bestimmung der Schwellspannungsverschiebung der Speicherzellen wiederholt. Zum Schluß werden die Dateninhalte des EEPROM gelöscht. Bei D. Rhein und H. Freitag, "Mikroelek­ tronische Speicher" Seite 117, Springer-Verlag Wien New York, sind schaltungstechnische Maßnahmen zur Vereinfachung derar­ tiger Prüfprozesse erläutert. Beim sogenannten Gang Program­ ming Mode kann durch paralleles Programmieren von zwei oder vier Bytes die Programmierzeit reduziert werden. Beim soge­ nannten Full Array Streß Mode werden hohe Streßspannungen an sämtliche Wort- bzw. Bitleitungen gleichzeitig angelegt, um Störungen im normalen Betrieb an den nicht selektierten Zel­ len nachzubilden. Beim sogenannten Individual Cell Threshold Mode arbeiten alle Leseschaltungen mit normaler Betriebsspan­ nung, während an den Wortleitungen die Spannung zwischen Null Volt und der Programmierspannung (typischerweise etwa +18 V) variiert wird, wodurch die individuelle Zelleinsatzspannung bestimmt werden kann. Bei sämtlichen der bisher bekannt ge­ wordenen Tests ist es erforderlich, eine Speicherzelle mehr­ mals zu programmieren und wieder zu löschen. Dies ist aber gerade bei einem EEPROM sehr zeitaufwendig, und bedingt ent­ sprechend lange Testzeiten, da zum Programmieren bzw. Löschen eines EEPROMs bis zu 50 ms/Byte benötigt werden. Andere aus DRAM-Tests bekannte Algorithmen (beispielsweise der sogenann­ te March Test) sind aufgrund der hohen Zahl der benötigten Programmierzyklen insbesondere für Flash-EEPROMs nicht ein­ setzbar. After making a highly integrated semiconductor scarf it is necessary to maintain its dynamic and static Functional capabilities to check what is for the manufacturer the implementation of mostly complex test procedures points. Because of the high number of all possible logical additions stands for the generally complex circuits is one Comprehensive testing of the circuits takes a lot of time possible. Because the test costs, especially for highly integrated ones Semiconductor memory accounts for a significant proportion of production represent costs, are test procedures and test circuits wishes to get the highest possible error in a short time ensure coverage. As early as possible defective circuits from the production process relieves the load on the production facilities and thus and cost savings at. A typical test is currently underway follow especially for an electrically erasable and program mable semiconductor memory (EEPROM) used as follows. Before the actual test sequence begins, all spi cells are deleted, and then either all Memory cells or according to a predetermined pattern selected memory cells to certain logic values program  lubricated. After that, a so-called stress treatment can usually be done with elevated temperature and / or with an excessive one Drain voltage. In a subsequent test run, who the functions of the memory cells and circuit components checked the EEPROM, for example by determining the Threshold voltage shift of the memory cells. After one Deleting the memory cells again will be repeated Stress treatment, possibly with an increased gate chip tion of the memory cells and it is the functi on test by determining the threshold voltage shift of the Memory cells repeated. Finally, the data content of the EEPROM deleted. With D. Rhein and H. Freitag, "Mikroelek tronic memory "page 117, Springer-Verlag Vienna New York, are circuitry measures to simplify this test processes explained. In the so-called gang program ming mode can be done by programming two or four bytes the programming time can be reduced. With the so-called Full Array Stress Mode called high stress voltages all word or bit lines created simultaneously in order to Malfunctions in normal operation at the unselected cell len replicate. At the so-called Individual Cell Threshold All reading circuits operate in the normal operating mode voltage, while on the word lines the voltage between zero Volts and the programming voltage (typically around +18 V) is varied, creating the individual cell threshold voltage can be determined. In all of the previously known ge Tests have been made to add one more memory cell times to program and delete again. But this is very time-consuming, especially with an EEPROM, and ent exceptionally long test times because of programming or deletion of an EEPROM up to 50 ms / byte are required. Others out DRAM tests known algorithms (for example the so-called te March Test) are due to the high number of needed Programming cycles, especially for flash EEPROMs, are not possible settable.  

Aus der DE 43 12 238 C2 ist ein Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß zwischen benachbarten Speicherzellenauswahlleitungen bekannt geworden, bei dem Fremdmaterial, welches benachbarte Speicherzellenaus­ wahlleitungen kurzschließt, durch Joulesche Wärme weggebrannt wird. Zu diesem Zweck wird von einer elektrischen Quelle eine Überspannung an die Speicherzellenauswahlleitungen angelegt.DE 43 12 238 C2 describes a method for releasing one Semiconductor memory device from a short circuit between neighboring memory cell selection lines become known, in the foreign material which is made up of adjacent memory cells short-circuiting election lines, burned away by Joule heat becomes. For this purpose an electrical source is used Overvoltage applied to the memory cell select lines.

Aus der DE 42 43 611 A1 ist eine Testmodusschaltung für eine Speichervorrichtung bekannt geworden, bei welcher in einem Testmodus in der Speichervorrichtung abzuspeichernde Informa­ tion sowie aus derselben ausgelesene Information umgewandelt werden, und gleichzeitig auf in Zellenarrays in der Speicher­ vorrichtung abgespeicherte Information zugegriffen wird, um gegenseitige Beeinflussungen zwischen benachbarten Zellen so­ wie zwischen benachbarten Datenbusleitungen in der Speicher­ vorrichtung zu erfassen.DE 42 43 611 A1 describes a test mode circuit for a Storage device has become known, in which in one Test mode information to be stored in the storage device tion as well as information read from it be, and at the same time on in cell arrays in the memory device stored information is accessed to mutual interference between neighboring cells like this like between adjacent data bus lines in memory capture device.

Aus der DE 40 34 167 C2 ist eine Halbleiterspeichereinrich­ tung und ein Verfahren zum Nachweis defekter Speicherzellen bekannt geworden, bei welcher bzw. welchem ein einem ersten logischen Pegel zugeordneter Testwert in einer ersten Spei­ cherzelle einer ersten Spalte abgespeichert wird, sequentiell zu nachfolgenden Speicherzellen in der ersten Spalte über die Bitleitung verschoben wird, der zuletzt verschobene Wert aus­ gelesen wird, und ein Vergleich des ausgelesenen Wertes mit dem eingegebenen Testwert vorgenommen wird, wobei eine Nicht­ übereinstimmung anzeigt, daß mindestens eine defekte Spei­ cherzelle vorhanden ist.DE 40 34 167 C2 describes a semiconductor memory device device and a method for the detection of defective memory cells became known, in which or which a first logic value assigned test value in a first Spei cell of a first column is stored sequentially to subsequent memory cells in the first column via the Bit line is shifted, the last shifted value is read, and a comparison of the read value with the entered test value is made, with a no agreement indicates that at least one defective memory cher cell is present.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Gattung anzugeben, welche mit möglichst geringem schaltungstechnischen Mehrauf­ wand ein schnelles und dabei ausreichend aussagekräftiges Te­ stergebnis über die Funktionsfähigkeit der Schaltungsanord­ nung ermöglicht.The present invention has for its object a Specify circuit arrangement of the type mentioned at the outset, which with as little additional circuitry as possible twisted a fast and sufficiently meaningful Te Test result on the functionality of the circuit arrangement enables.

Diese Aufgabe wird durch die Schaltungsanordnung nach An­ spruch 1 gelöst.This task is accomplished by the circuit arrangement according to An spell 1 solved.

Erfindungsgemäß ist vorgesehen, daß die Testschaltung gleich­ falls auf dem Halbleitersubstrat der Schaltungsanordnung in­ tegriert ausgebildet ist und eine den Gruppenleitungen zuge­ ordnete Schalteinrichtung aufweist, vermittels welcher wenig­ stens eine vorbestimmte Gruppenleitung mit einem ersten Prüf­ signal und eine weitere, gegenüber der vorbestimmten Gruppen­ leitung unmittelbar benachbart angeordneten Gruppenleitung mit einem zweiten, gegenüber dem ersten Prüfsignal einen un­ terschiedlichen Prüfpegel aufweisenden Prüfsignal beauf­ schlagbar ist. Weiterhin ist eine den Gruppenleitungen zuge­ ordnete Detektionseinrichtung vorgesehen, welche ein von den mit dem ersten bzw. zweiten Prüfsignal beaufschlagten Grup­ penleitungen abgeleitetes Ausgangssignal erfaßt.According to the invention it is provided that the test circuit is the same if on the semiconductor substrate of the circuit arrangement in is formed integrally and one of the group leaders has arranged switching device, by means of which little least a predetermined group leader with a first test signal and another, compared to the predetermined groups Line immediately adjacent to the group line with a second un compared to the first test signal test signal having different test levels is beatable. Furthermore, one is assigned to the group leaders arranged detection device is provided, which one of the group charged with the first or second test signal Penleitung derived output signal detected.

Der Erfindung liegt die Erkenntnis zugrunde, die in vielen Fällen vorhandene räumliche Symmetrie bzw. reguläre Anordnung einer Vielzahl von strukturell gleichartig angeordneten Ele­ mentarschaltungen für einen schaltungstechnisch einfach auf­ gebauten und mit kurzen Prüfzeiten durchführbaren Durchgangs­ und/oder Unterbrechungstest der Gruppenleitungen auszunutzen. In vielen Fällen hat sich herausgestellt, daß ein hoher An­ teil herstellungsbedingter Fehler durch Unterbrechungs- und Durchgangstests der Gruppenleitungen ermittelt werden kann. Dadurch werden insbesondere fehlerhafte Gruppenleitungen festgestellt, und ebenso lassen sich die von Elementarschal­ tungen verursachten, fehlerhaften elektrischen Verbindungen zwischen Gruppenleitungen untereinander und zwischen Gruppen­ leitungen und anderen Leitungen ermitteln. Durchgangs- und Unterbrechungstests von Gruppenleitungen lassen sich im Ge­ gensatz zu Funktionsüberprüfungen der Elementarschaltungen sehr schnell durchführen. Die mit der erfindungsgemäßen Test­ schaltung durchführbaren Testläufe ergeben in kürzester Zeit eine hohe Fehlerabdeckung, welche einer effizienten Voraus­ wahl fehlerhafter Bauteile zugrundegelegt werden kann. Ein wesentlicher Vorteil der Erfindung besteht darin, daß die Testschaltung schaltungstechnisch sehr einfach ausgebildet werden kann und aus nur wenigen zusätzlich auf dem Halblei­ tersubstrat vorzusehenden Komponenten besteht, so daß die Testschaltung als fester Bestandteil der Halbleiterschaltung auf dem gleichen Halbleitersubstrat integriert ist. In vielen Fällen können ohnehin vorhandene Schaltungsteile der zu te­ stenden Schaltung gleichzeitig für bestimmte Bestandteile der Testschaltung verwendet werden, so daß die zusätzlich benö­ tigte Fläche der Testschaltung auf dem Halbleitersubstrat ge­ ring ist.The invention is based on the knowledge that many If there is spatial symmetry or regular arrangement a variety of structurally similarly arranged Ele mentary circuits for a simple circuit built passage that can be carried out with short test times and / or to use the interruption test of the group lines. In many cases it has been found that a high An manufacturing errors due to interruption and Continuity tests of the group leaders can be determined. This will in particular result in faulty group lines ascertained, and likewise that of elementary scarf faulty electrical connections between group leaders among themselves and between groups  Determine lines and other lines. Through and Interruption tests of group leaders can be done in Ge contrast to functional checks of the elementary circuits perform very quickly. The test with the invention feasible test runs result in the shortest possible time a high error coverage, which is an efficient advance faulty components can be used as a basis. A A significant advantage of the invention is that the Test circuit is very simple in terms of circuitry can be and from just a few additional on the half lead tersubstrat components to be provided, so that the Test circuit as an integral part of the semiconductor circuit is integrated on the same semiconductor substrate. In many Cases can already existing circuit parts of the te constant circuit simultaneously for certain components of the Test circuit can be used so that the additional area of the test circuit on the semiconductor substrate ring is.

Bei einer in Hinblick auf kurze Testzeiten vorteilhaften Wei­ terbildung der Erfindung kann vorgesehen sein, daß vermittels der den Gruppenleitungen zugeordneten Schalteinrichtung sämt­ liche geradzahligen Gruppenleitungen mit dem ersten Prüfsi­ gnal und sämtliche ungeradzahligen Gruppenleitungen mit dem zweiten Prüfsignal beaufschlagbar sind, und die den Gruppen­ leitungen zugeordnete Detektionseinrichtung jeweils das von den mit dem ersten bzw. zweiten Prüfsignal beaufschlagten ge­ radzahligen bzw. ungeradzahligen Gruppenleitungen abgeleitete Ausgangssignal erfaßt. Dies ermöglicht, mit nur einem einzi­ gen Test, bei dem zwei verschiedene Prüfsignale an geradzah­ lige und ungeradzahlige Gruppenleitungen angelegt werden, gleichzeitig eine Vielzahl nebeneinander verlaufender Grup­ penleitungen auf Durchgang und Unterbrechung zu prüfen und festzustellen, ob Kurzschlüsse zwischen benachbarten Gruppen­ leitungen bestehen. With a Wei that is advantageous in terms of short test times terbildung the invention can be provided that means all of the switching device assigned to the group lines even numbered group lines with the first test si gnal and all odd-numbered group lines with the second test signal can be applied, and the groups Detection device assigned to lines that of the ge applied with the first or second test signal wheel-numbered or odd-numbered group lines Output signal detected. This makes it possible with just one gene test in which two different test signals at even indigenous and odd-numbered group lines are created, at the same time a large number of groups running side by side Check pen lines for continuity and interruption and determine whether short circuits between adjacent groups lines exist.  

In Weiterbildung der erfindungsgemäßen Schaltungsanordnung kann vorgesehen sein, daß quer zu den Gruppenleitungen eine vorbestimmte Anzahl von nebeneinanderliegend auf dem Halblei­ tersubstrat ausgebildeten Kollektivleitungen vorgesehen ist, wobei an jeder Kreuzungsstelle von Gruppen- und Kollektivlei­ tungen eine mit der Gruppen- und der Kollektivleitung der je­ weiligen Kreuzungsstelle elektrisch gekoppelte Elementar­ schaltung vorgesehen ist. Vorzugsweise sind die Elementar­ schaltungen matrixförmig angeordnet, und jeder Gruppen- bzw. Kollektivleitung wird dabei eine Zeile bzw. Spalte der ma­ trixförmigen Anordnung zugeordnet. Dies eröffnet die Möglich­ keit, durch Vergleich der Prüfsignale auf den Gruppenleitun­ gen mit denen auf den durch die jeweilige Elementarschaltung mit einer Gruppenleitung verknüpfte Kollektivleitung die Ele­ mentarschaltungen auf Durchgang zu prüfen und hierbei Rück­ schlüsse auf die ordnungsgemäße Funktion der Elementarschal­ tungen zu ziehen.In a further development of the circuit arrangement according to the invention can be provided that a across the group lines predetermined number of side by side on the half lead collective substrate is provided, being at every intersection of group and collective offices one with the group and the collective management of each because intersection electrically coupled elementary circuit is provided. The elementals are preferred circuits arranged in a matrix, and each group or Collective management is a row or column of ma assigned triangular arrangement. This opens up the possibility speed, by comparing the test signals on the group line conditions with those on the elementary circuit collective management linked to a group management Check ment circuits for continuity and check back conclude that the elementary scarf is working properly pull.

Bei einer schaltungstechnisch besonders einfachen Ausgestal­ tung kann vorgesehen sein, daß eine der Anzahl der Gruppen­ leitungen entsprechende Zahl von Schaltern vorgesehen ist, welche vermittels eines Auswahlsignals für ein Durchschalten entweder des ersten oder des zweiten Prüfsignals auf eine Gruppenleitung angesteuert sind, wobei die Steuereingänge der den geradzahligen Gruppenleitungen zugeordneten Schalter ge­ meinsam an eine erste Auswahlleitung und der den ungeradzah­ ligen Gruppenleitungen zugeordneten Schalter gemeinsam an ei­ ne zweite Auswahlleitung gekoppelt sind. Die beiden Auswahl­ leitungen und die jeweils jeder Gruppenleitung zugeordneten Schalter bilden hierbei die einzigen zusätzlich auf dem Halb­ leitersubstrat auszubildenden Komponenten der Testschaltung. Sowohl die Auswahlleitungen, als auch die Schalter lassen sich in allen gängigen Halbleiter-Technologien (CMOS, TTL, usw.) realisieren. Wird bei den Auswahlleitungen und den Schaltern der Testschaltung die gleiche Halbleiter-Technolo­ gie verwendet wie bei den Gruppenleitungen und Elementar­ schaltungen der zu testenden Schaltung, bleibt der entwick­ lungs- und produktionstechnische Mehraufwand für die Schalt­ einrichtung gering.With a particularly simple configuration in terms of circuit technology device can be provided that one of the number of groups number of switches corresponding to lines is provided, which by means of a selection signal for switching either the first or the second test signal to one Group management are controlled, the control inputs of the the switches assigned to the even-numbered group lines together to a first selection line and the odd currently assigned group lines switches together on egg ne second selection line are coupled. The two choices lines and those assigned to each group management Switches are the only additional ones on the half components of the test circuit to be formed on the conductor substrate. Leave both the selection lines and the switches in all common semiconductor technologies (CMOS, TTL, etc.) realize. Will the selection lines and the Switches the test circuit the same semiconductor technology used in the same way as the group leaders and elementary circuits of the circuit to be tested remains the development  engineering and production-related additional effort for the switching furnishing low.

Um einzelne defekte Gruppenleitungen zu identifizieren, kann vorgesehen sein, daß die Schalteinrichtung eine einzige vor­ bestimmte Gruppenleitung mit dem ersten Prüfsignal und alle weiteren Gruppenleitungen mit dem zweiten Prüfsignal beauf­ schlagt. Dieser Test ermöglicht neben der Feststellung eines Kurzschlusses zwischen zwei beliebigen Gruppenleitungen auch die eindeutige Identifikation einer fehlerhaften Gruppenlei­ tung. Zur Identifikation sind hierbei so viele Testläufe er­ forderlich, wie Gruppenleitungen vorhanden sind. Pro Testlauf wird eine einzige Gruppenleitung mit dem ersten Prüfsignal, alle anderen mit dem zweiten Prüfsignal beaufschlagt.To identify individual defective group lines, be provided that the switching device before a single certain group leader with the first test signal and all additional group lines with the second test signal strikes. In addition to finding one, this test enables one Short circuit between any two group lines too the clear identification of a faulty group structure tung. There are so many test runs for identification required how group leaders exist. Per test run becomes a single group leader with the first test signal, all others with the second test signal.

Für eine besonders schnelle Erkennung von Kurzschlüssen zwi­ schen benachbarten Gruppenleitungen kann vorgesehen sein, daß die Schalteinrichtung jeder Gruppenleitung zugeordnete, von zwei Auswahlleitungen wechselweise angesteuerte und mit der zugeordneten Gruppenleitung ausgangsseitig gekoppelte Schal­ ter aufweist, wobei die den vorbestimmten Gruppenleitungen zugeordneten Schalter eingangseitig an einem ersten Eingangs­ signal und die den weiteren Gruppenleitungen zugeordneten Schalter eingangsseitig an einem zweiten Eingangssignal lie­ gen, und daß die Detektionseinrichtung eine den geradzahligen Gruppenleitungen zugeordnete erste Detektionsleitung, eine den ungeradzahligen Gruppenleitungen zugeordnete zweite De­ tektionsleitung und jeder Gruppenleitung zugeordnete, steuer­ eingangseitig mit den Gruppenleitungen elektrisch gekoppelte Detektionsschalter aufweist, wobei die Detektionsschalter eingangsseitig auf einem vorbestimmten konstanten Bezugspo­ tential liegen und ausgangsseitig der Zuordnung an eine ge­ radzahlige bzw. ungeradzahlige Gruppenleitung entsprechend an die erste bzw. zweite Detektionsleitung elektrisch gekoppelt sind, wobei die Detektionseinrichtung eine an die erste De­ tektionsleitung gekoppelte erste Stromerkennungsschaltung und eine an die zweite Detektionsleitung gekoppelte zweite Stromerkennungsschaltung aufweist. Wenn diese Detektionsein­ richtung an den geradzahligen bzw. ungeradzahligen Gruppen­ leitungen andere als von der Schalteinrichtung an den gerad­ zahligen bzw. ungeradzahligen Gruppenleitungen beaufschlagte Prüfsignale registriert, läßt dies auf mindestens einen Kurz­ schluß zwischen wenigstens zwei benachbarten Gruppenleitungen oder aber auch auf eine defekte Detektionsleitung schließen.For a particularly quick detection of short circuits between rule adjacent group lines can be provided that the switching device assigned to each group management, from two selection lines alternately controlled and with the assigned group management coupled output scarf ter, wherein the predetermined group lines assigned switch on the input side at a first input signal and those assigned to the other group leaders Switch on the input side to a second input signal conditions, and that the detection device is an even number First detection line assigned to group lines, one the second De assigned to the odd-numbered group lines management and tax assigned to each group management electrically coupled on the input side to the group lines Has detection switch, the detection switch on the input side at a predetermined constant reference po potential and on the output side of the assignment to a ge wheeled or odd group management accordingly the first and second detection lines are electrically coupled are, wherein the detection device is connected to the first De tection line coupled first current detection circuit and a second coupled to the second detection line  Has current detection circuit. If this is detection Direction at the even or odd groups lines other than from the switching device to the straight numbered or odd-numbered group lines Test signals registered, this leaves at least one short between at least two neighboring group lines or conclude that the detection line is defective.

Zur Identifizierung defekter Gruppenleitungen kann außerdem vorgesehen sein, daß die Detektionseinrichtung jeder Gruppen­ leitung zugeordnete elektrisch gekoppelte Signalerkennungs­ schaltungen aufweist. In den meisten Fällen sind bei Halblei­ terschaltungen der eingangs erwähnten Gattung jeder Gruppen­ leitung zugeordnete, als Signalerkennungsschaltungen verwend­ bare Schaltungen ohnehin vorhanden, was für die Detektions­ einrichtung keinen zusätzlichen schaltungstechnischen Aufwand erfordert.It can also be used to identify defective group lines be provided that the detection device of each group line associated electrically coupled signal detection has circuits. In most cases, there is halble circuits of the genus of each group mentioned at the beginning line assigned, used as signal detection circuits bare circuits available anyway, what for the detection no additional circuitry outlay required.

Diese Ausführung kann dadurch weiter ausgebildet sein, daß die Detektionseinrichtung eine Anzahl entsprechend der Zahl der Gruppenleitungen zugeordnete Selektionsschalter aufweist, welche zwischen den Gruppenleitungen und Signalerkennungs­ schaltungen geschaltet sind und über eine gemeinsame Selekti­ onsleitung angesteuert werden. Dies ermöglicht beispielswei­ se, auf einem vorbestimmten Potential liegende Gruppenleitun­ gen durch ein Umschalten der Selektionsschalter auf den Sperrzustand abzutrennen und zu prüfen, ob die Gruppenleitun­ gen sich nicht entladen und damit tatsächlich isoliert sind, oder ob sie sich entladen, was auf eine fehlerhafte Verbin­ dung mit benachbarten Gruppenleitungen oder anderen Schal­ tungsteilen bedeutet.This embodiment can be further developed in that the detection device a number corresponding to the number has selection switches assigned to the group lines, which between the group lines and signal detection circuits are switched and via a common selection onsleitung be controlled. This enables, for example se, group leadership lying on a predetermined potential by switching the selection switch to Disconnect the locked state and check whether the group management are not discharged and are therefore actually isolated, or whether they are discharging, indicating a faulty connection with neighboring group leaders or other scarves parts means.

Bei einer schaltungstechnisch besonders einfachen Realisie­ rung der Schalteinrichtung kann vorgesehen sein, daß die Schalter für das erste und zweite Prüfsignal Schalttransisto­ ren oder mit einem schaltbaren Masseanschluß versehene Inver­ ter darstellen. Diese Bauelemente können ohne zusätzlichen Fertigungsaufwand auf dem Halbleitersubstrat zur Integration der erfindungsgemäßen Testschaltung hergestellt werden.With a circuit-technically particularly simple realization tion of the switching device can be provided that the Switch for the first and second test signal switching transistor ren or with a switchable ground connection Inver represent ter. These components can be used without additional  Manufacturing effort on the semiconductor substrate for integration the test circuit according to the invention are produced.

Bei einer besonders bevorzugten Anwendung der erfindungsgemä­ ßen Schaltungsanordnung kann vorgesehen sein, daß die Elemen­ tarschaltungen an den Kreuzungsstellen von Gruppen- und Kol­ lektivleitungen Speicherzellen eines auf dem Halbleiter­ substrat ausgebildeten Halbleiterspeichers darstellen. Beson­ ders bei Halbleiterspeichern führen die Durchgangs-, Unter­ brechungs- und Kurzschlußtests der Gruppenleitungen zu einer Zeitersparnis. Das Programmieren, Löschen und Lesen der Spei­ cherzellen eines Halbleiterspeichers erfordert viel Zeit, insbesondere wenn es sich um einen elektrisch programmierba­ ren und löschbaren Halbleiterspeicher handelt. Ein dem Stand der Technik entsprechendes Testverfahren dauert dabei bis zu 50 ms/Byte, während die erfindungsgemäßen Tests typischerwei­ se weniger als etwa 50 ns/Byte benötigen, was einem Größenun­ terschied um den Faktor 106 entspricht.In a particularly preferred application of the essen circuit arrangement can be provided that the elements tar circuits at the intersection of group and col selective lines memory cells one on the semiconductor Represent semiconductor memory formed substrate. Especially in the case of semiconductor memories, the through, sub Refraction and short circuit tests of the group lines to one Time saving. Programming, deleting and reading the memory cells of a semiconductor memory requires a lot of time especially if it is an electrically programmable ren and erasable semiconductor memory. A stand The test procedure corresponding to the technology takes up to 50 ms / byte, while the tests according to the invention typically se less than about 50 ns / byte, which is one size differs by a factor of 106.

Für alle Typen von Halbleiterspeichern kann vorgesehen sein, daß die Gruppenleitungen Wort- oder Bitleitungen, die Kollek­ tivleitungen Bit- oder Wortleitungen, die Detektionsleitungen Senseleitungen, die Detektionsschalter die an die Senselei­ tungen gekoppelten Schalter, die erste und zweite Stromerken­ nungsschaltung an die Senseleitungen gekoppelte Leseverstär­ ker und die Signalerkennungsschaltungen an die Bitleitungen gekoppelte Leseverstärker darstellen, welche die in einem Halbleiterspeicher ohnehin vorhandenen Schaltungsbestandteile darstellen und in vorteilhafter Weise für die Durchführung eines Test vermittels der erfindungsgemäßen Schaltung heran­ gezogen werden. Dies erfordert bei einem Halbleiterspeicher keinen zusätzlichen schaltungstechnischen Aufwand für die De­ tektionseinrichtung, für die ausschließlich bereits vorhande­ ne Schaltungskomponenten verwendet werden können.For all types of semiconductor memories it can be provided that that the group lines word or bit lines, the collector active lines Bit or word lines, the detection lines Senseleitung, the detection switches to the Senselei tations coupled switch, the first and second Stromerken voltage circuit coupled to the sense lines sense amplifiers ker and the signal detection circuits to the bit lines represent coupled sense amplifiers, which the in a Semiconductor memory already existing circuit components represent and advantageously for the implementation a test by means of the circuit according to the invention to be pulled. This requires a semiconductor memory no additional circuitry outlay for the De tection device for which only existing ones exist ne circuit components can be used.

Von Vorteil können aus den der Auswahlleitung und jeder Wort­ leitung zugeordneten Transistoren der Schalteinrichtung dem einer Wortleitung zugeordneten, in einem Halbleiterspeicher ohnehin vorhandenen Wortleitungstreiber vorgeschaltet sein. Dadurch können für einen wesentlichen Bestandteil der Schalt­ einrichtung, welcher die für die Prüfsignale notwendigen Spannungen erzeugt, bereits vorhandene verhältnismäßig auf­ wendige Einrichtungen genutzt werden.Advantage can be taken from the selection line and any word line associated transistors of the switching device  associated with a word line, in a semiconductor memory Word line drivers which are present anyway. This allows for an essential part of the switching device which provides the necessary for the test signals Tensions generated, based on existing ones agile facilities can be used.

Der aus Transistoren bestehenden Schalteinrichtung soll fer­ ner eine Wechselschalteinrichtung vorgeschaltet sein, welche eine Auswahlleitung an eine von null verschiedene, vorzugs­ weise positive Spannung oder an eine Nullspannung koppelt. Dazu kann für die Nullspannung ein bereits vorhandener Mas­ seanschluß und für die positive Spannung beispielsweise die Versorgungsspannung oder eine andere auf dem Halbleiter­ substrat verfügbare Spannung verwendet werden.The switching device consisting of transistors should fer ner an upstream switching device, which a selection line to a non-zero, preferred wise positive voltage or coupled to a zero voltage. For this purpose, an existing Mas connection and for the positive voltage, for example Supply voltage or another on the semiconductor available voltage can be used.

Bei einer weiteren Ausführung kann vorgesehen sein, daß die an die Bitleitungen gekoppelte Schalteinrichtung die in einem Halbleiterspeicher vorhandene Vorrichtung zum Anlegen der Programmierspannung an die Bitleitungen darstellt. Der schal­ tungstechnische Mehraufwand für die Testschaltung besteht in diesem Fall lediglich in den beiden Auswahlleitungen bzw. in der Selektions- oder Trennleitung für die gesamte Speicherma­ trix, sowie einen Transistor bzw. Inverter für jede Gruppen­ leitung. Alle weiteren Bestandteile der Testschaltung wie Wortleitungstreiber und Programmierspannungserzeuger für die Schalteinrichtung und Leseverstärker und Senseleitungen für die Detektionseinrichtung sind in einer Halbleiterspeicher­ vorrichtung ohnehin vorhanden.In a further embodiment it can be provided that the switching device coupled to the bit lines in a Semiconductor memory existing device for creating the Programming voltage to the bit lines represents. The scarf additional technical effort for the test circuit consists in in this case only in the two selection lines or in the selection or separation line for the entire storage ma trix, as well as a transistor or inverter for each group management. All other components of the test circuit like Word line drivers and programming voltage generators for the Switching device and sense amplifier and sense lines for the detection device is in a semiconductor memory device available anyway.

Bei einer bevorzugten Anwendung der erfindungsgemäßen Test­ schaltung bei einem Test von Halbleiterspeichern, insbesonde­ re von elektrisch programmierbaren und löschbaren Halbleiter­ speichern wird vorteilhafter Weise ausgenutzt, daß ein großer Teil der prozeßbedingten Ausfälle auf Metallisierungs- und Polykurzschlüsse sowie Gateoxid-Kurzschlüsse zurückzuführen sind. Die erfindungsgemäße Testschaltung überprüft die oben beschriebenen statischen Verbindungen, ohne Zellen zu pro­ grammieren, und ermöglicht damit in kürzester Zeit eine hohe Fehlerabdeckung.In a preferred application of the test according to the invention circuit in a test of semiconductor memories, in particular re of electrically programmable and erasable semiconductors save is advantageously used that a large Part of the process-related failures on metallization and Poly short circuits and gate oxide short circuits are. The test circuit according to the invention checks the above  described static connections, without cells per gramming, and thus enables a high level in the shortest possible time Fault coverage.

Weitere Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfüh­ rungsbeispielen anhand der Zeichnung. Es zeigt:Further features, advantages and advantages of the invention result from the following description of exec Examples based on the drawing. It shows:

Fig. 1 den schematischen Aufbau einer Speicherzelle eines EEPROMs mit Wort- und Bitleitungen; Fig. 1 shows the schematic structure of a memory cell of an EEPROM with word and bit lines;

Fig. 2 ein schematisches Schaltbild einer Schaltungsanord­ nung mit einer Testschaltung für einen Wortleitungs­ test und einen Senseleitungstest eines EEPROMs gemäß einem ersten Ausführungsbeispiel; Fig. 2 is a schematic diagram of a Schaltungsanord voltage with a test circuit for a word line and a sense line test Test of an EEPROM according to a first embodiment;

Fig. 3A ein schematisches Schaltbild einer Schaltungsanord­ nung mit einer Testschaltung für einen Wortleitungs­ test und einen Senseleitungstest eines EEPROMs gemäß einem zweiten Ausführungsbeispiel; Fig. 3A is a schematic diagram of a Schaltungsanord voltage test with a test circuit for a word line and a sense line test of an EEPROM according to a second embodiment;

Fig. 3B ein schematisches Schaltbild des internen Aufbaus eines in der in Fig. 3A dargestellten Schaltungsan­ ordnung enthaltenen Inverters Fig. 3B is a schematic diagram of the internal structure of an inverter included in the circuit arrangement shown in Fig. 3A

Fig. 4 ein schematisches Schaltbild einer Schaltungsanord­ nung mit einer Testschaltung für einen Bitleitungs­ test eines EEPROMs mit Spannungsleseverstärkern gemäß einem dritten Ausführungsbeispiel; Fig. 4 is a schematic diagram of a Schaltungsanord voltage with a test circuit for a bit line test of an EEPROM with voltage sense amplifiers according to a third embodiment;

Fig. 5 ein schematisches Schaltbild einer Schaltungsanord­ nung mit einer Testschaltung für einen Bitleitungs­ test eines EEPROMs mit Stromleseverstärkern gemäß ei­ nem dritten Ausführungsbeispiel; und Fig. 5 is a schematic diagram of a Schaltungsanord voltage with a test circuit for a bit line test of an EEPROM with current sense amplifiers according ei nem third embodiment; and

Fig. 6 ein schematisches Schaltbild einer Schaltungsanord­ nung mit einer Testschaltung für einen Bitleitungs­ test für ein EEPROM mit Stromleseverstärkern. Fig. 6 is a schematic diagram of a circuit arrangement with a test circuit for a bit line test for an EEPROM with current sense amplifiers.

Da bei elektrisch programmierbaren und löschbaren Halbleiter­ speichern die erfindungsgemäße Testschaltung besonders vor­ teilhaft angewendet werden kann, beziehen sich die nachfol­ gend näher erläuterten Ausführungsbeispiele sämtlich auf elektrisch programmierbare und löschbare Halbleiterspeicher mit OTP- (einmal programmierbaren) oder Flash- (mehrfach pro­ grammierbaren Speicherzellen. In Fig. 1 ist schematisch eine einzelne Speicherzelle eines elektrisch programmierbaren und löschbaren Halbleiterspeichers dargestellt. Der Anwendungsbe­ reich der erfindungsgemäßen Schaltung ist dabei allerdings nicht auf programmierbare Festwertspeicher oder andere nicht flüchtige Speicher beschränkt, sondern erstreckt sich auch auf beliebig andere Speichertypen und Logikschaltungen mit regelmäßig angeordneten Elementarschaltungen.Since the test circuit according to the invention can be used particularly advantageously in the case of electrically programmable and erasable semiconductors, the embodiments which are explained in more detail below all relate to electrically programmable and erasable semiconductor memories with OTP (once programmable) or flash (multiply programmable memory cells) Fig. 1 is a single memory cell is shown schematically an electrically programmable and erasable semiconductor memory. the Anwendungsbe but not reaching the circuit of the invention is to programmable read-only memory or limited other non-volatile memory, but extends to any other types of memory and logic circuits with regularly arranged elementary circuits .

Fig. 1 zeigt eine Speicherzelle 7 als Beispiel einer Elemen­ tarschaltung bestehend aus einer Steuerelektrode 1, einer po­ tentialungebundenen Elektrode 2, einer Drainelektrode 3 und einer Sourceelektrode 4. Die potentialungebundene Elektrode 2 ist von einem Isolator 5 umgeben. Die Steuerelektrode 1 ist an die der der Speicherzelle 7 übergeordneten Zeile zugeord­ neten Wortleitung WL, die Drainelektrode 3 an die der der Speicherzelle übergeordneten Spalte zugeordneten Bitleitung BL elektrisch gekoppelt. Die Sourceanschlüsse 4 der Speicher­ zellen sind miteinander gekoppelt und liegen auf einem ge­ meinsamen, festlegbaren Potential. Diese Speicherzelle funk­ tioniert in an sich bekannter Weise wie folgt. Den beiden Zu­ ständen der Speicherzelle 7 entspricht der geladene und der ungeladene Zustand der potentialungebundenen Elektrode 2. Zum Programmieren werden Ladungen in die potentialungebundene Elektrode 2 injiziert, indem an die Steuerelektrode 1 eine positive Hochspannung gegen die Drainelektrode 3 angelegt wird. Der Wert der positiven Hochspannung liegt typischerwei­ se bei etwa + 18 Volt. Zum Löschen werden Elektronen von der potentialungebundenen Elektrode 2 entfernt, beziehungsweise es werden Löcher in die potentialungebundene Elektrode 2 in­ jiziert, indem eine negative Hochspannung an die Steuerelek­ trode 1 gegen die Drainelektrode 3 gelegt wird, deren Wert typischerweise bei etwa -12 Volt liegt. Diese betragsmäßig die Versorgungsspannung übersteigenden Spannungen sind not­ wendig, um die vom Isolator 5 aufgebaute Potentialbarriere zu überwinden. Aufgrund der hohen elektrischen Feldstärke können Elektronen die Potentialbarriere der Isolatoren durchtunneln ("Fowler-Nordheim-Effect") oder es können in Nähe der Draine­ lektrode entstandene heiße Elektronen den Isolator überwinden ("Channel-Hot-Elektron-Effect"). Zum Lesen wird eine positive Spannung von etwa 5 Volt zwischen der Steuerelektrode 1 und der Drainelektrode 3 angelegt, die jedoch nicht ausreicht, den Ladungszustand der potentialungebundenen Elektrode 2 zu ändern. Fig. 1 shows a memory cell 7 as an example of an elementary circuit consisting of a control electrode 1 , a non-floating electrode 2 , a drain electrode 3 and a source electrode 4 . The floating electrode 2 is surrounded by an insulator 5 . The gate electrode 1 is connected to the parent row 7 zugeord Neten word line WL, the drain electrode 3 to the memory cell of the parent column associated bit line BL is electrically coupled to the memory cell. The source connections 4 of the memory cells are coupled to one another and are at a common, definable potential. This memory cell functions in a manner known per se as follows. The two states of the memory cell 7 correspond to the charged and the uncharged state of the floating electrode 2 . For programming, charges are injected into the floating electrode 2 by applying a positive high voltage against the drain electrode 3 to the control electrode 1 . The value of the positive high voltage is typically around + 18 volts. To erase electrons are removed from the floating electrode 2 , or holes are injected into the floating electrode 2 by applying a negative high voltage to the control electrode 1 against the drain electrode 3 , the value of which is typically around -12 volts. These voltages exceeding the supply voltage are not necessary to overcome the potential barrier built up by the insulator 5 . Due to the high electric field strength, electrons can tunnel through the potential barrier of the insulators ("Fowler-Nordheim Effect") or hot electrons generated near the drain electrode can overcome the insulator ("Channel Hot Electron Effect"). For reading, a positive voltage of approximately 5 volts is applied between the control electrode 1 and the drain electrode 3 , but this is not sufficient to change the charge state of the floating electrode 2 .

Fig. 2 zeigt ein erstes Ausführungsbeispiel einer erfin­ dungsgemäßen Schaltungsanordnung mit einer vorbestimmten An­ zahl von auf dem Halbleitersubstrat 26 in regelmäßiger Anord­ nung nebeneinander ausgebildeten Wortleitungen WL0, WL1, WL2, WL3, welche vorliegend in allgemeiner Form auch als Gruppen­ leitungen bezeichnet sind, sowie quer zu den Wortleitungen in vorbestimmter Anzahl nebeneinanderliegend auf dem Halbleiter­ substrat 26 ausgebildeter Bitleitungen BL0, BL1, BL2, BL3, die vorliegend allgemein auch als Kollektivleitungen bezeich­ net sind. An jeder Kreuzungsstelle der Wort- und Bitleitungen ist eine als Elementarschaltung bezeichnete Speicherzelle 7 eines elektrisch programmierbaren und löschbaren Halbleiter­ speichers 28 gekoppelt. Zur Ansteuerung der Wortleitungen WL0 bis WL3 sind Wortleitungstreiber 8 vorgesehen, welche in an sich bekannter Weise mit (nicht näher dargestellten) Adress­ dekoderschaltungen verbunden sind. Zum Auslesen der auf den Bitleitungen BL0 bis BL3 anliegenden Dateninhalte aus den Speicherzellen 7 sind Leseverstärkerschaltungen 6 vorgesehen, deren Aufbau und Wirkungsweise dem Fachmann ebenfalls geläu­ fig ist. Die Wortleitungen WL0 bis WL3 sind über Senseleitun­ gen 15 und 16 über Senseleitungstransistoren 13, 14 mit Lese­ verstärkern 29 gekoppelt, wobei die Senseleitungen 15 und 16 über eine Spannungsteiler mit dem Widerstand 17 mit der Ver­ sorgungsspannung Vdd gekoppelt sind, wodurch die Leseverstär­ ker 29 als Stromerkennungsschaltungen arbeiten. Die Wortlei­ tungstreiber 8, Leseverstärkerschaltungen 6, sowie Stromlese­ verstärkerschaltungen 29 mit den Senseleitungen 15 und 16 sind als Bestandteile eines elektrisch löschbaren und pro­ grammierbaren Halbleiterspeichers dem Fachmann geläufige Schaltungsbestandteile, erfordern somit keine nähere Funkti­ onsbeschreibung. Erfindungsgemäß ist eine Schalteinrichtung 30 bestehend aus Schalttransistoren 9 und 10, sowie Auswahl­ leitungen 11 und 12 vorgesehen, deren Wirkungsweise nachste­ hend im einzelnen erläutert wird. Fig. 2 shows a first embodiment of a circuit arrangement according to the invention with a predetermined number of word lines WL0, WL1, WL2, WL3 which are formed next to one another on the semiconductor substrate 26 in a regular arrangement to the word lines in a predetermined number lying side by side on the semiconductor substrate 26 formed bit lines BL0, BL1, BL2, BL3, which in the present case are also generally referred to as collective lines. At each intersection of the word and bit lines, a memory cell 7, referred to as an elementary circuit, of an electrically programmable and erasable semiconductor memory 28 is coupled. To control the word lines WL0 to WL3, word line drivers 8 are provided, which are connected in a manner known per se to address decoder circuits (not shown in more detail). In order to read out the data contents present on the bit lines BL0 to BL3 from the memory cells 7 , sense amplifier circuits 6 are provided, the structure and mode of operation of which are likewise familiar to the person skilled in the art. The word lines WL0 to WL3 are coupled via sense lines 15 and 16 via sense line transistors 13 , 14 to sense amplifiers 29 , the sense lines 15 and 16 being coupled via a voltage divider to the resistor 17 with the supply voltage V dd , as a result of which the sense amplifier 29 work as current detection circuits. The Wortlei device drivers 8 , sense amplifier circuits 6 , and current sense amplifier circuits 29 with the sense lines 15 and 16 are components of an electrically erasable and programmable semiconductor memory familiar to the expert circuit components, so do not require a more detailed description of the function. According to the invention, a switching device 30 consisting of switching transistors 9 and 10 , and selection lines 11 and 12 is provided, the mode of operation of which is explained in detail below.

Mit dem in Fig. 2 dargestellten ersten Ausführungsbeispiel läßt sich folgender Testlauf durchführen. Die geradzahligen Wortleitungen WL0, WL2 werden von den Wortleitungstreibern 8 auf null Volt vorgeladen und durch die Schalttransistoren 9 der Schalteinrichtung 30 abgetrennt. Die ungeradzahligen Wortleitungen WL1, WL3 werden von den Wortleitungstreibern 8 über die Schalttransistoren 10 mit der Lesespannung beauf­ schlagt. Nur in einer der beiden Senseleitungen 15 oder 16 darf Strom fließen. Wird in beiden Senseleitungen 15 und 16 Strom durch die Stromleseverstärker 29 nachgewiesen, besteht entweder ein Kurzschluß zwischen zwei benachbarten Wortlei­ tungen WL0, . . ., WL3, oder es liegt ein Dekoderfehler vor. Wird in keiner der beiden Senseleitung 15, 16 Strom nachge­ wiesen, ist entweder die Senseleitung 16 unterbrochen, oder es liegt ein Dekoderfehler vor. Der Testlauf wird mit ver­ tauschten Rollen der geradzahligen Wortleitungen WL0, WL2 und der ungeradzahligen Wortleitungen WL1, WL3 wiederholt. Dieser Testlauf gibt also Hinweise auf mögliche Kurzschlüsse zwi­ schen benachbarten Wortleitungen WL0, . . ., WL3, Unterbrechun­ gen von Senseleitungen 15, 16 oder Dekoderfehler. Die Kurz­ schlüsse zwischen benachbarten Wortleitungen WL0, . . ., WL3 können beispielsweise Metallisierungs- oder Polykurzschlüsse sein, oder durch die an die Elektroden der Elementarschaltun­ gen angrenzenden Oxidschichten verursacht werden. In diesem Testlauf werden die oben genannten Verbindungen statisch überprüft ohne die Speicherzellen 7 zu programmieren. Dadurch wird in kurzer Zeit eine verhältnismäßig hohe Fehlerabdeckung erreicht.The following test run can be carried out with the first exemplary embodiment shown in FIG. 2. The even-numbered word lines WL0, WL2 are precharged to zero volts by the word line drivers 8 and separated by the switching transistors 9 of the switching device 30 . The odd-numbered word lines WL1, WL3 are struck by the word line drivers 8 via the switching transistors 10 with the read voltage. Current may only flow in one of the two sense lines 15 or 16 . If current is detected in both sense lines 15 and 16 by the current sense amplifier 29 , there is either a short circuit between two adjacent word lines WL0,. . ., WL3, or there is a decoder error. If current is not detected in either of the two sense lines 15 , 16 , either the sense line 16 is interrupted or there is a decoder error. The test run is repeated with interchanged roles of the even-numbered word lines WL0, WL2 and the odd-numbered word lines WL1, WL3. This test run thus gives indications of possible short circuits between adjacent word lines WL0,. . ., WL3, interruptions of sense lines 15 , 16 or decoder errors. The short circuits between adjacent word lines WL0,. . ., WL3 can, for example, be metallization or poly short circuits, or be caused by the oxide layers adjacent to the electrodes of the elementary circuits. In this test run, the connections mentioned above are checked statically without programming the memory cells 7 . As a result, a relatively high error coverage is achieved in a short time.

Das in der Fig. 3A dargestellte zweite Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung unterscheidet sich vom in Fig. 2 dargestellten ersten Ausführungsbeispiel im Aufbau der prüfsignalerzeugenden Schalteinrichtung 30. An­ stelle der Schalttransistoren 9, 10 und der Auswahlleitungen 11, 12 weist diese Schalteinrichtung 30 jeweils einer Wort­ leitung WL0, . . ., WL3 zugeordnete Inverter 18 auf, welche ausgangsseitig an die Wortleitungen WL0, . . ., WL3 gekoppelt sind. Die Masseanschlüsse der Spannungsversorgungsklemmen der Inverter 18 sind untereinander gekoppelt und über eine Trenn­ leitung 19 und einen als Trennschalter arbeitenden Transistor 20 mit der Masse 27 verbunden. Diese Inverter 18 können in Halbleiterspeichern als Wortleitungstreiber 8 bereits vorhan­ den sein. Als Detektionseinrichtung 31 werden wie beim zwei­ ten Ausführungsbeispiel die den Bitleitungen BL0, . . ., B13 zugeordneten Leseverstärker 6, die Senseleitungen 15, 16, die Senseleitungstransistoren 13, 14 und die jeweils den Sense­ leitungen 15, 16 zugeordneten, über einen Widerstand 17 an die Versorgungsspannung Vdd gekoppelten, als Stromerkennungs­ schaltung arbeitenden Leseverstärker 29 genutzt. In der Fig. 3B ist der interne Aufbau des Inverters 18 dargestellt, wel­ cher aus einer zwischen Versorgungsspannung und Trennleitung geschalteter Reihenschaltung eines p-Kanal-Transistors 32 und eines n-Kanal-Transistors 33 besteht. Der gemeinsame Steuer­ anschluß der Transistoren 32, 33 entspricht dem Eingang des Inverters 18, und gemeinsame Koppelpunkt der Elektroden der Transistoren 32, 33 dem Ausgang des Inverters 18. The second exemplary embodiment of a circuit arrangement according to the invention shown in FIG. 3A differs from the first exemplary embodiment shown in FIG. 2 in the construction of the test signal generating switching device 30 . In place of the switching transistors 9 , 10 and the selection lines 11 , 12 , this switching device 30 each has a word line WL0,. . ., WL3 assigned inverters 18 , which on the output side to the word lines WL0,. . ., WL3 are coupled. The ground connections of the voltage supply terminals of the inverters 18 are coupled to one another and connected to the ground 27 via a separating line 19 and a transistor 20 operating as a disconnecting switch. These inverters 18 can already be present in semiconductor memories as word line drivers 8 . As the detection device 31 , the bit lines BL0,. . ., B13 associated sense amplifier 6 , the sense lines 15 , 16 , the sense line transistors 13 , 14 and the respective sense lines 15 , 16 assigned, coupled via a resistor 17 to the supply voltage V dd , working as a current detection circuit working sense amplifier 29 . In Fig. 3B, the internal structure of inverter 18 is shown, wel cher consists of a switched between supply voltage and separation duct series circuit of a p-channel transistor 32 and an n-channel transistor 33. The common control connection of the transistors 32 , 33 corresponds to the input of the inverter 18 , and common coupling point of the electrodes of the transistors 32 , 33 to the output of the inverter 18th

Mit dem in den Fig. 3A und 3B dargestellten zweiten Aus­ führungsbeispiel läßt sich der folgende Testlauf durchführen. Der der Trennleitung 19 zugeordnete Trennschalter 20 ist zu­ nächst leitend, wodurch die beiden Spannungsversorgungsklem­ men der Inverter 18 zwischen der Versorgungsspannung Vdd und der Masse 27 liegen. Eine Wortleitung WLn wird ausgewählt, und mittels des ihr zugeordneten Inverters 18 mit einer Lese­ spannung beaufschlagt. Die anderen Wortleitungen WLn′ (n′≠n) werden über die ihnen zugeordneten Inverter 18 aktiv auf null Volt getrieben. Nun wird der Trennschalter 20 gesperrt und dadurch alle den Wortleitungen WLn und WLn′ zugeordneten In­ verter 18 von der Masseversorgung abgetrennt. Dadurch sind die mit null Volt vorgeladenen Wortleitungen WLn′ nicht mehr potentialgebunden. Liegt ein Kurzschluß zwischen der ausge­ wählten Wortleitung WLn und einer benachbarten Wortleitung WLn′, wobei n′= n-1 oder n′ = n+1 ist, vor, so treibt der der Wortleitung WLn zugeordnete Inverter 18 eine über einen Kurz­ schluß verbundene benachbarte Wortleitung WLn′ auf eine Span­ nung, welche zwischen der Lesespannung und der Nullspannung liegt. In diesem Fall fließt in beiden Senseleitungen 15, 16 Strom, welcher von den Leseverstärkern 29 nachgewiesen wird. Strom in beiden Senseleitungen 15, 16 kann außer einem Anzei­ chen für einen Kurzschluß zwischen der ausgewählten Wortlei­ tung WLn und einer benachbarten Wortleitung WLn′ auch ein Hinweis auf einen Dekoderfehler sein. Wird in keiner Sense­ leitung 15 und 16 Strom nachgewiesen, ist die ausgewählte Wortleitung WLn oder eine der Senseleitungen 15 oder 16 un­ terbrochen, oder es liegt ein Dekoderfehler vor. Nacheinander wird jede Wortleitung WL0, . . ., WL3 pro Testlauf als diejeni­ ge Wortleitung WLn ausgewählt, welche mit der Lesespannung beaufschlagt wird. Werden auf dem Halbleitersubstrat 26 be­ reits vorhandene, den Senseleitungen 15, 16 zugeordnete Lese­ verstärker 29 nicht als Stromleseverstärker ausgeführt und stellen somit keinen Strompfad zur Versorgungsspannung Vdd sicher, müssen beispielsweise als Lastelement arbeitende Wi­ derstände oder Transistoren im Widerstandsbetrieb eingeführt werden. Auf diese Weise können auch hochohmige Spannungslese­ verstärker als Stromerkennungsschaltungen 29 verwendet wer­ den.With the second exemplary embodiment shown in FIGS. 3A and 3B, the following test run can be carried out. Of the separating line 19 associated isolating switch 20 is conductive to the next, 18 whereby the two men Spannungsversorgungsklem the inverter between the supply voltage V dd and ground are 27th A word line WLn is selected and a reading voltage is applied to it by means of the inverter 18 assigned to it. The other word lines WLn '(n' ≠ n) are actively driven to zero volts via the inverter 18 assigned to them. Now the isolating switch 20 is blocked and thereby all the word lines WLn and WLn 'assigned in verter 18 are disconnected from the mass supply. As a result, the word lines WLn 'precharged with zero volts are no longer floating. If there is a short circuit between the selected word line WLn and an adjacent word line WLn ', where n' = n-1 or n '= n + 1, then the inverter 18 assigned to the word line WLn drives an adjacent connected via a short circuit Word line WLn 'to a voltage which lies between the read voltage and the zero voltage. In this case, current flows in both sense lines 15 , 16 , which is detected by the sense amplifiers 29 . Current in both sense lines 15 , 16 can be an indication of a short circuit between the selected word line WLn and an adjacent word line WLn 'also be an indication of a decoder error. If current is not detected in any sense lines 15 and 16 , the selected word line WLn or one of the sense lines 15 or 16 is interrupted, or there is a decoder error. Each word line WL0,. . ., WL3 selected per test run as that word line WLn to which the reading voltage is applied. Are on the semiconductor substrate 26 already existing, the sense lines 15 , 16 associated sense amplifier 29 not designed as a current sense amplifier and thus do not ensure a current path to the supply voltage V dd , for example, working as a load element Wi resistors or transistors must be introduced in resistance operation. In this way, high-resistance voltage reading amplifier can be used as current detection circuits 29 who.

Fig. 4 zeigt ein drittes Ausführungsbeispiel einer erfin­ dungsgemäßen Schaltungsanordnung für einen Bitleitungstest zur Identifikation fehlerhafter Bitleitungen BL0, . . ., BL3, welche in diesem und den folgenden Ausführungsbeispielen die Gruppenleitungen darstellen, eines elektrisch programmierba­ ren und löschbaren Halbleiterspeichers 28 mit als Spannungs­ detektoren arbeitenden, an die Bitleitungen BL0, . . ., BL3 ge­ koppelten Leseverstärkern 6, welche die Detektionseinrichtung 31 bilden. Als prüfsignalerzeugende Schalteinrichtung 30 sind jeder Bitleitung BL0, . . ., BL3 zugeordnete Schalttransistoren 9, 10 zwischen den Bitleitungen BL0, . . ., BL3 und einem zwi­ schen einer vorbestimmten positiven Spannung V+ und der Masse 27 schaltbaren Wechselschalter 21. Die Steuereingänge der den geradzahligen Bitleitungen BL0, BL2 zugeordneten Schalttran­ sistoren 9 sind miteinander und an die erste Auswahlleitung 11 gekoppelt. Die Steuereingänge der den ungeradzahligen Bit­ leitungen BL1, BL3 zugeordneten Schalttransistoren 10 sind miteinander und an die zweite Auswahlleitung 12 gekoppelt. Die jeder Bitleitung BL0, . . ., BL3 zugeordneten, als Span­ nungssensor arbeitenden Leseverstärker 6 mit hochohmigem Ein­ gang, welche Detektionseinrichtung 31 bilden, sind auf einem Halbleiterspeicher bereits vorhanden. Fig. 4 shows a third embodiment of an inventive circuit arrangement for a bit line test for identifying defective bit lines BL0,. . ., BL3, which in this and the following exemplary embodiments represent the group lines, of an electrically programmable and erasable semiconductor memory 28 with voltage detectors operating on the bit lines BL0,. . ., BL3 ge coupled sense amplifiers 6 , which form the detection device 31 . As the test signal generating switching device 30 each bit line BL0,. . ., BL3 associated switching transistors 9 , 10 between the bit lines BL0,. . ., BL3 and a switchable between a predetermined positive voltage V + and the mass 27 switch switch 21st The control inputs of the switching transistors 9 assigned to the even bit lines BL0, BL2 are coupled to one another and to the first selection line 11 . The control inputs of the switching transistors 10 assigned to the odd-numbered bit lines BL1, BL3 are coupled to one another and to the second selection line 12 . Each bit line BL0,. . ., BL3 associated, as a voltage sensor reading amplifier 6 with a high-impedance input, which form detection device 31 , are already present on a semiconductor memory.

Mit dem in Fig. 4 dargestellten dritten Ausführungsbeispiel läßt sich der folgende Testlauf durchführen. Der gemeinsame Anschluß der Sourceelektroden 4 aller Speicherzellen 7 und alle Wortleitungen WL0, . . ., WL3 liegen während des gesamten Testablaufs auf null Volt. Alle Bitleitungen BL0, . . ., BL3 werden durch die Auswahlleitungen 11, 12 angesteuerten Tran­ sistoren 9, 10 und den auf die positive Spannung V+ geschal­ teten Wechselschalter 21 auf die positive Spannung V+ vorge­ laden. Registriert beim anschließenden Auslesen aller Bitlei­ tungen BL0, . . ., BL3 ein Leseverstärker 6 den Null-Volt- Pegel, so ist die entsprechende Bitleitung BL0, . . ., BL3 un­ terbrochen. Danach werden die geradzahligen Bitleitungen BL0, BL2 durch die leitenden Transistoren 9 und den auf Masse 27 geschalteten Wechselschalter 21 auf null Volt gelegt, während die ungeradzahligen Bitleitungen BL1, BL3 durch die sperren­ den Transistoren 10 floaten. Beim anschließenden Auslesen al­ ler Bitleitungen BL0, . . ., BL3 muß an den Leseverstärkern 6 der geradzahligen Bitleitungen BL0, BL2 der Null-Volt-Pegel und an den Leseverstärkern 6 der ungeradzahligen Bitleitungen BL1, BL3 die vorgeladene positive Spannung V+ anliegen. Wird an einer ungeradzahligen Bitleitung BL1, BL3 der Null-Volt- Pegel gemessen, so besteht ein Kurzschluß zwischen einer un­ geradzahligen Bitleitung BL1, BL3 und einer benachbarten ge­ radzahligen Bitleitung BL0, BL2 oder die betreffende ungerad­ zahlige Bitleitung BL1, BL3 ist unterbrochen und somit nicht auf die positive Spannung V+ vorgeladen worden. Der Testab­ lauf wird wiederholt, in dem die geradzahligen Bitleitungen BL0, BL2 und die ungeradzahligen Bitleitungen BL1, BL3 und ihre Rollen vertauschen.The following test run can be carried out with the third exemplary embodiment shown in FIG. 4. The common connection of the source electrodes 4 of all memory cells 7 and all word lines WL0,. . ., WL3 are at zero volts throughout the test. All bit lines BL0,. . ., BL3 are precharged through the selection lines 11 , 12 tran sistors 9 , 10 and the switched to the positive voltage V + switched switch 21 to the positive voltage V + . Registered during the subsequent reading of all bit lines BL0,. . ., BL3 a sense amplifier 6 the zero volt level, the corresponding bit line BL0,. . ., BL3 interrupted. The even-numbered bit lines BL0, BL2 are then set to zero volts by the conductive transistors 9 and the changeover switch 21 connected to ground 27 , while the odd-numbered bit lines BL1, BL3 float by blocking the transistors 10 . When subsequently reading out all bit lines BL0,. . ., BL3 must be at the sense amplifiers 6 of the even-numbered bit lines BL0, BL2 of the zero volt level and at the sense amplifiers 6 of the odd-numbered bit lines BL1, BL3 the precharged positive voltage V + . If the zero-volt level is measured on an odd-numbered bit line BL1, BL3, there is a short circuit between an odd-numbered bit line BL1, BL3 and an adjacent even numbered bit line BL0, BL2 or the relevant odd-numbered bit line BL1, BL3 is interrupted and thus has not been precharged to the positive voltage V + . The test sequence is repeated in which the even bit lines BL0, BL2 and the odd bit lines BL1, BL3 and their roles are exchanged.

Fig. 5 zeigt ein viertes Ausführungsbeispiel, welches im we­ sentlichen eine Erweiterung des in Fig. 4 dargestellten dritten Ausführungsbeispiels ist. Die Leseverstärker 6 arbei­ ten im Gegensatz zum dritten Ausführungsbeispiel als Strom­ sensoren. Zusätzlich sind in jeder Bitleitung BL0, . . ., BL3 zwischen den Bitleitungen BL0, . . ., BL3 und den Leseverstär­ kern 6 als Selektionsschalter arbeitende Transistoren 22 zwi­ schengeschaltet. Die Steuereingänge der Selektionsschalter 22 sind miteinander an eine Selektionsleitung 23 gekoppelt. Fig. 5 shows a fourth embodiment, which is essentially an extension of the third embodiment shown in Fig. 4. In contrast to the third exemplary embodiment, the sense amplifiers 6 work as current sensors. In addition, in each bit line BL0,. . ., BL3 between the bit lines BL0,. . ., BL3 and the sense amplifier 6 transistors 22 interposed as selection switches. The control inputs of the selection switches 22 are coupled to one another by a selection line 23 .

Mit dem in Fig. 5 dargestellten vierten Ausführungsbeispiel lassen sich die folgenden vier Testläufe durchführen. Alle Wortleitungen WL0, . . ., WL3 und der gemeinsame Anschluß der Sourceelektroden 4 der Speicherzellen 7 liegen bei allen vier Testläufen auf dem Null-Volt-Pegel. Beim ersten Testlauf wer­ den zunächst durch die Selektionsleitung 23 die Selektions­ schalter 22 gesperrt und alle Bitleitungen BL0, . . . , BL3 ab­ getrennt und über die Leseverstärker 6 ausgelesen. Wird in einem der Leseverstärker 6 Strom nachgewiesen, so liegt in der entsprechenden Bitleitung BL0, . . ., BL3 ein Tunneloxid- Interpolydielektrikum-Durchbruch oder ein beispielsweise durch ein Metallpartikel verursachter direkter Kurzschluß mit einer Wortleitung WL0, . . ., WL3 vor. Bei einem zweiten Test­ lauf werden durch Anlegen der Versorgungsspannung V+ an die Auswahlleitungen 11, 12 alle Bitleitungen BL0, . . ., BL3 auf null Volt getrieben und über die Leseverstärker 6 ausgelesen. Wird in einer der Bitleitungen BL0, . . ., BL3 kein Strom nach­ gewiesen, so ist die entsprechende Bitleitung BL0, . . ., BL3 unterbrochen. Der dritte Testlauf besteht darin, die gerad­ zahligen Bitleitungen BL0, BL2 auf null Volt zu legen, wäh­ rend die ungeradzahligen Bitleitungen BL1, BL3 potentialunge­ bunden bleiben. Werden alle Bitleitungen BL0, . . ., BL3 über die Leseverstärker 6 ausgelesen, müssen die den geradzahligen Bitleitungen BL0, BL2 zugeordneten Leseverstärker 6 Strom nachweisen, und die den ungeradzahligen Bitleitungen BL1, BL3 zugeordneten Leseverstärker 6 dürfen keinen Strom nachweisen. Fließt in einer ungeradzahligen Bitleitung BL1, BL3 Strom, so besteht ein niederohmiger Kurzschluß zwischen zwei Bitleitun­ gen BL0, . . ., BL3. Voraussetzung für die Detektion ist, daß die Transistoren 9, 10 der Schalteinrichtung 30 mehr als ei­ nen Leseverstärker 6 mit null Volt übertreiben können. Der Nachteil des Testlaufes besteht darin, daß ein hochohmiger Kurzschluß zwischen zwei Bitleitungen BL0, . . ., BL3 unter Um­ ständen keinen ausreichenden Strom in der nicht getriebenen Bitleitung BL0, . . ., BL3 verursacht und dadurch unerkannt bleibt. Der dritte Testlauf wird wiederholt, indem die gerad­ zahligen und ungeradzahligen Bitleitungen BL0, . . ., BL3 ihre Rollen vertauschen. Im vierten Testlauf ermöglichen die als Selektionsschalter arbeitenden Transistoren 22 ein Erkennen eines hochohmigen Kurzschlusses. Zunächst werden alle Bitlei­ tungen BL0, . . ., BL3 durch die Schalter 9, 10 von der Masse 27 abgetrennt, und danach über die Leseverstärker 6 auf einen positiven Pegel V+ getrieben. Nun werden durch ein Sperren der Selektionsschalter 22 die Leseverstärker 6 abgetrennt, wodurch die Ladung auf den Bitleitungen BL0, . . ., BL3 erhal­ ten bleibt. Danach werden für eine vorbestimmte Zeit durch Anlegen der Versorgungsspannung Vdd an die erste Auswahllei­ tung 11 die geradzahligen Bitleitungen BL0, BL2 aktiv mit null Volt getrieben, während durch Anlegen der Nullspannung an die zweite Auswahlleitung 12 die ungeradzahligen Bitleitun­ gen BL1, BL3 potentialungebunden auf dem positiven Pegel V+ liegen. Während dieser vorbestimmten Zeit kann über einen eventuell vorhandenen hochohmigen Kurzschluß zwischen zwei Bitleitungen BL0, . . ., BL3 eine potentialungebundene Bitlei­ tung BL1, BL3 entladen werden. Nach Ablauf der vorbestimmten Zeit werden alle Bitleitungen BL0, . . ., BL3 durch geöffnete Selektionsschalter 22 ausgelesen und innerhalb einer kurzen Zeit von den Leseverstärkern 6 wieder abgetrennt. Dies ist notwendig, da eine über einen hochohmigen Kurzschluß entlade­ ne Bitleitung BL0, . . ., BL3 sich in kurzer Zeit wieder auf den positiven Pegel V+ aufladen würde, und der Defekt somit uner­ kannt bleiben würde. Das Ergebnis der geradzahligen Bitlei­ tungen BL0, BL2 und der ungeradzahligen Bitleitungen BL1, BL3 muß den Zuständen Strom bzw. kein Strom entsprechen. Wird in einer ungeradzahligen Bitleitung BL1, BL3 Strom nachgewiesen, besteht ein Kurzschluß zwischen zwei Bitleitungen BL0, . . ., BL3. Der Testablauf wird mit vertauschten Rollen der gerad­ zahligen und ungeradzahligen Bitleitungen BL0, . . ., BL3 wie­ derholt, indem an die erste Auswahlleitung 11 die Nullspan­ nung und an die zweite Auswahlleitung 12 die Versorgungsspan­ nung Vdd angelegt werden.With the fourth exemplary embodiment shown in FIG. 5, the following four test runs can be carried out. All word lines WL0,. . ., WL3 and the common connection of the source electrodes 4 of the memory cells 7 are at all four test runs at the zero volt level. In the first test run, the selection switch 22 is blocked by the selection line 23 and all bit lines BL0,. . . , BL3 separated and read out via the sense amplifier 6 . If current is detected in one of the sense amplifiers 6 , the corresponding bit line BL0,. . ., BL3 a tunnel oxide interpolydielectric breakdown or a direct short circuit, for example caused by a metal particle, with a word line WL0,. . ., WL3 before. In a second test run, by applying the supply voltage V + to the selection lines 11 , 12, all the bit lines BL0,. . ., BL3 driven to zero volts and read out via the sense amplifier 6 . If one of the bit lines BL0,. . ., BL3 no current detected, the corresponding bit line BL0,. . ., BL3 interrupted. The third test run is to put the even numbered bit lines BL0, BL2 at zero volts, while the odd numbered bit lines BL1, BL3 remain potential-free. Are all bit lines BL0,. . ., BL3 read out via the sense amplifiers 6 , the sense amplifiers 6 assigned to the even-numbered bit lines BL0, BL2 must detect current, and the sense amplifiers 6 assigned to the odd-numbered bit lines BL1, BL3 must not detect any current. If current flows in an odd-numbered bit line BL1, BL3, there is a low-resistance short circuit between two bit lines BL0,. . ., BL3. A prerequisite for the detection is that the transistors 9 , 10 of the switching device 30 can exaggerate more than egg nen sense amplifier 6 with zero volts. The disadvantage of the test run is that a high-resistance short circuit between two bit lines BL0,. . ., BL3 under If there was insufficient current in the non-driven bit line BL0,. . ., BL3 and therefore remains undetected. The third test run is repeated by the even-numbered and odd-numbered bit lines BL0,. . ., BL3 swap roles. In the fourth test run, the transistors 22 operating as selection switches enable a high-resistance short circuit to be detected. First, all bit lines BL0,. . ., BL3 separated by the switches 9 , 10 from the ground 27 , and then driven to a positive level V + via the sense amplifier 6 . Now the sense amplifiers 6 are disconnected by blocking the selection switches 22 , as a result of which the charge on the bit lines BL0,. . ., BL3 is retained. Thereafter, the even-numbered bit lines BL0, BL2 are actively driven with zero volts for a predetermined time by applying the supply voltage V dd to the first selection line 11 , while the odd-numbered bit lines BL1, BL3 are isolated on the potential by applying the zero voltage to the second selection line 12 positive level V +. During this predetermined time, a high-resistance short circuit between two bit lines BL0,. . ., BL3 a floating bit line BL1, BL3 can be discharged. After the predetermined time has elapsed, all bit lines BL0,. . ., BL3 read out by open selection switch 22 and separated from the sense amplifiers 6 again within a short time. This is necessary because a bit line BL0, discharged via a high-resistance short circuit. . ., BL3 would recharge to the positive level V + in a short time, and the defect would thus remain undetected. The result of the even bit lines BL0, BL2 and the odd bit lines BL1, BL3 must correspond to the current or no current states. If current is detected in an odd-numbered bit line BL1, BL3, there is a short circuit between two bit lines BL0,. . ., BL3. The test procedure is carried out with the roles of the even-numbered and odd-numbered bit lines BL0,. . ., BL3 as repeated by applying the zero voltage to the first selection line 11 and the supply voltage V dd to the second selection line 12 .

In der Fig. 6 ist ein fünftes Ausführungsbeispiel darge­ stellt, bei welchem die prüfsignalerzeugende Schalteinrich­ tung 30 sich auf der selben Seite der Speichermatrix wie die Detektionseinrichtung 31 befindet. Damit können zwar keine Durchgangstests von Bitleitungen BL0, . . ., BL3 durchgeführt werden, aber die Bitleitungen BL0, . . ., BL3 können über den Programierpfad mit Spannungen beaufschlagt werden, wodurch Transistoren eingespart werden. Jede Bitleitung BL0, . . ., BL3 ist über einen Schalttransistor 9, 10 an eine Latch-Schaltung 24, 25 gekoppelt. Die Leseverstärker 6 arbeiten als Treiber und Stromsensoren und sind damit gleichzeitig Bestandteile der Schalteinrichtung 30 und der Detektionseinrichtung 31. Die Koppelpunkte der den Latch-Schaltungen 24, 25 abgewandten Elektroden der Schalttransistoren 9, 10 auf den Bitleitungen BL0, . . ., BL3 liegen zwischen den Selektionsschaltern 22 und den Speicherzellen 7. Die Steuereingänge der den geradzahli­ gen Bitleitungen BL0, BL2 zugeordneten Schalttransistoren 9 sind miteinander an die erste Auswahlleitung 11 gekoppelt. Die Steuereingänge der den ungeradzahligen Bitleitungen BL1, BL3 zugeordneten Schalttransistoren 10 sind an die zweite Auswahlleitung 12 gekoppelt.In FIG. 6, a fifth embodiment is Darge provides, in which the prüfsignalerzeugende Schalteinrich tung 30 is located on the same side of the memory array as the detection means 31. No continuity tests of bit lines BL0,. . ., BL3, but the bit lines BL0,. . ., BL3 can be supplied with voltages via the programming path, which saves transistors. Each bit line BL0,. . ., BL3 is coupled to a latch circuit 24 , 25 via a switching transistor 9 , 10 . The sense amplifiers 6 operate as drivers and current sensors and are therefore at the same time components of the switching device 30 and the detection device 31 . The coupling points of the electrodes of the switching transistors 9 , 10 facing away from the latch circuits 24 , 25 on the bit lines BL0,. . ., BL3 are located between the selection switches 22 and the memory cells 7 . The control inputs of the switching transistors 9 assigned to the even numbered bit lines BL0, BL2 are coupled to one another at the first selection line 11 . The control inputs of the switching transistors 10 assigned to the odd-numbered bit lines BL1, BL3 are coupled to the second selection line 12 .

Mit dem in Fig. 6 dargestellten fünften Ausführungsbeispiel lassen sich die folgenden vier Testläufe durchführen. Alle Wortleitungen WL0, . . ., WL3 und der gemeinsame Anschluß der Sourceelektroden 4 der Speicherzellen 7 liegen bei allen vier Testläufen auf dem Null-Volt-Pegel. Beim ersten Testlauf wer­ den zunächst durch die Auswahlleitungen 11, 12 die Schalter 9, 10 gesperrt und alle Bitleitungen BL0, . . ., BL3 abgetrennt und durch Schließen der Selektionsschalter 22 über die Lese­ verstärker 6 ausgelesen. Registriert einer der Leseverstärker 6 Strom, so liegt in der diesem Leseverstärker 6 zugeordneten Bitleitung BL0, . . ., BL3 ein Tunneloxid- Interpolydielektrikum-Durchbruch oder ein beispielsweise durch ein Metallpartikel verursachter direkter Kurzschluß mit einer Wortleitung WL0, . . ., WL3 vor. Bei einem zweiten Test­ lauf werden durch Anlegen der Nullspannung an die Latch-Schaltungen 24, 25 und die zweite Auswahlleitung 12 und durch Anlegen der Versorgungsspannung Vdd an die erste Auswahllei­ tung 11 die geradzahligen Bitleitungen BL0, BL2 auf null Volt gelegt, während die ungeradzahligen Bitleitungen BL1, BL3 po­ tentialfrei gelegt werden. Werden alle Bitleitungen BL0, . . ., BL3 über die Leseverstärker 6 ausgelesen, müssen die den ge­ radzahligen Bitleitungen BL0, BL2 zugeordneten Leseverstärker 6 Strom und die den ungeradzahligen Bitleitungen BL1, BL3 zu­ geordneten Leseverstärker 6 keinen Strom registrieren. Fließt in einer ungeradzahligen Bitleitung BL1, BL3 Strom, so be­ steht ein niederohmiger Kurzschluß zwischen zwei Bitleitungen BL0, . . ., BL3. Voraussetzung für die Detektion ist, daß die Transistoren 9, 10 der Schalteinrichtung 30 mehr als einen Leseverstärker 6 mit null Volt übertreiben können. Der Nach­ teil des Testlaufes besteht darin, daß ein hochohmiger Kurz­ schluß zwischen zwei Bitleitungen BL0, . . ., BL3 unter Umstän­ den keinen ausreichenden Strom in der nicht getriebenen Bit­ leitung BL0, . . ., BL3 verursacht und dadurch unerkannt bleibt. Der zweite Testlauf wird wiederholt, indem die gerad­ zahligen und ungeradzahligen Bitleitungen BL0, . . ., BL3 ihre Rollen vertauschen. Im dritten Testlauf ermöglicht der als Selektionsschalter arbeitende Transistor 22 ein Erkennen ei­ nes hochohmigen Kurzschlusses. Zunächst werden alle Latch-Schaltungen 24, 25 an die Versorgungsspannung Vdd gelegt, und durch Sperren der Selektionsschalter 22 die Bitleitungen BL0, BL3 von den Leseverstärkern 6 abgetrennt. Danach werden über die Ausgänge der Latch-Schaltungen 24, 25 alle Bitlei­ tungen BL0, . . ., BL3 auf die Versorgungsspannung Vdd gelegt. Durch Sperren der Schalter 9, 10, 22 werden die Latch-Schaltungen 24, 25 abgetrennt, wobei die Ladung auf den Bit­ leitungen BL0, . . ., BL3 erhalten bleibt. Alle Latch- Schaltungen 24, 25 werden an die Nullspannung gelegt. Jetzt werden für eine vorbestimmte Zeit die geradzahligen Bitlei­ tungen BL0, BL2 aktiv mit null Volt getrieben, während die ungeradzahligen Bitleitungen BL1, BL3 potentialungebunden auf dem positiven Pegel V+ liegen. Während dieser vorbestimmten Zeit kann über einen eventuell vorhandenen hochohmigen Kurz­ schluß zwischen zwei Bitleitungen BL0, . . ., BL3 eine poten­ tialungebundene Bitleitung BL1, BL3 entladen werden. Nach Ab­ lauf der vorbestimmten Zeit werden alle Bitleitungen BL0, . . ., BL3 durch geöffnete Selektionsschalter 22 ausgelesen, und innerhalb einer kurzen Zeit von den Latch-Schaltungen 24, 25 auf die Nullspannunung gelegt. Dies ist notwendig, da die über den hochohmigen Kurzschluß entladene Bitleitleitung BL0, . . ., BL3 sich in kurzer Zeit wieder auf den positiven- Pegel V+ aufladen würde, und der Defekt somit unerkannt bleiben würde. Das Ergebnis der geradzahligen Bitleitungen BL0, BL2 und der ungeradzahligen Bitleitungen BL1, BL3 muß den Zustän­ den Strom bzw. kein Strom entsprechen. Fließt in einer unge­ radzahligen Bitleitungen BL1, BL3 Strom, so besteht ein Kurz­ schluß zwischen zwei Bitleitungen BL0, . . ., BL3. Der Testab­ lauf wird mit vertauschten Rollen der geradzahligen und unge­ radzahligen Bitleitungen BL0, . . ., BL3 wiederholt, indem an die erste Auswahlleitung 11 die Nullspannung und an die zwei­ te Auswahlleitung 12 die Versorgungsspannung Vdd angelegt werden.With the fifth exemplary embodiment shown in FIG. 6, the following four test runs can be carried out. All word lines WL0,. . ., WL3 and the common connection of the source electrodes 4 of the memory cells 7 are at all four test runs at the zero volt level. In the first test run, the switches 9 , 10 are blocked by the selection lines 11 , 12 and all the bit lines BL0,. . ., BL3 separated and read out by closing the selection switch 22 via the sense amplifier 6 . If one of the sense amplifiers 6 registers current, the bit line BL0, assigned to this sense amplifier 6 . . ., BL3 a tunnel oxide interpolydielectric breakdown or a direct short circuit, for example caused by a metal particle, with a word line WL0,. . ., WL3 before. In a second test run, by applying the zero voltage to the latch circuits 24 , 25 and the second selection line 12 and by applying the supply voltage V dd to the first selection line 11, the even bit lines BL0, BL2 are set to zero volts, while the odd ones Bit lines BL1, BL3 are laid potential-free. Are all bit lines BL0,. . Is read out. BL3 via the sense amplifier 6, the ge-numbered bit lines BL0, BL2 associated sense amplifier 6 must flow and the odd-numbered bit lines BL1, BL3 register into ordered sense amplifier 6 does not flow. If current flows in an odd-numbered bit line BL1, BL3, there is a low-impedance short circuit between two bit lines BL0,. . ., BL3. A prerequisite for the detection is that the transistors 9 , 10 of the switching device 30 can overdrive more than one sense amplifier 6 with zero volts. After part of the test run is that a high impedance short circuit between two bit lines BL0,. . ., BL3 may not have sufficient current in the non-driven bit line BL0,. . ., BL3 and therefore remains undetected. The second test run is repeated in that the even-numbered and odd-numbered bit lines BL0,. . ., BL3 swap roles. In the third test run, the transistor 22 operating as a selection switch enables a high-resistance short circuit to be detected. First of all, all latch circuits 24 , 25 are connected to the supply voltage V dd , and the bit lines BL0, BL3 are separated from the sense amplifiers 6 by blocking the selection switches 22 . Then all the bit lines BL0,... Via the outputs of the latch circuits 24 , 25 . . ., BL3 placed on the supply voltage V dd . By locking the switches 9 , 10 , 22 , the latch circuits 24 , 25 are disconnected, the charge on the bit lines BL0,. . ., BL3 is retained. All latch circuits 24 , 25 are connected to the zero voltage. Now the even-numbered bit lines BL0, BL2 are actively driven with zero volts for a predetermined time, while the odd-numbered bit lines BL1, BL3 are non-floating at the positive level V + . During this predetermined time, a high-resistance short circuit between two bit lines BL0,. . ., BL3 a potential-free bit line BL1, BL3 can be discharged. After the predetermined time has elapsed, all bit lines BL0,. . ., BL3 read out by the open selection switch 22 , and set in a short time by the latch circuits 24 , 25 to the zero voltage. This is necessary because the bit line BL0,... Discharged via the high-resistance short circuit. . ., BL3 would recharge to the positive level V + in a short time, and the defect would thus remain undetected. The result of the even bit lines BL0, BL2 and the odd bit lines BL1, BL3 must correspond to the states of current or no current. If current flows in an uneven numbered bit lines BL1, BL3, there is a short circuit between two bit lines BL0,. . ., BL3. The test sequence is carried out with the roles of the even-numbered and odd-numbered bit lines BL0,. . ., BL3 repeated by applying the zero voltage to the first selection line 11 and the supply voltage V dd to the second selection line 12 .

Claims (17)

1. Schaltungsanordnung mit einer vorbestimmten Anzahl von auf einem Halbleitersubstrat (26) in regelmäßiger Anordnung ne­ beneinander ausgebildeten Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm), an denen eine Vielzahl von auf dem Halblei­ tersubstrat (26) und im wesentlichen gleichartig zueinander ausgebildeten elektronischen Elementarschaltungen (7) ange­ schlossen ist, wobei eine Testschaltung zur Überprüfung der elektronischen Funktionsfähigkeit der Elementarschaltungen (7) und/oder der Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) vorgesehen ist, dadurch gekennzeichnet, daß die Testschaltung gleichfalls auf dem Halbleitersubstrat (26) der Schaltungsanordnung integriert ausgebildet ist und eine den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) zugeord­ nete Schalteinrichtung (30) aufweist, vermittels welcher we­ nigstens eine vorbestimmte Gruppenleitung (WLn, BLn) mit ei­ nem ersten Prüfsignal und eine weitere, gegenüber der vorbe­ stimmten Gruppenleitung (WLn, BLn) unmittelbar benachbart an­ geordneten Gruppenleitung (WLn′, BLn′) mit einem zweiten, gegenüber dem ersten Prüfsignal einen unter­ schiedlichen Prüfpegel aufweisenden Prüfsignal beaufschlagbar ist, und eine den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) zugeordnete Detektionseinrichtung (31) vorgesehen ist, welche ein von den mit dem ersten bzw. zweiten Prüfsignal be­ aufschlagten Gruppenleitungen (WLn, BLn bzw. WLn′, BLn′) ab­ geleitetes Ausgangssignal erfaßt.1. A circuit arrangement with a predetermined number of group lines (WL0,..., WLm, BL0,..., BLm) formed on a semiconductor substrate ( 26 ) in a regular arrangement, along which a plurality of semiconductor substrates ( 26 ) and essentially identical to each other designed elementary circuits ( 7 ) is connected, a test circuit for checking the electronic functionality of the elementary circuits ( 7 ) and / or the group lines (WL0,..., WLm, BL0,....., BLm ) is provided, characterized in that the test circuit is likewise integrated on the semiconductor substrate ( 26 ) of the circuit arrangement and has a switching device ( 30 ) assigned to the group lines (WL0,..., WLm, BL0,..., BLm) , by means of which we at least one predetermined group line (WLn, BLn) with a first test signal and another, compared to the predetermined group line ung (WLn, BLn) immediately adjacent to ordered group line (WLn ', BLn') with a second, compared to the first test signal having a different test level test signal, and one of the group lines (WL0,. . ., WLm, BL0,. . ., BLm) assigned detection device ( 31 ) is provided which detects a derived from the group lines (WLn, BLn or WLn ', BLn') with the first or second test signal from derived output signal. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß vermittels der den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) zugeordneten Schalteinrichtung (30) sämtliche geradzahligen Gruppenleitungen (WL0, WL2, . . ., BL0, BL2, . . ., mit dem ersten Prüfsignal und sämtliche ungeradzahligen Grup­ penleitungen (WL1, WL3, . . ., BL1, BL3, . . .) mit dem zweiten Prüfsignal beaufschlagbar sind, und die den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) zugeordnete Detektionseinrich­ tung (31) jeweils das von den mit dem ersten bzw. zweiten Prüfsignal beaufschlagten geradzahligen bzw. ungeradzahligen Gruppenleitungen (WL0, WL2, . . ., BL0, BL2, . . . bzw. WL1, WL3, BL1, BL3, . . .) abgeleitete Ausgangssignal erfaßt.2. Circuit arrangement according to claim 1, characterized in that by means of the group lines (WL0,..., WLm, BL0,..., BLm) assigned switching device ( 30 ) all even numbered group lines (WL0, WL2,..., BL0, BL2,..., With the first test signal and all odd-numbered group lines (WL1, WL3,..., BL1, BL3,...) Can be acted on with the second test signal, and which the group lines (WL0,.. ., WLm, BL0,..., BLm) assigned detection device ( 31 ) each of the even or odd-numbered group lines (WL0, WL2,..., BL0, BL2,... . or WL1, WL3, BL1, BL3,...) derived output signal. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß quer zu den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) eine vorbestimmte Anzahl von nebeneinan­ derliegend auf dem Halbleitersubstrat (26) ausgebildeten Kol­ lektivleitungen (BL0, . . ., BLq oder WL1, . . ., WLq) vorgesehen ist, wobei an jeder Kreuzungsstelle von Gruppen- und Kollek­ tivleitungen eine mit der Gruppen- und der Kollektivleitung der jeweiligen Kreuzungsstelle elektrisch gekoppelte Elemen­ tarschaltung (7) vorgesehen ist.3. Circuit arrangement according to claim 1 or 2, characterized in that transversely to the group lines (WL0,..., WLm, BL0,..., BLm) a predetermined number of side by side on the semiconductor substrate ( 26 ) trained collective lines (BL0,..., BLq or WL1,..., WLq) is provided, wherein at each intersection of group and collective lines an electrically connected to the group and the collective line of the respective intersection element circuit ( 7 ) is provided . 4. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekenn­ zeichnet, daß eine der Anzahl der Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) entsprechende Zahl von Schaltern (9, 10, 18) vorgesehen ist, welche vermittels eines Auswahlsignals für ein Durchschalten entweder des ersten oder des zweiten Prüfsignals auf eine Gruppenleitung (WL0, . . ., WLm, BL0, BLm) angesteuert sind.4. Circuit arrangement according to claim 1 to 3, characterized in that one of the number of group lines (WL0,..., WLm, BL0,..., BLm) corresponding number of switches ( 9 , 10 , 18 ) is provided, which are controlled by means of a selection signal for switching through either the first or the second test signal to a group line (WL0,..., WLm, BL0, BLm). 5. Schaltungsanordnung nach Anspruch 1 bis 4, dadurch gekenn­ zeichnet, daß die Steuereingänge der den geradzahligen Grup­ penleitungen (WL0, WL2, . . ., BL0, BL2, . . .) zugeordneten Schalter (9) gemeinsam an eine erste Auswahlleitung (11) und der den ungeradzahligen Gruppenleitungen (WL1, WL3, . . ., BL1, BL3, . . .) zugeordneten Schalter (10) gemeinsam an eine zweite Auswahlleitung (12) gekoppelt sind.5. Circuit arrangement according to claim 1 to 4, characterized in that the control inputs of the even numbered group lines (WL0, WL2,..., BL0, BL2,...) Assigned switch ( 9 ) together to a first selection line ( 11 ) and the switch ( 10 ) assigned to the odd-numbered group lines (WL1, WL3,..., BL1, BL3,...) are coupled together to a second selection line ( 12 ). 6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß die Schalteinrichtung (30) eine einzige vorbestimmte Gruppenleitung (WLn) mit dem ersten Prüfsignal und alle wei­ teren Gruppenleitungen (WLn′, n′≠n) mit dem zweiten Prüfsi­ gnal beaufschlagt (Fig. 3A). 6. Circuit arrangement according to claim 1, characterized in that the switching device ( 30 ) acts on a single predetermined group line (WLn) with the first test signal and all other group lines (WLn ', n' ≠ n) with the second test signal ( Fig . 3A). 7. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekenn­ zeichnet, daß die Schalteinrichtung (30) jeder Gruppenleitung (WL0, . . ., WLm, BL0, . . . , BLm) zugeordnete, von zwei Auswahl­ leitungen (11, 12) wechselweise angesteuerte und mit der zu­ geordneten Gruppenleitung (WL0, WL2, . . ., BL0, BL2, . . . oder WL1, WL3, . . . , BL1, BL3, . . .) ausgangsseitig gekoppelte Schalter (9, 10) aufweist wobei die den vorbestimmten Grup­ penleitungen (WL1, . . . , WLm, BL1, . . . , BLm) zugeordneten Schalter (9 oder 10) eingangseitig an einem ersten Eingangs­ signal und die den weiteren Gruppenleitungen (WL1, WL3, . . . BL1, BL3, . . . oder WL0, WL2, . . ., BL0, BL2, . . .) zugeordneten Schalter (10 oder 9) eingangsseitig an einem zweiten Ein­ gangssignal liegen (Fig. 2).7. Circuit arrangement according to claim 1 and 2, characterized in that the switching device ( 30 ) assigned to each group line (WL0,..., WLm, BL0,..., BLm), of two selection lines ( 11 , 12 ) alternately Controlled and with the assigned group line (WL0, WL2,..., BL0, BL2,... or WL1, WL3,..., BL1, BL3,...) has switches ( 9 , 10 ) coupled on the output side the switch ( 9 or 10 ) assigned to the predetermined group lines (WL1,..., WLm, BL1,..., BLm) on the input side at a first input signal and the other group lines (WL1, WL3,.. BL1, BL3,... Or WL0, WL2,..., BL0, BL2,...) Assigned switches ( 10 or 9 ) on the input side are connected to a second input signal ( FIG. 2). 8. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Detektionseinrichtung (31) eine den ge­ radzahligen Gruppenleitungen zugeordnete erste Detektionslei­ tung (15), eine den ungeradzahligen Gruppenleitungen zugeord­ nete zweite Detektionsleitung (16) und jeder Gruppenleitung (WL0, . . ., BLm) zugeordnete, steuereingangs­ seitig mit den Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) elektrisch gekoppelte Detektionsschalter (13, 14) auf­ weist, wobei die Detektionsschalter eingangsseitig auf einem vorbestimmten konstanten Bezugspotential liegen und ausgangs­ seitig der Zuordnung an eine geradzahlige bzw. ungeradzahlige Gruppenleitung (WL0, WL2, . . ., BL0, . . . . . . . bzw. WL1, WL3, . . ., BL1, BL3, . . .) entsprechend an die erste bzw. zweite Detektionsleitung (15 bzw. 16) elektrisch gekoppelt sind.8. Circuit arrangement according to claim 1 or 2, characterized in that the detection device ( 31 ) one of the ge wheel numbered group lines assigned first detection line ( 15 ), one of the odd numbered group lines assigned second detection line ( 16 ) and each group line (WL0,. .., BLm) assigned, on the control input side with the group lines (WL0,..., WLm, BL0,..., BLm) has electrically coupled detection switches ( 13 , 14 ), the detection switches being on the input side at a predetermined constant reference potential and the output side of the assignment to an even-numbered or odd-numbered group line (WL0, WL2,..., BL0,...... or WL1, WL3,..., BL1, BL3,...) accordingly the first and second detection lines ( 15 and 16 ) are electrically coupled. 9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeich­ net, daß die Detektionseinrichtung (31) jeweils eine an die Detektionsleitungen (15, 16) gekoppelte Stromerkennungsschal­ tung (29) aufweist.9. Circuit arrangement according to claim 8, characterized in that the detection device ( 31 ) each has a coupled to the detection lines ( 15 , 16 ) current detection circuit ( 29 ). 10. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Detektionseinrichtung (31) jeder Grup­ penleitung (WL0, . . ., WLm, BL0, . . ., BLm) zugeordnete elek­ trisch gekoppelte Signalerkennungsschaltungen (6) aufweist (Fig. 4, 5, 6).10. Circuit arrangement according to claim 1 or 2, characterized in that the detection device ( 31 ) each Grup penleitung (WL0,..., WLm, BL0,..., BLm) has associated electrically coupled signal detection circuits ( 6 ) ( Fig . 4, 5, 6). 11. Schaltungsanordnung nach Anspruch 10, dadurch gekenn­ zeichnet, daß die Detektionseinrichtung (31) eine Anzahl ent­ sprechend der Zahl der Gruppenleitungen (WL0, . . ., WLm, BL0, . . ., BLm) zugeordnete Selektionsschalter (22) aufweist, wel­ che zwischen den Gruppenleitungen und Signalerkennungsschal­ tungen (6) geschaltet sind und über eine gemeinsame Selekti­ onsleitung (23) angesteuert werden.11. Circuit arrangement according to claim 10, characterized in that the detection device ( 31 ) has a number accordingly the number of group lines (WL0,..., WLm, BL0,..., BLm) assigned selection switches ( 22 ), wel che between the group lines and signal detection circuits ( 6 ) and are controlled via a common selection line ( 23 ). 12. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeich­ net, daß die Schalter für das erste oder zweite Prüfsignal Schalttransistoren (9, 10) (Fig. 2, 3 , 4, 6) oder mit einem schaltbaren Masseanschluß versehene Inverter (18) (Fig. 3A) darstellen.12. Circuit arrangement according to claim 4, characterized in that the switches for the first or second test signal switching transistors ( 9 , 10 ) ( Fig. 2, 3, 4, 6) or with a switchable ground connection inverter ( 18 ) ( Fig. 3A). 13. Schaltungsanordnung nach Anspruch 3 bis 12, dadurch ge­ kennzeichnet, daß die Elementarschaltungen (7) an den Kreu­ zungsstellen von Gruppen- und Kollektivleitungen (WL0, . . ., WLm und BL0, . . ., BLm) Speicherzellen (7) eines auf dem Halbleitersubstrat (26) ausgebildeten Halbleiterspeichers darstellen.13. Circuit arrangement according to claim 3 to 12, characterized in that the elementary circuits ( 7 ) at the intersection crossing of group and collective lines (WL0,..., WLm and BL0,..., BLm) memory cells ( 7 ) one represent semiconductor memory formed on the semiconductor substrate ( 26 ). 14. Schaltungsanordnung nach Anspruch 1 bis 13, dadurch ge­ kennzeichnet, daß die Gruppenleitungen Wort- oder Bitleitun­ gen (WL0, . . ., WLm oder BL0, . . ., BLm), die Kollektivleitun­ gen Bit- oder Wortleitungen (BL0, . . ., BLm oder WL0, . . ., WLm), die Detektionsleitungen Senseleitungen (15, 16), die Detektionsschalter die an die Senseleitungen (15, 16) gekop­ pelten Schalter (13, 14), die erste und zweite Stromerken­ nungsschaltung an die Senseleitungen gekoppelte Leseverstär­ ker (29) und die Signalerkennungsschaltungen an die Bitlei­ tungen (BL0, . . ., BLm) gekoppelte Leseverstärker (6) darstel­ len. 14. Circuit arrangement according to claim 1 to 13, characterized in that the group lines word or bit lines gene (WL0,..., WLm or BL0,..., BLm), the collective lines bit or word lines (BL0,. .., BLm or WL0,..., WLm), the detection lines sensing lines ( 15 , 16 ), the detection switches, the switches ( 13 , 14 ) coupled to the sensing lines ( 15 , 16 ), the first and second current detection circuit the sense lines coupled sense amplifier ( 29 ) and the signal detection circuits to the bit lines (BL0,..., BLm) coupled sense amplifier ( 6 ). 15. Schaltungsanordnung nach Anspruch 1 bis 14, dadurch ge­ kennzeichnet, daß die den Wortleitungen (WL0, . . ., WLm) zuge­ ordnete Schalteinrichtung (30) dem einer Wortleitung (WL0,. . ., WLm) zugeordneten und in einem Halbleiterspeicher ohne­ hin vorhandenen Wortleitungstreiber (8) vorgeschaltet ist.15. Circuit arrangement according to claim 1 to 14, characterized in that the word lines (WL0,..., WLm) assigned switching device ( 30 ) assigned to a word line (WL0,..., WLm) and in a semiconductor memory without out existing word line driver ( 8 ) is connected upstream. 16. Schaltungsanordnung nach Anspruch 1 bis 15, dadurch ge­ kennzeichnet, daß der Schalteinrichtung (30) eine Wechsel­ schalteinrichtung (21) vorgeschaltet ist, welche eine Aus­ wahlleitung (9, 10) an eine von null verschiedene, vorzugs­ weise positive Spannung (w) oder an eine Nullspannung (27) koppelt.16. Circuit arrangement according to claim 1 to 15, characterized in that the switching device ( 30 ) is connected upstream of a changeover switching device ( 21 ), which from a selection line ( 9 , 10 ) to a non-zero, preferably positive voltage (w) or couples to a zero voltage ( 27 ). 17. Schaltungsanordnung nach Anspruch 1 und 16, dadurch ge­ kennzeichnet, daß die an die Bitleitungen (BL0, . . ., BLm) ge­ koppelte Schalteinrichtung (30) die in einem Halbleiterspei­ cher vorhandene Vorrichtung (24, 25) zum Anlegen der Program­ mierspannung an die Bitleitungen (BL0, . . ., BLm) darstellt.17. A circuit arrangement according to claim 1 and 16, characterized in that the switching means ( 30 ) coupled to the bit lines (BL0,..., BLm) have the device ( 24 , 25 ) for applying the programming voltage in a semiconductor memory to the bit lines (BL0,..., BLm).
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