DE1285218B - Datenverarbeitungsanlage - Google Patents

Description

Die Fig. 1 zeigt eine Datenverarbeitungsanlage, die eine Gruppe 10 mit vier Speichereinheiten 12,14, 16 und 18 enthält. Leztere können verschachtelt oder nacheinander adressiert werden; sie enthalten Daten- und Befehlswörter an adressierbaren Speicherplätzen. Andere Teile der Datenverarbeitungsanlage sind eine Befehlseinheit 20 mit vier Befehlsregistern 22, 24, 26

z.B. einer auftretenden Verzweigung, das Befehlswort io und 28 zur Aufnahme von aus dem Speicher 10 entüberflüssig geworden war. Weiter war nach der Ein- nommenen Befehlsworten. Weiter ist ein Satz 30 von leitung eines Speicherzyklus die Änderung der Emp- Datenregistern 32, 34 und 36 vorgesehen, die Datenfangsadresse für die aufgerufenen Daten nicht mög- worte aus dem Speicher vor deren Weitergabe zu der lieh, obwohl die Überführung der Daten aus dem (nicht gezeigten) Verarbeitungseinheit der Datenver-Speicher inzwischen besser zu einer anderen Stelle 15 arbeitungsanlage aufnehmen. Die Befehlsregister sind des Systems vorgenommen werden sollte. zusätzlich mit I_A, I_B, I_c und I_D bezeichnet, ebenso die

In einer schnellen Datenverarbeitungsanlage kann Datenregister mit E_B, E_c und E_D. Bei einem normader Speicherzyklus z.B. fünf Umläufe der Zentral- len Befehl zur Datenübertragung werden z.B. die einheit beanspruchen, die den Datenfluß zwischen Daten zu dem Ε-Register geleitet, das dem Befehls-Speicher und Empfangsstelle steuert, und es ging eine ao register entspricht, in welchem sich das Befehlswort Menge Zeit verloren, weil die Zentraleinheit die Be- zur Zeit der Datenübertragung befindet. Schließlich endigung eines inzwischen unnötig gewordenen Spei- ist noch ein mit I/O zusätzlich bezeichnetes Eingabecherzyklus abwarten mußte. . Register 38 vorgesehen, das Daten zur Weitergabe an

Die Erfindung machte sich zur Aufgabe, diese die verschiedenen (nicht gezeigten) Eingabe-Ausgabe-Nachteile zu beseitigen. Sie erlaubt es, zu jedem Zeit- 35 Einheiten der Datenverarbeitungsanlage aufnimmt, punkt zwischen dem Aufruf des Speichers und dem Die Übertragung von Worten aus den vier Spei-

Austritt der Daten aus dem Speicher eine den chereinheiten zu den verschiedenen aufnehmenden eventuell geänderten Umständen entsprechende neue Registern wird von der Zentraleinheit (CPU) 40 geZuordnung der aufgerufenen Daten zu Empfangs- steuert. Die Registerzuordnungs-Steuerung 42 der stellen vorzunehmen. Dies geschieht durch eine Steuer- 30 CPU bestimmt das aufnehmende Register für Daten einrichtung, die den zeitlichen Ablauf einer Speicher- oder Befehle aus der Speichergruppe 10. Ein Überentnahme nachbildet und die zum Aufbau der gabevorgang für Daten aus der Speichergruppe 10 Änderung oder zum Abbau von Übertragungswegen erfordert z. B. fünf Arbeitszyklen der CPU40. Wähin der Lage ist. Gegenstand der Erfindung ist dem- rend des ersten Zyklus wird der Adressenschlüssel nach eine Datenverarbeitungsanlage mit einem Daten 35 aus der Befehlseinheit 20 zum Entschlüsseier 44 und Befehle an adressierbaren Speicherplätzen ent- gebracht, der auf einer seiner vier Ausgangsleitungen haltenden Speicher und mit einer Zentraleinheit, ein Signal »Wahl Sp.« entsprechend der zu adressiewelche die Übertragung von Daten aus dem Speicher renden Speichereinheit erzeugt. Am Ende des fünften zu einer Empfangsstelle steuert und deren Arbeits- Arbeitszyklus, dem Zugriffszeitpunkt, ist das Datenzyklus kurzer ist als die Zugriffszeit zum Speicher 40 wort am Ausgang der gewählten Speichereinheit zur mit dem Merkmal, daß in einer von der Zentral- Übertragung zu dem Datenregister E des Satzes 30 einheit gesteuerten Steuermatrix für jede datenabge- verfügbar, das von der Registerzuordnungs-Steuerung bende Speichereinheit und für jede Empfangsstelle 42 bestimmt wird.

ein Schieberegister vorgesehen ist, daß die Zentral- Die Zentraleinheit 40 enthält außerdem eine Ver-

einheit und die Speichersteuerung beim Beginn eines 45 zweigungssteuerung 46 und eine Registermodifizie-Speicheraufrufs einem dem betroffenen Systemteil rungs-Steuerung 48. Deren Funktionen werden noch zugeordneten Schieberegister ein Eingangssignal zu- beschrieben werden.

führen, das bei jedem Arbeitszyklus weitergeschaltet Ein wesentlicher Punkt der Erfindung ist die Bewird und beim Eintreffen an einer vorgegebenen nutzung einer Speicher-Steuermatrix 50 zur Über-Stufe die Verbindung der betreffenden Systemteile 50 wachung der gewählten Speichereinheit der Gruppe bewirkt, und daß Steuersignale den Übergang eines 10 und der Zuordnung von Speicherentnahmen zu Signals von einem Schieberegister auf ein anderes den Registern 20, 30 und 38. Die Speicher-Steuerbewirken. matrix 50 stellt nicht nur fest, welche Speichereinhei-

Die Verbindung zweier Systemteile erfolgt bei ten in der Gruppe 10 gewählt wurden, sondern vereiner bevorzugten Ausführungsform dadurch, daß 55 folgt auch jeden Speicherzyklus daraufhin, wielange vorgegebene Stufen der Schieberegister Torschaltun- jeder gewählte Speicher belegt ist. Zusätzlich übergen betätigen, die den Anschluß an eine gemeinsame wacht die Speicher-Steuermatrix 50 den Belegt-Sammelleitung bewirken. Zustand der verschiedenen aufnehmenden Register in

Weitere Merkmale sind den Unteransprüchen zu der Befehlseinheit 20, dem Registersatz 30 und dem entnehmen. 60 Eingabe-Ausgabe-Register 38.

Das nachfolgend beschriebene Ausführungsbeispiel Des weiteren ermöglicht die Speicher-Steuermatrix

wird durch Zeichnungen erläutert. 50 die Änderung in der Zuordnung der Register

Fig. 1 zeigt ein Ausführungsbeispiel der erfin- während eines Speicherzyklus, der zum Zeitpunkt der dungsgemäßen Einrichtung; Speicherwahl begann, und beendet einen Umlauf

Fig. 2 zeigt diejenigen Teile der Steuermatrix von 65 nach dem Zugriffszeitpunkt. Ein solcher Speicher-Fi g. 1, welche für den Übergang zwischen Speicher zyklus enthält sechs Arbeitszyklen der CPU. Befehlsund Sammelleitung wirksam werden, und worte treten z. B. immer über das Befehlsregister 22 Fig. 3 diejenigen Teile der Steuermatrix, die für in die Befehlseinheit20 ein und werden dann durch

die Register 24, 26 und 28 abwärts geschoben. Wenn ein späterer Befehl oder eine äußere Bedingung anzeigen, daß ein in den unteren Befehlsregistern enthaltener früherer Befehl nicht ausgeführt zu werden braucht, dann stellt die CPU einen Teil der Speicher-Steuermatrix 50 zurück, um die Übertragung des überflüssigen Datenwortes zum Registersatz 30 zu verhindern. Wenn außerdem ein bestimmtes Register aus dem Satz 30 zur Zeit der Speicherauswahl nicht verfügbar ist, aber vor dem Zugriffszeitpunkt verfügbar wird, reagiert die Speicher-Steuermatrix 50 auf ein entsprechendes Signal der CPU und erlaubt die Änderung der Zuordnung für das später verfügbare Register während des Speicherzyklus, ohne daß die CPU zur Weiterverschiebung der Daten im Satz 30 abwärts auf das Ende des Speicherzyklus warten muß. Ein solcher Zustand kann eintreten, wenn ein Befehl zur Auswahlzeit im Register I_b steht und während des Speicherzyklus im Registersatz 20 abwärts geschoben wird. Die Tätigkeit der Speicher-Steuermatrix 50 besteht dann darin, die Datenübernahme demjenigen Datenregister (E) zuzuordnen, das dem Befehlsregister entspricht, welches zum Zugriffszeitpunkt den Befehl enthält. Die Speicher-Steuermatrix verringert also die durchschnittliche Speicher-Zugriffszeit des datenverarbeitenden Systems.

Die Speicher-Steuermatrix 50 besteht aus zwei Hauptteilen: Dem Speicherwahl-Teil 52 und dem Registerzuordnungs-Teil 54. Jeder Teil enthält mehrere Schieberegister, deren Zahl der Zahl der von diesem Teil gesteuerten Speicher oder Register entspricht. Einzelheiten des Speicherwahl-Teils sind in F i g. 2, des Registerzuordnungs-Teils in F i g. 3 gezeigt. Der Speicherwahl-Teil 52 der Speicher-Steuermatrix 50 in F i g. 2 enthält z. B. vier Schieberegister 56, 58, 60 und 62, da das datenverarbeitende System der F i g. 1 in der Gruppe 10 vier Speichereinheiten enthält. Jedes der vier Schieberegister wird vom Taktimpulsgenerator der CPU gesteuert und enthält sechs Stufen, jede Stufe mit einer Und-Schaltung und einer Schiebezelle SC. Die Schiebezelle enthält zwei Verriegelungsschaltungen, die so miteinander verbunden sind, daß die Zelle durch jeden Taktimpuls der CPU rückgestellt wird, außer wenn am Eingang der Zelle ein Bit-Impuls auftritt, der den Rückstellimpuls unterdrückt und die Zelle einstellt. Alle Schieberegister der Fig. 2 sind in ihrer Arbeitsweise gleich; es möge das Schieberegister 56 betrachtet und angenommen werden, daß die Befehlseinheit 20 eine Adresse in der Speichereinheit Nr. 1 der Gruppe 10 zur Datenentnahme und -weitergäbe an eines der Datenregister des Satzes 30 ausgewählt hat. Beim ersten Umlauf der CPU wird deshalb die Leitung »Wahl Sp. 1« vom Entschlüsseier 44 für die Dauer des CPiZ-Umlaufs ausgewählt, der lOOnsec dauern möge. Über die Leitung 64 gelangen Taktsignale der CPU zum Speicherwahl-Teil 52 der Speicher-Steuermatrix und werden parallel an zwei Punkte jeder Stufe des Schieberegisters 56 angelegt. Jeder Taktimpuls möge lOnsec dauern und am Beginn eines CPC/-Umlaufes liegen.

Jede Registerstufe enthält eine Und-Schaltung 66 mit zwei Eingängen; ihr Ausgang ist mit dem Eingang der Schiebezelle 68 verbunden. Die beiden Eingangssignale jeder Und-Schaltung sind die Taktimpulse der CPU und das Ausgangssignal der Schiebezelle der vorhergehenden Stufe. Bei der Stufe 1 des Schieberegisters sind die Eingänge der Und-Schaltung 66 der Ausgang des Entschlüsselers 44 und der Taktimpuls der CPU auf Leitung 64. Die Und-Schaltung 66 speist die Schiebezelle 68, deren Ausgang zum Eingang der Und-Schaltung in der folgenden Stufe geführt wird usw. (s. Fig. 2). Der Speicherwahl-Teil 52 der Speicher-Steuermatrix 50 ist für eine Speicher-Lesezeit ausgelegt, die sechs Arbeitszyklen der CPU erfordert, und jedes Schieberegister hat infolgedessen sechs Stufen. Der sechste Umlauf der CPU dient zur Regenerierung der aus einem Speicher entnommenen Daten. Das Ausgangssignal jeder Schiebezelle im Schieberegister 56 ist an eine Oder-Schaltung 70 geführt und gelangt über die Leitung 72 (Fig. 1) als ein Eingang zum Entschlüsseier44; dadurch wird die Auswahl eines Speichers verhindert, der bereits belegt ist.

Da also die Speicher-Zugriffszeit fünf Umläufe der CPU erfordert, wird der Ausgang der Schiebezelle 68 in der fünften Stufe des Registers 56 über Leitung 74 zu einem Eingang der Und-Schaltung 76 geführt (F i g. 1). Der zweite Eingang dieser Und-Schaltung ist mit dem Ausgangsregister der gewählten Speichereinheit (im Beispiel 12, Speicher Nr. 1) verbunden. Beim Auftreten eines Ausgangssignals an der fünften Stufe des Schieberegisters 56 beim Umlaufs der CPU wird also das gewählte Datenwort aus dem Speicher Nr. 1 über die Und-Schaltung 76 zur Speichersammelleitung 78 durchgeschleust; dieser Vorgang dauert bis zum Beginn des Umlaufs 6 der CPU. Wie aus F i g. 1 ersichtlich ist, sind die übrigen Speicher Nr. 2 bis 4 in gleicher Weise geschaltet; auch sie speisen die Speicher-Sammelleitung.

Der Bestimmungsort der einmal auf die Speichersammelleitung 78 gegebenen Daten wird von dem in F i g. 3 gezeigten Registerzuordnungs-Teil 54 der Speicher-Steuermatrix 50 festgelegt. Die Speicher-Sammelleitung 78 führt über die Und-Schaltung 80 zur Befehlseinheit 20, über die Und-Schaltungen 82, 84 und 86 zu den Datenregistern 32, 34 und 36 sowie über die Und-Schaltung 88 zum Eingabe-Ausgabe-Register 38. Der Registerzuordnungs-Teil 54 läßt zur Zugriffszeit, d. h. dem Beginn des Umlaufs 6 der CPU, alle auf Leitung 78 erscheinenden Daten durch die ausgewählte der genannten Und-Schaltungen passieren, die dem zur Aufnahme vorgesehenen Register zugeordnet ist.

Jedes der Schieberegister im Registerzuordnungs-Teil 54 der Speicher-Steuermatrix 50 enthält nur fünf Stufen, da der Zugriff einen Umlauf der CPU vor dem Ende des gesamten Lese-Schreib-Zyklus einer Speichereinheit erfolgt. Bei dem in F i g. 1 gezeigten System enthält der Registerzuordnungs-Teil 54 sechs Schieberegister entsprechend den einzelnen aufnehmenden Registern, für welche aus den vier Speichereinheiten der Gruppe 10 Daten entnommen werden. Die Ausgänge der Registerzuordnungs-Steuerung 42 sind (in Fig. 3) entsprechend den fünf möglichen Registerzuordnungen bezeichnet worden; außerdem wurde noch ein bedingter Zugriff vorgesehen, der eine Eigenheit der in Fi g. 1 gezeigten Datenverarbeitungsanlage ist. Die Leitung »bedingter Zugriff/« führt zur ersten Stufe des Schieberegisters 90; die Leitung »Zugriff/« führt zum Schieberegister 92; die Leitung »Zugriff E_B« führt zum Schieberegister 94; die Leitung »Zugriff Z?_c« führt zum Schieberegister 96; die Leitung »Zugriff E_D« führt zum Schieberegister 98, und die Leitung »Zugriff I/O« führt zum Schieberegister 100.

Jede Stufe enthält eine Und-Schaltung und eine Schiebezelle (5C); die Schiebeoperation ist im großen und ganzen die gleiche wie beim Schieberegister der Fig. 2, wenngleich die Schaltung durch zusätzliche logische Elemente erweitert ist, welche die Änderung von Registerzuordnungen auf Befehl der CPU verwirklichen. Die Schieberegister werden von Taktimpulsen der CPU fortgeschaltet, die auf Leitung 64 an zwei Punkten jeder Stufe angreifen. Die Schieberegister 90 und 92 werden über logische Schaltungen von der Verzweigungs-Steuerung 46 beeinflußt, um berücksichtigen zu können, ob ein Befehl bedingt in der Gruppe 20 aufgenommen wurde. Diese beiden Register können auch rückgestellt werden, um die Übertragung eines Befehls zu einem Befehlsregister zu verhindern, falls die CPU feststellt, daß der Befehl unerwünscht ist, weil z.B. ein Verzweigungs- oder Übertragungsvorgang stattfinden soll.

Wenn auf der Leitung 102 der Registerzuordnungs-Steuerung 42 ein Signal »bedingter Zugriff 7« auftaucht, wird in der ersten Stufe des Schieberegisters 90 zum Zeitpunkt der Speicherwahl ein Bit eingeführt. Dieses Bit schreitet während der Speicherumläufe von der ersten zur fünften Stufe weiter und läßt im fünften Umlauf der CPU das Wort von der Sammelleitung 78 zum Befehlsregister I_A (in der Befehlseinheit 20 der F i g. 1 mit 22 bezeichnet) durch, falls das Schieberegister 90 nicht vorher von der CPU rückgestellt wurde.

Falls die CPU befindet, daß das bedingte Befehlswort richtig ist, veranlaßt ein Signal »Änderung bedingter Zugriff/ in Zugriff/« aus der Verzweigungs-Steuerung 46, daß das im Schieberegister 90 vorwärts geschobene Bit nun zur nächsten Stufe des Schieberegisters 92 übertragen wird. Dieser Vorgang kann zu jedem Zeitpunkt während des Speicherzyklus auftreten; die CPU braucht nicht zu warten, bis der Speicherzyklus abgelaufen ist und braucht keinen neuen Speicherzyklus zu veranlassen.

Wenn ein Signal »Zugriff/« unmittelbar am Ausgang 104 des Entschlüsselers 44 auftritt wird ein Bit zum Zeitpunkt Speicherwahl in die erste Stufe des Registers 92 eingegeben, so daß später die fünfte Stufe dieses Registers das Wort von der Sammelleitung 78 zum Zeitpunkt Speicherzugriff zur Gruppe 20 durchlassen kann. Sowohl Register 90 als auch 92 können während eines Speicherzyklus rückgestellt werden, wenn die CPU bestimmt, daß der Befehl nicht ausgeführt zu werden braucht. Die Rückstellung des Registers 90 erfolgt durch das Signal »Rückstellen bedingter Zugriff/« auf Leitung 106; die Rückstellung beider Register 90 und 92 geschieht durch ein Signal »Rückstellen Zugriff /« auf Leitung 108.

Die Leitung 106 ist über die Oder-Schaltung 110 mit dem Inverter 112 verbunden, dessen Ausgangssignal mit einem der vier Eingänge aller Und-Schaltungen zwischen den Schiebezellen des Schieberegisters 90 verbunden ist. Am Ausgang des Inverters liegt also ein Signal jeweils an, wenn die Leitung 106 kein Signal führt. Die Leitung 108 ist ebenfalls über die Oder-Schaltung 110 mit diesem Inverter verbunden. Wenn also auf einer der Leitungen 106 oder 108 ein Signal ansteht, werden alle Und-Schaltungen 113 gesperrt, so daß das Schieberegister blokkiert oder rückgestellt ist. Das Signal »Rückstellen Zugriff /« auf Leitung 108 wirkt auch auf das Schieberegister 92 rückstellend, da die Leitung 108 noch an den Inverter 114 angeschlossen ist, dessen Ausgang zu einem der drei Eingänge aller Und-Schaltungen 116 führt, die zwischen den Stufen des Schieberegisters 92 liegen.

Wenn die vermutliche oder bedingte Speicheradresse eines Befehlswortes richtig ist, wird die Steuerung der Sammelleitung 78 vom Schieberegister 90 auf das Schieberegister 92 übertragen. Diese Übertragung geschieht mittels der Und-Schaltungen

ίο 118... 120, die zwischen den Ausgängen der Stufen I₃ 2, 3 und 4 des Schieberegisters 90 und den Eingängen der Stufen 2, 3, 4 und 5 des Schieberegisters 92 angeordnet sind. Jede dieser Und-Schaltungen wird von drei Eingängen gespeist. Wenn die bedingte Befehlsadresse richtig ist, erscheint auf der Leitung 128 der Verzweigungs-Steuerung 46 das Signal »Änderung bedingter Zugriff/ in Zugriff/« und bereitet einen Eingang der Und-Schaltungen 118, 120 vor. Das gleiche Signal speist auch den Inverter 130, dessen Ausgang mit einem der vier Eingänge der Und-Schaltungen 113 zwischen den Stufen des Schieberegisters 90 verbunden ist. Wenn also die Leitung 128 kein Signal führt, liegt ein Ausgangssignal vom Inverter 130 vor, und es findet keine Ver-Schiebung zwischen den Schieberegistern 90 und 92 statt, da die Und-Schaltungen 118, 120 gesperrt und die Und-Schaltungen 113 für die normale Schiebeoperation des Schieberegisters 90 offen sind. Wenn eine Verschiebung zwischen den Registern stattfinden soll, erregt die CPU die Leitung 128, läßt die Und-Schaltungen 118, 120 durchlässig werden und sperrt die Und-Schaltungen 113. An den Und-Schaltungen 118, 120 liegt als weiterer Eingang die Leitung 64 mit Taktimpulsen der CPU. Der dritte Eingang wird von der nächstniederen Stufe des Schieberegisters 90 geliefert. Zum Beispiel führt der Ausgang der Schiebezelle von Stufe 1 des Schieberegisters 90 über die Leitung 132 zur Und-Schaltung 118. Wenn also während des ersten Taktes der CPU die Leitung 128 das Signal »Änderung bedingter Zugriff/ in Zugriff/« führt, wird das Bit aus der Schiebezelle 134 des Schieberegisters 90 über die Und-Schaltung 118 zur Schiebezelle 136 der zweiten Stufe des Schieberegisters 92 übertragen. Die Übertragungsvorgänge zwischen den übrigen Stufen beider Register laufen in gleicher Weise ab.

Die Stufen 5 beider Schieberegister 90 und 92 sind über Und-Schaltungen mit der Und-Schaltung 80 (Fig. 1) verbunden, um das Befehlswort aus Leitung 78 am Anfang des sechsten Umlaufes der CPU in die Befehlseinheit 20 einzuschleusen. Diese Und-Schaltungen gestatten aber auch die Rückstellung beider Register zu diesem Zeitpunkt und gestatten auch die Verschiebung der Steuerung für die Leitung 78 vom Register 90 zum Register 92.

Im einzelnen ist die Und-Schaltung 138 mit dem Ausgang der fünften Stufe des Schieberegisters 90 und außerdem mit den Inverternll2 und 130 verbunden. Wenn also die CPU die Befehle Rückstellung bedingter Zugriff /, Rückstellung Zugriff / oder Änderung bedingter Zugriff/ in Zugriff/ abgibt, wird die Und-Schaltung 138 gesperrt, so daß sie die Und-Schaltung 80 am Beginn des sechsten Umlaufs der CPU nicht vorbereiten kann. Weiter ist an die Schiebezelle der Stufe 5 des Schieberegisters 90 eine Und-Schaltung 140 mit dem zweiten Eingang von der Leitung 128 angeschlossen, so daß beim Auftreten des Befehls Änderung bedingter Zugriff / in Zugriff /

die Und-Schaltung 80 mittels der Und-Schaltung 140 vorbereitet wird und Daten von der Sammelleitung 78 beim Beginn des sechsten Umlaufes der CPU zur Befehlseinheit 20 durchlassen kann. Schließlich ist noch die Und-Schaltung 142 an den Inverter 114 und an die Stufe 5 des Schieberegisters 92 angeschlossen und kann normalerweise die Und-Schaltung 80 beim Beginn des sechsten Umlaufes der CPU vorbereiten; beim Auftreten des Befehls »Rückstellen Zugriff/« wird jedoch die Und-Schaltung 142 gesperrt und die Und-Schaltung 80 bleibt ebenfalls gesperrt.

Die Schieberegister 94, 96 und 98 bedienen die Datenregister (Ε-Register) und gestatten ebenfalls die Änderung der Zuordnung während eines Speicherzyklus. Das Schieberegister 94 ist dem Datenregister 32 (E₈) zugeordnet und schleust Daten aus der Sammelleitung 78 über die Und-Schaltung 82 während des Umlaufs 6 der CPU zu diesem Register, falls letzteres zu dieser Zeit noch die Daten erhalten soll. Ebenso ist das Register 96 dem Datenregister 34 (E₀) und das Schieberegister 98 dem Datenregister 36 (E₀) zugeordnet.

Jedes Schieberegister enthält fünf Stufen und jede Stufe wiederum eine Und-Schaltung und eine Schiebezelle (5C) mit derselben Funktion wie bei den Schieberegistern90 und 92. Beim Schieberegister94 z.B. wird beim Umlauf 1 der CPU ein Bit in die Schiebezelle der ersten Stufe eingegeben, wenn Koinzidenz zwischen einem Taktimpuls der CPU und einem Signalzugriff E_B an der Und-Schaltung 144 B vorliegt. Die Und-Schaltungen 1465 der Stufen 2 bis 5 haben je drei Eingangsklemmen. Zwei der nötigen Eingangssignale stammen von einem Taktimpuls der CPU und vom Ausgang der vorhergehenden Registerstufe. Der dritte Eingang wird vom Inverter 148 B gespeist, an dessen Eingang die Leitung 150 aus der Registermodifizierungs-Steuerung 48 angeschlossen ist. Die Schiebezellen der Stufen 1 bis 4 des Schieberegisters 94 sind über Und-Schaltungen mit drei Eingängen mit der nächsthöheren Stufe des Schieberegisters 96 verbunden; so ist die Stufe 1 des Registers 94 über die Und-Schaltung 154 mit der Stufe 2 des Registers 96 verbunden und die Stufe 4 des Registers 94 mit der Stufe 5 des Registers 96 über die Und-Schaltung 156.

Wenn die Zuordnung des Registers E_B zum Speicherzugriff während eines Speicherzyklus unverändert bleibt, wird das Register 94 von den Taktimpulsen bis zum Anfang des Umlaufs 6 der CPU fortgeschaltet, und durch die Und-Schaltung 152B wird schließlieh die Und-Schaltung 82 geöffnet, so daß Daten von der Sammelleitung 58 zum Register E_B gelangen können. In diesem Fall tritt auf Leitung 150 kein Signal »Zieländerung vonE_c nachE_ß« auf, und der Inverter 148 B bereitet alle Und-Schaltungen 146 B vor. Es ist jedoch erwünscht, die Befehlsregister T₄, Ib, Ic und I₀ so voll als möglich zu halten, und ein in das Register I_A eintretender Befehl bewegt sich abwärts bis zum Register I₀, sobald die unteren Register verfügbar werden. Bei dieser Verschiebung des Befehls durch die Register/, verursacht die Registermodifizierungs-Steuerung 48 Befehle, um die Zuordnung der Datenregister zu ändern, so daß sie zum Zeitpunkt des Speicherzugriffs dem das Befehlswort enthaltenden Befehlsregister entspricht.

Wenn z. B. die Leitung 150 von der Registermodifizierungs-Steuerung 48 während der Umlaufzeit 2 der CPU erregt wird, sperrt der Inverter 148 B alle Und-Schaltungen 1465 sowie die Und-Schaltung 1525, so daß das Schieberegister 94 rückgestellt ist. Die Leitung 150 ist jedoch weiter an den Eingang der übertragenden Und-Schaltung 154 und 156 angeschlossen sowie an die Und-Schaltung 162. Zur Umlaufzeit 2 der CPU wird also das in der ersten Stufe des Schieberegisters 94 enthaltene Bit über die Und-Schaltung 154 zu der zweiten Stufe des Schieberegisters 96 gebracht. Das Bit wird weiter verschoben, bis es durch die Und-Schaltung 152 C austritt und zum Beginn des Umlaufs 6 der CPU Daten von der Sammelleitung 78 zum Register E_c durchtreten läßt. Das Schiebesignal kann auch während der Umlaufzeit 5 der CPU auftreten, in welchem Fall die Und-Schaltung 162 die Übertragung des Bits zum Schieberegister 96 vornimmt.

Natürlich kann der Befehl während eines Speicherzugriffs auch zum Register I₀ verschoben werden. Die Registermodifizierungs-Steuerung48 gibt dann ein anderes Zieländerungssignal zur Leitung 163, so daß das Register 98 die Weitergabe aus der Sammelleitung 78 steuert und diese Sammelleitung nun mit dem Register E₀ verbunden wird. Die Vorgänge sind dieselben wie bei der früher beschriebenen Zieländerung.

Das Schieberegister 100 überwacht das Eingabe-Ausgabe-Register 38 und läßt über die Und-Schaltung 88 Daten von der Sammelleitung 78 weiterlaufen.

Claims (5)

Patentansprüche:

1. Datenverarbeitungsanlagen mit einem Daten und Befehle an adressierbaren Speicherplätzen enthaltenden Speicher und mit einer Zentraleinheit, welche die Übertragung von Daten aus dem Speicher zu einer Empfangsstelle steuert und deren Arbeitszyklus kürzer ist als die Zugriffszeit zum Speicher, dadurchgekennzeichnet, daß in einer von der Zentraleinheit (40) gesteuerten Steuermatrix (50) für jede datenabgebende Speichereinheit (z. B. 12) und für jede Empfangsstelle (z. B. 32) ein Schieberegister (z. B. 56; 94) vorgesehen ist, daß die Zentraleinheit (40) und die Speichersteuerung (44) beim Beginn eines Speicheraufrufs einem dem betroffenen Systemteil zugeordneten Schieberegister ein Eingangssignal zuführen, das bei jedem Arbeitszyklus weitergeschaltet wird und beim Eintreffen an einer vorgegebenen Stufe die Verbindung der betreffenden Systemteile bewirkt, und daß Steuersignale (z. B. Leitung 150) den Übergang eines Signals von einem Schieberegister (z. B. 94) auf ein anderes (z. B. 96) bewirken.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindung zweier Systemteile durch von vorgegebenen Stufen der Schieberegister betätigte Torschaltungen (z. B. 76; 80) erfolgt, die den Anschluß an eine gemeinsame Sammelleitung (78) bewirken.

3. Datenverarbeitungsanlage nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß bei den für jede Empfangsstelle (32 bis 38) von Daten vorgesehenen Schieberegistern (94, 96, 98, 100) zwischen jeder Stufe eines Schieberegisters (z. B. 94) und der nächsthöheren Stufe des benachbarten Schieberegisters (96) eine Verbindungsschaltung (z. B. 154) besteht, die von der Zentraleinheit über eine Steuerleitung (z. B. 150) betätigbar ist, und daß die Weiterleitung des

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Signals im ersten Schieberegister (94) gleichzeitig mit der Betätigung der Verbindungsschaltung (über 148 B) sperrbar ist.

4, Datenverarbeitungsanlage nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß für die Empfangsstelle (20) von Befehlen zwei Schieberegister (90, 92) vorgesehen sind, denen beim Auftreten eines bedingten Befehls (90) bzw. eines unbedingten Befehls (92) ein Signal eingegeben wird, daß Schaltmittel (UO; 112; 114) zur Rückstellung eines bzw. gleichzeitig beider Schieberegister vorgesehen sind und daß zwischen einer Stufe des einen (90) und der nächsthöheren

Stufe des anderen Schieberegisters (92) steuerbare Verbindungsschaltungen (z. B. 118) bestehen.

5. Datenverarbeitungsanlage nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß für jeden Teil (12, 14, 16, 18) des Speichers ein Schieberegister (z.B. 56) vorgesehen ist, in das zum Zeitpunkt der Auswahl des Speicherteils (z. B, 12) ein Signal eingegeben wird, das bei seinem Austritt aus dem Schieberegister den Übertragungsweg (z. B, 76) zur Sammelleitung (78) herstellt, und daß alle Stufen eines Schieberegisters über eine Oder-Schaltung (z. B. 70) mit der Speichersteuerung (44) verbunden sind.

Hierzu 1 Blatt Zeichnungen