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Bei
der Herstellung von Halbleiterchips auf einem Wafer werden die zur
Strukturierung verwendeten Masken durch Belichten von Fotolackschichten
mittels Belichtungsmasken, so genannter Reticles, hergestellt. Die
Reticles sind jeweils mit den erforderlichen Strukturen für eine geringe
Anzahl von Halbleiterchips versehen. Damit werden insbesondere elektrische
Leiterbahnen in dem Halbleiterkörper und
in Metallisierungsebenen auf der Oberseite strukturiert.
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Das
ist in der beigefügten 1 im Schema dargestellt.
Dort ist die Kontur eines Wafers 1 aus Halbleitermaterial
in Aufsicht durch einen Kreis wiedergegeben. Die Halbleiterchips
werden gewöhnlich in
einer Anordnung eines Rechteckrasters hergestellt. Ein Reticle 2 umfasst
in dem hier dargestellten Beispiel die Strukturen für neun in
einem Quadrat angeordnete Halbleiterchips, in der 1 durch die waagrechten und senkrechten
Gitterlinien in der Ausschnittvergrößerung angedeutet.
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Während des
Herstellungsprozesses wird das Reticle mit einem Stepper spaltenweise
und zeilenweise über
die Waferoberseite hinweg verschoben, so dass nacheinander alle
für Halbleiterchips vorgesehenen
Bereiche der Waferoberseite überdeckt
werden. Auf diese Weise wird eine Vielzahl gleichartig strukturierter
Chips in einer rasterförmigen Anordnung
hergestellt und nach Abschluss des gesamten Fertigungsprozesses
aus dem Waferverbund vereinzelt. Es lässt sich nicht angeben, aus
welchem Wafer die Halbleiterchips stammen, und eine Mehrzahl identischer
Halbleiterchips lässt
sich leicht zum Zweck des Reverse-Engineering auswählen, zu
dem in der Regel mehrere identische Halbleiterchips benötigt werden.
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Aufgabe
der vorliegenden Erfindung ist es, eine praktikable Möglichkeit
zur Individualisierung von Halbleiterchips anzugeben.
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Diese
Aufgabe wird mit dem Halbleiterchip mit den Merkmalen des Anspruches
1 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 4 gelöst. Ausgestaltungen
ergeben sich aus den abhängigen
Ansprüchen.
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Der
Halbleiterchip besitzt einen Bereich, in dem zur Individualisierung
in dem Halbleiterkörper und/oder
in einer oder mehreren darauf aufgebrachten Schichten, insbesondere
in den Metallisierungsebenen der Verdrahtung einer integrierten
Schaltung, unterschiedliche Strukturen von durch Maskentechnik,
d. h. fotolithographisch, herstellbaren elektrischen Leitern vorhanden
sind.
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Bei
einer bevorzugten Ausführungsform
besitzt der Halbleiterchip eine Mehrzahl von Speicherzellen, die
durch Anbringen beziehungsweise Weglassen von Leiterbahnen, insbesondere
von Kurzschlussbrücken,
programmiert sind und so den Halbleiterchip unabhängig von
dessen eigentlicher Funktion und eventuell vorhandenen, mit dieser
Funktion verknüpften
maskenprogrammierten Speicherinhalten individualisieren. Eine integrierte
Schaltung gestattet es, die in den Speicherzellen abgespeicherten Daten
auszulesen.
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Aus
den Speicherzellen kann ein als Seriennummernfeld vorgesehenes Speicherzellenfeld
gebildet sein, in dem zur Individualisierung des Halbleiterchips
verschiedene Daten gespeichert sind. Dieser abgespeicherte Informationsinhalt
ist unabhängig von
der eigentlichen Funktion des Halbleiterchips. Alle Halbleiterchips
sind daher in der gleichen Weise verwendbar, während jeweils nur ein Teil
der produzierten Halbleiterchips denselben Inhalt des Seriennummernfeldes
aufweist.
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Der
Halbleiterchip kann insbesondere ein Speicherbaustein sein, bei
dem ein Speicherzellenfeld vorhanden ist, aus dem bei allen individualisierten
Exemplaren des Halbleiterchips dieselben Daten ausgelesen werden
können.
Alle diese Halbleiterchips sind daher in der Anwendung untereinander gleich.
Nur das Seriennummernfeld enthält
unterschiedliche Daten und ist zur Unterscheidung der Halbleiterchips
geeignet.
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Bei
einer bevorzugten Ausgestaltung, die insbesondere zur Erschwerung
eines Reverse-Engineering-Versuches vorgesehen ist, kann das Speicherzellenfeld
des Speicherbausteines speziell so organisiert sein und mit einer
Adressierungsmöglichkeit
versehen sein, die so beschaffen ist, dass dieselben vorgesehenen
Daten unter Anwendung des aus dem Seriennummernfeld entnommenen
Informationsinhalts bei zwei Exemplaren des Halbleiterchips auf
unterschiedliche Weise ausgelesen werden. Die aus dem Seriennummernfeld
entnommenen Daten können
zum Beispiel dazu dienen, unter Verwendung eines geeigneten Kryptoalgorithmus
die Adressierung des Speicherzellenfeldes oder auch direkt die darin
gespeicherten Daten so zu modifizieren, dass dieselben Ausgabedaten
generiert werden, obwohl die Inhalte des Speicherzellenfeldes und/oder
die Adressierungen von Halbleiterchip zu Halbleiterchip verschieden
sind. Die Individualisierung der Halbleiterchips kann mit einem
als Logikschaltung vorgesehenen Teil verbunden sein, in dem an sich äquivalente
Rechenoperationen auf unterschiedliche Weise realisiert sein können.
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Die
individualisierten Halbleiterchips erschweren das Reverse-Engineering
erheblich, da hierzu eine Mehrzahl identischer Halbleiterchips erforderlich
ist. Es ist praktisch unmöglich,
mehrere identische Halbleiterchips zufällig auszuwählen, auch wenn die Anzahl
unterschiedlicher Ausprägungen
der individualisierten Halbleiterchips gemessen an der gesamten
produzierten Anzahl sehr gering ist.
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Mit
einem bestimmten Maskensatz lassen sich die durch die Reticles gleichzeitig
belichteten Halbleiterchips individualisieren; in allen Stepperpositionen
wird jedoch ein gleichartiger Satz von Halbleiterchips belichtet.
Falls eine Individualisierung der Halbleiterchips aus verschiedenen
Wafern gefordert ist, muss bei der Anwendung der herkömmlichen Prozesse
der Maskensatz ausgetauscht werden. Ein erfindungsgemäßes Verfahren
zur Individualisierung von Halbleiterchips nutzt dagegen denselben
Maskensatz. Es werden mehrere Reticles für die verschiedenen Maskenebenen
verwendet. Der Maskensatz ist dabei so strukturiert, dass damit
eine Mehrzahl von Wafern jeweils unterschiedlich bearbeitet und
die darauf hergestellten Halbleiterchips größtenteils untereinander individualisiert
werden können, das
heißt,
mit Ausnahme der in den verschiedenen Stepperpositionen auf demselben
Wafer hergestellten Halbleiterchips.
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In
den Stepperpositionen werden durch das betreffende Reticle jeweils
Gruppen von Halbleiterchips überdeckt,
so dass die von dem Reticle in den verschiedenen Stepperpositionen überdeckten
Anteile der Waferoberfläche
insgesamt eine Parkettierung des von den herzustellenden Halbleiterchips eingenommenen
Anteils der Waferoberfläche
ergeben. Bei dem erfindungsgemäßen Verfahren
werden die Reticles bei verschiedenen Wafern über dem für die Halbleiterchips vorgesehenen
Raster unterschiedlich angeordnet, so dass in den einander entsprechenden
Stepperpositionen verschiedene Gruppen von Halbleiterchips überdeckt
werden und die so erhaltenen Parkettierungen der Waferoberfläche entsprechend
gegeneinander verschoben sind. Insbesondere werden die Reticles
für verschiedene Schichtlagen
jeweils unterschiedlich gegeneinander versetzt angeordnet.
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Falls
für die
Auswahl der von einem Reticle in einer Stepperposition jeweils überdeckten
Gruppe von Halbleiterchips in Bezug auf das auf dem Wafer vorgesehene
Raster n verschiedene Möglichkeiten bestehen,
also n verschiedene Parkettierungen der bearbeiteten Waferoberfläche mit
den von dem Reticle nacheinander überdeckten Flächen möglich sind,
und m Reticles, die unterschiedlich angeordnet werden dürfen, für die Strukturierung
verschiedener Schichtlagen der Halbleiterchips eingesetzt werden, sind
nm–1 verschiedene
Anordnungen der Reticles zueinander möglich. Falls n gleich der Anzahl
der mit dem Reticle in einer Stepperposition belichteten Chips ist
und die Chips mit diesem Reticle alle untereinander verschieden
strukturiert werden, beträgt
die Anzahl der unterschiedlichen Halbleiterchips bis zu nm.
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Bei
der Wahl unterschiedlicher Positionen der Reticles kann vorgesehen
werden, dass die individualisierten Bereiche des Halbleiterchips
eine für eine
integrierte Schaltung gleichartige Funktion erfüllen. So können zum Beispiel Rechenoperationen
in einer Logikschaltung unterschiedlich ausgeführt werden, je nachdem, welche
Dateninhalte zuvor aus einem Seriennummernfeld ausgelesen wurden,
obwohl das Resultat letztlich dasselbe ist. Auf diese Weise kann
eine scheinbar unterschiedliche Betriebsweise der Logikschaltung
bei verschiedenen Halbleiterchips vorgetäuscht werden. Das kann bei einem
Speicherchip zum Beispiel bedeuten, dass dieselben Adressen der
Bitleitungen und Wortleitungen in Abhängigkeit von den Daten in einem
Seriennummernfeld auf unterschiedliche Weise berechnet werden. Das
Verfahren zur Individualisierung setzt aber nicht voraus, dass ein
gesondertes Seriennummernfeld vorgesehen wird.
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Besonders
vorteilhaft lässt
sich dieses Verfahren einsetzen, wenn die Masken dafür vorgesehen
sind, nichtflüchtige
Speicher zu programmieren. Das geschieht in einer an sich bekannten
Weise zum Beispiel dadurch, dass die Source-/Drain-Bereiche der für die einzelnen
Speicherzellen vorgesehenen Transistoren zum Abspeichern einer logischen
Null oder Eins über
Leiterbrücken
kurzgeschlossen werden oder nicht. Diese Brücken können als Leiterbahnen in verschiedenen
Metallisierungsebenen auf der Oberseite des Speicherchips angeordnet werden. Wenn
für ein
Reticle n verschiedene Positionen in Frage kommen und die Anzahl
der Metallisierungsebenen m ist, gibt es nm verschiedene
Möglichkeiten für die Programmierung.
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Es
folgt eine genauere Beschreibung von Beispielen des Halbleiterchips
und des Verfahrens anhand der 1 bis 5.
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Die 1 zeigt in Aufsicht ein
Schema eines über
einem Wafer angeordneten Reticles.
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Die 2 zeigt in Aufsicht ein
Schema einer Anordnung von Chips und Teststrukturen in dem Wafer.
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Die 3 zeigt ein Schema eines
Ausschnittes aus einem Rechteckraster von Halbleiterchips auf einem
Wafer.
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Die 4 zeigt ein Beispiel für eine Programmierung
durch Kurzschlussbrücken
in verschiedenen Metallisierungsebenen.
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Die 5 zeigt Beispiele unterschiedlicher Positionen
dreier Reticles für
drei verschiedene Maskenebenen.
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In
der 1 ist in Aufsicht
im Schema ein Wafer 1 dargestellt, der zum Beispiel eine
Siliziumscheibe ist. Über
dem Wafer 1 ist ein Reticle 2 angeordnet, dessen
Unterteilung in die für
jeweils einen Halbleiterchip vorgesehenen Bereiche in der Ausschnittvergrößerung mit
den Gitterlinien angedeutet ist. Die jeweils in einer Position des
Reticles hergestellten Halbleiterchips können untereinander verschieden
sein, zumindest in einem Teilbereich ihrer Oberfläche, wie
das in der 1 mit den
kleinen Quadraten in der Unterteilung des Reticles, die mit den
Buchstaben A bis I bezeichnet sind, angedeutet ist. Die Anzahl der
verschiedenen Positionen des Reticles bei einander entsprechenden
Stepperpositionen ist bei einem gleichmäßigen Raster der Chipbereiche,
zum Beispiel einem Rechteckraster, gleich der Anzahl der Chipbereiche
des Reticles, in diesem Beispiel also neun.
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In
der 2 sind die für die Halbleiterchips Ch
vorgesehenen Bereiche auf der Oberseite des Wafers 1 mit
den eingezeichneten Quadraten markiert. Zwischen diesen für die Halbleiterchips
vorgesehenen Bereichen sind Teststrukturen T, t auf dem Wafer angeordnet,
die beim Vereinzeln der Halbleiterchips aus dem Wafer entfernt werden.
Da diese für die
Teststrukturen T, t vorgesehenen Bereiche aber an den richtigen
Stellen zwischen den Halbleiterchips vorhanden sein müssen, ist
es für
das erfindungsgemäße Verfahren
erforderlich, dass diese Teststrukturen mit einer ausreichenden
Translationssymmetrie angeordnet werden. Wenn Teststrukturen T,
t an den in der 2 eingezeichneten
Positionen relativ zu den Halbleiterchips Ch vorhanden sein müssen, ist es
in diesem Beispiel zwar möglich,
das Reticle 2, dessen Kontur als Quadrat eingezeichnet
ist, spaltenweise um jeweils einen Chipbereich verschoben zu positionieren;
zeilenweise kann das Reticle aber nur in der gezeigten Position
und in den nach oben und unten anschließenden Positionen angeordnet werden.
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In
der 3 ist in Aufsicht
ein Ausschnitt aus einer Anordnung der Halbleiterchips in einem
Raster auf der Waferoberfläche
dargestellt. Ein Reticle, das jeweils eine Gruppe von neun Halbleiterchips überdeckt,
die eine quadratische Fläche
einnehmen, kann zum Beispiel über
den Halbleiterchips A1, B1, C1, A2, B2, C2, A3, B3, C3 angeordnet
werden. Bei weiteren Stepperpositionen werden dann die Halbleiterchips
D1, E1, F1, D2, E2, F2, D3, E3, F3 beziehungsweise in der nächsten Zeile
die Halbleiterchips A4, B4, C4, A5, B5, C5, A6, B6, C6 und D4, E4,
F4, D5, E5, F5, D6, E6, F6 jeweils gleichzeitig überdeckt und können gemeinsam
belichtet werden. Statt dessen können
die Stepperpositionen so gewählt
werden, dass die Halbleiterchips B1, C1, D1, B2, C2, D2, B3, C3,
D3 gemeinsam überdeckt
werden und so weiter. Jeder quadratische Ausschnitt, der neun Halbleiterchips
umfasst, kommt als Fläche
in Frage, die von dem Reticle in einer Stepperposition überdeckt
wird. Das sind neun verschiedene Möglichkeiten, zu einer Parkettierung
der gesamten Fläche
zu gelangen, da zum Beispiel die in der Figur am weitesten links
oben angeordnete Ecke des Reticles den Halbleiterchip A1, B1, C1,
A2, B2, C2, A3, B3 oder C3 überdecken
kann. Die übrigen
Positionierungen werden davon ausgehend beim Steppen eingenommen.
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Wenn
die zur Strukturierung verschiedener Schichtlagen der Halbleiterchips
verwendeten Reticles jeweils unterschiedlich angeordnet werden können, ergibt
sich wegen der Multiplikation der einzelnen Anzahlen eine sehr hohe
Gesamtzahl unterschiedlicher Anordnungen. Bei komplizierteren Ausführungsbeispielen
können
sich Einschränkungen
für die
möglichen
Positionen der Reticles ergeben. Das liegt im Rahmen des erfindungsgemäßen Verfahrens.
Es können
sehr viele Wafer unterschiedlich bearbeitet werden, auch wenn die
Anzahl der möglichen
Positionen der Reticles, zum Beispiel durch die vorgesehenen schaltungstechnischen
Verknüpfungen,
eingeschränkt
ist. In jedem Fall ergibt sich jedoch die Möglichkeit, eine ausreichende
Vielzahl von nicht identischen Halbleiterchips auf verschiedenen Wafern
herzustellen.
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In
der 4 ist im Querschnitt
schematisch eine Struktur für
die Programmierung eines Speichers dargestellt. Die Speicherzellentransistoren 3 sind
an der Oberseite eines Speicherchips zu denken. Es ist hier jeweils
eine Zeile dieser Speichertransistoren dargestellt, die in einer
von drei verschiedenen Metallisierungsebenen 11, 12, 13 programmiert ist,
indem ein vorgegebener Anteil der Source-/Drain-Anschlüsse 4 mit
Leiterbrücken 7 kurzgeschlossen
ist, je nachdem, ob eine logische "0" oder eine
logische "1" in der betreffenden
Speicherzelle programmiert ist. Zum Auslesen des Speicherzellenfeldes
werden die Gate-Anschlüsse 5 über Wortleitungen 6 adressiert.
Die ausgelesenen Daten werden einer Auswerteschaltung zugeführt. Wenn
von dem betreffenden für
die Programmierung verwendeten Reticle sechs Speichertransistoren
einer Zeile gleichzeitig überdeckt
werden, gibt es sechs verschiedene mögliche Positionen des Reticles:
in der 4 kann jeder
der Speichertransistoren einer Zeile der erste von dem Reticle überdeckte
Speichertransistor sein. Die Daten der Programmierung der Metallisierungsebenen
können über die
Auswerteschaltung an eine weitere Schaltung übermittelt werden, in der sie
mit einem Steuersignal verknüpft
werden.
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In
der 5 sind in einer
seitlichen Ansicht als Beispiel drei Reticles 21, 22, 23 dargestellt,
die jeweils in drei Abschnitte unterteilt sind, von denen jeder
einen Halbleiterchip überdeckt.
Die Abschnitte der Reticles sind mit unterschiedlichen Strukturen 1A, 1B, 1C beziehungsweise 2A, 2B, 2C beziehungsweise 3A, 3B, 3C versehen,
die für
eine Individualisierung der damit hergestellten Halbleiterchips vorgesehen
sind. In der 5A sind
die Reticles in einer Position gezeigt, in der sie dieselben drei
Halbleiterchips überdecken.
Die Halbleiterchips sind durch die Strukturen 1A, 2A, 3A beziehungsweise 1B, 2B, 3B beziehungsweise 1C, 2C, 3C individualisiert.
Diese Halbleiterchips werden aber beim Verschieben der Reticles
durch den Stepper auf demselben Wafer wiederholt hergestellt.
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Bei
der Bearbeitung eines weiteren Wafers können die Reticles 21, 22, 23 zum
Beispiel wie in der 5B angeordnet
werden. Das dritte Reticle 23 hat dieselbe Position wie
im Beispiel der 5A, während die
beiden ersten Reticles 21, 22 um eine Chipposition
nach rechts verschoben sind. Die Halbleiterchips sind jetzt durch
die Kombinationen der Strukturen 1A, 2A, 3B beziehungsweise 1B, 2B, 3C beziehungsweise 1C, 2C, 3A individualisiert.
Diese Strukturen müssen
bei einer Einbeziehung der individualisierten Bereiche der Halbleiterchips
in den Funktionsablauf der integrierten Schaltung passend ausgestaltet
sein, so dass sich die vorgesehene Funktion bei den gemäß 5A strukturierten Halbleiterchips
ebenso wie bei den gemäß 5B strukturierten Halbleiterchips
ergibt. In der 5C sind
die Kombinationen der Strukturen 1A, 2B, 3C beziehungsweise 1B, 2C, 3A beziehungsweise 1C, 2A, 3B;
in der 5D sind die Kombinationen
der Strukturen 1A, 2C, 3B beziehungsweise 1B, 2A, 3C beziehungsweise 1C, 2B, 3A.
Es ist daran erkennbar, dass das zweite und dritte Reticle 22, 23 drei
verschiedene Positionen in Bezug auf das erste Reticle 21 einnehmen
können,
so dass bis zu 32 = 9 verschiedene Kombinationen
der Strukturen möglich
sind, falls die einzelnen Strukturen voneinander unterscheidbar sind.
Wenn die Strukturen 1A, 2A, 3A des ersten
Reticles 21 voneinander verschieden sind, erhält man 27 verschiedene
Halbleiterchips, allgemein also nm bei n
Positionen und m Reticles.
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- 1
- Wafer
- 2
- Reticle
- 3
- Speicherzellentransistor
- 4
- Source-/Drain-Anschluss
- 5
- Gate-Anschluss
- 6
- Wortleitung
- 7
- Leiterbrücke
- 8
- Auswerteschaltung
- 11
- erste
Metallisierungsebene
- 12
- zweite
Metallisierungsebene
- 13
- dritte
Metallisierungsebene
- 21
- erstes
Reticle
- 22
- zweites
Reticle
- 23
- drittes
Reticle
- Ch
- Halbleiterchip
- T
- Teststruktur
- t
- Teststruktur
- 1A
- usw.
Struktur