DE10304673B4

DE10304673B4 - Refresh circuit for dynamic memory

Info

Publication number: DE10304673B4
Application number: DE10304673A
Authority: DE
Inventors: Gerd Dr. Frankowsky; Gunther Dr. Lehmann
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-02-05
Filing date: 2003-02-05
Publication date: 2010-03-11
Anticipated expiration: 2023-02-06
Also published as: DE10304673A1; US20030147295A1; US6603694B1

Abstract

Auffrischschaltung zum Auffrischen von in einem Array aus dynamischen Speicherzellen gespeicherten Daten, umfassend:
einen integrierten Schaltungschip, wobei auf diesem Chip das Array aus Speicherzellen ausgebildet ist;
eine Auffrischratenanalyseschaltung zum Bestimmen der Datenhaltezeit in jeder der Speicherzellen und, anhand dieser Bestimmung, von Auffrischadreßmodifikationssignalen; und
einen Auffrischadreßgenerator, der auf dem Chip ausgebildet ist und mit außerhalb des Chips erzeugten Auffrischbefehlssignalen und mit den Adreßmodifikationssignalen versorgt wird, wobei dieser Auffrischadreßgenerator einen internen Auffrischbefehl zusammen mit Auffrischadressen an das Array aus Speicherzellen liefert, wobei in den Zellen Daten gespeichert sind, die als Reaktion auf interne Auffrischbefehle aufgefrischt werden, wobei diese aufgefrischten Zellen durch die Auffrischadressen adressiert werden.A refresh circuit for refreshing data stored in an array of dynamic memory cells, comprising:
an integrated circuit chip, on which chip the array of memory cells is formed;
a refresh rate analysis circuit for determining the data retention time in each of the memory cells and, based on this determination, refresh address modification signals; and
a refresh address generator formed on the chip and supplied with refresh command signals generated off-chip and the address modification signals, said refresh address generator providing an internal refresh command along with refresh addresses to the array of memory cells, wherein data is stored in the cells in response are refreshed to internal refresh commands, these refreshed cells being addressed by the refresh addresses.

Description

GEBIET DER ERFINDUNGFIELD OF THE INVENTION

Die vorliegende Erfindung betrifft dynamische Speicher und insbesondere in solchen Speichern verwendete Auffrischschaltungen.The The present invention relates to dynamic memories, and more particularly Refresh circuits used in such memories.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Wie in der Technik bekannt ist, erfordern dynamische Speicher, wie beispielsweise dynamische Direktzugriffsspeicher (DRAMs), daß darin gespeicherte Daten von Zeit zu Zeit aufgefrischt werden. Im Fall eines DRAM wird ein Array aus Speicherzellen auf einem integrierten Schaltungschip bereitgestellt. Eine typische Speicherzelle enthält einen Transistor, der an ein Speicherelement, in der Regel einen Kondensator, angekoppelt ist. Jede Zelle speichert ein Bit (d. h. eine logische 1 oder eine logische 0) der Daten. Die Zellen sind in einer Matrix aus adressierbaren Zeilen und Spalten angeordnet, wobei jede Zeile einem Datenwort mit mehreren Bit entspricht. Das Datenbit in jeder Zelle ist als eine Ladung oder als keine Ladung auf dem Kondensator gespeichert. Diese Daten müssen aufgefrischt werden, da die Ladung des Kondensators im Lauf der Zeit, d. h. über die Ladungs- oder Datenhaltezeit der Zelle, daraus abfließt. Um einen Datenverlust zu verhindern, müssen die in der Zelle gespeicherten Daten vor dem Ende der Datenhaltezeit aufgefrischt werden. Es folgt daraus, daß die für die Zelle erforderliche Datenauffrischrate um so höher ist, je schneller die Ladung aus der Zelle abfließt.As known in the art require dynamic memory, such as dynamic random access memory (DRAMs), data stored therein be refreshed from time to time. In the case of a DRAM becomes a Array of memory cells provided on an integrated circuit chip. A contains typical memory cell a transistor connected to a storage element, usually a Capacitor, coupled. Each cell stores one bit (i.e. a logical 1 or a logical 0) of the data. The cells are arranged in a matrix of addressable rows and columns, where each line corresponds to a multi-bit data word. The Data bit in each cell is considered a charge or no charge stored on the capacitor. This data needs to be refreshed because the charge of the capacitor over time, d. H. about the Charge or data retention time of the cell, flows from it. To one Need to prevent data loss the data stored in the cell before the end of the data retention time be refreshed. It follows that the data refresh rate required for the cell the higher is, the faster the charge flows out of the cell.

Allgemein ist der während eines Datenauffrischzyklus verbrauchte Strom relativ hoch. Es wird somit gewünscht, Zellen mit hohen Datenhaltezeiten zu haben.Generally is the while of a data refresh cycle consumed relatively high. It will thus desired Have cells with high data retention times.

Eine Technik, mit der die Datenauffrischrate für ein Speicherarray bestimmt wird, besteht in der Verwendung eines externen (d. h. außerhalb des Chips befindlichen) Prüfgeräts. Das Prüfgerät mißt die Datenhaltezeit jeder der Speicherzellen im Array. So wird durch die ”schwächste” aller Speicherzellen (d. h. die Zelle mit der kürzesten Datenhaltezeit) eine Mindest-Datenhaltezeit bestimmt. Falls diese Datenhaltezeit unter einem spezifizierten Wert liegt, können diese ”schwachen” Zellen nicht verwendet werden und können durch Redundanzzellen ersetzt werden, falls sie zur Verfügung stehen. Ansonsten muß der Chip verworfen werden, wodurch die Ausbeute reduziert und die Produktkosten erhöht werden.A Technique that determines the data refresh rate for a storage array is, consists in the use of an external (ie outside of the chip) tester. The Tester measures the data retention time each of the memory cells in the array. Thus, by the "weakest" of all Memory cells (i.e., the cell with the shortest data retention time) have a minimum data retention time certainly. If this data retention time is below a specified Value is, can these "weak" cells can not be used and can be replaced by redundancy cells if they are available. Otherwise, the must Chip can be discarded, thereby reducing the yield and product costs elevated become.

In 1 ist ein typisches DRAN gezeigt. Bei diesem Beispiel enthält somit das Speicherarray vier Bänke aus Speicherzellen, die von einer Auffrischschaltung aufgefrischt werden. Die Auffrischschaltung enthält einen Zähler, der als Reaktion auf von außerhalb des Chips gelieferte Auffrischbefehle Zeilenadressen an die Speicherzellen liefert. So enthält das DRAN einen internen, d. h. auf dem Chip integrierten Auffrischzähler, der die Zeilenadresse der Wortleitung liefert, die beim nächsten externen Auffrischbefehl aufgefrischt werden soll. Der Zähler beginnt entweder an einer willkürlichen Zeilenadresse, oder er ist auf einen bestimmten Anfangswert voreingestellt. Wenn der Zähler seinen Höchstwert erreicht hat, läuft er zurück und beginnt wieder mit seinem kleinsten Wert. Der Zählerwert wird bei jedem externen Auffrischbefehl inkrementiert.In 1 is a typical DRAN shown. Thus, in this example, the memory array includes four banks of memory cells that are refreshed by a refresh circuit. The refresh circuit includes a counter that provides row addresses to the memory cells in response to refresh commands provided from off-chip. Thus, the DRAN includes an internal, ie on-chip, refresh counter which provides the row address of the wordline to be refreshed at the next external refresh command. The counter either starts at an arbitrary row address, or is preset to a certain initial value. When the counter reaches its maximum, it goes back and starts again at its lowest value. The counter value is incremented with each external refresh command.

Ein weiteres Auffrischsystem wird in der am 23. Februar 1999 veröffentlichten US 5,857,143 A mit dem Titel ”Dynamic Memory Device With Refresh Circuit and Refresh Method”, Erfinder Ben-Zvi, beschrieben. Hier kann das Speicherarray partiell aufgefrischt werden, um den Energieverbrauch zu reduzieren. Noch eine weitere Auffrischschaltung wird in der am 19. Juli 1994 veröffentlichten US 5,331,601 A mit dem Titel, ”DRAN Variable Row Select”, Erfinder Parris, be schrieben. Hier ändert ein Speicherbauelement die eingegebenen Auffrischadressen auf weniger Speicherzellen, um Strom zu sparen oder um mehr Speicherzellen zu adressieren, damit die Auffrischzeit sinkt. Eine weitere Auffrischschaltung ist aus der US 2002/0004882 A1 bekannt.Another refresh system will be published in the February 23, 1999 issue US 5,857,143 A entitled "Dynamic Memory Device With Refresh Circuit and Refresh Method", inventor Ben-Zvi. Here, the memory array can be partially refreshed to reduce power consumption. Yet another refresh circuit is published in the July 19, 1994 US 5,331,601 A entitled "DRAN Variable Row Select", inventor Parris. Here, a memory device changes the input refresh addresses to fewer memory cells to save power or to address more memory cells to decrease the refresh time. Another refresh circuit is from the US 2002/0004882 A1 known.

KURZE DARSTELLUNG DER ERFINDUNGBRIEF SUMMARY OF THE INVENTION

Gemäß der vorliegenden Erfindung wird eine Auffrischschaltung zum Auffrischen von in einem Array aus dynamischen Speicherzellen gespeicherten Daten bereitgestellt. Die Schaltung enthält einen integrierten Schaltungschip. Auf dem Chip ist das Array aus Speicherzellen ausgebildet. Die Schaltung enthält außerdem eine Auffrischratenanalyseschaltung zum Bestimmen von Datenhaltezeiten in jeder einzelnen der Speicherzellen und, anhand dieser Bestimmung, von Auffrischadressenmodifikationssignalen. Außerdem wird ein Auffrischadreßgenerator bereitgestellt, der auf dem Chip ausgebildet ist und mit außerhalb des Chips erzeugten Auffrischbefehlssignalen und mit den Adreßmodifikationssignalen versorgt wird. Der Auffrischadressengenerator liefert ein internes Auffrischbefehlssignal zusammen mit Auffrischadressen an das Array aus Speicherzellen. In den Zellen sind Daten gespeichert, die als Reaktion auf die internen Auffrischbefehlssignale aufgefrischt werden, wobei diese aufgefrischten Zellen durch die Auffrischadressen adressiert werden.According to the present The invention will provide a refresh circuit for refreshing in one Array of dynamic memory cells stored data provided. The circuit contains an integrated circuit chip. On the chip, the array is off Memory cells formed. The circuit also includes a refresh rate analysis circuit for Determining data retention times in each one of the memory cells and, based on this determination, refresh address modification signals. In addition, will a refresh address generator provided, which is formed on the chip and with outside of the chip generated refresh command signals and with the address modification signals is supplied. The refresh address generator provides an internal Refresh command signal along with refresh addresses to the array from memory cells. The cells store data called Be refreshed in response to the internal refresh command signals, wherein these refreshed cells are addressed by the refresh addresses become.

Bei einer derartigen Anordnung können der Stromverbrauch und/oder die Ausbeute erhöht werden.at such an arrangement can the power consumption and / or the yield can be increased.

Bei einer Ausführungsform ist die Auffrischratenanalyseschaltung auf dem Chip ausgebildet.at an embodiment For example, the refresh rate analysis circuit is formed on the chip.

Gemäß einer Ausführungsform bestimmt die Auffrischratenanalyseschaltung Zellen im Array mit Datenhaltezeiten, die unter einem vorbestimmten Wert liegen. Der Auffrisch adreßgenerator erzeugt die internen Auffrischbefehle mit einer ersten Rate für die Speicherzellen mit Haltezeiten, die größer sind als dieser vorbestimmte Wert, und die internen Auffrischbefehle mit einer zweiten, geringeren Rate für Zellen mit Haltezeiten, die größer sind als dieser vorbestimmte Wert.According to one embodiment the refresh rate analysis circuit determines cells in the array with data hold times, which are below a predetermined value. The refresh address generator generates the internal refresh commands at a first rate for the memory cells with holding times that are larger as this predetermined value, and the internal refresh commands with a second, lower rate for cells with hold times that are bigger as this predetermined value.

Bei einer Ausführungsform bestimmt die Auffrischratenanalyseschaltung Zellen im Array mit Datenhaltezeiten, die kleiner sind als ein vorbestimmter Wert. Der Auffrischadreßgenerator erzeugt interne Auffrischbefehle und Auffrischadressen während eines ersten Zyklus und während eines darauffolgenden zweiten Zyklus. Während des ersten Zyklus erhalten die Speicherzellen im Array die internen Auffrischbefehle, wobei während des zweiten Zyklus nur ein Bruchteil der Zellen in diesem Array die internen Auffrischbefehle erhält.at an embodiment The refresh rate analysis circuit determines cells in the array Data holding times smaller than a predetermined value. Of the refresh address generates internal refresh commands and refresh addresses during a first cycle and during a subsequent second cycle. Received during the first cycle the memory cells in the array are the internal refresh commands, where while of the second cycle only a fraction of the cells in that array receives the internal refresh commands.

Bei dieser Ausführungsform wird während des zweiten Zyklus Strom gespart, und Zellen mit höheren Datenhaltezeiten werden nicht aufgefrischt.at this embodiment will be during the second cycle saved electricity, and cells with higher data retention times not refreshed.

Bei einer Ausführungsform bestimmt die Auffrischratenanalyseschaltung Zellen im Array mit Datenhaltezeiten, die unter einem vorbestimmten Wert liegen. Der Auffrischadreßgenerator erzeugt interne Auffrischbefehle während eines ersten Zyklus und während eines darauffolgenden zweiten Zyklus. Während des ersten Zyklus erhalten die Speicherzellen im Array interne Auffrischbefehle, wobei während des zweiten Zyklus die gleiche der Zellen in diesem Array mehrere Auffrischbefehle erhält.at an embodiment The refresh rate analysis circuit determines cells in the array Data holding times that are below a predetermined value. Of the refresh address generates internal refresh commands during a first cycle and during a subsequent second cycle. Received during the first cycle the memory cells in the array have internal refresh commands, wherein during the second cycle the same of the cells in this array multiple refresh commands receives.

Bei dieser Ausführungsform werden der erste und zweite Zyklus als Reaktion auf jeden extern erzeugten Auffrischbefehl eingeleitet. Dennoch ist die Ausbeute verbessert, da Zellen mit Datenhaltezeiten, die kleiner sind als die Zeit, in der externe Auffrischbefehle zugeführt werden, beibehalten werden können, anstatt verworfen zu werden, da sie während des zweiten Auffrischzyklus mehr als einmal aufgefrischt werden.at this embodiment The first and second cycle will be external in response to each generated refresh command. Nevertheless, the yield is improves because cells with data retention times that are less than the time in which external refresh commands are supplied can be maintained can, instead of being discarded as it is during the second refresh cycle be refreshed more than once.

Bei einer Ausführungsform bestimmt die Auffrischratenanalyseschaltung Zellen im Array mit Datenhaltezeiten, die unter einem vorbestimmten Wert liegen. Der Auffrischdreßgenerator erzeugt interne Auffrischbefehle während eines ersten Zyklus und während eines darauffolgenden zweiten Zyklus. Während jedes einzelnen des ersten und zweiten Zyklus erzeugt der Auffrischadreßgenerator mehrere der internen Auffrischbefehle. Während des ersten Zyklus erhalten die Speicherzellen im Array jeweils einen entsprechenden der mehreren internen Auffrischbefehle. Während des zweiten Zyklus erhält eine der Zellen in diesem Array mehr als einen der mehreren internen Auffrischbefehle, und eine andere der Zellen wird daran gehindert, mindestens einen der mehreren internen Auffrischbefehle zu erhalten.at an embodiment The refresh rate analysis circuit determines cells in the array Data holding times that are below a predetermined value. Of the Auffrischdreßgenerator generates internal refresh commands during a first cycle and during a subsequent second cycle. During each one of the first and second cycle, the refresh address generator generates several of the internal ones Refresh commands. While of the first cycle, the memory cells in the array receive one each corresponding ones of the multiple internal refresh commands. During the second cycle gets one the cells in this array are more than one of several internal Refresh commands, and another of the cells is prevented from to receive at least one of the multiple internal refresh commands.

Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung sind in den beiliegenden Zeichnungen und der folgenden Beschreibung dargelegt. Weitere Merkmale, Aufgaben und Vorteile der Erfindung ergeben sich aus der Beschreibung und den Zeichnungen und aus den Ansprüchen.The Details of one or more embodiments of the invention are set forth in the accompanying drawings and the description below. Other features, objects and advantages of the invention will become apparent from the description and drawings and from the claims.

BESCHREIBUNG DER ZEICHNUNGENDESCRIPTION OF THE DRAWINGS

1A ist ein schematisches Blockschaltbild eines DRAM mit einer Auffrischschaltung gemäß dem Stand der Technik; 1A Fig. 10 is a schematic block diagram of a DRAM having a refresh circuit according to the prior art;

1B ist ein Impulsdiagramm für ein DRAM mit einer Auffrischschaltung gemäß dem Stand der Technik; 1B Fig. 10 is a timing diagram for a DRAM with a refresh circuit according to the prior art;

2 ist ein schematisches Blockschaltbild eines und ein Impulsdiagramm für ein DRAM mit einer Auffrischschaltung gemäß der Erfindung; 2 Fig. 12 is a schematic block diagram of and a timing diagram for a DRAM with a refresh circuit according to the invention;

3 ist ein Flußdiagramm eines Programms, das in einer Auffrischanalyseschaltung gespeichert ist, die in der Auffrischschaltung von 2 verwendet wird; 3 FIG. 10 is a flowchart of a program stored in a refresh analysis circuit included in the refresh circuit of FIG 2 is used;

4 ist ein Blockschaltbild einer und ein Impulsdiagramm für eine Schaltung mit einer variablen Auffrischrate, die in der Auffrischschaltung von 2 gemäß einer Ausführungsform zum Reduzieren des Stroms verwendet wird; und 4 FIG. 12 is a block diagram of and a timing diagram for a variable refresh rate circuit used in the refresh circuit of FIG 2 according to one embodiment, is used to reduce the current; and

5 ist ein Blockschaltbild einer und ein Impulsdiagramm für eine Schaltung mit einer variablen Auffrischrate, die in der Auffrischschaltung von 2 gemäß einer weiteren Ausführungsform zum Verbessern der Ausbeute verwendet wird. 5 FIG. 12 is a block diagram of and a timing diagram for a variable refresh rate circuit used in the refresh circuit of FIG 2 According to another embodiment, it is used to improve the yield.

Gleiche Elemente sind in den verschiedenen Zeichnungen mit gleichen Referenzsymbolen bezeichnet.Same Elements are in the different drawings with the same reference symbols designated.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Nunmehr unter Bezugnahme auf 2 werden ein vereinfachtes schematisches Blockschaltbild eines dynamischen Speichers und ein Impulsdiagramm für einen dynamischen Speicher gezeigt, hier ein DRAM 10 mit einer Auffrischschaltung 12. Die Auffrischschaltung 12 ist vorgesehen, um in einem Array 14 dynamischer Speicherzellen 16 gespeicherte Daten aufzufrischen. Das DRAM 10 ist auf einem integrierten Schaltungschip 18 ausgebildet. Auf dem Chip 16 ist das Array 14 aus Speicherzellen 16 ausgebildet. Hier ist das Array 14 in vier Bänke aus Zellen 16 aufgeteilt (hier Bank 0, Bank 1, Bank 2 und Bank 3). Die Zellen 16 sind in Zeilen und Spalten angeordnet. Die Spalten sind sogenannte Bitleitungen und die Zeilen sogenannte Wortleitungen.Now referring to 2 Shown are a simplified schematic block diagram of a dynamic memory and a dynamic memory pulse diagram, here a DRAM 10 with a refresh circuit 12 , The refresh circuit 12 is intended to be in an array 14 dynamic memory cells 16 refresh stored data. The DRAM 10 is on an integrated circuit chip 18 educated. On the chip 16 is the array 14 from memory cells 16 educated. Here is the array 14 in four benches made of tent len 16 divided (here Bank 0, Bank 1, Bank 2 and Bank 3). The cells 16 are arranged in rows and columns. The columns are so-called bit lines and the lines are so-called word lines.

Die Auffrischschaltung 12 enthält außerdem eine Auffrischratenanalyseschaltung 20 zum Bestimmen von Datenhaltezeiten in jeder einzelnen der Speicherzellen und, anhand dieser Bestimmung, von Auffrischadreßmodifikationssignalen. Außerdem ist ein Auffrischadreßgenerator 22 bereitgestellt, der auf dem Chip ausgebildet ist und mit außerhalb des Chips 18 erzeugten Auffrischbefehlssignalen und mit den durch die Auffrischanalyseschaltung 20 erzeugten Adreßmodifikationssignalen auf eine noch zu beschreibende Weise versorgt wird. Der Auffrischadreßgenerator 22 liefert einen internen Auffrischbefehl zusammen mit Auffrischadressen an das Array 14 aus Speicherzellen 16. In den Zellen 16 sind Daten gespeichert, die als Reaktion auf den internen Auffrischbefehl aufgefrischt werden, wobei diese Zellen, die aufgefrischt werden, durch die von der Schaltung 22 für die variable Auffrischung gelieferten Auffrischadressen adressiert werden. Hier ist die Auffrischratenanalyseschal-tung 20 auf dem Chip 18 ausgebildet.The refresh circuit 12 also includes a refresh rate analysis circuit 20 for determining data holding times in each one of the memory cells and, on the basis of this determination, refresh address modification signals. There is also a refresh address generator 22 provided, which is formed on the chip and with the outside of the chip 18 generated refresh command signals and with those by the refresh analysis circuit 20 generated address modification signals are supplied in a manner to be described. The refresh address generator 22 supplies an internal refresh command along with refresh addresses to the array 14 from memory cells 16 , In the cells 16 are stored data which are refreshed in response to the internal refresh command, these cells being refreshed by those of the circuit 22 addressed for the variable refreshment supplied refresh addresses. Here is the refresh rate analysis switch 20 on the chip 18 educated.

Die Auffrischratenanalyseschaltung 20 bestimmt Zellen 16 im Array 14 mit Datenhaltezeiten, die unter einem vorbestimmten Wert liegen. Der Prozeß, um eine derartige Bestimmung vorzunehmen, wird unten in Verbindung mit 3 näher beschrieben. Es reicht jedoch, wenn hier gesagt wird, daß der Auffrischadreßgenerator 22, der in Verbindung mit 4 gezeigt und ausführlicher beschrieben wird, die internen Auffrischbefehle für das Array 14 mit einer ersten Rate für diejenigen Speicherzellen 16 erzeugt, die Haltezeiten aufweisen, die größer sind als dieser vorbestimmte Wert, und Auffrischadressen mit einer zweiten, niedrigeren Rate für Zellen 16 mit Haltezeiten, die größer sind als dieser vorbestimmte Wert. Mit dieser Schaltung 22' wird Strom gespart, da während des zweiten Zyklus Zellen mit längeren Datenhaltezeiten nicht aufgefrischt werden. Bei dem Auffrischadreßgenerator 22', der in Verbindung mit 5 gezeigt und näher beschrieben wird, erzeugt der Auffrischadreßgenerator 22' interne Auffrischbefehle für das Array 14 während eines ersten Zyklus und während eines darauffolgenden zweiten Zyklus. Während des ersten Zyklus erhalten die Speicherzellen 16 im Array 14 die internen Auffrischbefehle, wobei während des zweiten Zyklus die gleiche der Zellen 16 in diesem Array 14 mehrere der internen Auffrischbefehle erhält. Mit der Schaltung 22' werden der erste und zweite Zyklus als Reaktion auf jeden extern erzeugten Auffrischbefehl eingeleitet.The refresh rate analysis circuit 20 determines cells 16 in the array 14 with data holding times that are below a predetermined value. The process for making such a determination will be described below in connection with 3 described in more detail. However, it suffices to say that the refresh address generator is sufficient 22 who is in contact with 4 shown and described in more detail, the internal refresh commands for the array 14 at a first rate for those memory cells 16 having hold times greater than this predetermined value and refresh addresses at a second, lower rate for cells 16 with hold times greater than this predetermined value. With this circuit 22 ' Power is saved because cells with longer data retention times are not refreshed during the second cycle. At the refresh address generator 22 ' who is in contact with 5 is shown and described in more detail, generates the refresh address generator 22 ' internal refresh commands for the array 14 during a first cycle and during a subsequent second cycle. During the first cycle, the memory cells get 16 in the array 14 the internal refresh commands, where during the second cycle the same of the cells 16 in this array 14 receives more of the internal refresh commands. With the circuit 22 ' the first and second cycles are initiated in response to each externally generated refresh command.

Dennoch ist die Ausbeute verbessert, weil Zellen mit Datenhaltezeiten, die kleiner sind als die Zeit, in der externe Auffrischbefehle geliefert werden, beibehalten werden können und nicht verworfen werden, da sie während des zweiten Auffrischzyklus mehr als einmal aufgefrischt werden.Yet the yield is improved because cells with data retention times that less than the time in which external refresh commands are delivered can be maintained and not be discarded because they are more during the second refresh cycle being refreshed once.

Insbesondere bestimmt, wieder unter Bezugnahme auf die 2 und 3, die Auffrischanalyseschaltung 20 die kleinste Ladungshaltezeit der Zellen 16 innerhalb jeder einzelnen der vier Bänke oder Gebiete des Arrays 14. Es sei angemerkt, daß jedes der vier Gebiete unabhängig aufgefrischt werden kann. Die Mindestgröße eines Gebiets ist eine Wortleitung, die größte Größe wäre das ganze Array. Die Größen der Gebiete müssen innerhalb eines Chips nicht konstant sein. Die kleinste Haltezeit dieser Gebiete würde einer statistischen Verteilung folgen; d. h., sie differieren von Gebiet zu Gebiet. Nach einer Reparatur etwaiger fehlerhafter Zellen mit geeigneten redundanten Zellen beginnt die Auffrischanalyseschaltung 20 den in 3 gezeigten Prozeß.Specifically, again with reference to the 2 and 3 , the refresh analysis circuit 20 the smallest charge retention time of the cells 16 within each one of the four banks or areas of the array 14 , It should be noted that each of the four areas can be independently refreshed. The minimum size of an area is a wordline, the largest size would be the whole array. The sizes of the regions need not be constant within a chip. The smallest holding time of these areas would follow a statistical distribution; that is, they differ from region to region. After repair of any defective cells with appropriate redundant cells, the refresh analysis circuit begins 20 the in 3 shown process.

Somit wird bei Schritt 302 eine Anfangshaltezeit Δt angenommen. Diese vorbestimmte Anfangshaltezeit Δt kann man durch das Prüfen eines vorausgegangenen Chips erhalten. In Schritt 304 schreibt dann die Auffrischanalyseschaltung 20 ein Datenmuster über einen DRAM-Befehls- und Adressen-BUS 30 in das erste Gebiet. Im Schritt 306 wartet die Auffrischanalyseschaltung 20 die Zeitperiode Δt ab. Im Schritt 308 liest die Auffrischanalyseschaltung 20 nach dieser Periode Δt die Daten in den Speicherzellen 16 dieses Gebiets und vergleicht die gelesenen Daten mit dem Referenzmuster. Im Schritt 310 wird die Verzögerung, falls in den gelesenen Daten keine Fehler gefunden werden, durch ein gewisses, a priori bestimmtes Zeitinkrement 6 (je nach der gewünschten Auflösung der Schaltung 20) vergrößert, und die Prüfung wird wiederholt (Schritte 304, 306, 308 und 310), bis eine Zelle des geprüften Gebiets bei Schritt 310 versagt. Dies bedeutet, daß die vorbestimmte Haltezeit Δt die kleinste Haltezeit des Gebiets überschreitet.Thus, at step 302 assumed an initial holding time .DELTA.t. This predetermined initial hold time Δt can be obtained by examining a previous chip. In step 304 then writes the refresh analysis circuit 20 a data pattern via a DRAM command and address BUS 30 in the first area. In step 306 waits for the refresh analysis circuit 20 the period of time Δt. In step 308 reads the refresh analysis circuit 20 after this period .DELTA.t the data in the memory cells 16 this area and compares the read data with the reference pattern. In step 310 the delay, if no errors are found in the read data, by a certain a priori time increment 6 (depending on the desired resolution of the circuit 20 ) and the test is repeated (steps 304 . 306 . 308 and 310 ) until a cell of the tested area at step 310 failed. This means that the predetermined hold time Δt exceeds the smallest hold time of the area.

Der Prozeß geht dann zu Schritt 312 weiter, wo die vorbestimmte Haltezeit Δt um (δ–β) reduziert wird, um einen Sicherheitsspielraum zu garantieren. Dieser Wert wird gespeichert (Schritt 314), und das nächste Gebiet wird geprüft (Schritt 314). Der Prozeß geht weiter, bis alle Gebiete, hier alle vier Gebiete, geprüft worden sind. Am Ende der Prüfung werden in der Schaltung 20 in diesem Fall vier kürzeste Haltezeiten gespeichert, eine für jedes einzelne der Arraygebiete. So wird eine Tabelle erzeugt, die ein Speichergebiet, bei dem es sich wie oben angemerkt um nur eine Zeilenadresse handeln kann, und eine kürzeste Haltezeit für dieses Gebiet in Beziehung setzt. Wie unten ausführlicher beschrieben wird, kann mit dieser Tabelle Strom gespart oder die Ausbeute verbessert werden. Im ersteren Fall kann die Anzahl der Zellen im Array, die aufgefrischt werden, während Stromsparzyklen reduziert werden (d. h. keine Auffrischung für die Zellen in einem Gebiet, das Zellen mit einer relativ langen Haltezeit aufweist), die mit normalen Auffrischzyklen verschachtelt werden, bei denen Zellen in allen Gebieten aufgefrischt werden. Dieser Fall wird in Verbindung mit der in 4 gezeigten Schaltung 22 ausführlicher beschrieben. Im letzteren Fall können die Zellen im gleichen Gebiet (d. h. dem Gebiet, das Zellen mit relativ kurzen Haltezeiten besitzt) mehr als einmal aufgefrischt werden, jedoch unter Verlust einer Auffrischung bei Zellen in einem anderen Gebiet (d. h. einem Gebiet, das Zellen mit längeren Haltezeiten besitzt). Dieser Fall wird in Verbindung mit der in 5 gezeigten Schaltung 22' ausführlicher beschrieben.The process then goes to step 312 where the predetermined holding time Δt is reduced by (δ-β) to guarantee a safety margin. This value is saved (step 314 ), and the next area is checked (step 314 ). The process continues until all areas, here all four areas, have been examined. At the end of the exam will be in the circuit 20 In this case, four shortest hold times are stored, one for each of the array areas. Thus, a table is created that relates a memory area, which may be only one row address, as noted above, and a shortest hold time for that area. As will be described in more detail below, this table can save power or improve yield. In the former case, the number of cells in the array being refreshed may be reduced during power savings cycles (ie, no refresh) for cells in an area having cells with a relatively long hold time) interleaved with normal refresh cycles where cells in all areas are refreshed. This case will be used in conjunction with in 4 shown circuit 22 described in more detail. In the latter case, the cells in the same area (ie, the area having cells with relatively short hold times) can be refreshed more than once, but with loss of refresh for cells in another area (ie, an area having cells with longer hold times ). This case will be used in conjunction with in 5 shown circuit 22 ' described in more detail.

Als Zusammenfassung bis zu diesem Punkt liefert somit die Auffrischschaltung 20 (2) die Zeilenadresse der Wortleitung im Array 16, die als nächste mit einem externen Befehl aufgefrischt werden soll. Sie kann den ankommenden Auffrischbefehl als Reaktion auf Signale, die von der Tabelle in der Auffrischanalyseschaltung 20 geliefert werden, modifizieren, z. B. einen Auffrischbefehl unterdrücken. Die Sequenz von Auffrischadressen, die von der Auffrischschaltung 22 an die Speicherarraygebiete geliefert werden, ist nicht für alle DRAMs der gleichen Art im voraus gesetzt, sondern wird hier individuell für jedes DRAM, das hergestellt wird, durch die Auffrischanalyseschaltung 29 programmiert. Indem die Sequenz der Auffrischadressen und der Auffrischbefehl modifiziert werden, kann die Schaltung 10 den durch das Auffrischen verursachten Stromverbrauch reduzieren und/oder die Produktionsausbeute erhöhen. Das individuelle Auffrischprogramm kann extern geliefert werden, z. B. von einem Speicherprüfgerät, oder intern (d. h. auf dem Chip) durch die auf dem Chip integrierte Auffrischanalyseschaltung 20 berechnet werden. Diese Schaltung 10 schreibt Daten in das Speicherarray 14 und liest sie aus diesem aus. Wenn die Verzögerung zwischen Schreiben und Lesen modifiziert wird, kann die Schaltung 22 die Auffrischanforderungen analysieren, wie oben in Verbindung mit 2 umrissen ist.In summary, up to this point, the refresh circuit provides 20 ( 2 ) the row address of the word line in the array 16 which should be refreshed next with an external command. It can handle the incoming refresh command in response to signals coming from the table in the refresh analysis circuit 20 be delivered, modify, for. B. suppress a refresh command. The sequence of refresh addresses returned by the refresh circuit 22 are supplied to the memory array areas is not set in advance for all the DRAMs of the same kind, but is here individually for each DRAM that is produced by the refresh analysis circuit 29 programmed. By modifying the sequence of refresh addresses and the refresh command, the circuit can 10 reduce the power consumption caused by the refresh and / or increase the production yield. The individual refresh program can be delivered externally, eg. From a memory tester, or internally (ie, on-chip) through the on-chip refresh analysis circuit 20 be calculated. This circuit 10 writes data to the storage array 14 and read it out of this. If the delay between writing and reading is modified, the circuit can 22 analyze the refresh requests as above in conjunction with 2 outlined.

Somit bestimmt die Auffrischratenanalyseschaltung 20 Zellen 16 im Array 14 mit Datenhaltezeiten, die kleiner sind als ein vorbestimmter Wert. Der Auffrischadreßgenerator 22 erzeugt interne Auffrischbefehle während eines ersten Zyklus, hier periodische ”normale Auffrischzyklen”, und während eines darauffolgenden zweiten Zyklus, hier ”stromsparende Zyklen”, verschachtelt mit den ”normalen Auffrischzyklen”. Während jedes einzelnen des ersten und zweiten Zyklus erzeugen die Auffrischadreßgeneratoren mehrere der internen Auffrischbefehle, in 2 gezeigt. Während des ersten Zyklus (d. h. eines ”normalen Auffrischzyklus”) erhalten die Speicherzellen 14 im Array 16 (hier die Speicherzellen in jedem der vier Gebiete) jeweils einen entsprechenden der mehreren der internen Auffrischbefehle. Während des zweiten Zyklus (d. h. einem ”stromsparenden Zyklus”) erhält nur eine der Zellen (hier die Zellen in nur einem der vier Gebiete) in diesem Array mehr als einen der mehreren der internen Auf frischbefehle, und eine andere der Zellen wird daran gehindert (hier die anderen drei der vier Gebiete), mindestens einen der mehreren der internen Auffrischbefehle zu erhalten.Thus, the refresh rate analysis circuit determines 20 cells 16 in the array 14 with data holding times smaller than a predetermined value. The refresh address generator 22 generates internal refresh commands during a first cycle, here periodic "normal refresh cycles", and during a subsequent second cycle, here "power saving cycles", interleaved with the "normal refresh cycles". During each one of the first and second cycles, the refresh address generators generate a plurality of the internal refresh commands, in FIG 2 shown. During the first cycle (ie, a "normal refresh cycle"), the memory cells receive 14 in the array 16 (here, the memory cells in each of the four areas) each have a corresponding one of the plurality of internal refresh commands. During the second cycle (ie, a "power-saving cycle"), only one of the cells (here, the cells in only one of the four regions) in that array will receive more than one of the multiple internal refresh commands, and another of the cells will be prevented ( here the other three of the four areas) to get at least one of the several of the internal refresh commands.

In dem in 4 gezeigten Beispiel bestimmte die Analyseschaltung 20 (2), daß nur die Zellen im Gebiet 1 mit dem Doppelten der normalen Auffrischrate aufgefrischt werden müssen. So werden die Adressen im Gebiet 1 in einer Adreßliste 40 der Auffrischschaltung 22 gespeichert. Während externe Auffrischbefehle der Schaltung 22 von außerhalb des Chips zugeführt werden, werden sie von Zähler 42 gezählt. Der Zähler 42 liefert inkrementierte Gebietsadressen (d. h. Adressen zum Gebiet 0, gefolgt von Adressen zum Gebiet 1, gefolgt von Adressen zum Gebiet 2, gefolgt von Adressen zum Gebiet 3) und wird dann auf Null zurückgesetzt, um den Zählprozeß für externe Befehle zu wiederholen, und auch der Logikzustand eines Überlaufbit des Zählers 42 schaltet zwischen einer logischen 0 und einer logischen 1 hin und her. Wenn das Überlaufbit eine logische 0 ist, befindet sich die Schaltung 22 somit im ”normalen Auffrischzyklus”, und wenn das Überlaufbit eine logische 1 ist, befindet sich die Schaltung 22 im ”stromsparenden Zyklus”. Wenn sich die Schaltung 22 im ”normalen Auffrischzyklus” befindet, ist der Ausgang eines UND-Gatters 46 unabhängig vom Ausgang der Vergleichsschaltung 44 eine logische 0, und der Ausgang des Inverters 48 ist eine logische 1. Somit erzeugt das ODER-Gatter 50 während der ”normalen Auffrischzyklen” eine logische 1, wodurch die externen Befehle durch das UND-Gatter 52 als interne Auffrischbefehle zu allen vier Gebieten des Arrays laufen können. Während des nächsten Zyklus aus vier externen Auffrischbefehlen wechselt das Überlaufbit zu einer logischen 1, und die Schaltung befindet sich im ”stromsparenden Zyklus”. Der Ausgang des Inverters 48 wird während dieses ”stromsparenden Zyklus” eine logische 0 sein. Der Ausgang des UND-Gatters 46 wird ebenfalls eine logische 0 sein, bis der Zähler zu einem Gebiet mit einer Adresse in krementiert, die der entspricht, die in der Adreßliste 40 gespeichert ist. Somit erzeugt hier bei diesem Beispiel das UND-Gatter 46 während des ”stromsparenden Zyklus” nur dann eine logische 1, wenn die vom Zähler erzeugte Gebietsadresse Gebiet 1 lautet. Wenn Gebiet 1 adressiert ist, erzeugen das UND-Gatter 40, das ODER-Gatter 50 und das UND-Gatter 52 eine logische 1, wodurch ein externer Befehl als interner Auffrischbefehl zu dem Array laufen kann, was das Auffrischen der Zellen im Gebiet 1 ermöglicht. Während des ”stromsparenden Zyklus” in diesem Beispiel werden somit nur die Zellen im Gebiet 1 aufgefrischt.In the in 4 Example shown determined the analysis circuit 20 ( 2 ) that only the cells in area 1 need to be refreshed at twice the normal refresh rate. So the addresses in area 1 will be in an address list 40 the refresh circuit 22 saved. While external refresh commands the circuit 22 are fed from outside the chip, they are counter 42 counted. The counter 42 provides incremented area addresses (ie addresses to area 0 followed by addresses to area 1 followed by addresses to area 2 followed by addresses to area 3) and is then reset to zero to repeat the counting process for external commands, as well Logic state of an overflow bit of the counter 42 switches between a logical 0 and a logical 1 back and forth. If the overflow bit is a logic 0, the circuit is 22 thus in the "normal refresh cycle", and if the overflow bit is a logical 1, the circuit is on 22 in the "energy-saving cycle". When the circuit 22 is in the "normal refresh cycle" is the output of an AND gate 46 independent of the output of the comparison circuit 44 a logical 0, and the output of the inverter 48 is a logical 1. Thus, the OR gate generates 50 during the "normal refresh cycles" a logical 1, causing the external commands through the AND gate 52 can run as internal refresh commands to all four areas of the array. During the next cycle of four external refresh commands, the overflow bit changes to a logical 1 and the circuit is in the "power saving cycle". The output of the inverter 48 will be a logical 0 during this "power-saving cycle". The output of the AND gate 46 will also be a logical 0 until the counter increments to an area with an address equal to that in the address list 40 is stored. Thus, in this example, the AND gate is generated 46 during the "power-saving cycle" only a logic 1 if the area address generated by the counter is area 1. When area 1 is addressed, the AND gate generates 40 , the OR gate 50 and the AND gate 52 a logical 1, whereby an external command can run as an internal refresh command to the array, enabling the cells in area 1 to be refreshed. Thus, during the "power-saving cycle" in this example, only the cells in area 1 are refreshed.

Zusammengefaßt liefert somit der Auffrischzähler 42 die Auffrischadressen mit jedem externen Auffrischbefehl. Nachdem die maximale Auffrischadresse erreicht ist, läuft der Zähler 42 in ein oder mehrere Überlaufbit über, hier in diesem Beispiel ein Bit. Mit anderen Worten wird die Bitlänge des Zählers um ein oder mehrere Bit erweitert. Der Wert der Überlaufbit steuert, ob der Auffrischbefehl direkt zum Speicherarray geleitet wird oder ob er von einem chipspezifischen Programm gefiltert wird. Beispielsweise wird eine Liste ”schwacher” Auffrischadressen in der Adreßliste 40 gespeichert. Diese Adressen erfordern die meisten Ausführungen von Auffrischbefehlen, da die entsprechenden Speicherzellen einen hohen Abfluß aufweisen (schwache Zellen). Der Rest der Auffrischadressen kann mit einer Rate aufgefrischt werden (d. h. während der ”stromsparenden Zyklen”), die kleiner ist als die Rate der externen Auffrischbefehle.In summary, the refresh counter delivers 42 the refresh addresses with each external refresh command. After the maximum refresh address is reached, the counter runs 42 into one or more overflow bits, here in this example one bit. In other words, the bit length of the counter is extended by one or more bits. The value of the overflow bits controls whether the refresh command is passed directly to the memory array or whether it is filtered by a chip specific program. For example, a list of "weak" refresh addresses will be in the address list 40 saved. These addresses require most executions of refresh commands because the corresponding memory cells have a high drain (weak cells). The remainder of the refresh addresses may be refreshed at a rate (ie, during the "power-saving cycles") that is less than the rate of the external refresh commands.

In einem Überlaufzustand würde die Schaltung für das variable Auffrischen alle Auffrischbefehle herausfiltern, es sei denn, die Liste schwacher Auffrischadressen zeigt an, daß die vom Auffrischzähler erzeugte Auffrischadresse mit der maximalen Rate aufgefrischt werden muß. Dadurch werden im Vergleich zum Stand der Technik weniger Auffrischbefehle ausgeführt, was zu einer wesentlichen Stromeinsparung führt. 4 zeigt ein Beispiel, bei dem ein einzelnes Überlauf bit angenommen wird und daß Adressen des Auffrischgebiets 1 schwache Adressen sind.In an overflow condition, the variable refresh circuitry would filter out all refresh commands unless the list of weak refresh addresses indicates that the refresh address generated by the refresh counter must be refreshed at the maximum rate. As a result, fewer refresh commands are performed compared to the prior art, resulting in a significant power savings. 4 shows an example in which a single overflow bit is assumed and that addresses of the refresh area 1 are weak addresses.

In dem in 5 gezeigten Beispiel hat die Analyseschaltung 20' (2) wieder bestimmt, daß die Zellen im Gebiet 3 nur bei jedem zweiten Auffrischzyklus aufgefrischt werden müssen, während die Zellen im Gebiet 3 mit dem Doppelten der Auffrischrate aufgefrischt werden müssen. Somit werden die Zellen in den Adressen im Gebiet 3 auf eine Adreßkarte 40' der Auffrischschaltung 22' abgebildet und darin gespeichert. D. h. immer dann, wenn die Adressen für die Zellen im Gebiet 3 vom Zähler 42' erzeugt werden, werden sie in Adressen für die Zellen im Gebiet 1 konvertiert oder darauf abgebildet, während die anderen Adressen in diesem Beispiel unverändert bleiben. Während in diesem Beispiel der Zähler 42' die externen Auffrischbefehle zählt, erzeugt somit der Zähler 42' sequentiell die Adressen für die Zellen im Gebiet 0, dann Gebiet 1, dann Gebiet 2, dann Gebiet 3 und wieder Gebiet 0, um den Prozeß zu wiederholen. Als Reaktion auf diese vom Zähler 42' erzeugte Sequenz von Adressen sind jedoch die von der Adreßkarte 40' erzeugten Adressen im Gebiet 0, dann Gebiet 1, dann Gebiet 2, dann wieder Gebiet 1 und dann Gebiet 0, um den Prozeß zu wiederholen. Während jedes Auffrischzyklus, ob es ein ”normaler Auffrischzyklus” oder ein ”stehlender Auffrischzyklus” ist, werden so die Adressen für die Zellen im Gebiet 1 wiederholt, während die Adressen für die Zellen im Gebiet 3 blockiert (d. h. von Gebiet 3 gestohlen) und durch die Adressen im Gebiet 1 ersetzt werden.In the in 5 The example shown has the analysis circuit 20 ' ( 2 ) again determines that the cells in region 3 need to be refreshed only every other refresh cycle, while the cells in region 3 must be refreshed at twice the refresh rate. Thus, the cells in the addresses in area 3 become an address card 40 ' the refresh circuit 22 ' imaged and stored in it. Ie. always when the addresses for the cells in area 3 from the counter 42 ' are generated, they are converted to or mapped to addresses for the cells in area 1, while the other addresses in this example remain unchanged. While in this example the counter 42 ' the external refresh commands counts, thus generating the counter 42 ' sequentially the addresses for the cells in area 0, then area 1, then area 2, then area 3 and again area 0 to repeat the process. In response to this from the meter 42 ' However, the generated sequence of addresses are those of the address card 40 ' generated addresses in area 0, then area 1, then area 2, then again area 1 and then area 0 to repeat the process. During each refresh cycle, whether it be a "normal refresh cycle" or a "steal refresh cycle", the addresses for the cells in area 1 are thus repeated while the addresses for the cells in area 3 are blocked (ie stolen from area 3) and through the addresses in area 1 are replaced.

Während im Betrieb externe Auffrischbefehle der Schaltung 22' von außerhalb des Chips zugeführt werden, werden sie vom Zähler 42' gezählt. Der Zähler 42' liefert inkrementierte Gebietsadressen (d. h. Adressen zum Gebiet 0, gefolgt von Adressen zum Gebiet 1, gefolgt von Adressen zum Gebiet 3, gefolgt von Adressen zum Gebiet 3) und wird dann auf 0 zurückgesetzt, um den Zählprozeß für externe Befehle zu wie derholen, und auch der Logikzustand eines Überlaufbit des Zählers 42' schaltet zwischen einer logischen 0 und einer logischen 1 hin und her. Wenn das Überlaufbit eine logische 0 ist, befindet sich die Schaltung 22' somit im ”normalen Auffrischzyklus”, und wenn das Überlaufbit eine logische 1 ist, befindet sich die Schaltung 22' im ”stehlenden Zyklus”. Die Schaltung 22' enthält einen Multiplexer 50, dem am Eingang A die vom Zähler 42 gelieferte Auffrischadresse und am Eingang B von der Adreßkarte 40' gelieferte modifizierte Auffrischadressen zugeführt werden. Falls sich die Schaltung 22' im ”normalen Auffrischzyklus” befindet, wird das logische 0-Überlaufbit dem Multiplexer 50 zugeführt. Als Reaktion auf dieses logische 0-Bit (d. h. während des ”normalen Auffrischzyklus”) koppelt der Multiplexer 50 die Auffrischadressen sequentiell durch den Multiplexer 50 zum Array. Während der ”normalen Auffrischzyklen” werden somit die Zellen in den vier Gebieten sequentiell aufgefrischt.During operation, external refresh commands of the circuit 22 ' are fed from outside the chip, they are from the counter 42 ' counted. The counter 42 ' provides incremented area addresses (ie addresses to area 0 followed by addresses to area 1 followed by addresses to area 3 followed by addresses to area 3) and is then reset to 0 to fetch the external instruction counting process, as well the logic state of an overflow bit of the counter 42 ' switches between a logical 0 and a logical 1 back and forth. If the overflow bit is a logic 0, the circuit is 22 ' thus in the "normal refresh cycle", and if the overflow bit is a logical 1, the circuit is on 22 ' in the "stealing cycle". The circuit 22 ' contains a multiplexer 50 , at the entrance A the counter 42 Supplied refresh address and at the entrance B from the address card 40 ' supplied modified refresh addresses are supplied. If the circuit 22 ' is in the "normal refresh cycle", the logical 0 overflow bit becomes the multiplexer 50 fed. In response to this logical 0-bit (ie during the "normal refresh cycle"), the multiplexer couples 50 the refresh addresses sequentially through the multiplexer 50 to the array. During the "normal refresh cycles", the cells in the four areas are thus refreshed sequentially.

Im Hinblick auf die in 5 gezeigte Schaltung zeigt zusammengefaßt das chipspezifische Programm (3) an, ob eine vom Auffrischzähler gelieferte Auffrischadresse durch eine andere Auffrischadresse ersetzt werden sollte. Eine ”schwache” Auffrischadresse ”stiehlt” Auffrischbefehle von einer ”starken” Auffrischadresse. Analog zu 4 ist das Stehlen nicht bei jedem Zyklus effektiv, damit garantiert wird, daß auch die starken Adressen aufgefrischt werden. Das Verhältnis von normalen Auffrischoperationszyklen zu stehlenden Zyklen wird wieder durch das Überlaufbit oder die Überlaufbit des Auffrischzählers 42' gesteuert. 5 zeigt ein Beispiel mit einem einzigen Überlaufbit, was zu 50% normalen 50% und stehlenden Zyklen führt. Während des stehlenden Zyklus stehlen die schwachen Adressen für Gebiet 1 einen Auffrischbefehl von der starken Adresse für Gebiet 3. Dadurch erhalten Adressen für Gebiet 1 eine Auffrischung, die 50% höher ist als im Stand der Technik, und Adressen im Gebiet 3 erhalten 50% weniger. Dies ermöglicht den Verkauf eines Speicherbauelements mit schwachen Adressen, ohne daß die Anforderungen hinsichtlich externer Auffrischung verletzt werden (d. h., es führt zu einer Ausbeuteverbesserung und geringeren Kosten – ansonsten würde man diesen Chip als fehlerhaft verwerfen müssen).With regard to in 5 The circuit shown summarizes the chip-specific program ( 3 ) indicates whether a refresh address supplied by the refresh counter should be replaced with another refresh address. A "weak" refresh address "steals" refresh commands from a "strong" refresh address. Analogous to 4 Stealing is not effective on every cycle, ensuring that even strong addresses are refreshed. The ratio of normal refresh operation cycles to stealing cycles is again given by the overflow bit or the overflow bits of the refresh counter 42 ' controlled. 5 shows an example with a single overflow bit, resulting in 50% normal 50% and stealing cycles. During the stealing cycle, the weak addresses for area 1 steal a refresh command from the strong address for area 3. This gives addresses for area 1 a refresh that is 50% higher than in the prior art, and addresses in area 3 get 50% less , This allows the sale of a memory device with weak addresses without violating the external refresh requirement (ie, it results in yield improvement and lower cost - otherwise one would have to discard that chip as faulty).

In 4 sowie in 5 können die gespeicherten Auffrischadressen die volle Bitbreite einer Auffrischadresse abdecken. Es ist jedoch auch eine Teilmenge (d. h. eines von mehreren Gebieten davon) möglich. Einerseits reduziert dies die Granularität, mit der ”schwache” Adressen spezifiziert werden können, doch werden andererseits vorteilhafterweise die Speicheranforderungen reduziert.In 4 as in 5 For example, the stored refresh addresses may cover the full bit width of a refresh address. However, a subset (ie, one of several areas thereof) is also possible. On the one hand, this reduces the granularity with which "weak" addresses can be specified, but on the other hand, advantageously, the memory requirements are reduced.

Claims

Refresh circuit for refreshing in one Array of dynamic storage cells stored data, comprising: one integrated circuit chip, wherein on this chip the array Memory cells is formed; a refresh rate analysis circuit for determining the data retention time in each of the memory cells and, from this determination, refresh address modification signals; and one refresh address, which is formed on the chip and generated with off-chip Auffrischbefehlssignalen and supplied with the address modification signals where this refresh address generator assembles an internal refresh command with refresh addresses to the array of memory cells, wherein in the cells are stored data in response to internal Refresh commands are refreshed, with these refreshed Cells are addressed by the refresh addresses.

The refresh circuit of claim 1, wherein the refresh rate analysis circuit is formed on the chip.

Refresh circuit according to claim 1 or 2, wherein the refresh rate analysis circuit cells in the array with data hold times determined to be below a predetermined value, and wherein the refresh address the internal refresh commands at a first rate for the memory cells generated with hold times that are larger as this predetermined value, and the internal refresh commands with a second, lower rate for cells with hold times that are bigger as this predetermined value.

Refresh circuit according to one of claims 1 to 3, wherein the refresh rate analysis circuit includes cells in the array Data hold times that are less than a predetermined one are determined Value, and wherein the refresh address generator the internal refresh commands while of a first cycle and a subsequent second cycle and while during of the first cycle, the memory cells in the array have internal refresh commands obtained and during the second cycle only a fraction of the cells in this array internal Receives refresh commands.

Refresh circuit according to one of claims 1 to 4, wherein the refresh rate analysis circuit includes cells in the array Data hold times that are less than a predetermined one are determined Value, and wherein the refresh address generator the internal refresh commands while a first cycle and during of a subsequent second cycle and wherein during the first cycle the memory cells in the array internal refresh commands receive and while during of the second cycle the same of the cells in this array multiple of the internal refresh commands.

Refresh circuit according to one of claims 1 to 5, wherein the refresh rate analysis circuit includes cells in the array Data hold times that are less than a predetermined one are determined Value; (a) wherein the refresh address generator provides the internal refresh commands while a first cycle and during a subsequent second cycle; (b) wherein during each each of the first and second cycles of the refresh address generator generates several of the internal refresh commands; (c) wherein during the first cycle the memory cells in the array each one corresponding the plurality of internal refresh commands; and (D) while during the second cycle one of the cells in this array more than one which receives several of the internal refresh commands and another one of the cells is prevented, at least one of the more of the internal Get refresh commands.