DE10221156B4

DE10221156B4 - Method and circuit arrangement for clock and data recovery

Info

Publication number: DE10221156B4
Application number: DE2002121156
Authority: DE
Inventors: Dirk Friedrich
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2002-05-13
Filing date: 2002-05-13
Publication date: 2007-05-03
Anticipated expiration: 2022-05-14
Also published as: DE10221156A1

Abstract

Verfahren zur Datenrückgewinnung aus einem Eingangsdatensignal (D), in dem Dateneinheiten (D1–D5) mit einer Datenfrequenz übertragen werden, bei welchem Verfahren das Eingangsdatensignal (D) mittels N Datenrückgewinnungseinheiten (5–8) abgetastet wird, wobei jede Datenrückgewinnungseinheit (5–8) aus dem Eingangsdatensignal (D) im Takt eines von N Abtastsignalen (Φ2, Φ4, Φ6, Φ8) eine Dateneinheit (D1–D5) rückgewinnt, die Frequenz der Abtastsignale (Φ2, Φ4, Φ6, Φ8) die durch N geteilte Datenfrequenz ist und N = 4 ist, und wenigstens eine bestimmte Datenrückgewinnungseinheit (5) in Abhängigkeit der Phasendifferenz zwischen dem Eingangsdatensignal (D) und dem die bestimmte Datenrückgewinnungseinheit (5) steuernden Abtastsignal (Φ2, Φ4, Φ6, Φ8) ein Steuersignal zur Beeinflussung der Phasenlage der Abtastsignale (Φ2, Φ4, Φ6, Φ8) erzeugt, dadurch gekennzeichnet, dass wenigstens eine Datenrückgewinnungseinheit (6–8) ausschließlich Dateneinheiten (D1–D5) rückgewinntmethod for data recovery an input data signal (D) in which data units (D1-D5) with transmit a data frequency in which method the input data signal (D) by means of N data recovery units (5-8) is scanned, each data recovery unit (5-8) from the Input data signal (D) in time with one of N sampling signals (Φ2, Φ4, Φ6, Φ8) Data unit (D1-D5) recovers, the frequency of the sampling signals (Φ2, Φ4, Φ6, Φ8) by N is divided data frequency and N = 4, and at least one certain data recovery unit (5) dependent on the phase difference between the input data signal (D) and the the particular data recovery unit (5) controlling scanning signal (Φ2, Φ4, Φ6, Φ8) a control signal for influencing the phase position of the scanning signals (Φ2, Φ4, Φ6, Φ8), characterized in that at least one data recovery unit (6-8) exclusively Data units (D1-D5) recovered

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Datenrückgewinnung aus einem Eingangsdatensignal, in dem Dateneinheiten im Takt einer Datenfrequenz übertragen werden.The The present invention relates to a method and a circuit arrangement for data recovery from an input data signal in which data units are clocked at Data frequency to be transmitted.

Wenn digitale Daten bzw. Dateneinheiten mit einer Datenfrequenz übertragen werden, muss zum Empfangen der Daten das Datensignal im richtigen Takt abgetastet werden. Die Abtastung des Datensignals muss mit der Datenfrequenz erfolgen und im Bezug auf die Phasenlage so gewählt sein, dass die Abtastung möglichst in der Mitte der Übertragung eines Bits bzw. einer Dateneinheit stattfindet. Zu diesem Zweck ist es bekannt, mittels einer PLL-Schaltung (Phase Locked Loop-Schaltung) mit einem Phasendetektor und einem gesteuerten Oszillator ein Taktsignal zu erzeugen, dessen Frequenz der Datenfrequenz entspricht, und eine Abtasteinheit mit dem Taktsignal anzusteuern. Eine derartige Schaltungsanordnung ist in 5 dargestellt. Darin bezeichnet D das Datensignal, in dem mit einer Datenfrequenz Bits bzw. Dateneinheiten D1–D5 übertragen werden. Das Datensignal D beaufschlagt einen Phasendetektor 19, der ausgangsseitig zwei Steuersignale liefert, die in einem Filter 9 gefiltert und zusammengeführt werden und mit denen schließlich ein spannungsgesteuerter Oszillator bzw. VCO 10 angesteuert wird, dessen Ausgangssignal das Taktsignal 18 ist, das zum Phasendetektor 19 rückgeführt und zur Abtastung des Datensignals D verwendet wird. Im dargestellten Beispiel wird das Datensignal D bei jeder fallenden Flanke des Taktsignals 18 abgetastet. Die PLL ist so eingerichtet, dass die fallende Flanke des Taktsignals 18 in der Mitte der einzelnen Bits D1–D5 liegt.When transmitting digital data at a data rate, the data signal must be sampled at the correct rate to receive the data. The sampling of the data signal must be made with the data frequency and be chosen in relation to the phase position so that the sampling takes place as possible in the middle of the transmission of a bit or a data unit. For this purpose, it is known to produce a clock signal whose frequency corresponds to the data frequency by means of a PLL (Phase Locked Loop) circuit with a phase detector and a controlled oscillator, and to drive a sampling unit with the clock signal. Such a circuit arrangement is in 5 shown. Therein D denotes the data signal in which bits or data units D1-D5 are transmitted at a data frequency. The data signal D acts on a phase detector 19 , which provides two control signals on the output side, in a filter 9 filtered and merged with which finally a voltage controlled oscillator or VCO 10 whose output signal is the clock signal 18 is that the phase detector 19 is returned and used to sample the data signal D. In the example shown, the data signal D is at each falling edge of the clock signal 18 sampled. The PLL is set up so that the falling edge of the clock signal 18 in the middle of the individual bits D1-D5.

Darüber hinaus ist durch die US 6,211,741 B1 eine Schaltungsanordnung zur Takt- und Datenrückgewinnung bekannt, in der sowohl die steigende als auch fallende Flanke eines Taktsignals zur Datenrückgewinnung herangezogen wird. Dabei sind zwei getrennte Abtasteinrichtungen vorhanden, von denen die eine mit der steigenden Flanke und die andere mit der fallenden Flanke des Taktsignal angesteuert werden, wobei die von den beiden Abtasteinheiten rückgewonnen Daten wieder zusammengeführt werden. Der dabei erzielbare Vorteil besteht darin, dass das Taktsignal nur die halbe Frequenz wie das Datensignal aufweisen muss. Dies vereinfacht die Auslegung eines auch in diesem Fall verwendeten spannungsgesteuerten Oszillators. Bezogen auf die mit dem spannungsgesteuerten Oszillator erzeugbare maximale Taktfrequenz kann zwar mit der vorgenannten Schaltungsanordnung eine doppelte Datenfrequenz bewältigt werden, jedoch sind auf Grund der gestiegenen Datenübertragungsraten die Datenfrequenzen stark angestiegen und werden in Zukunft noch weiter ansteigen, so dass das Problem der hohen Datenfrequenzen und der Auslegung eines entsprechend schnellen spannungsgesteuerten Oszillators auf Dauer nicht gelöst ist.In addition, through the US 6,211,741 B1 a circuit arrangement for clock and data recovery known in which both the rising and falling edge of a clock signal is used for data recovery. In this case, two separate sampling devices are provided, one of which is driven by the rising edge and the other by the falling edge of the clock signal, the data recovered from the two sampling units being brought together again. The advantage that can be achieved in this case is that the clock signal must have only half the frequency as the data signal. This simplifies the design of a voltage-controlled oscillator also used in this case. Relative to the maximum clock frequency that can be generated with the voltage-controlled oscillator, although a double data frequency can be handled with the aforementioned circuit arrangement, the data frequencies have risen sharply due to the increased data transmission rates and will continue to increase in the future, so that the problem of high data frequencies and the Design of a correspondingly fast voltage-controlled oscillator is not solved in the long term.

Ferner ist durch die EP 1 032 134 A1 eine Schaltungsanordnung zur Seriell-Parallel-Wandlung bekannt, in der vier Speicherglieder zyklisch nacheinander zur Übernahme des logischen Zustands einer gemeinsamen Datenleitung getaktet werden. Dabei wird der Takt zusammen mit den Daten übertragen und von der sendenden Schaltung vorgegeben. Eine Taktrückgewinnung ist daher nicht erforderlich, so dass sämtliche Speicherglieder ausschließlich zur Datenrückgewinnung eingesetzt werden. Eine Übertragung der Daten ohne gleichzeitige Taktübertragung ist mit dieser Schaltung nachteiligerweise nicht möglich.Furthermore, by the EP 1 032 134 A1 a circuit arrangement for serial-parallel conversion known in the four memory elements cyclically successively clocked to take over the logic state of a common data line. The clock is transmitted together with the data and specified by the sending circuit. A clock recovery is therefore not required, so that all memory elements are used exclusively for data recovery. A transmission of the data without simultaneous clock transmission is disadvantageously not possible with this circuit.

Ferner ist durch die DE 10 042 233 A1 ein Takt- und Datenregenerator mit Demultiplexerfunktion bekannt. Die Vorrichtung arbeitet mit vier Abtastgliedern, die zyklisch nacheinander getaktet werden und dabei den logischen Zustand eines Datensignals übernehmen. Die Ausgangssignale der Abtastglieder werden in Gruppen von jeweils drei mit XOR-Gattern miteinander verglichen, um die Phasendifferenz zwischen den Taktsignalen der Abtastglieder und dem Datensignal festzustellen. Von den vier Ausgangssignalen der Abtastglieder werden nur zwei als Daten weitergeleitet, so dass nachteiligerweise nur die Hälfte der Abtastglieder zur Datenrückgewinnung eingesetzt werden.Furthermore, by the DE 10 042 233 A1 a clock and data regenerator with demultiplexer function known. The device operates with four sampling elements, which are cyclically successively clocked and thereby take over the logic state of a data signal. The outputs of the samplers are compared in groups of three each with XOR gates to determine the phase difference between the clock signals of the samplers and the data signal. Of the four output signals of the scanning elements only two are forwarded as data, so that disadvantageously only half of the scanning elements are used for data recovery.

Der vorliegenden Erfindung liegt die Aufgabe zu Grunde, ein Verfahren sowie eine Schaltungsanordnung zur Takt- und Datenrückgewinnung zu schaffen, mit denen Eingangsdatensignale mit Datenfrequenzen in einem sehr großen Bereich mit einem möglichst geringen Schaltungsaufwand bewältigt werden können.Of the The present invention is based on the object, a method and a circuit arrangement for clock and data recovery to create, with which input data signals with data frequencies in a very big one Area with one possible managed a small amount of circuitry can be.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Schaltungsanordnung mit den Merkmalen des Anspruchs 9 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.According to the invention this Task by a method having the features of claim 1 or a circuit arrangement with the features of claim 9 solved. The under claims each define preferred and advantageous embodiments of the present invention.

Erfindungsgemäß sind wenigstens vier Datenrückgewinnungseinheiten vorgesehen, die zeitlich versetzt das Dateneingangssignal abtasten, um aus diesen eine Dateneinheit rückzugewinnen. Jede Datenrückgewinnungseinheit wird dabei von einem Abtastsignal angesteuert, wobei die Datenrückgewinnungseinhei ten insbesondere durch eine Flanke im Abtastsignal angesteuert werden und die Flanken der verschiedenen Abtastsignale äquidistant zeitlich versetzt auftreten. Die Abtastsignale geben somit einen Rückgewinnungstakt vor, in dem die Datenrückgewinnungseinheiten jeweils eine Dateneinheit aus dem Eingangsdatensignal rückgewinnen. Auf diese Weise müssen die einzelnen Abtastsignale nur eine Frequenz aufweisen, die der Datenfrequenz, mit der die Daten im Eingangsdatensignal übertragen werden, geteilt durch die Anzahl der Datenrückgewinnungseinheit entspricht. Auf diese Weise können auch beliebig hohe Datenfrequenzen bewältigt werden, da grundsätzlich die Anzahl der Datenrückgewinnungseinheiten beliebig vergrößerbar ist. Die Abtastsignale weisen alle die gleiche Frequenz auf und besitzen unterschiedliche Phasenlagen. Daher werden die Abtastsignale vorteilhafterweise ausgehend von einem Taktsignal erzeugt, das wie im Stand der Technik üblich mittels eines gesteuerten Oszillators innerhalb einer PLL-Schaltung erzeugt werden kann. Selbstverständlich können auch andere Verfahren zur Erzeugung verschiedener Abtastsignale mit gleicher Frequenz und unterschiedlichen Phasenlagen verwendet werden.According to the invention, at least four data recovery units are provided, which scan the data input signal at a staggered time in order to recover a data unit therefrom. Each data recovery unit is driven by a scanning signal, wherein the Datenrückgewinnungseinhei th are driven in particular by an edge in the scanning signal and the edges the different scanning signals occur equidistantly offset in time. The scanning signals thus provide a recovery clock in which the data recovery units each recover one data unit from the input data signal. In this way, the individual scanning signals need only have a frequency corresponding to the data frequency at which the data is transmitted in the input data signal divided by the number of the data recovery unit. In this way, arbitrarily high data frequencies can be handled, since in principle the number of data recovery units can be increased as desired. The scanning signals all have the same frequency and have different phase angles. Therefore, the scanning signals are advantageously generated on the basis of a clock signal that can be generated as usual in the prior art by means of a controlled oscillator within a PLL circuit. Of course, other methods for generating different scanning signals with the same frequency and different phase angles can be used.

Weiterhin ist wenigstens eine Datenrückgewinnungseinheit so ausgestaltet, dass sie die Phasendifferenz zwischen dem Abtastsignal und dem Eingangsdatensignal ermitteln kann und davon abhängig ein Steuersignal zum Beeinflussen der Frequenz der Abtastsignale erzeugen kann. Auf diese Weise kann über diese spezielle Datenrückgewinnungseinheit und einen gesteuerten Oszillator wie gewohnt eine PLL-Schaltung aufgebaut werden. Dabei ist es auch möglich, mehrere Datenrückgewinnungseinheiten so auszugestalten, dass sie die Phasendifferenz ermitteln können und sämtliche von den Datenrückgewinnungseinheiten in Abhängigkeit der Phasendifferenz erzeugte Steuersignale zur Steuerung des Oszillators heranzuziehen.Farther is at least one data recovery unit designed to match the phase difference between the sampling signal and the input data signal can determine and depending on one Generate control signal for influencing the frequency of the scanning signals can. This way can over this special data recovery unit and a controlled oscillator as usual a PLL circuit being constructed. It is also possible to have several data recovery units so that they can determine the phase difference and all from the data recovery units dependent on the phase difference generated control signals for controlling the oscillator consulted.

Erfindungsgemäß ist wenigstens eine Datenrückgewinnungseinheit vorgesehen, die ausschließlich Datenpakete rückgewinnt und nicht zur Ermittlung der Phasendifferenz zwischen dem Eingangsdatensignal und dem Abtastsignal dient. Die Datenrückgewinnungseinheiten, die die Phasendifferenz nicht auswerten, können dabei als einfache Speicher ausgebildet sein, die vom entsprechenden Abtastsignal gesteuert den logischen Zustand des Eingangsdatensignals in einen Speicher übernehmen.At least according to the invention a data recovery unit provided exclusively Recovers data packets and not for determining the phase difference between the input data signal and the sampling signal. The data recovery units that can not evaluate the phase difference, can be used as a simple memory be formed, which is controlled by the corresponding scanning signal take over the logic state of the input data signal in a memory.

Vorteilhafterweise wird zur Ermittlung der Phasendifferenz zwischen dem Eingangsdatensignal und einem Abtastsignal in einer Datenrückgewinnungseinheit das Eingangsdatensignal zu jedem Rückgewinnungstakt mehrfach abgetastet und die Phasendifferenz in Abhängigkeit dieser mehrfachen Abtastungen ermittelt. Dabei kann auch eine Plausibilitätsprüfung durchgeführt werden, indem beispielsweise die logischen Wechsel überprüft werden und ein Fehlersignal erzeugt wird, wenn innerhalb dieser mehrfachen Abtastungen mehr als ein Zustandswechsel auftritt. Insbesondere wird das Eingangsdatensignal von jeder derart ausgestalteten Datenrückgewinnungseinheit dreifach abgetastet und bei Auftreten eines logischen Wechsels innerhalb dieser drei Abtastungen das Steuersignal zum Beeinflussen der Frequenz des Abtastsignals wie folgt erzeugt. Wenn der logische Zustand der mittleren Abtastung dem der ersten Abtastung entspricht, erfolgt die Ansteuerung der Datenrückgewinnungseinheit durch das Ansteuersignal zu spät und es wird ein Steuersignal zum Erhöhen der Frequenz der Abtastsignale erzeugt. Wenn der logische Zustand der mittleren Abtastung dem der dritten Abtastung entspricht, erfolgen die Abtastungen zu früh und es wird ein Steuersignal zur Verringerung der Frequenz der Abtastsignale erzeugt. Wenn innerhalb der drei Abtastungen kein Wechsel der logischen Zustände auftritt oder zwei Wechsel auftreten, wird kein Steuersignal erzeugt oder es wird das zuvor erzeugte Steuersignal beibehalten, da eine plausible Auswertung der Abtastungen nicht möglich ist.advantageously, is used to determine the phase difference between the input data signal and a sampling signal in a data recovery unit, the input data signal to every recovery cycle repeatedly sampled and the phase difference in dependence of these multiple scans. A plausibility check can also be carried out for example by checking the logical changes and an error signal is generated when more within these multiple scans as a state change occurs. In particular, the input data signal becomes of each data recovery unit thus configured in triplicate sampled and when a logical change occurs within of these three samples, the control signal for influencing the frequency of the sample signal is generated as follows. If the logical state of middle sample that corresponds to the first sample takes place the control of the data recovery unit too late due to the drive signal and it becomes a control signal for increasing the frequency of the scanning signals generated. When the logic state of the middle sample is the same as that of the third sampling, the samples are too early and it becomes a control signal for reducing the frequency of the scanning signals generated. If within the three scans no change of logical conditions occurs or two changes occur, no control signal is generated or it is maintained the previously generated control signal, as a plausible evaluation of the samples is not possible.

Wenn zwei zeitlich aufeinanderfolgend Dateneinheiten rückgewinnende Datenrückgewinnungseinheiten mehrfach abtasten, kann vorteilhafterweise vorgesehen sein, dass die letzte der mehreren Abtastungen der zuerst rückgewinnenden Datenrückgewinnungseinheit gleichzeitig mit der ersten der mehreren Abtastungen der danach rückgewinnenden Datenrückgewinnungseinheit durchgeführt wird. Auf diese Weise ist es möglich, zur Steuerung dieser beiden Abtastungen der verschiedenen Datenrückgewinnungseinheiten ein einziges Steuersignal zu verwenden. Wenn beispielsweise vier Datenrückgewinnungseinheiten zur Ermittlung der Phasendifferenz verwendet werden, die jeweils dreifach abtasten, sind auf diese Weise insgesamt nur acht Steuersignale erforderlich. Die erste Datenrückgewinnungseinheit benutzt die ersten drei Signale, wobei das dritte Signal zusammen mit dem vierten und dem fünften von der zweiten Datenrückgewinnungseinheit verwendet wird, das fünfte zusammen mit dem sechsten und dem siebten von der dritten Datenrückgewinnungseinheit und das siebte, achte und erste Signal von der vierten Datenrückgewinnungseinheit verwendet wird. Die Phasenlagen der acht Steuersignale, von denen vier die Abtastsignale darstellen, sind vorteilhafterweise über die Periodendauer gleich verteilt.If two temporally consecutive data units retrieving Data recovery units multiple times, can be advantageously provided that the last of the multiple samples of the first recovery data recovery unit at the same time as the first of the several samples thereafter recuperative Data recovery unit carried out becomes. In this way it is possible for controlling these two samples of the different data recovery units to use a single control signal. For example, if four Data recovery units used to determine the phase difference, respectively Three times, in this way only eight control signals required. The first data recovery unit uses the first three signals, the third signal together with the fourth and the fifth of the second data recovery unit is used, the fifth along with the sixth and seventh from the third data recovery unit and the seventh, eighth and first signals from the fourth data recovery unit is used. The phase angles of the eight control signals, of which four represent the Abtastsignale are advantageously on the Period duration equally distributed.

Grundsätzlich kann die Phasendifferenz auf jede der bekannten Arten ermittelt werden, beispielsweise mittels eines analogen Phasendetektors.Basically the phase difference can be determined in any of the known ways, for example by means of an analog phase detector.

Datenrückgewinnungseinheiten, mit denen keine Phasendifferenz ermittelt werden soll, können in einer besonders einfachen Ausführungsform von einfachen D-Flip-Flops gebildet werden, die von dem entsprechenden Abtastsignal angesteuert werden. Zum Aufbau einer PLL-Schaltung mit Hilfe der Phasendifferenzermittlung mittels einer Datenrückgewinnungseinheit ist nur eine Datenrückgewinnungseinheit erforderlich, mit der auch die Phasendifferenz ermittelt werden kann. Wenn nicht in allen Datenrückgewinnungseinheiten die Phasendifferenz durch Mehrfachabtastung ermittelt wird, sind in einer derartigen Ausführungsform wenige Steuersignale erforderlich.Data recovery units, with which no phase difference is to be determined, can be formed in a particularly simple embodiment of simple D-type flip-flops, which of the corresponding scanning signal can be controlled. To construct a PLL circuit by means of the phase difference detection by means of a data recovery unit, only one data recovery unit is required with which the phase difference can also be determined. If the phase difference is not detected by multiple sampling in all the data recovery units, few control signals are required in such an embodiment.

Die Abtastsignale bzw. Steuersignale können vorteilhafterweise mittels eines Phasenschiebers erzeugt werden, der die verschiedenen Abtastsignale ausgehend von einem Taktsignal erzeugt. Dabei können durch geeignete Serienschaltungen von Widerständen definierte Phasenverzögerungen erzeugt werden. Ggf. kann ein Inverter zur Erzeugung eines invertierten Signals verwendet werden und können benachbarte Phasen zur Erzeugung einer dazwischenliegenden Phasenlage herangezogen werden.The Sampling signals or control signals can advantageously by means of a phase shifter are generated, starting the various scanning signals generated by a clock signal. It can by suitable series circuits of resistances defined phase delays be generated. Possibly. can be an inverter to produce an inverted Signals can be used and neighboring Phases used to generate an intermediate phase position become.

Von den einzelnen Datenrückgewinnungseinheiten werden die Dateneinheiten bzw. Bits des Eingangsdatensignals zeitlich versetzt ermittelt. Diese Daten können danach beispielsweise wieder zusammengeführt werden, um einen kontinuierlichen Ausgangsdatenstrom zu erzeugen. Darüber hinaus ist es möglich, die von den verschiedenen Datenrückgewinnungseinheiten rückgewonnenen Dateneinheiten nachzusynchronisieren, so dass sie zu einem bestimmten Zeitpunkt gleichzeitig vorliegen. Auf diese Weise kann darüber hinaus eine Umsetzung der seriell empfangenen Daten in eine parallele Struktur erreicht werden. Wenn beispielsweise vier Datenrückgewinnungseinheiten verwen det werden, deren Ausgangsdaten gemeinsam nachsynchronisiert werden, liegen immer vier aufeinanderfolgende Bits als paralleler Digitalwert vor.From the individual data recovery units become the data units or bits of the input data signal in time offset determined. These data can then be, for example merged again to produce a continuous output data stream. About that It is also possible those from the various data recovery units recovered Resynchronize data units so that they become a specific Date at the same time. That way, beyond that a conversion of the serially received data into a parallel structure be achieved. For example, if four data recovery units are used are, whose output data are synchronized together, lie always four consecutive bits as a parallel digital value.

Die Erfindung wird nachfolgend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.The Invention will be described below with reference to a preferred embodiment with reference to the attached Drawings closer explained.

1 zeigt den Aufbau einer Schaltungsanordnung zur Takt- und Datenrückgewinnung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung, 1 shows the structure of a clock and data recovery circuit according to the embodiment of the present invention;

2 zeigt den zeitlichen Verlauf der in der Schaltungsanordnung nach dem Ausführungsbeispiel auftretenden Datensignale bzw. Steuersignale, 2 shows the time course of the occurring in the circuit arrangement according to the embodiment data signals or control signals,

3 zeigt den grundsätzlichen Aufbau einer Phasenschiebeeinrichtung zur Verwendung in einer Schaltungsanordnung nach dem Ausführungsbeispiel, und 3 shows the basic structure of a phase shifter for use in a circuit arrangement according to the embodiment, and

4 zeigt eine Schaltungsanordnung zur Takt- und Datenrückgewinnung zusammen mit dem zu verarbeitenden Datensignal und einem in der Schaltung auftretenden Taktsignal gemäß dem Stand der Technik. 4 shows a circuit arrangement for clock and data recovery together with the data signal to be processed and a occurring in the circuit clock signal according to the prior art.

1 zeigt eine Schaltungsanordnung zur Takt- und Datenrückgewinnung aus einem Eingangsdatensignal D, in dem Daten im Takt einer Datenfrequenz übertragen werden. Wie in 2 oben zu sehen ist, werden in dem Datensignal D seriell Dateneinheiten D1–D5 übertragen. Im vorliegenden Beispiel werden Binärdaten übertragen, so dass die Dateneinheiten D1–D5 einzelne Bits darstellen, die Nullen oder Einsen sein können. Da die übertragenen Daten kein regelmäßiges Muster aufweisen, kann jede Dateneinheit D1–D5 unabhängig voneinander entweder eine 1 oder eine 0 sein. Eine einzelne Dateneinheit D1–D5 wird auch als Datenauge bezeichnet. Zum Rückgewinnen einer Dateneinheit D1–D5 wird vorteilhafterweise der logische Zustand des Eingangsdatensignal D genau in der Mitte des Datenauges abgetastet. 1 shows a circuit arrangement for clock and data recovery from an input data signal D, in which data is transmitted in the clock of a data frequency. As in 2 As can be seen above, data units D1-D5 are serially transmitted in the data signal D. In the present example, binary data is transmitted so that the data units D1-D5 represent individual bits, which may be zeros or ones. Since the transmitted data does not have a regular pattern, each data unit D1-D5 can be either a 1 or a 0 independently of each other. A single data unit D1-D5 is also called a data eye. For recovering a data unit D1-D5, the logic state of the input data signal D is advantageously sampled exactly in the middle of the data eye.

Die in 1 dargestellte Schaltungsanordnung weist dazu vier Datenrückgewinnungseinheiten 5–8 auf, die alle von dem Eingangsdatensignal D beaufschlagt werden. Zusätzlich werden die Datenrückgewinnungseinheiten 5–8 von Steuersignalen Φ1–Φ4, Φ6, Φ8 beaufschlagt, die von einem Abtastsignalgenerator 11 erzeugt werden. Dabei wird die erste Datenrückgewinnungseinheit 5 von drei zeitlich benachbarten Steuersignalen Φ1–Φ3 angesteuert. Die Steuersignale Φ1–Φ4, Φ6, Φ8 werden in dem Abtastsignalgenerator 11 aus einem Taktsignal durch definierte Phasenverzögerung erzeugt. Das Taktsignal wird von einem spannungsgesteuerten Oszillator (VCO) 10 erzeugt und von einem Schleifenfilter 9 gefiltert.In the 1 shown circuitry has four data recovery units 5 - 8th which are all acted upon by the input data signal D. In addition, the data recovery units 5 - 8th of control signals Φ1-Φ4, Φ6, Φ8 applied by a sampling signal generator 11 be generated. This will be the first data recovery unit 5 controlled by three temporally adjacent control signals Φ1-Φ3. The control signals .phi.1-.phi.4, .phi.6, .phi.8 are in the strobe signal generator 11 generated from a clock signal by a defined phase delay. The clock signal is from a voltage controlled oscillator (VCO) 10 generated and by a loop filter 9 filtered.

Die Datenrückgewinnungseinheit 5 tastet somit das Eingangsdatensignal D zu drei Zeitpunkten ab. Anhand der logischen Zustände des Eingangsdatensignals D zu den drei Abtastzeitpunkten ermittelt die Datenrückgewinnungseinheit 5 zum einen die übertragene Dateneinheit D1 und D5 und zum anderen die Phasendifferenz zwischen dem Eingangsdatensignal D und den die Datenrückgewinnungseinheit 5 beaufschlagenden Steuersignalen Φ1–Φ3. Dazu wird das Auftreten eines Zustandswechsels innerhalb der drei Abtastungen überwacht. Wenn alle drei Abtastungen den gleichen logischen Zustand aufweisen oder zwei Zustandswechsel aufgetreten sind, ist die Ermittlung einer Phasendifferenz möglich. Maßgeblich ist bei Auftreten eines Zu standswechsels innerhalb der drei Abtastungen die zeitlich mittlere Abtastung, wobei eine vorauseilende Phase des Eingangsdatensignals D zur Folge hat, dass die mittlere Abtastung den gleichen logischen Zustand wie die darauffolgende Abtastung aufweist. Im umgekehrten Fall weist die mittlere Abtastung den gleichen logischen Zustand wie die vorangegangene Abtastung auf. Abhängig von der ermittelten Phasendifferenz wird von der Datenrückgewinnungseinheit 5 ein Steuersignal zum Beeinflussen der Frequenz des spannungsgesteuerten Oszillators 10 erzeugt. Das Steuersignal wird zuerst von einem Schleifenfilter 9 gefiltert.The data recovery unit 5 thus samples the input data signal D at three times. Based on the logical states of the input data signal D at the three sampling instants, the data recovery unit determines 5 on the one hand the transmitted data unit D1 and D5 and on the other hand the phase difference between the input data signal D and the data recovery unit 5 acting control signals Φ1-Φ3. For this purpose, the occurrence of a state change within the three samples is monitored. If all three samples have the same logic state or two state changes have occurred, the determination of a phase difference is possible. When a state change occurs within the three samples, the time-average sampling is decisive, with a leading phase of the input data signal D resulting in the middle sampling having the same logic state as the subsequent scan has. In the opposite case, the average sample has the same logic state as the previous sample. Depending on the determined phase difference is from the data recovery unit 5 a control signal for influencing the frequency of the voltage controlled oscillator 10 generated. The control signal is first from a loop filter 9 filtered.

Von den Steuersignalen Φ1–Φ4, Φ6, Φ8 sind nur vier Steuersignale Φ2, Φ4, Φ6, Φ8, eines für jede Datenrückgewinnungseinheit 5–8, zur Datenrückgewinnung zwingend erforderlich, die übrigen Steuersignale Φ1, Φ3 dienen der Mehrfachabtastung zur Ermittlung der Phasendifferenz. Ebenso kann die Phasendifferenz von zwei oder drei Datenrückgewinnungseinheiten 5–8 ermittelt werden und/oder kann die Ermittlung der Phasendifferenz auf andere Weisen erfolgen, die beispielsweise keine Mehrfachabtastung erfordern.Of the control signals Φ1-Φ4, Φ6, Φ8, only four control signals Φ2, Φ4, Φ6, Φ8 are one for each data recovery unit 5 - 8th , for data recovery mandatory, the remaining control signals Φ1, Φ3 are used for multiple sampling to determine the phase difference. Similarly, the phase difference of two or three data recovery units 5 - 8th can be determined and / or the determination of the phase difference can be done in other ways, for example, do not require multiple sampling.

Die in 1 dargestellte Schaltungsanordnung stellt grundsätzlich eine normale PLL-Schaltung dar, bei der der Phasendetektor von der Datenrückgewinnungseinheit 5 gebildet wird. Eine derartige Schaltungsanordnung eignet sich insbesondere zur Anwendung im Höchstfrequenzbereich, in dem Datenfrequenzen von mehreren GHz auftreten. Durch die Verwendung beliebig vieler Datenrückgewinnungseinheiten 5–8 kann die Frequenz des Oszillators 10 ebenso beliebig verringert werden, so dass beliebig hohe Datenfrequenzen verarbeitet werden können.In the 1 illustrated circuitry is basically a normal PLL circuit, in which the phase detector of the data recovery unit 5 is formed. Such a circuit arrangement is particularly suitable for use in the ultra-high frequency range in which data frequencies of several GHz occur. By using any number of data recovery units 5 - 8th can be the frequency of the oscillator 10 can also be arbitrarily reduced, so that arbitrarily high data frequencies can be processed.

Die von den Datenrückgewinnungseinheiten 5–8 rückgewonnenen Dateneinheiten D1–D5 fallen zeitlich nacheinander an. Die Dateneinheiten D1–D5 können entweder wieder zu einem einzigen Datenstrom zusammengefügt werden, in dem die Dateneinheiten wieder seriell auftreten, oder können parallel weiterverarbeitet werden. Dazu werden die Dateneinheiten vorteilhafterweise nachsynchronisiert, so dass sie zu wenigstens einem Zeitpunkt gleichzeitig vorliegen. Die Nachsynchronisation kann von einem beliebigen Steuersignal innerhalb der Schaltungsanordnung durchgeführt werden, dessen Frequenz der durch N geteilten Datenfrequenz entspricht. Dies kann jedes Abtastsignal bzw. Steuersignal Φ1–Φ4, Φ6, Φ8 sein.The data recovery units 5 - 8th recovered data units D1-D5 occur in succession. The data units D1-D5 can either be reassembled into a single data stream in which the data units again occur serially or can be processed in parallel. For this purpose, the data units are advantageously synchronized so that they are present at the same time at least one time. The dubbing may be performed by any control signal within the circuitry whose frequency corresponds to the data frequency divided by N. This can be any sampling signal or control signal Φ1-Φ4, Φ6, Φ8.

Unter Bezugnahme auf 2 wird nachfolgend die Funktion der Schaltungsanordnung erläutert. In dem in 2 dargestellten zeitlichen Diagramm ist zuoberst das Eingangsdatensignal D dargestellt, von dem fünf aufeinanderfolgende Dateneinheiten D1–D5 dargestellt sind. Darunter sind die Steuersignale Φ1–Φ8 dargestellt, deren Frequenz ¼ der Datenfrequenz beträgt und die zueinander jeweils um die halbe Periodendauer der Datenfrequenz phasenverschoben sind. Von den acht Steuersignalen Φ1–Φ8 werden im vorliegenden Ausführungsbeispiel nur die sechs Steuersignals Φ1–Φ4, Φ6, Φ8 verwendet. Die Datenrückgewinnungseinheiten 5–8 sind so eingerichtet, dass sie bei einer steigenden Flanke eines Steuersignals Φ1–Φ4, Φ6, Φ8 eine Abtastung des logischen Zustands des Eingangsdatensignals D vornehmen. In 2 ist der zeitliche Verlauf für den Fall dargestellt, dass die PLL-Schaltung eingerastet ist, so dass die drei die Datenrückgewinnungseinheit 1–5 ansteuernden Steuersignale Φ1–Φ3 zeitlich symmetrisch zum Datenauge bzw. zum Auftreten einer Dateneinheit innerhalb des Eingangsdatenstroms D liegen. Dies bedeutet, dass die mittlere Abtastung dem Dateninhalt der Dateneinheit D1 entspricht. Dementsprechend liegt der Inhalt der Dateneinheit D1 mit der steigenden Flanke des Steuersignals Φ2 vor. Die rückgewonnenen Dateneinheiten D1–D5, die an den Ausgängen der Datenrückgewinnungseinheiten 5–8 anliegen, sind in 2 in den untersten vier Zeilen dargestellt. Da die Frequenz der Abtastsignale Φ1–Φ8 nur ¼ der Datenfrequenz beträgt, gewinnt jede Datenrückgewinnungseinheit 5–8 nur jede vierte Dateneinheit D1–D5 rück. Dementsprechend liegt das Ausgangssignal einer Datenrückgewinnungseinheit 5–8 für vier Periodendauern der Datenfrequenz an.With reference to 2 the function of the circuit arrangement will be explained below. In the in 2 shown temporal diagram is the top of the input data signal D shown, of which five consecutive data units D1-D5 are shown. Below this, the control signals Φ1-Φ8 are shown, whose frequency is ¼ of the data frequency and which are each phase-shifted by half the period of the data frequency. Of the eight control signals Φ1-Φ8, only the six control signals Φ1-Φ4, Φ6, Φ8 are used in the present embodiment. The data recovery units 5 - 8th are set to sample the logic state of the input data signal D at a rising edge of a control signal .phi.1-.phi.4, .phi.6, .phi.8. In 2 the timing is shown in the case that the PLL circuit is locked, so that the three the data recovery unit 1 - 5 triggering control signals Φ1-Φ3 are temporally symmetrical to the data eye or to the occurrence of a data unit within the input data stream D. This means that the average sample corresponds to the data content of the data unit D1. Accordingly, the content of the data unit D1 is present at the rising edge of the control signal .phi.2. The data units D1-D5 recovered at the outputs of the data recovery units 5 - 8th are present in 2 shown in the bottom four lines. Since the frequency of the sampling signals Φ1-Φ8 is only 1/4 of the data frequency, each data recovery unit wins 5 - 8th only every fourth data unit D1-D5 returns. Accordingly, the output of a data recovery unit is located 5 - 8th for four periods of the data frequency.

Erfindungsgemäß ist nur eine Datenrückgewinnungseinheit 5 so eingerichtet ist, dass sie die Phasendifferenz zwischen dem Eingangsdatensignal D und den diese Datenrückgewinnungseinheit 5 beaufschlagenden Steuersignale Φ1–Φ3 ermittelt kann. Die anderen Datenrückgewinnungseinheiten 6–8 sind nur zur Rückgewinnung von Daten eingerichtet. Dementsprechend ist es für diese Datenrückgewinnungseinheiten 6–8 nicht erforderlich, das Eingangsdatensignal D mehrfach abzutasten. Daher werden diese Datenrückgewinnungseinheiten 6–8 jeweils nur von einem Steuersignal Φ4 bzw. Φ6 bzw. Φ8 beaufschlagt. Die nicht die Phasendifferenz ermittelnden Datenrückgewinnungseinheiten 6–8 sind in diesem Fall einfache D-Flip-Flops, die von den entsprechenden Abtastsignalen Φ4, Φ6, Φ8 gesteuert den logischen Zustand des Eingangsdatensignals D übernehmen. Es sind weitere Ausführungsformen vorstellbar, in denen mehr als eine, aber nicht alle Datenrückgewinnungseinheiten 1–8 zur Ermittlung der Phasendifferenz eingerichtet sind. Beispielsweise kann die erste und die dritte Datenrückgewinnungseinheit 5 bzw. 7 zum Ermitteln der Phasendifferenz eingerichtet sein.According to the invention, only one data recovery unit 5 is arranged so that it the phase difference between the input data signal D and this data recovery unit 5 acting control signals Φ1-Φ3 can be determined. The other data recovery units 6 - 8th are set up only to recover data. Accordingly, it is for these data recovery units 6 - 8th not necessary to scan the input data signal D several times. Therefore, these data recovery units become 6 - 8th each acted upon only by a control signal Φ4 or Φ6 or Φ8. The non-phase difference data recovery units 6 - 8th are in this case simple D-type flip-flops which control the logic state of the input data signal D under the control of the corresponding sampling signals .phi.4, .phi.6, .phi.8. Other embodiments are conceivable in which more than one, but not all, data recovery units 1 - 8th are set up to determine the phase difference. For example, the first and the third data recovery unit 5 respectively. 7 be set up to determine the phase difference.

Grundsätzlich reicht eine Datenrückgewinnungseinheit 5–8, die zum Ermitteln der Phasendifferenz eingerichtet ist. Nachteiligerweise wird dabei aber nur zu jeder vierten bzw. N-ten Dateneinheit D1–D5 ein Steuersignal zum Beeinflussen des VCOs erzeugt. Wenn gerade diejenige Datenrückgewinnungseinheit 5–8, die die Phasendifferenz ermittelt, Abtastungen ohne Phaseninformation liefert, die zu einem Ermitteln einer Phasendifferenz ungeeignet sind, steigt das Risiko, dass die Phasenlage der Steuersignale Φ1–Φ8 nicht mehr ordnungsgemäß geregelt werden kann. Dabei steigt dieses Risiko in dem Maße, in dem der Anteil an Datenrückgewinnungseinheiten 5–8 sinkt, die zur Ermittlung der Phasendifferenz eingerichtet sind. Ein höherer Anteil an Datenrückgewinnungseinheiten 5–8, die zum Ermitteln der Phasendifferenz eingerichtet sind, stellt zwar einen höheren Aufwand dar, erhöht dafür aber die Sicherheit der Phasenregelung.Basically, a data recovery unit is enough 5 - 8th , which is set up to determine the phase difference. Disadvantageously, however, only at every fourth or Nth data unit D1-D5 a control signal for influencing the VCO is generated. If just that data recovery unit 5 - 8th that determines the phase difference, Providing samples without phase information unsuitable for determining a phase difference increases the risk that the phase angle of the control signals φ1-φ8 can no longer be properly controlled. This risk increases as the proportion of data recovery units increases 5 - 8th decreases, which are set up to determine the phase difference. A higher proportion of data recovery units 5 - 8th Although, which are set up to determine the phase difference, although a greater effort, but it increases the security of the phase control.

Grundsätzlich kann bei einer erfindungsgemäßen Schaltungsanordnung zum Erzeugen der verschiedenen Steuersignale Φ1–Φ8 eine Phasenschiebevorrichtung zum Erzeugen der verschiedenen Phasenlagen verwendet werden. Eine derartige Einrichtung ist in 3 dargestellt. Die dort dargestellte Schaltung umfasst einen Treiber 13, der von dem Ausgangssignal des VCOs 10 gespeist wird und ausgangsseitig ein positives Signal 14 und ein negatives Signal 15 erzeugt. Die beiden Ausgangssignale 14, 15 des Treibers 13 beaufschlagen mehrere Serienschaltungen von Impedanzen 16, 17. Durch Kombination von ohmschen Impedanzen 16 und kapazitiven Impedanzen 17 können auf diese Weise verschiedene Phasenlagen an den Knotenpunkten der einzelnen Serienschaltungen erzeugt werden, wobei auch induktive Impedanzen verwendet werden können. Durch die Wahl der Reihenfolge einer kapazitiven Impedanz und einer ohmschen Im pedanz 16, sowie der Kapazität der kapazitiven Impedanzen 17 bzw. des Werts der ohmschen Impedanzen 16 können die genauen Phasenlagen an den Knotenpunkten beeinflusst werden. In der dargestellten Schaltung werden ausgehend vom positiven Zweig 14 in drei Serienschaltungen die Steuersignale Φ1, Φ8 und Φ2 erzeugt. Mit Hilfe des negativen Signals 15 werden die Steuersignale Φ4, Φ5, Φ6 erzeugt. Das Steuersignal Φ3 kann durch die beiden Steuersignale Φ1 und Φ2 und das Steuersignal Φ7 durch die beiden Steuersignale Φ6 und Φ8 erzeugt werden.In principle, in a circuit arrangement according to the invention for generating the various control signals .phi.1-.phi.8, a phase shifting device can be used to generate the different phase positions. Such a device is in 3 shown. The circuit shown there includes a driver 13 which is the output of the VCO 10 is fed and the output side, a positive signal 14 and a negative signal 15 generated. The two output signals 14 . 15 of the driver 13 apply several series circuits of impedances 16 . 17 , By combining ohmic impedances 16 and capacitive impedances 17 can be generated in this way different phase angles at the nodes of the individual series circuits, whereby inductive impedances can be used. By choosing the order of a capacitive impedance and an ohmic impedance 16 , as well as the capacitance of the capacitive impedances 17 or the value of the ohmic impedances 16 the exact phase angles at the nodes can be influenced. In the illustrated circuit, starting from the positive branch 14 generates the control signals Φ1, Φ8 and Φ2 in three series circuits. With the help of the negative signal 15 the control signals Φ4, Φ5, Φ6 are generated. The control signal Φ3 can be generated by the two control signals Φ1 and Φ2 and the control signal Φ7 by the two control signals Φ6 and Φ8.

Die Ausgangssignale der einzelnen Datenrückgewinnungseinheiten 5–8 können vorteilhafterweise nachsynchronisiert werden, wozu sich grundsätzlich jedes Steuersignal Φ1–Φ8 eignet.The output signals of the individual data recovery units 5 - 8th can be advantageously synchronized, what basically every control signal Φ1-Φ8 is suitable.

Claims

Method for recovering data from an input data signal (D) in which data units (D1-D5) are transmitted with a data frequency, in which method the input data signal (D) is generated by means of N data recovery units ( 5 - 8th ), each data recovery unit ( 5 - 8th ) retrieves a data unit (D1-D5) from the input data signal (D) at the timing of one of N sampling signals (Φ2, Φ4, Φ6, Φ8), the frequency of the sampling signals (Φ2, Φ4, Φ6, Φ8) being the data frequency divided by N. and N = 4, and at least one particular data recovery unit ( 5 ) as a function of the phase difference between the input data signal (D) and the particular data recovery unit ( 5 ), a control signal for influencing the phase position of the scanning signals (Φ2, Φ4, Φ6, Φ8) is generated, characterized in that at least one data recovery unit ( 6 - 8th ) recovers only data units (D1-D5)

Method according to claim 1, characterized in that at least one data recovery unit ( 5 ) repeatedly samples the input data signal (D) at each recovery clock predetermined by the timing of the corresponding strobe signal (φ2) and determines the phase difference by evaluating the state changes between the plural samples for the recovery timing predetermined by the corresponding strobe signal (φ2).

Method according to claim 2, characterized in that that the multiple samples are temporally symmetric to the clock the corresponding sampling signal (Φ2) predetermined recovery time are.

Method according to one of the preceding claims, characterized characterized in that the recovered Data units (D1-D5) be synchronized so that they are at least one time present at the same time.

Method according to claim 4, characterized in that the data recovery units ( 5 - 8th ) data units (D1-D5) are synchronized in time with a sampling signal (Φ2, Φ4, Φ6, Φ8).

Method according to Claims 2 and 4, characterized in that the recovered data units are recorded at the rate of an additional sampling (Φ1, Φ3, Φ5, Φ7) of a data recovery unit ( 5 ) are synchronized.

Method according to one of the preceding claims, characterized in that at least one data recovery unit ( 6 - 8th ) for sampling the input data signal (D) stores its logic state in time with the corresponding sampling signal (Φ2, Φ4, Φ6, Φ8).

Method according to one of the preceding claims, characterized in that the recovered data units are converted into an order in the order of the recovery order predetermined by the scanning signals (Φ2, Φ4, Φ6, Φ8) be merged data signal.

Circuit for recovering data from an input data signal (D), in which data units (D1-D5) are transmitted at the rate of one data frequency, with - N data recovery units ( 5 - 8th ), - a sampling signal generator ( 11 ) for generating N equidistant phase-shifted sampling signals (Φ2, Φ4, Φ6, Φ8) whose frequency is the data frequency divided by N, wherein each data recovery unit ( 5 - 8th ) is applied to a sampling signal (Φ2, Φ4, Φ6, Φ8) and is arranged such that the data recovery units ( 5 - 8th ) samples the input data signal (D) and retrieves one data unit (D1-D5) in time with the sampling signals (Φ2, Φ4, Φ6, Φ8), and N is at least 4, and at least one specific data recovery unit ( 5 ) is set up in such a way that it depends on the phase difference between the input data signal (D) and the specific data recovery unit ( 5 ) control signal (Φ2) generates a control signal for influencing the phase position of the scanning signals (Φ2, Φ4, Φ6, Φ8), characterized in that at least one data recovery unit ( 6 - 8th ) is set up so as to recover only data units (D1-D5).

Circuit arrangement according to Claim 9, characterized in that the circuit arrangement has a controllable oscillator ( 10 ) for generating a clock signal for driving the scanning signal generator ( 11 ), wherein the clock signal has the same frequency as the sampling signals (Φ2, Φ4, Φ6, Φ8), and the circuit arrangement is set up such that the oscillator ( 10 ) is driven in response to the phase difference between the input data signal (D) and a sampling signal (Φ2, Φ4, Φ6, Φ8) generated control signal.

Circuit arrangement according to one of Claims 9 to 10, characterized in that the scanning signal generator ( 11 ) a phase shifting device ( 13 - 17 ) having at least one series connection of impedances with different imaginary components ( 16 . 17 ) for generating a phase signal having a defined phase position with respect to a clock signal.

Circuit arrangement according to one of Claims 9 to 11, characterized in that the scanning signal generator ( 11 ) is formed by a multi-stage ring oscillator.

Circuit arrangement according to one of Claims 9 to 12, characterized in that the data recovery units ( 5 - 8th ) comprise a memory for storing the logic state of the input data signal (D) in time with a sampling signal (Φ2, Φ4, Φ6, Φ8).

Circuit arrangement according to Claim 13, characterized the memory is a clock-controlled memory element.

Circuit arrangement according to one of claims 10 to 14, characterized in that the circuit arrangement for carrying out the Method according to one of the claims 1 to 8 is set up.