DE102014211545A1 - Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat - Google Patents

Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat Download PDF

Info

Publication number
DE102014211545A1
DE102014211545A1 DE102014211545.0A DE102014211545A DE102014211545A1 DE 102014211545 A1 DE102014211545 A1 DE 102014211545A1 DE 102014211545 A DE102014211545 A DE 102014211545A DE 102014211545 A1 DE102014211545 A1 DE 102014211545A1
Authority
DE
Germany
Prior art keywords
underfiller
substrate
semiconductor chip
contact
volume
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102014211545.0A
Other languages
English (en)
Inventor
Markus Ochs
Frank Baur
Angelika Schingale
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Continental Automotive GmbH
Original Assignee
Continental Automotive GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Continental Automotive GmbH filed Critical Continental Automotive GmbH
Priority to DE102014211545.0A priority Critical patent/DE102014211545A1/de
Publication of DE102014211545A1 publication Critical patent/DE102014211545A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1416—Random layout, i.e. layout with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29015—Shape in top view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/3001—Structure
    • H01L2224/3003—Layer connectors having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/3005—Shape
    • H01L2224/30051—Layer connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H01L2224/3012—Layout
    • H01L2224/3016—Random layout, i.e. layout with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Montage eines ungehäusten Halbleiterchips (5) auf einem Substrat (1), bei dem der Halbleiterchip (5), dessen eine Seite eine Kontaktierfläche (501) mit darauf vorgesehenen Kontaktierhügeln (6) aus Lot bildet, elektrisch mit einer metallischen Leiterstruktur (2) auf einer Kontaktseite (101) des Substrats (1) über die Kontaktierhügel (6) verbunden wird. In einem Schritt a) des Verfahrens erfolgt das Applizieren eines Underfillers (3) auf der Kontaktierfläche (501) des Halbleiterchips (5) und/oder der Kontaktseite (101) des Substrats (1) sowie das Positionieren des Halbleiterchips (5) auf der Kontaktseite (101), so dass die Kontaktierhügel (6) an vorbestimmten Stellen (201) an der Leiterstruktur (2) anliegen und der Underfiller (3) sowohl die Kontaktierfläche (501) als auch die Kontaktseite (101) berührt, wobei der Underfiller (3) in einem Volumen eines Zwischenraums (Z) angeordnet ist, der zwischen der Kontaktierfläche (501) und der Kontaktseite (101) liegt, wobei das Volumen des Zwischenraums (Z) in Draufsicht auf die Kontaktseite (101) durch den Rand (R) der Kontaktierfläche (501) begrenzt ist und wobei die Kontaktierhügel (6) nicht zu dem Volumen gehören. In einem Schritt b) wird ein Lötvorgang durchgeführt, bei dem die Kontaktierhügel (6) aufgeschmolzen werden und ferner der Underfiller (3) zumindest teilweise aushärtet. Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass der Underfiller (3) nach Durchführen des Schritts a) nur einen Teil des Volumens des Zwischenraums (Z) ausfüllt.

Description

  • Die Erfindung betrifft ein Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat sowie eine Anordnung aus Halbleiterchip und Substrat.
  • Die Erfindung liegt auf dem Gebiet der Flip-Chip-Montage. Dabei wird ein Substrat mit einem Halbleiterchip derart bestückt, dass die Kontaktierfläche des Halbleiterchips auf die entsprechende Kontaktseite des Substrats zuweist.
  • Bei der Flip-Chip-Montage erfolgt die Kontaktierung des Halbleiterchips mit einer Leiterstruktur auf dem Substrat häufig über sog. Kontaktierhügel in der Form von Lot, das an entsprechenden Kontaktstellen auf der Kontaktierfläche des Halbleiterchips aufgebracht ist. Nach dem Aufsetzen des Halbleiterchips auf die Kontaktseite des Substrats liegen die Kontaktierhügel an entsprechenden Leiterflächen der Leiterstruktur an. In einem nachfolgenden Lötprozess, bei dem die Anordnung aus Halbleiterchip und Substrat einer erhöhten Temperatur ausgesetzt wird, schmelzen die Kontaktierhügel auf und bilden eine elektrische Verbindung zwischen Halbleiterchip und Leiterstruktur des Substrats.
  • Beim Lötprozess der Flip-Chip-Montage ist es problematisch, dass der Halbleiterchip und das Substrat unterschiedliche Ausdehnungskoeffizienten aufweisen. Insbesondere dehnt sich das Substrat bei seiner Erwärmung im Rahmen des Lötprozesses stärker als der Halbleiter aus. Beim anschließenden Abkühlen verfestigt sich das Lot der Kontaktierhügel, bevor das Substrat wieder vollständig geschrumpft ist. Es entstehen hierdurch Spannungen, die sich in einer Verwölbung des Halbleiterchips bzw. des Substrats äußern und somit die Qualität der Montage verschlechtern bzw. zu einer unzureichenden Kontaktierung zwischen Halbleiterchip und Substrat führen können.
  • Zur Verbindung des Halbleiterchips mit dem Substrat im Rahmen der Flip-Chip-Montage ist es aus dem Stand der Technik bekannt, vor oder nach dem Lötprozess vollflächig in dem durch die Kontakthügel erzeugten Zwischenraum zwischen Halbleiterchip und Substrat sog. Underfiller einzubringen. Die Bezeichnung „Underfiller“ ist ein stehender Begriff bei der Flip-Chip-Montage. Es handelt sich dabei um einen elastischen, noch nicht ausgehärteten Kunststoffkleber, z.B. basierend auf Epoxidharz. Wird der Underfiller vor dem Lötvorgang in den Zwischenraum eingebracht, entsteht beim Lötvorgang aufgrund einer Volumenverkleinerung des Underfillers eine anziehende Kraft zwischen Substrat und Chip. Diese Kraft ist jedoch aufgrund der vollflächigen Verteilung des Underfillers entlang der gesamten Kontaktierfläche konstant und wirkt somit entstehenden Verwölbungen nur unzureichend entgegen.
  • Aufgabe der Erfindung ist es, die Montage eines ungehäusten Halbleiterchips auf einem Substrat zuverlässiger auszuführen.
  • Diese Aufgabe wird durch die unabhängigen Patentansprüche gelöst. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • In dem erfindungsgemäßen Verfahren wird ein ungehäuster Halbleiterchip (sog. Bare Die) auf einem Substrat montiert. Hierzu wird der Halbleiterchip, dessen eine Seite eine Kontaktierfläche mit darauf vorgesehenen Kontaktierhügeln aus Lot bildet, elektrisch mit einer metallischen Leiterstruktur auf einer Kontaktseite des Substrats über die Kontaktierhügel verbunden. Das Verfahren stellt somit eine Variante der Flip-Chip-Montage dar.
  • Im Rahmen des erfindungsgemäßen Verfahrens wird in einem Schritt a) Underfiller auf der Kontaktierfläche des Halbleiterchips und/oder der Kontaktseite des Substrats appliziert und der Halbleiterchip auf der Kontaktseite derart positioniert, dass die Kontaktierhügel des Halbleiterchips an vorbestimmten Stellen an der Leiterstruktur des Substrats anliegen und der Underfiller sowohl die Kontaktierfläche als auch die Kontaktseite berührt. Der Underfiller stellt somit eine mechanische/plastische Verbindung zwischen Kontaktierfläche und Kontaktseite her. Wie bereits erwähnt, handelt es sich bei dem Underfiller um einen noch nicht ausgehärteten elastischen Kunststoffkleber, z.B. auf Basis von Epoxidharz. Im Rahmen der Positionierung des Halbleiterchips auf der Kontaktseite kann je nach Ausgestaltung des Verfahrens der Halbleiterchip hin zu dem Substrat oder das Substrat hin zu dem Halbleiterchip bewegt werden. Gegebenenfalls können hierzu auch Halbleiterchip und Substrat bewegt werden.
  • Der Underfiller wird im Rahmen von Schritt a) in einem Volumen eines Zwischenraums angeordnet, der zwischen der Kontaktierfläche des Halbleiterchips und der Kontaktseite des Substrats liegt, wobei das Volumen des Zwischenraums in Draufsicht auf die Kontaktseite durch den Rand der Kontaktierfläche begrenzt ist und wobei die Kontaktierhügel nicht zu dem Volumen gehören. Mit der in Schritt a) gebildeten Struktur wird in einem Schritt b) ein an sich bekannter Lötvorgang durchgeführt, beispielsweise ein sog. Reflow-Löten. Im Rahmen des Lötvorgangs wird die Struktur aus Halbleiterchip und Substrat einer erhöhten Temperatur für einen vorbestimmten Zeitraum ausgesetzt. Als Folge werden die Kontaktierhügel aufgeschmolzen. Dabei härtet der Underfiller im Zwischenraum zumindest teilweise aus.
  • Um den Lötvorgang gemäß Schritt b) durchzuführen, ist es in den meisten Fällen erforderlich, dass zuvor in Schritt a) ein Flussmittel auf zumindest die Kontaktierhügel aufgebracht wird. In einer Variante wird hierzu das an sich bekannte Sprüh-Fluxen genutzt. Dabei wird das Flussmittel durch Aufsprühen auf die Kontaktierfläche des Halbleiterchips und/oder die Kontaktseite des Substrats aufgebracht. Alternativ kann auch das sog. Dip-Fluxen zum Aufbringen von Flussmittel genutzt werden. Dabei werden die Kontaktierhügel vor dem Positionieren auf dem Substrat in das Flussmittel eingetaucht.
  • Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass der Underfiller nach Durchführen des Schritts a) nur ein Teil des Volumens des Zwischenraums ausfüllt. Mit anderen Worten wird die Menge an Underfiller derart gewählt, dass nicht im gesamten Volumen des Zwischenraums Underfiller vorgesehen ist. Auf diese Weise wird punktuell an vorbestimmten Stellen Underfiller vor dem Lötvorgang eingebracht, was beim anschließenden Löten dazu führt, dass die hierdurch verursachte Volumenverkleinerung des Underfillers nur an den vorbestimmten Stellen eine anziehende Kraft zwischen Substrat und Halbleiterchip erzeugt, wodurch Verwölbungen entgegengewirkt werden kann. Zum effizienten Verhindern von Verwölbungen hat es sich insbesondere als praktikabel erwiesen, dass der Underfiller nach Durchführen des Schritts a) 80% des Volumens des Zwischenraums oder weniger ausfüllt, insbesondere 50% des Volumens oder weniger und vorzugsweise 30% des Volumens oder weniger. Die genaue Positionierung und Menge des Underfillers hängen von der konkreten Ausgestaltung des Halbleiterchips bzw. der Anordnung der Kontaktierhügel ab. Eine optimierte Wahl der Menge und Position des Underfillers zur Verhinderung von Verwölbungen liegt dabei im Rahmen von fachmännischem Handeln.
  • In einer besonders bevorzugten Ausführungsform wird der Underfiller im Zwischenraum in einem Bereich positioniert, an dem bei der Durchführung des Lötvorgangs in Schritt b) ohne Underfiller eine Verwölbung des Substrats und/oder des Halbleiterchips auftreten würde. Entsprechende Orte von Verwölbungen sind durch den Fachmann problemlos bestimmbar. Nichtsdestotrotz kann Verwölbungen auch durch die Positionierung des Underfillers an anderen Orten im Zwischenraum entgegengewirkt werden, z.B. benachbart zu Stellen, an denen eine Verwölbung auftreten würde.
  • Der Underfiller kann auf unterschiedliche Art und Weise in Schritt a) appliziert werden. In einer Variante erfolgt das Applizieren des Underfillers auf der Kontaktierfläche des Halbleiterchips und/oder der Kontaktseite des Substrats derart, dass der Underfiller als ein oder mehrere Tropfen auf der Kontaktierfläche und/oder die Kontaktseite aufgebracht wird. Alternativ oder zusätzlich besteht die Möglichkeit, dass der Underfiller als ein oder mehrere längliche Abschnitte, die in Draufsicht auf die Kontaktseite eine längliche Form aufweisen, auf die Kontaktierfläche des Halbleiterchips und/oder die Kontaktseite des Substrats aufgebracht wird. Zum Beispiel können die länglichen Abschnitte gezackt und/oder schlangenförmig verlaufen und/oder die Form eines Kreuzes bilden.
  • In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens wird der Underfiller in Schritt a) in Draufsicht in einem zentralen Bereich der Kontaktierfläche angeordnet. Mit anderen Worten deckt der Underfiller in Draufsicht auf die Kontaktierfläche den geometrischen Mittelpunkt der Kontaktierfläche ab. Diese Variante kommt insbesondere dann zum Einsatz, wenn die Kontaktierhügel symmetrisch entlang Rands der Kontaktierfläche des Halbleiterchips positioniert sind.
  • Wie bereits erwähnt, wird in Schritt a) vorzugsweise auch ein Flussmittel aufgebracht. Insbesondere wird hierzu das bereits oben beschriebene Dip-Fluxen genutzt. Nichtsdestotrotz kann auch das technisch einfachere und kostengünstigere Sprüh-Fluxen eingesetzt werden. In herkömmlichen Montageverfahren hat das Sprüh-Fluxen den Nachteil, dass das hierbei verwendete Flussmittel eine niedrige Viskosität und einen hohen Alkoholgehalt aufweist, so dass die Klebekraft zwischen dem Halbleiterchip und dem Substrat schlechter ist, was beim Löten zu einem Verrutschen von Chip und Substrat führen kann. Durch die Einbringung von Underfiller vor dem Löten im Rahmen des erfindungsgemäßen Verfahrens wird jedoch die Klebewirkung verbessert, so dass auch das Sprüh-Fluxen zu guten Ergebnissen bei der Montage führt.
  • In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens wird nach Durchführen von Schritt b) zusätzlicher Underfiller zum Ausfüllen des gesamten Volumens des Zwischenraums eingebracht. Vorzugsweise wird ferner nach Durchführen von Schritt b) ein separater Prozess zum Aushärten des Underfillers durchgeführt. In Varianten, in denen sowohl zusätzlicher Underfiller eingebracht wird als auch ein separater Aushärteprozess durchgeführt wird, wird der separate Prozess des Aushärtens vorzugsweise nach dem Einbringen des zusätzlichen Underfillers durchgeführt, so dass auch dieser zusätzliche Underfiller aushärtet.
  • Neben dem oben beschriebenen Verfahren betrifft die Erfindung ferner eine Anordnung aus ungehäustem Halbleiterchip und Substrat, bei der eine Kontaktierfläche des Halbleiterchips, die einer Kontaktseite des Substrats zugewandt ist, über verlötete Kontaktierhügel mit einer metallischen Leiterstruktur auf der Kontaktseite des Substrats elektrisch verbunden ist. Dabei berührt ein zumindest teilweise (vorzugsweise komplett) ausgehärteter Underfiller sowohl die Kontaktierfläche als auch die Kontaktseite. Dieser Underfiller ist in einem Volumen eines Zwischenraums angeordnet, der zwischen der Kontaktierfläche des Halbleiterchips und der Kontaktseite des Substrats liegt, wobei das Volumen des Zwischenraums in Draufsicht auf die Kontaktseite durch den Rand der Kontaktierfläche begrenzt ist und wobei die Kontakthügel nicht zu dem Volumen gehören. Die Anordnung zeichnet sich dadurch aus, dass der Underfiller nur einen Teil des Volumens des Zwischenraums ausfüllt.
  • Die soeben beschriebene Anordnung wird vorzugsweise mit dem erfindungsgemäßen Verfahren bzw. einer oder mehrerer bevorzugter Varianten des erfindungsgemäßen Verfahrens geschaffen.
  • Die Erfindung betrifft darüber hinaus eine Anordnung aus ungehäustem Halbleiterchip und Substrat, bei der der Halbleiterchip auf dem Substrat mit dem erfindungsgemäßen Verfahren bzw. einer oder mehrerer bevorzugter Varianten des erfindungsgemäßen Verfahrens montiert ist.
  • Ausführungsbeispiele der Erfindung werden nachfolgend anhand der beigefügten Figuren detailliert beschrieben.
  • Es zeigen:
  • 1 bis 6 Schnittansichten, welche Schritte einer Ausführungsform des erfindungsgemäßen Verfahrens verdeutlichen; und
  • 7 bis 10 Längsschnitte entlang der Kontaktierfläche des Halbleiterchips zur Verdeutlichung verschiedener Formen und Positionen von Underfillern in dem Zwischenraum zwischen Substrat und Halbleiterchip.
  • Ausgangspunkt der nachfolgend beschriebenen Ausführungsform des erfindungsgemäßen Verfahrens ist das in 1 im Schnitt dargestellte Substrat 1, das aus einem dielektrischen Material, wie z.B. Epoxidharz, besteht. Das Substrat umfasst eine Oberseite 101 und eine Unterseite 102. Die Oberseite 101 entspricht der Kontaktseite im Sinne der Patentansprüche. Auf der Oberseite ist eine Leiterstruktur 2 ausgebildet. Von der Leiterstruktur sind in 1 unter anderem die Kontaktpads 201 ersichtlich. Diese Kontaktpads sind mit einem ungehäusten Halbleiterchip basierend auf einer Flip-Chip-Montage zu verbinden, wie weiter unten näher erläutert wird.
  • Wie in dem Schritt der 2 angedeutet ist, wird zunächst in dem Bereich zwischen den Kontaktpads 201 ein Underfiller 3, d.h. ein elastischer, noch nicht ausgehärteter Kunststoffkleber, aufgebracht. Dies erfolgt unter Verwendung einer Zuführeinrichtung 4 in der Form einer Pipette. Anstatt einer Pipette können auch andere Einrichtungen, wie z.B. Dispens- und Dosierapparate, zum Einsatz kommen. Der Underfiller wird in der hier beschriebenen Variante in Tropfenform appliziert. Nach Aufbringen des Underfillers 3 ergibt sich die in 3 gezeigte Struktur.
  • In dem nächsten Verfahrensschritt der 4 wird der Halbleiterchip 5 auf die Oberseite des Substrats 101 aufgesetzt. Der Halbleiterchip 5 ist ein sog. Bare Die in der Form eines Siliziumblocks mit darin integrierter Halbleiterschaltung und umfasst eine Unterseite 501 und eine Oberseite 502. Die Unterseite stellt dabei die Kontaktierfläche im Sinne der Patentansprüche dar. Auf der Unterseite sind sog. Kontaktierhügel 6 (englisch: Bumps) an entsprechenden Kontaktstellen vorgesehen. Diese Kontaktierhügel bestehen aus metallischem Lot (z.B. Zinn, Nickel, Silber bzw. Legierungen dieser Metalle).
  • Der Halbleiterchip 5 wird mit der Kontaktierfläche 501 nach unten derart auf die Kontaktseite 101 des Substrats 1 positioniert, dass die Kontaktierhügel 6 die entsprechenden Kontaktpads 201 berühren. Die Kontaktierhügel wurden dabei vorab über Dip-Fluxen mit Flussmittel benetzt, um im nachfolgenden Lötvorgang eine elektrische Verbindung zwischen Kontaktstellen der Kontaktseite 101 und der Kontaktierfläche 501 auszuprägen. Im Rahmen des Dip-Flux-Verfahrens werden die Kontaktierhügel 6 in das Flussmittel eingetaucht. Gegebenenfalls kann das Flussmittel auch auf andere Weise appliziert werden, z.B. indem das Flussmittel auf die Kontaktseite 101 des Substrats und/oder auf die Kontaktierfläche 501 inklusive der Kontaktierhügel 6 aufgesprüht wird. Dieses Verfahren wird auch als Sprüh-Fluxen bezeichnet.
  • Wie sich aus 4 ergibt, fließt der Underfiller 3 nach dem Bestücken des Substrats 1 mit dem Halbleiterchip 5 an der Chipunterseite 501 an. Dies wird dadurch gewährleistet, dass die Höhe des Underfillers in 3 ausreichend groß ist, damit die Gesamttropfenhöhe ausreicht, um den Chip 5 in 4 zu kontaktieren. Gemäß 4 ist der Underfiller in einem Zwischenraum Z zwischen der Substratoberseite 101 und der Chipunterseite 501 angeordnet. Das Volumen des Zwischenraums Z ist dabei in Draufsicht auf die Oberseite 502 des Halbleiterchips bzw. die Oberseite 101 des Substrats durch den Rand R des Chips begrenzt. Mit anderen Worten ist die Grenze des Volumens durch die Verlängerung des Rands R vertikal nach unten gegeben, wie durch die beiden gestrichelten Linien L angedeutet ist. Dabei ist zu beachten, dass gemäß der hier gewählten Definition des Volumens die Kontaktierhügel, mit denen die Chipunterseite von der Substratoberseite beabstandet wird, nicht zu dem Volumen gehören. Ebenso gehört die Leiterstruktur unter dem Chip nicht zu dem Volumen.
  • Ein erfindungswesentliches Merkmal der oben beschriebenen Verfahrensschritte besteht darin, dass die Menge des applizierten Underfillers 3 derart gewählt wurde, dass nur ein Teil des Volumens des Zwischenraums Z mit Underfiller gefüllt ist. Herkömmlicherweise wird der gesamte Zwischenraum Z mit Underfiller gefüllt bzw. es wird Underfiller erst zu einem späteren Zeitpunkt nach dem weiter unten beschriebenen Lötvorgang eingebracht. Durch Einbringen des Underfillers nur in einem Teilbereich des Zwischenraums Z kann punktuell Verwölbungen entgegengewirkt werden, welche beim anschließenden Lötvorgang dadurch auftreten, dass sich der Halbleiterchip und das Substrat unterschiedlich stark ausdehnen und sich Lot der Kontaktierhügel bereits verfestigt hat, bevor das Substrat wieder geschrumpft ist. Hierdurch entstehen Spannungen, die zu einem Verbiegen des Substrats bzw. des Chips führen. Durch punktuelles Einbringen des Underfillers, der im nachfolgenden Lötprozess teilweise aushärtet, wird eine Zugkraft an geeigneten Stellen zwischen Halbleiterchip und Substrat erzeugt, welche Verwölbungen wesentlich besser entgegenwirkt, als wenn vollflächig Underfiller unter dem Chip vorgesehen ist.
  • Die Position, an der der Underfiller in den Zwischenraum eingebracht wird, um effizient Verwölbungen zu verhindern, hängt von der genauen Geometrie der Anordnung bzw. den Positionen der Kontaktierhügel ab. Eine geeignete Positionierung des Underfillers liegt dabei im Rahmen von fachmännischem Handeln. Insbesondere können Verwölbungen besonders gut dann verhindert werden, wenn der Underfiller genau an der Stelle positioniert wird, an der die Verwölbungen beim Löten ohne Einbringen von Underfiller auftreten würden. Nichtsdestotrotz können sich andere Positionen auch als geeignet erweisen, z.B. benachbart zu dem Bereich, in dem sich eine Verwölbung ohne das Einbringen von Underfiller ausbilden würde.
  • 5 zeigt den anschließenden Lötvorgang in der Form eines an sich bekannten Reflow-Prozesses. Dabei wird die Anordnung aus Halbleiterchip und Substrat über einen längeren Zeitraum, der vorzugsweise zwischen einigen Minuten bis etwa 30 Minuten liegt, auf etwa 220°C bis 240°C erwärmt. Die Zuführung von Wärme wird dabei durch die gezackten Pfeile P angedeutet. Während des Lötvorgangs werden die Lotdepots der Kontaktierhügel aufgeschmolzen, so dass eine elektrische Verbindung zwischen den Kontaktpads 201 und dem Halbleiterchip 5 erzeugt wird. Das Reflow-Löten hat ferner die Konsequenz, dass der Underfiller 3 teilweise bzw. gegebenenfalls auch ganz aushärtet. Hierdurch verringert sich das Volumen des Underfillers 3, so dass eine anziehende Kraft zwischen Substrat und Chip entsteht, mit der den oben erläuterten Verwölbungen entgegengewirkt wird. 6 zeigt die Struktur aus Halbleiterchip und Substrat nach dem Lötvorgang. Man erkennt, dass die Kontaktierhügel aufgeschmolzen sind und sich auch die Form des Underfillers geändert hat.
  • 7 zeigt einen Schnitt entlang der Kontaktierfläche 501 des Halbleiterchips 5 aus 6. Man erkennt, dass der Umriss bzw. Rand R des Halbleiterchips 5 rechteckig ist und alle Kontaktierhügel 6 umlaufend benachbart zu dem Rand R angeordnet sind. Der Underfiller 3 ist dabei symmetrisch als kreisförmiger Tropfen im Zentrum der Kontaktierfläche angeordnet, wodurch in dem Aufbau der 7 besonders gut Verwölbungen entgegengewirkt wird.
  • Das Applizieren des Underfillers in Tropfenform ist lediglich beispielhaft und der Underfiller kann auch in anderer Weise aufgebracht werden. In dem Ausführungsbeispiel der 8, das den gleichen Halbleiterchip wie in 7 betrifft, ist der Underfiller 3 in der Form eines Kreuzes aus zwei länglichen Balken in der Mitte der Kontaktierfläche positioniert.
  • 9 zeigt in gleicher Schnittansicht wie in 7 und 8 eine weitere Möglichkeit der Positionierung des Underfillers 3. Der Halbleiterchip unterscheidet sich nunmehr gegenüber dem Chip der 7 und 8 darin, dass die Kontaktierhügel 6 unsymmetrisch auf der Kontaktierfläche verteilt sind und unterschiedliche Formen aufweisen. Demzufolge wird der Underfiller in der Form von zwei elliptischen Tropfen an unterschiedlichen Positionen in dem Zwischenraum eingebracht, um hierdurch Verwölbungen effizient zu verhindern.
  • 10 zeigt eine andere Variante der Positionierung bzw. Formgebung des Underfillers 3. Dabei sind die Kontaktierhügel 6 wiederum unsymmetrisch an der Kontaktierfläche des Halbleiterchips 5 angebracht. Ferner ist der Underfiller 3 als sog. „Raupenstruktur“ ausgebildet, die zur Verhinderung von Verwölbungen geeignet geformt und optimiert platziert ist. In der Ausführungsform der 10 hat die Raupenstruktur im Wesentlichen eine L-Form.
  • In der hier beschriebenen Ausführungsform des erfindungsgemäßen Verfahrens folgen nach dem Lötprozess weitere Verarbeitungsschritte, welche je nach Einsatzzweck der Anordnung gegebenenfalls auch weggelassen werden können. Gemäß diesen weiteren Verarbeitungsschritten, welche nicht mehr in Figuren dargestellt sind, wird nach dem Lötprozess zusätzlicher Underfiller in dem Zwischenraum Z eingebracht, so dass dieser Zwischenraum komplett mit Underfiller gefüllt ist. Anschließend wird der Underfiller in einem separaten Aushärteprozess ausgehärtet. Dabei wird die Anordnung einer erhöhten Temperatur ausgesetzt, die vorzugsweise zwischen 100°C und 200°C liegt und somit niedriger als die Temperatur beim Reflow-Löten ist. Die Dauer des Aushärteprozesses kann je nach Ausgestaltung unterschiedlich lang gewählt werden. Bevorzugte Zeitdauern liegen zwischen 30 Minuten und 2 Stunden. Nach dem Aushärteprozess ist ausgehärteter Underfiller komplett in dem Zwischenraum Z vorgesehen. Aufgrund der Klebewirkung des Underfillers wird hierdurch ein guter Halt des Halbleiterchips auf dem Substrat erreicht.
  • Die im Vorangegangenen beschriebenen Ausführungsformen der Erfindung weisen eine Reihe von Vorteilen auf. Insbesondere kann durch das punktuelle Einbringen von Underfiller vor der Durchführung eines Lötprozesses bei der Flip-Chip-Montage das Ausbilden von Verwölbungen des Substrats bzw. des Chips effizient unterbunden werden. Hierdurch wird die Zuverlässigkeit der Chipmontage verbessert, denn die Gefahr eines Versatzes des Chips beim Lötprozess aufgrund der Ausbildung von Verwölbungen wird vermindert.

Claims (12)

  1. Verfahren zur Montage eines ungehäusten Halbleiterchips (5) auf einem Substrat (1), bei dem der Halbleiterchip (5), dessen eine Seite eine Kontaktierfläche (501) mit darauf vorgesehenen Kontaktierhügeln (6) aus Lot bildet, elektrisch mit einer metallischen Leiterstruktur (2) auf einer Kontaktseite (101) des Substrats (1) über die Kontaktierhügel (6) verbunden wird, wobei das Verfahren folgende Schritte umfasst: a) Applizieren eines Underfillers (3) auf der Kontaktierfläche (501) des Halbleiterchips (5) und/oder der Kontaktseite (101) des Substrats (1) und Positionieren des Halbleiterchips (5) auf der Kontaktseite (101), so dass die Kontaktierhügel (6) an vorbestimmten Stellen (201) an der Leiterstruktur (2) anliegen und der Underfiller (3) sowohl die Kontaktierfläche (501) als auch die Kontaktseite (101) berührt, wobei der Underfiller (3) in einem Volumen eines Zwischenraums (Z) angeordnet ist, der zwischen der Kontaktierfläche (501) und der Kontaktseite (101) liegt, wobei das Volumen des Zwischenraums (Z) in Draufsicht auf die Kontaktseite (101) durch den Rand (R) der Kontaktierfläche (501) begrenzt ist und wobei die Kontaktierhügel (6) nicht zu dem Volumen gehören; b) Durchführen eines Lötvorgangs, bei dem die Kontaktierhügel (6) aufgeschmolzen werden und ferner der Underfiller (3) zumindest teilweise aushärtet; dadurch gekennzeichnet, dass der Underfiller (3) nach Durchführen des Schritts a) nur einen Teil des Volumens des Zwischenraums (Z) ausfüllt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Underfiller (3) nach Durchführen des Schritts a) 80% des Volumens des Zwischenraums (Z) oder weniger ausfüllt, insbesondere 50% des Volumens oder weniger und vorzugsweise 30% des Volumens oder weniger.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Underfiller (3) im Zwischenraum (Z) in einem Bereich positioniert ist, an dem bei der Durchführung des Lötvorgangs in Schritt b) ohne Underfiller eine Verwölbung des Substrats (1) und/oder des Halbleiterchips (5) auftreten würde.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Applizieren des Underfillers (3) auf der Kontaktierfläche (501) des Halbleiterchips (5) und/oder der Kontaktseite (101) des Substrats (1) derart erfolgt, dass der Underfiller (3) als ein oder mehrere Tropfen auf die Kontaktierfläche (501) und/oder die Kontaktseite (101) aufgebracht wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Applizieren des Underfillers (3) auf der Kontaktierfläche (501) des Halbleiterchips (5) und/oder der Kontaktseite (101) des Substrats (1) derart erfolgt, dass der Underfiller (3) als ein oder mehrere längliche Abschnitte, die in Draufsicht auf die Kontaktseite (101) eine längliche Form aufweisen, auf die Kontaktierfläche (501) des Halbleiterchips (5) und/oder die Kontaktseite (101) des Substrats (1) aufgebracht wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass durch der oder die länglichen Abschnitte gezackt und/oder schlangenförmig verlaufen und/oder die Form eines Kreuzes bilden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Underfiller (3) in Schritt a) in Draufsicht in einem zentralen Bereich der Kontaktierfläche (501) angeordnet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in Schritt a) ferner Flussmittel auf zumindest die Kontaktierhügel (6) aufgebracht wird, wobei das Flussmittel insbesondere durch Aufsprühen auf die Kontaktseite (101) und/oder auf die Kontaktierfläche (501) aufgebracht wird oder wobei das Flussmittel insbesondere durch Eintauchen der Kontaktierungshügel in das Flussmittel aufgebracht wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach Durchführen von Schritt b) zusätzlicher Underfiller (3) zum Ausfüllen des gesamten Volumens des Zwischenraums (Z) eingebracht wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach Durchführen von Schritt b) ein separater Prozess zum Aushärten des Underfillers (3) durchgeführt wird.
  11. Verfahren nach Anspruch 8 und 9, dadurch gekennzeichnet, dass der separate Prozess des Aushärtens des Underfillers (3) nach dem Einbringen des zusätzlichen Underfillers (3) durchgeführt wird.
  12. Anordnung aus ungehäustem Halbleiterchip (5) und Substrat (1), bei der eine Kontaktierfläche (501) des Halbleiterchips (5), die einer Kontaktseite (101) des Substrats (1) zugewandt ist, über verlötete Kontaktierhügel (6) mit einer metallischen Leiterstruktur (2) auf der Kontaktseite (101) des Substrats (1) elektrisch verbunden ist, wobei ein Underfiller (3) sowohl die Kontaktierfläche (501) als auch die Kontaktseite (101) berührt und in einem Volumen eines Zwischenraums (Z) angeordnet ist, der zwischen der Kontaktierfläche (501) des Halbleiterchips (5) und der Kontaktseite (101) des Substrats (1) liegt, wobei das Volumen des Zwischenraums (Z) in Draufsicht auf die Kontaktseite (101) durch den Rand der Kontaktierfläche (501) begrenzt ist und wobei die Kontaktierhügel (6) nicht zu dem Volumen gehören, dadurch gekennzeichnet, dass der Underfiller (3) nur einen Teil des Volumens des Zwischenraums (Z) ausfüllt.
DE102014211545.0A 2014-06-17 2014-06-17 Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat Ceased DE102014211545A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102014211545.0A DE102014211545A1 (de) 2014-06-17 2014-06-17 Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014211545.0A DE102014211545A1 (de) 2014-06-17 2014-06-17 Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat

Publications (1)

Publication Number Publication Date
DE102014211545A1 true DE102014211545A1 (de) 2015-12-17

Family

ID=54706705

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014211545.0A Ceased DE102014211545A1 (de) 2014-06-17 2014-06-17 Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat

Country Status (1)

Country Link
DE (1) DE102014211545A1 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629566A (en) * 1994-08-15 1997-05-13 Kabushiki Kaisha Toshiba Flip-chip semiconductor devices having two encapsulants
WO1999018766A1 (en) * 1997-10-02 1999-04-15 Matsushita Electric Industrial Co., Ltd. Method for mounting semiconductor element to circuit board, and semiconductor device
US20040169275A1 (en) * 2003-02-27 2004-09-02 Motorola, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
US7118940B1 (en) * 2005-08-05 2006-10-10 Delphi Technologies, Inc. Method of fabricating an electronic package having underfill standoff
US20090170245A1 (en) * 2007-12-28 2009-07-02 Fujitsu Limited Electronic apparatus manufacturing method
DE102009009828A1 (de) * 2009-02-19 2010-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Bauteilanordnung und Verfahren zu dessen Herstellung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629566A (en) * 1994-08-15 1997-05-13 Kabushiki Kaisha Toshiba Flip-chip semiconductor devices having two encapsulants
WO1999018766A1 (en) * 1997-10-02 1999-04-15 Matsushita Electric Industrial Co., Ltd. Method for mounting semiconductor element to circuit board, and semiconductor device
US20040169275A1 (en) * 2003-02-27 2004-09-02 Motorola, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
US7118940B1 (en) * 2005-08-05 2006-10-10 Delphi Technologies, Inc. Method of fabricating an electronic package having underfill standoff
US20090170245A1 (en) * 2007-12-28 2009-07-02 Fujitsu Limited Electronic apparatus manufacturing method
DE102009009828A1 (de) * 2009-02-19 2010-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Bauteilanordnung und Verfahren zu dessen Herstellung

Similar Documents

Publication Publication Date Title
EP2293315A1 (de) Leiterplatte mit Schmelzsicherung und Verfahren zur Herstellung einer Schmelzsicherung
DE102008011631A1 (de) Elektronische Einrichtung und Montageverfahren für Elektronische Komponenten
EP2566308A1 (de) Verfahren zur Bestückung einer Leiterplatte
DE102014105957B3 (de) Verfahren zur Herstellung einer Lötverbindung
EP3233345A1 (de) Verfahren zur voidreduktion in lötstellen
DE102012007804B4 (de) Verfahren zum technologisch optimierten Ausführen von bleifreien Lötverbindungen
DE102010002150A1 (de) Lötmaske für Wellenlötverfahren und Verfahren zum Selektivlöten einzelner Bauteile einer Leiterplatte in einem Wellenlöt-Automaten
EP2543240A1 (de) Elektrische kontaktanordnung
DE102012112667A1 (de) Verfahren und Vorrichtung zum Ausbilden eines Nagelbondhügels
EP3850924A1 (de) Verfahren zur herstellung einer leiterplattenanordnung und leiterplattenanordnung
DE10148463A1 (de) Verfahren und Vorrichtung zur Herstellung eines metallischen Bondhügels mit vergrößerter Höhe
DE102007046329A1 (de) Substrat zum Befestigen eines Flip-Chips und Herstellungsverfahren desselben
DE102014211545A1 (de) Verfahren zur Montage eines ungehäusten Halbleiterchips auf einem Substrat
WO2021219800A1 (de) Barriere gegen verschwimmen von smt-bauteilen
DE102014118941A1 (de) Leitungsdesign für einen Bump-auf-Leitung (BAL)-Aufbau
DE102013206963A1 (de) Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
DE102019215471A1 (de) Kontaktieranordnung für ein elektronisches Bauteil und Verfahren zur Herstellung eines elektronischen Bauteils
EP3379906B1 (de) Verfahren zum herstellen von bonddrahtverbindungen mittels einer abstützung, sowie entsprechendes elektronisches bauteil
DE202012003926U1 (de) Anordnung zum technologisch optimierten Ausführen von Lötverbindungen
EP2160932B1 (de) Zwangsführung eines verbindungsmaterials
DE102013212393A1 (de) Verfahren zum Herstellen eines optoelektronischen Bauelements
DE102018201326B4 (de) Kontaktanordnung, elektronisches Leistungsmodul und Verfahren zur Herstellung eines elektronischen Leistungsmoduls
DE102020208814A1 (de) Kondensatoranordnung und Verfahren zum Verbinden eines elektronischen Kondensators mit einem Trägersubstrat
AT518281B1 (de) Verfahren zum Herstellen einer Schirmung
EP3751626A1 (de) Verfahren zur herstellung zumindest einer elektrischen verbindung auf einem elektronischen modul und elektronisches modul

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final