DE102013211374A1 - Transistor and method for manufacturing a transistor - Google Patents

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Abstract

Die Erfindung betrifft einen Transistor (100) mit einem Trägersubstrat (110) und einer auf dem Trägersubstrat (110) aufgebrachte erste Halbleiterschicht (130) aus einem ersten Halbleitermaterial. Weiterhin umfasst der Transistor (100) eine auf der ersten Halbleiterschicht (130, 135) aufgebrachte zweite Halbleiterschicht (135) aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet. Auch umfasst der Transistor (100) einen Drainanschluss (145) und einen Sourceanschluss (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet sind, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist. Ferner umfasst der Transistor (100) einen Kanalbereich (155) zwischen dem Drainanschluss (145) und dem Sourceanschluss (150). Ferner umfasst der Transistor (100) einen Gateanschluss (170), der zumindest teilweise den Kanalbereich (155) überdeckt. Schließlich umfasst der Transistor (100) eine Ausnehmung (180), die auf einer dem Drainanschluss (145) und/oder dem Sourceanschluss (150) gegenüberliegenden Seite des Trägersubstrats (100) angeordnet ist und eine den Kanalbereich (155) zumindest teilweise überlappt, wobei ein seitlicher Rand (182) und/oder ein Boden (183) der Ausnehmung (180) von einer Isolationsschicht (185) bedeckt ist.The invention relates to a transistor (100) with a carrier substrate (110) and a first semiconductor layer (130) made of a first semiconductor material and applied to the carrier substrate (110). The transistor (100) further comprises a second semiconductor layer (135) made of a second semiconductor material which is applied to the first semiconductor layer (130, 135), the bandgap of the first semiconductor material differing from the bandgap of the second semiconductor material. The transistor (100) also comprises a drain connection (145) and a source connection (150), which are embedded at least in the second semiconductor layer (135), with at least one boundary layer (140) by means of the drain connection (145) and the source connection (150). is electrically contactable between the first and second semiconductor material. The transistor (100) also comprises a channel region (155) between the drain connection (145) and the source connection (150). The transistor (100) further comprises a gate connection (170) which at least partially covers the channel region (155). Finally, the transistor (100) comprises a recess (180) which is arranged on a side of the carrier substrate (100) opposite the drain connection (145) and / or the source connection (150) and which at least partially overlaps the channel region (155), wherein a side edge (182) and / or a bottom (183) of the recess (180) is covered by an insulation layer (185).

Description

Stand der TechnikState of the art

Die vorliegende Erfindung bezieht sich auf einen Transistor und ein Verfahren zur Herstellung eines Transistors.The present invention relates to a transistor and a method of manufacturing a transistor.

Ein HEMT-Transistor (High-Electron-Mobility Transistor = Transistor mit hoher Elektronenbeweglichkeit) ist eine besondere Bauform des Feldeffekttransistors, die sich durch einen leitfähigen Kanal mit einer hohen Ladungsträgerbeweglichkeit auszeichnet. Dieser Kanal wird herkömmlicherweise durch heteroepitaktisches Aufwachsen einer geeigneten Halbleiter Heterostruktur auf einem möglichst kostengünstigen Substrat, zum Beispiel Silizium.A HEMT transistor (high-electron mobility transistor) is a special design of the field effect transistor, which is characterized by a conductive channel with a high charge carrier mobility. Conventionally, this channel is formed by heteroepitaxially growing a suitable semiconductor heterostructure on a substrate which is as inexpensive as possible, for example silicon.

Diese haben in dieser Ausführungsform aber den Nachteil, dass im Allgemeinen höhere Substratleckströme zu erwarten sind als bei isolierenden Substraten, wie beispielsweise semi-isolierendes SiC. Die Anwesenheit von Leckstrompfaden, die sich über die GaN-Bufferschicht in das Substrat hinein erstrecken, ist somit einer der limitierenden Faktoren der Performance von GaN-Leistungstransistoren auf Si. Dies macht einen „Trade-off“ der Substratdotierung nötig. However, these have the disadvantage in this embodiment that generally higher substrate leakage currents are to be expected than with insulating substrates, such as, for example, semi-insulating SiC. The presence of leakage current paths that extend into the substrate via the GaN buffer layer is thus one of the limiting factors in the performance of GaN power transistors on Si. This necessitates a trade-off of substrate doping.

Eine Lösung dieses Problems wurde beispielsweise dahingehend vorgeschlagen, dass es in dieser Struktur durch ein lokales Entfernen des Substrats unterhalb des aktiven Transistorbereiches nach der Transistorherstellung möglich ist, die Substratleckströme zu eliminieren und somit eine erhebliche Verbesserung der Durchbruchseigenschaften des Bauelements zu erreichen. Dies passiert jedoch in der vorgeschlagenen Struktur auf Kosten der thermischen Eigenschaften, die in dieser vorgeschlagenen Struktur erheblich beeinträchtigt werden.A solution to this problem has been proposed, for example, that in this structure, by locally removing the substrate beneath the active transistor region after transistor fabrication, it is possible to eliminate the substrate leakage currents and thus achieve a significant improvement in the breakdown characteristics of the device. However, this happens in the proposed structure at the expense of the thermal properties which are significantly affected in this proposed structure.

Die US 2006/0099781 A1 beschreibt ein Verfahren zur Herstellung eines Galliumnitridfilms mit einer niedrigen Defektdichte durch Gasphasen-Epitaxie.The US 2006/0099781 A1 describes a process for producing a gallium nitride film with a low defect density by gas-phase epitaxy.

Offenbarung der ErfindungDisclosure of the invention

Vor diesem Hintergrund wird mit der vorliegenden Erfindung ein Transistor sowie ein Verfahren zur Herstellung eines Transistors gemäß den Hauptansprüchen vorgestellt. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen und der nachfolgenden Beschreibung.Against this background, the present invention provides a transistor and a method for producing a transistor according to the main claims. Advantageous embodiments emerge from the respective subclaims and the following description.

Die vorliegende Erfindung schafft einen Transistor mit folgenden Merkmalen:

  • – einem Trägersubstrat;
  • – einer auf dem Trägersubstrat aufgebrachte erste Halbleiterschicht aus einem ersten Halbleitermaterial;
  • – eine auf der ersten Halbleiterschicht aufgebrachte zweite Halbleiterschicht aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet (sog. Heterostruktur);
  • – einem Drainanschluss und einen Sourceanschluss, die zumindest in der zweiten Halbleiterschicht eingebettet sind, wobei mittels des Drainanschlusses und des Sourceanschlusses zumindest eine Grenzschicht zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist;
  • – einen Kanalbereich zwischen dem Drainanschluss und dem Sourceanschluss;
  • – einem Gateanschluss, der zumindest teilweise den Kanalbereich überdeckt; und
  • – einer Ausnehmung, die auf einer dem Drainanschluss und/oder dem Sourceanschluss gegenüberliegenden Seite des Trägersubstrats angeordnet ist und den Kanalbereich zumindest teilweise überlappt, wobei ein seitlicher Rand der Ausnehmung von einer Isolationsschicht bedeckt ist.
The present invention provides a transistor having the following features:
  • A carrier substrate;
  • A first semiconductor layer of a first semiconductor material applied to the carrier substrate;
  • A second semiconductor layer made of a second semiconductor material applied to the first semiconductor layer, the band gap of the first semiconductor material being different from the band gap of the second semiconductor material (so-called heterostructure);
  • A drain connection and a source connection, which are embedded at least in the second semiconductor layer, wherein at least one boundary layer between the first and second semiconductor material can be electrically contacted by means of the drain connection and the source connection;
  • A channel region between the drain and the source;
  • A gate terminal which at least partially covers the channel area; and
  • - A recess which is arranged on a side opposite the drain terminal and / or the source terminal side of the carrier substrate and at least partially overlapping the channel region, wherein a lateral edge of the recess is covered by an insulating layer.

Ferner schafft die vorliegende Erfindung ein Verfahren zum Herstellen eines Transistors, wobei das Verfahren die folgenden Schritte aufweist:

  • – Bereitstellen eines Trägersubstrats,
  • – Aufbringen einer ersten Halbleiterschicht aus einem ersten Halbleitermaterial auf dem Trägersubstrat und Aufbringen einer zweiten Halbleiterschicht aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet;
  • – Ausbilden eines Drainanschlusses und eines Sourceanschlusses, die zumindest in der zweiten Halbleiterschicht eingebettet werden, wobei mittels des Drainanschlusses und des Sourceanschlusses zumindest eine Grenzschicht zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den Drainanschluss und den Sourceanschluss ein Kanalbereich zwischen dem Drainanschluss und dem Sourceanschluss definiert wird;
  • – Anordnen eines Gateanschlusses, der zumindest teilweise den Kanalbereich überdeckt; und
  • – Einbringen einer Ausnehmung auf einer dem Drainanschluss und/oder dem Sourceanschluss gegenüberliegenden Seite des Trägersubstrats in einem den Kanalbereich zumindest teilweise überlappenden Abschnitt des Trägersubstrats, wobei ein Rand der Ausnehmung durch eine Isolationsschicht bedeckt wird.
Further, the present invention provides a method of manufacturing a transistor, the method comprising the steps of:
  • Providing a carrier substrate,
  • Depositing a first semiconductor layer of a first semiconductor material on the carrier substrate and depositing a second semiconductor layer of a second semiconductor material on the first semiconductor layer, the band gap of the first semiconductor material being different from the band gap of the second semiconductor material;
  • Forming a drain terminal and a source terminal, which are embedded at least in the second semiconductor layer, wherein by means of the drain terminal and the source terminal at least one boundary layer between the first and second semiconductor material is electrically contacted and through the drain terminal and the source terminal, a channel region between the drain terminal and the Source terminal is defined;
  • Arranging a gate connection which at least partially covers the channel region; and
  • Introducing a recess on a side of the carrier substrate opposite the drain connection and / or the source connection in a section of the carrier substrate at least partially overlapping the channel region, wherein an edge of the recess is covered by an insulating layer.

Unter einem Trägersubstrat kann eine Schicht aus einem einzigen Material oder ein Verbund von mehreren Materialschichten verstanden werden. Unter einem Kontrollbereich kann beispielsweise der Kanal eines Transistors, insbesondere eines Feldeffekttransistors verstanden werden. Unter einem Transistor, so wie er hier genannt wurde, kann beispielsweise ein Feldeffekttransistor verstanden werden. Unter einer Ausnehmung kann eine Vertiefung oder Öffnung in dem Trägersubstrat oder zumindest einem Teil des Trägersubstrats verstanden werden. Unter einem seitlichen Rand der Ausnehmung kann ein lateraler Rand und/oder ein Boden der Ausnehmung verstanden werden, welcher von der Isolationsschicht bedeckt ist. Unter einer Isolationsschicht kann beispielsweise eine Schicht aus SiO2, Si3N4 oder AlN verstanden werden: Diese Isolationsschicht kann beispielsweise durch ein Passivieren der ausgebildeten Ausnehmung hergestellt werden. A carrier substrate can be understood as meaning a layer of a single material or a composite of several material layers. A control region can be understood, for example, to be the channel of a transistor, in particular of a field-effect transistor. By a transistor, as it has been mentioned here, a field-effect transistor can be understood, for example. A recess may be understood to mean a recess or opening in the carrier substrate or at least a part of the carrier substrate. A lateral edge of the recess may be understood to mean a lateral edge and / or a bottom of the recess which is covered by the insulating layer. An insulating layer may, for example, be understood to mean a layer of SiO 2 , Si 3 N 4 or AlN. This insulating layer may be produced, for example, by passivating the formed recess.

Der hier vorgestellte Ansatz basiert auf der Erkenntnis, dass durch das Vorsehen der Ausnehmung mit einer Isolationsschicht auf einer dem Gateanschluss gegenüberliegenden Seite des Trägersubstrats ein Substratsleckstrom reduziert oder gar verhindert werden kann. Dies resultiert daraus, dass durch die Ausnehmung mit der Isolationsschicht ein Bereich des Trägersubstrats dünner gemacht werden kann, sodass ein Leckstrom durch diesen dünneren Bereich des Trägersubstrats auf einen größeren Widerstand treffen würde, der diesen Leckstrom reduziert oder ganz verhindert. Insbesondere durch das Vorsehen der Isolationsschicht, die an einem seitlichen Rand der Ausnehmung angeordnet ist, lässt sich somit weiterhin eine Isolationsbarriere gegenüber einem üblicherweise auftretenden Leckstrom errichten.The approach presented here is based on the knowledge that by providing the recess with an insulation layer on a side of the carrier substrate opposite the gate connection, a substrate leakage current can be reduced or even prevented. This results from the fact that a region of the carrier substrate can be thinned by the recess with the insulating layer, so that a leakage current through this thinner region of the carrier substrate would encounter a greater resistance, which reduces or entirely prevents this leakage current. In particular, by the provision of the insulating layer, which is arranged on a lateral edge of the recess, thus can continue to establish an isolation barrier against a normally occurring leakage current.

Der hier vorgestellte Ansatz bietet den Vorteil, dass durch technisch einfach herzustellende Strukturen eine deutliche Verbesserung der elektrischen Eigenschaften des Transistors möglich wird. Zugleich bietet das Vorsehen der Ausnehmung mit der Isolationsschicht auch eine Möglichkeit für eine thermische Kopplung mit einer Wärmeabfuhrmöglichkeit, sodass auch eine Möglichkeit besteht, den Transistor gemäß dem hier vorgestellten Ansatzes auch zur Schaltung von höheren Leistungen zu verwenden, bei denen auch eine größere Wärmeentwicklung im Transistor zu erwarten und diese Wärme entsprechend abzuführen ist.The approach presented here has the advantage that a technically simple to produce structures, a significant improvement in the electrical properties of the transistor is possible. At the same time, the provision of the recess with the insulating layer also offers a possibility for thermal coupling with a heat dissipation facility, so that there is also a possibility to use the transistor according to the approach presented here also for switching higher powers, in which a greater heat development in the transistor to expect and dissipate this heat accordingly.

Günstig ist weiterhin eine Ausführungsform der vorliegenden Erfindung, bei der die Isolationslage sich von der Ausnehmung auf eine dem Gateanschluss gegenüberliegende Hauptoberfläche des Trägersubstrats hinaus erstreckt. Dabei kann sich die Isolationslage auch auf einen Bereich des Trägersubstrats hinaus erstrecken, in dem sich keine Auslegung mehr befindet. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass die Isolationslage in einer solchen Anordnung besonders sicher einen Leckstrom verhindern oder zumindest reduzieren kann.Also favorable is an embodiment of the present invention in which the insulating layer extends from the recess to a main surface of the carrier substrate opposite the gate connection. In this case, the insulating layer can also extend to a region of the carrier substrate, in which there is no interpretation. Such an embodiment of the present invention offers the advantage that the insulating layer in such an arrangement can particularly reliably prevent or at least reduce a leakage current.

Denkbar ist auch eine Ausführungsform der vorliegenden Erfindung, bei der auf einer dem Trägersubstrat gegenüberliegenden Seite der Isolationsschicht zumindest im Bereich der Ausnehmung eine Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist. In solches Material kann beispielsweise in der Form einer Schicht oder Lage abgeschieden werden, sodass eine flächige Anbindung an die Isolationsschicht möglich ist, über welche eine Wärmeabfuhr und/oder Stromversorgung eines Elementes des Transistors technisch einfach ermöglicht wird. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer besonders effizienten Wärmesenke und/oder elektrischen Kontaktierungsmöglichkeit durch die Füllschicht.An embodiment of the present invention is also conceivable in which a filling layer which has a thermal and / or electrically conductive material is arranged at least in the region of the recess on a side of the insulating layer opposite the carrier substrate. In such material can be deposited, for example in the form of a layer or layer, so that a surface connection to the insulating layer is possible, via which a heat dissipation and / or power supply of an element of the transistor is made technically easy. Such an embodiment of the present invention offers the advantage of a particularly efficient heat sink and / or electrical contacting possibility through the filling layer.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann die Füllschicht zumindest im Bereich der Ausnehmung ein metallisches Material, insbesondere Kupfer, Polysilizium, insbesondere ein dotiertes Polysilizium und/oder ein SiC, insbesondere ein hoch dotiertes SiC aufweisen. Eine derartige Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer besonders guten Materialwahl für ein thermisch und/oder elektrisch leitendes Material für die Füllschicht, welches sich insbesondere als kostengünstig erweist.According to a further embodiment of the present invention, the filling layer may comprise, at least in the region of the recess, a metallic material, in particular copper, polysilicon, in particular a doped polysilicon and / or a SiC, in particular a highly doped SiC. Such an embodiment of the present invention offers the advantage of a particularly good choice of material for a thermally and / or electrically conductive material for the filling layer, which in particular proves to be cost-effective.

Um sicherzustellen, dass die eigentliche elektrische Funktion des Transistors nicht zu stark beeinträchtigt wird, sollte gemäß einer Ausführungsform der vorliegenden Erfindung die Ausnehmung eine Tiefe aufweisen, sodass zwischen der ersten Halbleiterschicht und der Isolationsschicht eine Teilschicht des Trägersubstrats angeordnet ist. Eine solche Teilschicht des Trägersubstrats kann ein homogenes Material aufweisen und beispielsweise eine Pufferschicht sein, die durch ein Material gebildet ist, welches aus Siliziumdioxid, Siliziumnitrid oder Aluminiumnitrid besteht oder dieses Material zumindest teilweise aufweist.In order to ensure that the actual electrical function of the transistor is not excessively impaired, according to one embodiment of the present invention the recess should have a depth such that a partial layer of the carrier substrate is arranged between the first semiconductor layer and the insulation layer. Such a sub-layer of the carrier substrate may comprise a homogeneous material and be, for example, a buffer layer formed by a material consisting of or at least partially comprising silicon dioxide, silicon nitride or aluminum nitride.

Besonders stabil ist eine Ausführungsform der vorliegenden Erfindung, bei der ein die zweite Halbleiterschicht, den Sourceanschluss, den Drainanschluss und/oder den Gateanschluss überdeckendes weiteres Trägersubstrat vorgesehen ist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer Kompensationsmöglichkeit einer durch die Ausnehmung im Trägersubstrat gebildeten Schwächung der Haltekraft des Trägersubstrats durch die zusätzliche Haltekraft des weiteren Trägersubstrats.An embodiment of the present invention in which a further carrier substrate covering the second semiconductor layer, the source terminal, the drain terminal and / or the gate terminal is particularly stable is provided. Such an embodiment of the present invention offers the advantage of being able to compensate for a weakening of the holding force of the carrier substrate formed by the recess in the carrier substrate due to the additional holding force of the further carrier substrate.

Auch kann zur elektrischen Kontaktierung oder zur Wärmeabfuhr von Wärme aus dem Bereich der Anschlüsse gemäß einer weiteren Ausführungsform der vorliegenden Erfindung eine weitere Ausnehmung vorgesehen sein, die sich von einer dem Gateanschluss gegenüberliegenden Seite des Trägersubstrats bis zur ersten oder zweiten Halbleiterschicht erstreckt, insbesondere wobei die weitere Ausnehmung in einem den Kanalbereich nicht überlappenden Abschnitt des Trägersubstrats angeordnet ist. Beispielsweise kann die weitere Ausnehmung seitlich neben dem Drainanschluss oder dem Sourceanschluss außerhalb des Kanals oder Kanalbereichs angeordnet sein. Also, for the electrical contacting or the heat removal of heat from the region of the terminals according to a further embodiment of the present invention, a further recess may be provided, which extends from a side of the carrier substrate opposite the gate terminal to the first or second semiconductor layer, in particular wherein the further Recess is arranged in a non-overlapping the channel region portion of the carrier substrate. For example, the further recess may be arranged laterally next to the drain connection or the source connection outside the channel or channel region.

Um ein seitliches oder laterales Abfließen eines Lenkstroms von den Anschlüssen auf eine dem Kanalbereich abgewandte Seite zu verhindern, kann gemäß einer weiteren Ausführungsform der vorliegenden Erfindung auf einem Rand der weiteren Ausnehmung zumindest teilweise die Isolationsschicht oder eine weitere Isolationsschicht angeordnet sein. Unter einem Rand einer Ausnehmung oder der weiteren Ausübung kann beispielsweise eine Seitenwand und/oder der Boden der weiteren Ausnehmung zum Trägersubstrat hin verstanden werden.In order to prevent a lateral or lateral outflow of a steering current from the terminals to a side facing away from the channel region, according to a further embodiment of the present invention, at least partially the insulating layer or a further insulating layer can be arranged on an edge of the further recess. Under an edge of a recess or further exercise, for example, a side wall and / or the bottom of the further recess to the carrier substrate to be understood.

Um eine besonders gute elektrisch leitfähige Verbindung oder eine gute Wärmeabfuhrmöglichkeit durch die weitere Ausnehmung zu schaffen, kann gemäß einer weiteren Ausführungsform der vorliegenden Erfindung in der weiteren Ausnehmung die Füllschicht oder eine weitere Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweisen, insbesondere wobei die weitere Füllschicht mit dem Sourceanschluss, dem Drainanschluss oder der Grenzschicht elektrisch leitfähig verbunden ist.In order to provide a particularly good electrically conductive connection or a good heat dissipation possibility through the further recess, according to a further embodiment of the present invention in the further recess, the filling layer or a further filling layer is arranged, which comprise a thermal and / or electrically conductive material, in particular wherein the further filling layer is electrically conductively connected to the source terminal, the drain terminal or the boundary layer.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das erste und zweite Halbleitermaterial einen III/V-Verbindungshalbleiter-Verbund bilden. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil einer besonders guten oder sehr hohen Elektronenbeweglichkeit an einer Grenze zwischen dem ersten und zweiten Halbleitermaterial. Hierdurch lässt sich ein besonders schnell schaltender Transistor realisieren.According to another embodiment of the present invention, the first and second semiconductor materials may form a III / V compound semiconductor composite. Such an embodiment of the present invention offers the advantage of particularly good or very high electron mobility at a boundary between the first and second semiconductor material. This makes it possible to realize a particularly fast switching transistor.

Von Vorteil ist ferner eine Ausführungsform der vorliegenden Erfindung, bei der das erste Halbleitermaterial AlGaN und das zweite Halbleitermaterial GaN umfasst, oder bei der das erste Halbleitermaterial GaN und das zweite Halbleitermaterial AlGaN umfasst. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass technisch besonders gut und einfach zu verarbeitende Halbleitermaterialien für einen Transistor verwendet werden können, sodass ein solcher Transistor neben seinen guten Schaltungseigenschaften auch noch sehr kostengünstig hergestellt werden kann.Another embodiment of the present invention is advantageous, in which the first semiconductor material comprises AlGaN and the second semiconductor material comprises GaN, or in which the first semiconductor material comprises GaN and the second semiconductor material comprises AlGaN. Such an embodiment of the present invention offers the advantage that semiconductor materials which are technically particularly good and easy to process can be used for a transistor, so that such a transistor can also be produced very inexpensively in addition to its good circuit properties.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann das Trägersubstrat eine Halteschicht aus einem Haltematerial aufweist, wobei sich das Haltematerial von einem Hauptmaterial des Trägersubstrats unterscheidet, insbesondere wobei das Hauptmaterial des Trägersubstrats Silizium aufweist, wobei das erste Halbleitermaterial auf der Halteschicht angeordnet ist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass durch das Ausbilden einer Halteschicht eine gute und stabile Fixierung des ersten Halbleitermaterials auf der Halteschicht realisiert werden kann.According to a further embodiment of the present invention, the carrier substrate may comprise a holding layer of a holding material, wherein the holding material is different from a main material of the carrier substrate, in particular wherein the main material of the carrier substrate comprises silicon, wherein the first semiconductor material is arranged on the holding layer. Such an embodiment of the present invention offers the advantage that a good and stable fixation of the first semiconductor material on the holding layer can be realized by the formation of a holding layer.

Gemäß einer besonders günstigen Ausführungsform der vorliegenden Erfindung kann der Gateanschluss und vom Kanalbereich durch Gateoxidschicht oder Gatedielektrikumschicht elektrisch isolierend getrennt sein, insbesondere wobei in die Gateoxidschicht oder Gatedielektrikumschicht zumindest ein vorbestimmter Typ von Ladungsträgern eingebettet ist und/oder wobei die Gateoxidschicht oder Gatedielektrikumschicht eine vorbestimmte Dichte von Ladungsträgern aufweist. Eine solche Ausführungsform der vorliegenden Erfindung bietet den Vorteil der Möglichkeit der Einstellung eines Leitungstyps des Transistors, insbesondere der Ausprägung des Transistors als selbstsperrend oder selbstleitend. Auch kann eine Durchbruchsspannung beziehungsweise Aktivierungsspannung durch eine Dicke der Gateoxidschicht (Gatedielektrikumschicht) und/oder der Dichte der vorbestimmten Ladungsträger in der Gateoxidschicht (Gatedielektrikumschicht) eingestellt werden.According to a particularly favorable embodiment of the present invention, the gate terminal and the channel region may be electrically insulated by gate oxide or gate dielectric layer, in particular wherein at least one predetermined type of charge carriers is embedded in the gate oxide or gate dielectric layer and / or wherein the gate oxide or gate dielectric layer has a predetermined density Containing charge carriers. Such an embodiment of the present invention offers the advantage of the possibility of adjusting a conductivity type of the transistor, in particular the characteristic of the transistor as self-blocking or self-conducting. Also, a breakdown voltage or activation voltage can be set by a thickness of the gate oxide layer (gate dielectric layer) and / or the density of the predetermined charge carriers in the gate oxide layer (gate dielectric layer).

Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen:The invention will now be described by way of example with reference to the accompanying drawings. Show it:

1 eine Querschnittsansicht durch einen Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; 1 a cross-sectional view through a transistor according to an embodiment of the present invention;

2A bis 2C Querschnittsansichten durch einen Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in unterschiedlichen Herstellungsstadien; 2A to 2C Cross-sectional views through a transistor according to an embodiment of the present invention in different stages of manufacture;

3 eine Querschnittsansicht durch einen Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; 3 a cross-sectional view through a transistor according to an embodiment of the present invention;

4 eine Querschnittsansicht durch einen Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; 4 a cross-sectional view through a transistor according to an embodiment of the present invention;

5 eine Querschnittsansicht durch einen Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und 5 a cross-sectional view through a transistor according to an embodiment of the present invention; and

6 ein Ablaufdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. 6 a flowchart of a method according to an embodiment of the present invention.

In der nachfolgenden Beschreibung günstiger Ausführungsbeispiele der vorliegenden Erfindung werden für die in den verschiedenen Figuren dargestellten und ähnlich wirkenden Elemente gleiche oder ähnliche Bezugszeichen verwendet, wobei auf eine wiederholte Beschreibung dieser Elemente verzichtet wird.In the following description of favorable embodiments of the present invention, the same or similar reference numerals are used for the elements shown in the various figures and similar acting, with a repeated description of these elements is omitted.

1 zeigt eine Querschnittsansicht durch einen Transistor 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Transistor 100 umfast ein Halbleiter- oder Trägersubstrat 110, welches einen Hauptbestandteil 115 (beispielsweise einem Silizium-Kristall mit 111-Gitterstruktur) und einer auf dem Hauptbestandteil 115 aufgebrachten Pufferschicht 120 umfasst. Die Pufferschicht 120 kann beispielsweise aus einer Aluminiumnitrid-Schicht gefolgt von einer geeigneten Abfolge von AlGaN Schichten mit sinkender Al-Konzentration sein, was eine optimale Anpassung an die Gitterstruktur der auf dem Trägersubstrat abzuscheidenden Schicht Die Pufferschicht 120 dient dabei eine sehr gute Haftgrundlage für eine auf der Pufferschicht 120 angeordnete Halbleiter-Heterostruktur 125. 1 shows a cross-sectional view through a transistor 100 according to an embodiment of the present invention. The transistor 100 includes a semiconductor or carrier substrate 110 which is a major ingredient 115 (For example, a silicon crystal with 111 lattice structure) and one on the main component 115 applied buffer layer 120 includes. The buffer layer 120 can be, for example, an aluminum nitride layer followed by a suitable sequence of AlGaN layers with decreasing Al concentration, which optimally adapts to the lattice structure of the layer to be deposited on the carrier substrate 120 serves a very good adhesion base for one on the buffer layer 120 arranged semiconductor heterostructure 125 ,

Diese Halbleiter-Heterostruktur 125 kann beispielsweise ein Stapel von zwei Schichten unterschiedlicher Halbleitermaterialien sein. Beispielsweise können diese unterschiedlichen Halbleitermaterialien aus Halbleitermaterialien bestehen oder umfassen, die eine unterschiedliche Bandlücke oder einen unterschiedlichen Bandabstand aufweisen. Die Halbleitermaterialien der Heterostruktur 125 können dabei als eine erste Halbleiterschicht 130 (aus einem ersten Halbleitermaterial) und eine auf der ersten Halbleiterschicht angeordnete zweite Halbleiterschicht 135 (aus einem zweiten Halbleitermaterial) angeordnet sein und einen III-V-Halbleiter-Verbund bzw. ein III-V-Halbleiter-Verbundsystem bilden. Dies bedeutet, dass das Halbleitermaterial der ersten Halbleiterschicht 130 ein III-Material sein kann (d. h. ein Material aus der 3. Hauptgruppe des Periodensystems), wogegen das Halbleitermaterial der zweiten Halbleiterschicht 135 ein V-Material sein kann (d. h. ein Material aus der 5. Hauptgruppe des Periodensystems). Auch kann das erste Halbleitermaterial ein V-Material sein und das zweite Halbleitermaterial ein III-Material sein. Insbesondere kann das erste Halbleitermaterial AlGaN und das zweite Halbleitermaterial GaN sein (oder diese Materialien entsprechend umfassen) oder umgekehrt. This semiconductor heterostructure 125 For example, it may be a stack of two layers of different semiconductor materials. For example, these different semiconductor materials may consist of or comprise semiconductor materials having a different band gap or a different band gap. The semiconductor materials of the heterostructure 125 can be considered as a first semiconductor layer 130 (of a first semiconductor material) and a second semiconductor layer disposed on the first semiconductor layer 135 (of a second semiconductor material) and form a III-V compound semiconductor or a III-V compound semiconductor system. This means that the semiconductor material of the first semiconductor layer 130 may be a III material (ie, a material of the 3rd main group of the periodic table), whereas the semiconductor material of the second semiconductor layer 135 can be a V material (ie a material from the 5th main group of the periodic table). Also, the first semiconductor material may be a V-type material and the second semiconductor material may be a III-type material. In particular, the first semiconductor material may be AlGaN and the second semiconductor material may be GaN (or comprise these materials accordingly) or vice versa.

Zwischen den beiden Halbleitermaterialien ist eine Grenzschicht 140 ausgebildet, in der Elektronen eine besonders hohe Beweglichkeit aufweisen. Diese Grenzschicht 140 wirkt hierbei als zweidimensionales Elektronengas (2DEG) und bietet eine sehr gute Schaltungsmöglichkeit für hohe Leistungen, d. h. hohe Ströme und/oder Spanungen. Um die Grenzschicht 140 elektrisch kontaktieren zu können, ist ein Drainanschluss 145 und ein Sourceanschluss 150 vorgesehen, der durch die zweite Halbleiterschicht 135 hindurch bis zur Grenzschicht 140 bzw. in die erste Halbleiterschicht reicht. Seitlich zum Drainanschluss 145 bzw. dem Sourceanschluss 150, d. h. der jeweils zum anderen Anschluss abgewandten Seite hin, ist eine laterale Isolationsschicht 153 vorgesehen, die ein Abfließen von Elektronen aus einem Kanalbereich 160 zwischen dem Drainanschluss 145 und dem Sourceanschluss 150 verhindert. Between the two semiconductor materials is a boundary layer 140 formed, in which electrons have a particularly high mobility. This boundary layer 140 acts as a two-dimensional electron gas (2DEG) and provides a very good circuit option for high power, ie high currents and / or voltages. To the boundary layer 140 to be able to contact electrically is a drain connection 145 and a source terminal 150 provided by the second semiconductor layer 135 through to the boundary layer 140 or into the first semiconductor layer. Laterally to the drain connection 145 or the source connection 150 , ie the side facing away from the other terminal in each case, is a lateral insulation layer 153 provided, which is a drain of electrons from a channel region 160 between the drain 145 and the source terminal 150 prevented.

Auf einer Oberfläche 160 der zweiten Halbleiterschicht 135 ist ferner eine Gateoxidlage 165 als Gatedielektrikum angeordnet. Auf der Gateoxidlage 165 ist im Gebiet des Kanalbereichs 155 ein Gateanschluss 170 vorgesehen, sodass der Transistor 100 als ein Feldeffekttransistor ausgebildet ist. Insofern kann der Kanalbereich 155 auch als Kanal eines Feldeffekttransistors verstanden werden. On a surface 160 the second semiconductor layer 135 is also a gate oxide layer 165 arranged as a gate dielectric. On the gate oxide layer 165 is in the area of the canal area 155 a gate connection 170 provided so that the transistor 100 is formed as a field effect transistor. In this respect, the channel area 155 Also be understood as a channel of a field effect transistor.

Um nun eine besonders gute Einstellung von einer Einsatzspannung des Transistors 100 zu erreichen, wird nun die Gateoxidlage 165 mit Ladungsträgern „verunreinigt“ oder dotiert. Hierdurch kann nun eine Wirkung einer an dem Gateanschluss 170 angelegten Spannung auf die Ladungsträgerbeweglichkeit im Kanalbereich 155 und/oder in der Grenzschicht 140 verändert werden. Now to a particularly good setting of a threshold voltage of the transistor 100 to reach, is now the gate oxide layer 165 "contaminated" or doped with charge carriers. This can now have an effect on the gate 170 applied voltage to the charge carrier mobility in the channel region 155 and / or in the boundary layer 140 to be changed.

Um nun besonders gut Leckströme (beispielsweise von dem Sourceanschluss 150 zu den Drainanschluss 145) zu verhindern, kann ist dem Trägersubstrat 110 eine Ausnehmung 180 angeordnet. Diese Ausnehmung 180 ist dabei insbesondere in dem Hauptmaterial 115 des Trägersubstrats 110 angeordnet oder ausgebildet, wobei die Pufferschicht 120 zwischen der ersten Halbleiterschicht 130 und der Ausnehmung verbleibt. Seitliche Wände oder Ränder 182 sowie ein Boden 183 der Ausnehmung 180 sind von einer Isolationsschicht 185 bedeckt, welche beispielsweise aus einem elektrisch isolierenden Material wie SiO2, Si3N4 oder AlN besteht. Weiterhin kann sich diese Isolationsschicht 185 auch über eine Hauptoberfläche 186 des Hauptmaterials oder Hauptbestandteils 115 des Trägersubstrats 110 hinaus erstrecken, in der keine Ausnehmung 180 enthalten ist. Hierdurch kann eine besonders gute elektrische Isolierung erreicht werden. Weiterhin kann auf einer dem Trägersubstrat 110 gegenüberliegenderen Seite der Isolationsschicht eine Füllschicht 187 aufgebracht sein. Diese Füllschicht 187 kann beispielsweise ein thermisch und/oder elektrisch leitendes Material wie beispielsweise Kupfer, dotiertes Polysilizium oder hoch dotiertes SiC enthalten oder aus einem solchen Material bestehen. Diese Füllschicht 187 kann beispielsweise die noch (trotz der vorhandenen Isolationsschicht 185 verbleibende Vertiefung der Ausnehmung 180 auffüllen, sodass die Isolationsschicht 185 sandwichartig zwischen den Rändern 182 und dem Boden 183 der Ausnehmung 180 einerseits und der Füllschicht 187 andererseits angeordnet ist. To now particularly good leakage currents (for example, from the source terminal 150 to the drain connection 145 ) can prevent is the carrier substrate 110 a recess 180 arranged. This recess 180 is in particular in the main material 115 of the carrier substrate 110 arranged or formed, wherein the buffer layer 120 between the first semiconductor layer 130 and the recess remains. Lateral walls or edges 182 as well as a floor 183 the recess 180 are from an insulation layer 185 covered, which consists for example of an electrically insulating material such as SiO2, Si3N4 or AlN. Furthermore, this insulation layer can 185 also over a main surface 186 of the main material or main component 115 of the carrier substrate 110 extend out, in the no recess 180 is included. As a result, a particularly good electrical insulation can be achieved. Furthermore, on a the carrier substrate 110 opposite side of the insulating layer, a filling layer 187 be upset. This filling layer 187 For example, a thermal and / or contain electrically conductive material such as copper, doped polysilicon or highly doped SiC or consist of such a material. This filling layer 187 For example, the still (despite the existing insulation layer 185 remaining recess of the recess 180 fill up so that the insulation layer 185 sandwiched between the edges 182 and the floor 183 the recess 180 on the one hand and the filling layer 187 on the other hand is arranged.

Durch das Einbringen der Ausnehmung 180 sowie der Isolationsschicht 185 auf die Ränder 182 und den Boden 183 der Ausnehmung 180 lässt sich somit ein Leckstrom durch das Trägersubstrat 110 bzw. einen Teil (wie beispielsweise den Hauptbestandteil 115) des Trägersubstrats 110 zumindest reduzieren, wenn nicht gar ganz verhindern. Hierzu sollte die Ausnehmung in zumindest einem Abschnitt 190 des Trägersubstrats 110 angeordnet sein, der in den Kanalbereich 155 zumindest teilweise überlappt. Die Isolationsschicht 185 sollte dabei gemäß einem Ausführungsbeispiel nicht geringer als beispielsweise 0,1 µm sein, um eine ausreichende elektrische Isolationswirkung sicherzustellen. Die Isolationsschicht 185 sollte jedoch auch eine Dicke von nicht mehr als 10 µm aufweisen, um eine ausreichend hohe thermische Leitfähigkeit durch die Isolationsschicht 185 zu gewährleisten. Auf diese Weise kann Wärme, die beim Betrieb des Transistors 100 entsteht, über das Trägersubstrat 110, die Isolationsschicht 185 sowie die Füllschicht 187 abgeführt werden. Insofern dient die in der 1 dargestellte Abscheidung einer Isolationsschicht 185 und der Füllung der Ausnehmung 180 bzw. des nach dem Aufbringen der Isolationsschicht 185 verbleibenden Grabens mit einer thermische und/oder elektrisch leitenden (Füll-)Schicht 187 einer Verbesserung der Eigenschaften des Transistors 100 gegenüber herkömmlichen Transistoren. By introducing the recess 180 and the insulation layer 185 on the edges 182 and the floor 183 the recess 180 Thus, a leakage current through the carrier substrate can be 110 or a part (such as the main component 115 ) of the carrier substrate 110 at least reduce, if not completely prevent. For this purpose, the recess should be in at least one section 190 of the carrier substrate 110 be arranged in the channel area 155 at least partially overlapped. The insulation layer 185 should not be less than 0.1 microns, for example, according to an embodiment, to ensure a sufficient electrical insulation effect. The insulation layer 185 however, should also have a thickness of not more than 10 μm in order to have sufficiently high thermal conductivity through the insulating layer 185 to ensure. In this way, heat can be generated during operation of the transistor 100 arises, over the carrier substrate 110 , the insulation layer 185 as well as the filling layer 187 be dissipated. In this respect, the serves in the 1 illustrated deposition of an insulating layer 185 and the filling of the recess 180 or after the application of the insulating layer 185 remaining trench with a thermal and / or electrically conductive (filling) layer 187 an improvement of the properties of the transistor 100 compared to conventional transistors.

Weiterhin kann auch die (optionale) Gateoxidlage 165 (die auch als Gatedielektrikum ausgebildet sein kann), der Drainanschluss 150, der Sourceanschluss 145 und/oder der Gateanschluss 170 durch eine Schutzschicht 195 geschützt sein. Diese Schutzschicht 195 kann beispielsweise als Schutzlack ausgebildet sein. Die Schutzschicht 195 kann direkt auf die Gateoxidlage 165 und den Gateanschluss 170 aufgebracht sein und diese genannten Elemente abdecken. Hierdurch lässt sich ein Schutz des Transistors 100 bzw. einer Oberfläche des Transistors 100 vor Beschädigungen oder Umwelteinflüssen sicherstellen. Furthermore, the (optional) gate oxide layer can also be used 165 (which may also be formed as a gate dielectric), the drain terminal 150 , the source terminal 145 and / or the gate connection 170 through a protective layer 195 be protected. This protective layer 195 may be formed, for example, as a protective coating. The protective layer 195 can be directly on the gate oxide layer 165 and the gate connection 170 be applied and cover these elements mentioned. This allows a protection of the transistor 100 or a surface of the transistor 100 to prevent damage or environmental influences.

Die vorstehend beschriebene Struktur eines Transistors 100 lässt sich als Standard-HEMT-Struktur mit Gate-Dielektrikum bezeichnen. Vom Aufbau her besteht der HEMT-Transistor aus Schichten verschiedener Halbleitermaterialien mit unterschiedlich großen Bandlücken (sogenannte Heterostruktur). Es kommen hierfür insbesondere Verbindungshalbleiter infrage, die aus Elementen der III/V-Gruppe des Periodensystems bestehen. Beispielsweise kann das Materialsystem GaN/AlGaN verwendet werden. Scheidet man diese beiden Materialien aufeinander ab, so bildet sich an der Grenzfläche dieser Materialien auf beiden Seiten des GaN ein zweidimensionales Elektronengas, das als leitfähiger Kanal dienen kann, da die Elektronenbeweglichkeit darin sehr hoch ist (typischerweise 2000 cm2/Vs).The above-described structure of a transistor 100 can be described as a standard HEMT structure with gate dielectric. The structure of the HEMT transistor consists of layers of different semiconductor materials with different sized band gaps (so-called heterostructure). For this purpose, in particular compound semiconductors come into question, which consist of elements of the III / V group of the periodic table. For example, the material system GaN / AlGaN can be used. If these two materials are separated, a two-dimensional electron gas is formed at the interface of these materials on both sides of the GaN, which can serve as a conductive channel, since the electron mobility is very high therein (typically 2000 cm 2 / Vs).

Solche GaN-HEMT-Transistoren lassen sich durch epitaktisches Abscheiden von GaN/AlGaN Heterostrukturen auf Si-, SiC- oder Saphir-Substraten herstellen. Diese Bauelemente sind aufgrund der Anwesenheit des hochleitenden Kanals immer selbstleitend. Selbstsperrende Bauelemente sind allerdings in vielen Anwendungen, beispielsweise im automotive-Bereich, aus Sicherheits- sowie Schaltungsaspekten erwünscht. Um selbstsperrende GaN-Bauelemente zu realisieren, ist es daher notwendig, das 2DEG in der Grenzschicht 140 mittels eines geeigneten Verfahrens im Kanalbereich lokal zu zerstören. Obwohl bereits mehrere solcher Verfahren erfolgreich erscheinen, wie zum Beispiel lokales Abdünnen der AlGaN-Barriere, Fluor-Implantation oder Inversionskanal-Bauelemente, sind diese im Allgemeinen mit deutlichen Performance-Einbußen und/oder Zuverlässigkeitsproblemen verbunden. In dem hier vorgestellten Ansatz wird eine Struktur vorgeschlagen, die dieses Problem adressiert und es ermöglicht, hochperformante selbstsperrende Transistoren auf GaN-Basis zu realisieren.Such GaN-HEMT transistors can be produced by epitaxially depositing GaN / AlGaN heterostructures on Si, SiC or sapphire substrates. These components are always self-conducting due to the presence of the highly conductive channel. However, self-locking components are desired in many applications, for example in the automotive sector, for safety and circuit aspects. In order to realize self-blocking GaN devices, it is therefore necessary to use the 2DEG in the boundary layer 140 locally by means of a suitable method in the canal area. Although several such methods already appear successful, such as local thinning of the AlGaN barrier, fluorine implantation or inversion channel devices, these are generally associated with significant performance penalties and / or reliability issues. In the approach presented here, a structure is proposed which addresses this problem and makes it possible to realize high-performance self-blocking transistors based on GaN.

Weiterhin werden GaN-HEMT-Transistoren meist durch epitaktisches Abscheiden von GaN/AlGaN Heterostrukturen auf Si-, SiC- oder Saphir-Substraten hergestellt. Die Heteroepitaxie von GaN auf Si ist aufgrund der großen Gitterfehlanpassung zwischen Si und GaN besonders kritisch bezüglich Stressentwicklung in der aufgewachsenen Schicht. Als erschwerend kommt hinzu, dass Si bei den typischen Wachstumstemperaturen für GaN (1000–1200°C) mechanisch instabil ist. Aufgrund der vergleichsweise besseren mechanischen und thermischen Eigenschaften werden daher bevorzugt dotierte Si (111)-Substrate für das Wachstum gewählt.Furthermore, GaN HEMT transistors are usually produced by epitaxial deposition of GaN / AlGaN heterostructures on Si, SiC or sapphire substrates. Heteroepitaxy of GaN on Si is particularly critical to stress evolution in the grown layer due to the large lattice mismatch between Si and GaN. To complicate matters, Si is mechanically unstable at the typical growth temperatures for GaN (1000-1200 ° C). Due to the comparatively better mechanical and thermal properties, doped Si (111) substrates are therefore preferably selected for growth.

Insbesondere wird vorliegend auch ein Ansatz für ein Herstellverfahren vorgeschlagen, der es erlaubt, gezielt Ladung in einem Gate-Dielektrikum 165 einzubringen, um somit die Einsatzspannung des GaN-HEMTs einzustellen. Es lassen sich hiedurch durch ein einfaches Verfahren selbstsperrende Bauelemente realisieren, die mehrere Vorteile gegenüber den herkömmlichen Konzepten aufweisen.In particular, an approach for a manufacturing method is proposed in the present case, which allows targeted charge in a gate dielectric 165 in order to adjust the threshold voltage of the GaN-HEMT. By means of a simple method, it is thus possible to realize self-locking components which have several advantages over the conventional concepts.

Durch den hier vorgeschlagenen Ansatz lässt sich somit ein Bauelement herstellen, bei dem die Ladungsträger an einer 2-dimensionalen Heterostrukturgrenzfläche 140 bewegen, zum Beispiel im GaN/AlGaN-Materialsystem. Dabei kann die Heterostruktur 125 seitlich durch Source- 150 und Drainanschlüsse 145 kontaktiert werden, und der Kanalbereich 155 zwischen Source 155 und Drain 145 durch eine Gateelektrode 170 gesteuert. Die Gatelektrode 170 ist dabei vom Kanalbereich 155 durch ein Gate-Dielektrikum 165 getrennt, in welches sich gezielt stabile Ladungen einbringen lassen, welche die Einsatzspannung des Transistors 100 einstellen. By the approach proposed here can thus be produced a device in which the charge carriers on a 2-dimensional Heterostructure interface 140 move, for example in the GaN / AlGaN material system. In this case, the heterostructure 125 laterally by source 150 and drain connections 145 be contacted, and the channel area 155 between source 155 and drain 145 through a gate electrode 170 controlled. The gate electrode 170 is from the channel area 155 through a gate dielectric 165 separated, in which specifically stable charges can bring, which is the threshold voltage of the transistor 100 to adjust.

Ein Ansatz eines solchen Verfahrens zur Bauelementherstellung kann die folgenden Schritte aufweisen, wie sie mit Bezug zur 2A näher erläutert werden. Zunächst kann eine Abscheidung einer Bufferschicht 120 (Pufferschicht) und einer GaN/AlGaN-Heterostruktur 125 auf einem Hauptbestandteil 115 eines Trägersubstrats 110 erfolgen. Diese Abscheidung kann in der Form eines Abscheidens von MOCVD-GaN/AlGaN-Schichten 125 auf einem hoch dotierten Si(111)-Substrat als Hauptbestandteil 115 erfolgen. Durch die GaN/AlGaN-Heterostruktur 125, die eine erste Halbleiterschicht 130 aus einem ersten Halbleitermaterial wie beispielsweise GaN besteht oder dieses Material enthält, und die eine zweite Halbleiterschicht 135 aus einem zweiten Halbleitermaterial wie beispielsweise AlGaN besteht oder dieses Material enthält, kann somit eine Grenzschicht 140 ausgebildet werden, in der ein sogenanntes 2-dimensionales Elektronengas vorhanden ist, welches eine besonders gute elektrische Leitfähigkeit des herzustellenden Bauelements, d. h. des Transistors 100 ermöglicht. One approach of such a device fabrication process may include the following steps as described with reference to 2A be explained in more detail. First, a deposition of a buffer layer 120 (Buffer layer) and a GaN / AlGaN heterostructure 125 on a main ingredient 115 a carrier substrate 110 respectively. This deposition may take the form of depositing MOCVD-GaN / AlGaN layers 125 on a highly doped Si (111) substrate as a main component 115 respectively. Through the GaN / AlGaN heterostructure 125 comprising a first semiconductor layer 130 is a first semiconductor material such as GaN or contains this material, and a second semiconductor layer 135 is made of a second semiconductor material such as AlGaN or contains this material can thus a boundary layer 140 be formed, in which a so-called 2-dimensional electron gas is present, which is a particularly good electrical conductivity of the device to be produced, ie the transistor 100 allows.

Hiernach kann eine laterale Bauelement-Isolation im Bereich 153 ausgeführt werden, wie dies beispielsweise in der 2B dargestellt, ist. Diese Isolation kann beispielsweise durch Ionenimplantation in der lateralen Isolationsschicht 153 des Transistors 100 aus 1 erfolgen. Hiernach erfolgt eine optionale Abscheidung eines Gate-Dielektrikums 165, in welches gezielt Ladungen eingebracht werden können. Diese Ladungen bewirken je nach Polarität, Flächenkonzentration und Verteilung eine Verschiebung der elektrischen Eigenschaften des HEMT-Transistors 100. Insbesondere können beispielsweise selbstsperrende Bauelemente als Transistor 100 hergestellt werden. Hieran anschließen kann eine Abscheidung und Strukturierung einer Gate-Elektrode 170 erfolgen, worauf eine Kontaktierung des 2DEG (d. h. der Grenzschicht 140) durch Source- 150 und Drain-Anschlüssen 145 erfolgt. Insofern zeigt die Querschnittsdarstellung aus der 2B ein Halbzeug, welches einer Standard-HEMT-Herstellung mit lateraler Isolation durch Implantation und optimalem Gate-Dielektrikum und Darstellung der Substratleckstrompfade ermöglicht. After that, a lateral component isolation in the range 153 be executed, as for example in the 2 B is shown. This isolation can be achieved, for example, by ion implantation in the lateral insulation layer 153 of the transistor 100 out 1 respectively. This is followed by an optional deposition of a gate dielectric 165 , in which targeted charges can be introduced. Depending on their polarity, surface concentration and distribution, these charges cause a shift in the electrical properties of the HEMT transistor 100 , In particular, for example, self-locking components as a transistor 100 getting produced. This can be followed by deposition and patterning of a gate electrode 170 followed by a contacting of the 2DEG (ie the boundary layer 140 ) by source 150 and drain connections 145 he follows. In this respect, the cross-sectional representation of the 2 B a semifinished product, which allows a standard HEMT production with lateral isolation by implantation and optimal gate dielectric and representation of the substrate leakage current paths.

Der hier vorgestellte Ansatz erlaubt es nun, eine Verbesserung der Durchbruchseigenschaft zu realisieren, indem beispielsweise anderenfalls auftretende (Substrat-)Leckströme 200 verhindert oder zumindest reduziert werden können. Gleichzeitig können auch verbesserte thermische Eigenschaften sowie eine zusätzliche Funktionalität gegenüber herkömmlichen GaN-Bauelementen realisiert werden. The approach presented here now makes it possible to realize an improvement in the breakdown property by, for example, otherwise occurring (substrate) leakage currents 200 prevented or at least reduced. At the same time, improved thermal properties and additional functionality over conventional GaN devices can be realized.

Um nun diese Leckströme 200 möglichst gering zu halten oder ganz verhindern zu können, wird nun gemäß der Darstellung in 2C auf einer Vorderseite (d. h. der Seite, an der sich die Gateelektrode 170 befindet) des gemäß den vorgenannten Verfahrensschritten vorbereiteten Transistors zunächst eine Schutzschicht 195, beispielsweise aus Schutzlack aufgebracht. Hernach erfolgt ein Abdünnen des Trägersubstrats 110 und ein lokales Entfernen des Trägersubstrats 110 bzw. eines Teils des Trägersubstrats 110 wie vorliegend dem Hauptbestandteil 115 des Trägersubstrats 110 in dem Abschnitt 190 unterhalb des aktiven Transistorbereichs, d. h. unterhalb des Kanalbereichs 155. Dies bedeutet, dass eine Ausnehmung 180 in dem Trägersubstrat durch ein Entfernen des Hauptbestandteils 115 im Abschnitt 190 erfolgt, wobei dieser Abschnitt 190 zumindest teilweise den Kanalbereich 155 überlappt. Order now these leakage currents 200 As low as possible or to be able to prevent completely, is now as shown in 2C on a front side (ie the side on which the gate electrode 170 located) of the prepared according to the aforementioned process steps transistor first, a protective layer 195 , applied for example from protective lacquer. Afterwards, a thinning of the carrier substrate takes place 110 and a local removal of the carrier substrate 110 or a part of the carrier substrate 110 as in the present case the main component 115 of the carrier substrate 110 in the section 190 below the active transistor area, ie below the channel area 155 , This means that a recess 180 in the carrier substrate by removing the main component 115 in the section 190 takes place, this section 190 at least partially the channel area 155 overlaps.

Hieran anschließend wird nun die Isolationslage auf die Ränder 182 und den Boden 183 der Ausnehmung 180 aufgebracht, sodass der Transistor 100 resultiert, wie er in der 1 abgebildet ist. Following this, the insulation layer is now on the edges 182 and the floor 183 the recess 180 applied so that the transistor 100 results as he in the 1 is shown.

Um ein besseres Alignment der lokalen Entfernung, eine bessere mechanische Stabilität während des Prozesses zu erreichen, kann ein alternativer Prozess zur Vorbereitung der Herstellung des Transistors 100 vorgenommen werden. Hierbei kann entsprechend der Darstellung aus 3 zunächst ein Schritt eines Mesaätzens für der Vorderseite (d. h. der Seite, auf der der Gateanschluss 170 angeordnet ist) erfolgen, um einen Graben 300 (oder eine Trench) auf oder von der Vorderseite des Transistors 100 herzustellen. Dieser Graben 310 reicht von der Gateoxidlage 165 bis zum Hautbestandteil 115 des Trägersubstrats 110 hindurch und bildet eine Öffnung im Trägersubstrat 110 bzw- dem gesamten Transistor 100. Hieran anschließend wird eine Passivierungsschicht 310 auf der Vorderseite des Transistors 100 abgeschieden, die beispielsweise aus SiO2 besteht oder SiO2 zumindest teilweise enthält. Auf die Passivierungsschicht 310 wird nun ein weiteres Trägersubstrat 320 geklebt, um den Transistor 100 für weitere Herstellungsschritte zu stabilisieren. Der Graben 300 kann für eine elektrische und/oder thermische Kontaktierung des Drainanschlusses 150 von der Rückseite (d. h. der Seite, an dem der Hauptbestandteil 115 des Trägersubstrats 110 angeordnet ist) verwendet werden, wie dies nachfolgend noch näher beschrieben wird. To achieve a better alignment of the local distance, a better mechanical stability during the process, may be an alternative process to prepare the fabrication of the transistor 100 be made. Here, according to the illustration 3 First, a step of a mesa etching for the front side (ie the side on which the gate connection 170 is arranged) to a trench 300 (or a trench) on or from the front of the transistor 100 manufacture. This ditch 310 ranges from the gate oxide layer 165 to the skin component 115 of the carrier substrate 110 through and forms an opening in the carrier substrate 110 or the entire transistor 100 , This is followed by a passivation layer 310 on the front of the transistor 100 deposited, for example, consists of SiO 2 or SiO 2 contains at least partially. On the passivation layer 310 now becomes another carrier substrate 320 glued to the transistor 100 to stabilize for further manufacturing steps. The ditch 300 can for an electrical and / or thermal contact of the drain connection 150 from the back (ie the side where the main component 115 of the carrier substrate 110 is arranged), as will be described in more detail below.

Wird nun auf eine solche gemäß der 3 vorbereitete Struktur die Ausnehmung 180 und nachfolgend die Isolationslage 185 sowie die Füllschicht 187 aufgebracht, lässt sich ein Transistor 100 entsprechend der Darstellung aus 4 realisieren. Hierbei lässt sich nun durch den Graben 300, an dessen Rändern und Boden (d. h. der Grenze zur Passivierungsschicht 310) selbst die Isolationsschicht 185 angeordnet ist, und der nun mit der Füllschicht 187 verfüllt ist, eine thermische Ankopplung des Drainanschlusses 150 von der Rückseite des Transistors 100 erfolgen. Somit kann durch die Abscheidung der Isolationsschicht 185 und der Füllung des (verbleibenden) Grabens 300 mit der Füllschicht 187, mit einer thermisch und/oder elektrisch leitenden Schicht wie beispielsweise Kupfer eine thermische und/oder elektrische Kontaktierung von Strukturen auf der Vorderseite des Transistors 100 erfolgen. Damit kann dieser Graben 300 als weitere Ausnehmung (ähnlich zur Ausnehmung 180) verstanden werden. Eine solche weitere Ausnehmung 300 ist jedoch von der Vorderseite des Transistors 100, und nicht wie die Ausnehmung 180 von der Rückseite des Transistors 100 hergestellt, was jedoch für die Funktion der weiteren Ausnehmung 300 unerheblich ist. Will now be on such according to the 3 prepared structure the recess 180 and subsequently the insulation layer 185 as well as the filling layer 187 applied, can be a transistor 100 as shown 4 realize. This can now be done by digging 300 , at its edges and bottom (ie the boundary to the passivation layer 310 ) even the insulation layer 185 is arranged, and now with the filling layer 187 is filled, a thermal coupling of the drain connection 150 from the back of the transistor 100 respectively. Thus, by the deposition of the insulating layer 185 and the filling of the (remaining) trench 300 with the filling layer 187 , with a thermally and / or electrically conductive layer such as copper, a thermal and / or electrical contacting of structures on the front side of the transistor 100 respectively. This can dig this 300 as a further recess (similar to the recess 180 ). Such a further recess 300 however, is from the front of the transistor 100 , and not like the recess 180 from the back of the transistor 100 produced, but what the function of the further recess 300 is irrelevant.

Durch eine solche weitere Ausnehmung 300 ist nicht nur eine Kontaktierung des Drainanschlusses 150 möglich, wie dies in der 4 dargestellt ist, vielmehr können durch eine geeignete Wahl eines Ortes des Grabens 300 im Transistor 100 bzw. Trägersubstrat 110 nahezu jede beliebige Struktur oder jeder beliebige Anschluss wie beispielsweise auch der Gateanschluss 170 und/oder der Sourceanschluss 145 durch einen solchen verfüllten Graben 300 thermisch und/oder elektrisch kontaktiert werden. Bei einer elektrischen Kontaktierung ist allerdings darauf zu achten, dass die Isolationsschicht 185 eine entsprechende Öffnung oder zumindest elektrische Durchlässigkeit aufweist, um beispielsweise den Drainanschluss 150 auch von der Rückseite des Transistors 100 aus kontaktieren zu können. Die Füllschicht kann somit als optionale Back-Gate- bzw. Bach-Drain-Elektrode genutzt werden. By such a further recess 300 is not just a contact of the drain connection 150 possible, as in the 4 rather, by a suitable choice of a location of the trench 300 in the transistor 100 or carrier substrate 110 almost any structure or any connection such as the gate 170 and / or the source terminal 145 through such a filled trench 300 thermally and / or electrically contacted. When making electrical contact, however, make sure that the insulation layer 185 has a corresponding opening or at least electrical permeability, for example, the drain connection 150 also from the back of the transistor 100 out to contact. The filling layer can thus be used as an optional back-gate or drain-drain electrode.

Denkbar ist auch ein Ausführungsbeispiel, in dem in dem Graben 300 bzw. der weiteren Ausnehmung 300 keine Isolationsschicht 185 aufgebracht wird. Ein solches Ausführungsbeispiel ist in Schnittdarstellung in der 4 wiedergegeben. Durch das Entfallen der Isolationsschicht 185 in der weiteren Ausnehmung 300 kann dann beispielsweise durch ein elektrisch leitfähiges Material der Füllschicht 187 (die in der weiteren Ausnehmung 300 angeordnet ist) eine elektrische Kontaktierung eines Anschlusses wie des Drainanschlusses 150 ermöglicht werden. Auch kann eine besonders gute thermische Kontaktierung einer Struktur auf der Vorderseite des Transistors 100 von der Rückseite her erfolgen. Also conceivable is an embodiment in which in the trench 300 or the further recess 300 no insulation layer 185 is applied. Such an embodiment is in sectional view in the 4 played. By the elimination of the insulation layer 185 in the further recess 300 can then, for example, by an electrically conductive material of the filling layer 187 (in the further recess 300 is arranged) an electrical contact of a terminal such as the drain terminal 150 be enabled. Also, a particularly good thermal contacting of a structure on the front of the transistor 100 done from the back.

Gemäß einem weiteren, in der 5 dargestellten Ausführungsbeispiel der vorliegenden Erfindung kann somit durch ein Öffnen der Isolationsschicht 185 (oder ein Entfallen des Aufbringens der Isolationsschicht 185) in der weiteren Ausnehmung 300 unterhalb des Sourceanschlusses 150 kann eine Nutzung der (beispielsweise metallischen) Füllschicht 187 (die beispielsweise Kupfer enthält oder aus Kupfer besteht) als Source-Elektrode von der Rückseite des Transistors 100 ermöglicht werden. Auf diese Weise kann der Transistors 100 als ein vertikales Bauelement realisiert werden, welches eine Kontaktierungsmöglichkeit durch das Trägersubstrat ermöglicht. According to another, in the 5 illustrated embodiment of the present invention can thus by opening the insulation layer 185 (or omitting the application of the insulating layer 185 ) in the further recess 300 below the source connection 150 may be a use of the (for example metallic) filling layer 187 (which, for example, contains copper or consists of copper) as a source electrode from the back of the transistor 100 be enabled. In this way, the transistor can 100 be realized as a vertical device, which allows a possibility of contacting by the carrier substrate.

Zusammenfassend ist anzumerken, dass das hier in unterschiedlichen Ausführungsbeispielen vorgestellte Herstellverfahren es erlaubt, eine deutliche Verbesserung der Durchbruchseigenschaften und somit eine Erhöhung der Zuverlässigkeit von GaN-Leistungstransistoren zu erzielen. Weiterhin erlaubt das hier in unterschiedlichen Ausführungsbeispielen vorgestellte Herstellverfahren eine Verbesserung der thermischen Eigenschaften sowie eine zusätzliche Funktionalität.In summary, it should be noted that the manufacturing method presented here in different exemplary embodiments makes it possible to achieve a significant improvement of the breakdown characteristics and thus an increase in the reliability of GaN power transistors. Furthermore, the manufacturing method presented here in different embodiments allows an improvement of the thermal properties as well as an additional functionality.

Dabei sind einige Aspekte der vier vorgestellten Ausführungsbeispiele eines Transistors 100 besonders hervorzuheben. Insbesondere kann der Transistor 100 als Bauelement bereitgestellt werden, welches sich dadurch auszeichnet, dass sich die Ladungsträger an einer 2-dimensionalen Heterostrukturgrenzfläche bewegen, zum Beispiel im GaN/AIGaN Materialsystem. Weiterhin kann eine Heterostruktur seitlich durch Source- 145 und Drainanschlüsse 150 kontaktiert werden, und der Kanalbereich 155 zwischen Source- 145 und Drainanschluss 150 wird durch eine Gateelektrode 170 gesteuert. Auch kann das (Träger-)Substrat 110 mittels anisotropem Ionenätzen nach der Herstellung einer Vorstufe des Transistors abgedünnt und hinter der aktiven Transistorstruktur entfernt werden. Die somit entstandenen Löcher 300 bzw. 180 (die Ausnehmungen bilden) werden beispielsweise durch ein Metall mit hoher thermischer Leitfähigkeit gefüllt, beispielsweise durch Kupfer mittels Electroplating oder Galvanik beschichtet und optional als zusätzliche Elektrode verwendet. Here are some aspects of the four featured embodiments of a transistor 100 Of particular note. In particular, the transistor 100 be provided as a component, which is characterized in that the charge carriers move on a 2-dimensional heterostructure interface, for example in the GaN / AIGaN material system. Furthermore, a heterostructure may be laterally separated by source 145 and drain connections 150 be contacted, and the channel area 155 between source 145 and drain connection 150 is through a gate electrode 170 controlled. Also, the (carrier) substrate 110 thinned by anisotropic ion etching after the formation of a precursor of the transistor and removed behind the active transistor structure. The resulting holes 300 respectively. 180 (The recesses form) are filled for example by a metal with high thermal conductivity, coated for example by copper by electroplating or electroplating and optionally used as an additional electrode.

In einem weiteren Ausführungsbeispiel wird ein zweites Ätzverfahren verwendet, um die Drainmetallisierung von hinten (d. h. von der Rückseite des Trägersubstrats 110) zu kontaktieren. Es entsteht somit die für die Aufbau- und Verbindungstechnik vorteilhafte Möglichkeit, die Source- oder Drain-Metallisierung auf die Hinterseite des Chips bzw. Transistors 100 zu bringen, was in einer Flächeneinsparung und einer besseren Entwärmung bzw. Wärmeabfuhrmöglichkeit resultiert. In a further embodiment, a second etch process is used to effect drain metallization from the back (ie, from the backside of the carrier substrate 110 ) to contact. Thus, the possibility advantageous for the construction and connection technology arises that the source or drain metallization on the rear side of the chip or transistor 100 bringing what results in a space saving and a better heat dissipation or heat dissipation possibility.

Gemäß einem Ausführungsbeispiel wird hier auch ein Verfahren zum Herstellen eines Bauelements, insbesondere eines Transistors gemäß einem hier vorgestellten Ausführungsbeispiel beschrieben. Das Verfahren umfasst weist beispielsweise die folgenden Schritte:

  • – Bereitstellen eines Substrates mit einer GaN/AIGaN Heterostruktur
  • – Herstellung eines HEMT mit Source-/Drain-/Gate-Anschlüssen mit optionalem Gate-Dielektrikum
  • – Aufbringen einer Schutzschicht, z. B. eines Schutzlackes
  • – Abdünnen des Substrates von der Rückseite z. B. mittels Trockenätzen
  • – Entfernung des Siliziumsubstrats von der Rückseite unterhalb des aktiven Transistorbereiches
  • – Abscheidung einer (konformen) Isolationsschicht in den Gräben mit Dicke zwischen 0.1 µm und 10 µm, zum Beispiel mittels eines CVD- oder Sputterverfahrens; es kann z. B. AlN abgeschieden werden, was eine hohe thermische Leitfähigkeit aufweist
  • – Füllen der Gräben mit einer metallischen Schicht, z. B. Kupferabscheidung durch Electro-plating; in einer alternativen Ausführung kann z. B. hochdotiertes amorphes SiC abgeschieden werden, z. B. durch PECVD
  • – Kontaktierung der Vorderseite und Rückseite und Verpackung
According to one exemplary embodiment, a method for producing a component, in particular a transistor, according to an exemplary embodiment presented here is also described here. The method includes, for example, the following steps:
  • - Providing a substrate with a GaN / AIGaN heterostructure
  • - Manufacture of a HEMT with source / drain / gate connections with optional gate dielectric
  • - Applying a protective layer, for. B. a protective varnish
  • - Thinning of the substrate from the back z. B. by dry etching
  • - Removal of the silicon substrate from the back below the active transistor area
  • - Deposition of a (conforming) insulation layer in the trenches with thickness between 0.1 .mu.m and 10 .mu.m, for example by means of a CVD or sputtering process; it can, for. B. AlN are deposited, which has a high thermal conductivity
  • - Fill the trenches with a metallic layer, eg. B. copper deposition by electroplating; in an alternative embodiment, for. B. highly doped amorphous SiC are deposited, for. By PECVD
  • - contacting the front and back and packaging

Der hier vorgestellte Ansatz weist einige Vorteile auf. Beispielsweise kann ein Kompromiss der Substratdotierung für einen hinreichend einfachen Epitaxieprozess und niedrige Substratleckströme umgangen werden. Hierdurch lässt sich eine Erhöhung der Durchbruchsspanung des Bauelements und somit Erhöhung der Zuverlässigkeit bei gleich bleibenden Epitaxiedicke realisieren. Weiterhin wird eine Möglichkeit der Kostenreduktion ermöglicht, da üblicherweise hohe Durchbruchsspannungen nur durch das Vorsehen einer dicken und kostenintensiven GaN-Bufferschicht erreicht werden. Es lässt sich eine zusätzliche Funktionalität realisieren (z. B. Einstellung der Einsatzspannung) bei einer gleichzeitigen Nutzung der mit Metall gefüllten Rückkavität als zusätzliche Elektrode („back-gate"). Somit lassen sich beispielsweise selbstleitende („normally-on“) Bauelemente als selbstsperrende („normally-off“) Bauelemente betreiben, was in vielen Anwendungen einen großen Vorteil darstellt. Ferner ist eine Verbesserung der thermischen Eigenschaften dank der Wärme-Senke unterhalb des aktiven Transistorbereiches möglich. Auch kann der Alternative, die in 3 und 4 dargestellt ist, eine Möglichkeit eröffnet werden, mit ähnlichem Prozessaufwand gleichzeitig ein vertikales und somit flächeneffizienteres Transistorbauelement zu realisieren. Schließlich lässt sich die vorgeschlagene Struktur auch in mehrfachen, insbesondere periodischen Anordnungen realisieren, wodurch sich Bauelemente mit hoher Stromtragfähigkeit erzeugen lassen.The approach presented here has some advantages. For example, a compromise of substrate doping for a sufficiently simple epitaxial process and low substrate leakage currents can be circumvented. This makes it possible to realize an increase in the breakdown voltage of the component and thus increase the reliability while maintaining the epitaxial thickness. Furthermore, a possibility of cost reduction is made possible, since usually high breakdown voltages can only be achieved by providing a thick and cost-intensive GaN buffer layer. An additional functionality can be realized (eg adjustment of the threshold voltage) with a simultaneous use of the metal-filled rear cavity as an additional electrode ("back-gate") Thus, for example, self-conducting ("normally-on") components can be used as In addition, it is possible to improve the thermal properties thanks to the heat sink below the active transistor area 3 and 4 is shown, a possibility opened, with a similar process cost to realize a vertical and thus more efficient surface area transistor device. Finally, the proposed structure can also be realized in multiple, in particular periodic arrangements, which can produce components with high current carrying capacity.

Der hier vorgestellte Ansatz ermöglicht ferner ein Verfahren 600 zum Herstellen eines Transistors, wobei das Verfahren 600 einen Schritt des Bereitstellens 610 eines Trägersubstrats aufweist. Weiterhin weist das Verfahren 600 einen Schritt des Aufbringens 620 einer ersten Halbleiterschicht 130 aus einem ersten Halbleitermaterial auf dem Trägersubstrat 110 und des Aufbringens einer zweiten Halbleiterschicht 135 aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht auf, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet. Auch weist das Verfahren 600 einen Schritt des Ausbildens 630 eines Drainanschlusses 145 und eines Sourceanschlusses 150 auf, die zumindest in der zweiten Halbleiterschicht 135 eingebettet werden, wobei mittels des Drainanschlusses 145 und des Sourceanschlusses 150 zumindest eine Grenzschicht 140 zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den Drainanschluss 145 und den Sourceanschluss 150 ein Kanalbereich 155 zwischen dem Drainanschluss 145 und dem Sourceanschluss 150 definiert wird. Weiterhin umfasst das Verfahren 600 einen Schritt des Anordnens 640 eines Gateanschlusses 170, der zumindest teilweise den Kanalbereich 155 überdeckt. Schließlich umfasst das Verfahren 600 einen Schritt des Einbringens 650 einer Ausnehmung auf einer dem Drainanschluss 145 und/oder dem Sourceanschluss 150 gegenüberliegenden Seite des Trägersubstrats 110 in einem den Kanalbereich 155 zumindest teilweise überlappenden Abschnitt des Trägersubstrats 110, wobei ein Rand der Ausnehmung durch eine Isolationsschicht bedeckt wird. The approach presented here also allows a method 600 for producing a transistor, the method 600 a step of providing 610 a carrier substrate has. Furthermore, the method 600 a step of applying 620 a first semiconductor layer 130 of a first semiconductor material on the carrier substrate 110 and applying a second semiconductor layer 135 of a second semiconductor material on the first semiconductor layer, wherein the band gap of the first semiconductor material is different from the band gap of the second semiconductor material. Also, the procedure assigns 600 a step of training 630 a drain connection 145 and a source connection 150 on, at least in the second semiconductor layer 135 embedded, wherein by means of the drain connection 145 and the source terminal 150 at least one boundary layer 140 between the first and second semiconductor material is electrically contacted and through the drain connection 145 and the source terminal 150 a channel area 155 between the drain 145 and the source terminal 150 is defined. Furthermore, the method comprises 600 a step of arranging 640 a gate connection 170 at least partially the channel area 155 covered. Finally, the process includes 600 a step of bringing in 650 a recess on a drain connection 145 and / or the source terminal 150 opposite side of the carrier substrate 110 in one the channel area 155 at least partially overlapping portion of the carrier substrate 110 wherein an edge of the recess is covered by an insulating layer.

Die beschriebenen und in den Figuren gezeigten Ausführungsbeispiele sind nur beispielhaft gewählt. Unterschiedliche Ausführungsbeispiele können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann ein Ausführungsbeispiel durch Merkmale eines weiteren Ausführungsbeispiels ergänzt werden. The embodiments described and shown in the figures are chosen only by way of example. Different embodiments may be combined together or in relation to individual features. Also, an embodiment can be supplemented by features of another embodiment.

Ferner können erfindungsgemäße Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Furthermore, method steps according to the invention can be repeated as well as carried out in a sequence other than that described.

Umfasst ein Ausführungsbeispiel eine „und/oder“-Verknüpfung zwischen einem ersten Merkmal und einem zweiten Merkmal, so ist dies so zu lesen, dass das Ausführungsbeispiel gemäß einer Ausführungsform sowohl das erste Merkmal als auch das zweite Merkmal und gemäß einer weiteren Ausführungsform entweder nur das erste Merkmal oder nur das zweite Merkmal aufweist.If an exemplary embodiment comprises a "and / or" link between a first feature and a second feature, then this is to be read so that the embodiment according to one embodiment, both the first feature and the second feature and according to another embodiment either only first feature or only the second feature.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • US 20060099781 A1 [0005] US 20060099781 A1 [0005]

Claims (11)

Transistor (100) mit folgenden Merkmalen: – einem Trägersubstrat (110); – einer auf dem Trägersubstrat (110) aufgebrachte erste Halbleiterschicht (130) aus einem ersten Halbleitermaterial; – eine auf der ersten Halbleiterschicht (130, 135) aufgebrachte zweite Halbleiterschicht (135) aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet; – einen Drainanschluss (145) und einen Sourceanschluss (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet sind, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist; – einen Kanalbereich (155) zwischen dem Drainanschluss (145) und dem Sourceanschluss (150); – einen Gateanschluss (170), der zumindest teilweise den Kanalbereich (155) überdeckt; und – eine Ausnehmung (180), die auf einer dem Drainanschluss (145) und/oder dem Sourceanschluss (150) gegenüberliegenden Seite des Trägersubstrats (100) angeordnet ist und eine den Kanalbereich (155) zumindest teilweise überlappt, wobei ein seitlicher Rand (182) und/oder ein Boden (183) der Ausnehmung (180) von einer Isolationsschicht (185) bedeckt ist. Transistor ( 100 ) having the following features: - a carrier substrate ( 110 ); - one on the carrier substrate ( 110 ) applied first semiconductor layer ( 130 ) of a first semiconductor material; One on the first semiconductor layer ( 130 . 135 ) applied second semiconductor layer ( 135 ) of a second semiconductor material, wherein the band gap of the first semiconductor material differs from the band gap of the second semiconductor material; A drain connection ( 145 ) and a source connection ( 150 ), which at least in the second semiconductor layer ( 135 ) are embedded, whereby by means of the drain connection ( 145 ) and the source connection ( 150 ) at least one boundary layer ( 140 ) is electrically contactable between the first and second semiconductor material; A channel area ( 155 ) between the drain ( 145 ) and the source ( 150 ); A gate connection ( 170 ), which at least partially covers the channel area ( 155 ) covered; and - a recess ( 180 ) located on the drain ( 145 ) and / or the source ( 150 ) opposite side of the carrier substrate ( 100 ) and one the channel area ( 155 ) is at least partially overlapped, with a lateral edge ( 182 ) and / or a floor ( 183 ) of the recess ( 180 ) of an insulation layer ( 185 ) is covered. Transistor (100) gemäß Anspruch 1, dadurch gekennzeichnet, dass die Isolationslage sich von der Ausnehmung (180) auf eine dem Gateanschluss (170) gegenüberliegende Hauptoberfläche (186) des Trägersubstrats (100) hinaus erstreckt. Transistor ( 100 ) according to claim 1, characterized in that the insulating layer extends from the recess ( 180 ) on a the gate connection ( 170 ) opposite main surface ( 186 ) of the carrier substrate ( 100 ) extends. Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass auf einer dem Trägersubstrat (110) gegenüberliegenden Seite der Isolationsschicht (185) zumindest im Bereich der Ausnehmung (180) eine Füllschicht (187) angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist.Transistor ( 100 ) according to one of the preceding claims, characterized in that on a the carrier substrate ( 110 ) opposite side of the insulation layer ( 185 ) at least in the region of the recess ( 180 ) a filling layer ( 187 ), which has a thermal and / or electrically conductive material. Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Füllschicht (187) zumindest im Bereich der Ausnehmung (180) ein metallisches Material, insbesondere Kupfer, Polysilizium, insbesondere ein dotiertes Polysilizium und/oder ein SiC, insbesondere ein hoch dotiertes SiC und/oder ein Aluminiumnitrid aufweist. Transistor ( 100 ) according to one of the preceding claims, characterized in that the filling layer ( 187 ) at least in the region of the recess ( 180 ) has a metallic material, in particular copper, polysilicon, in particular a doped polysilicon and / or a SiC, in particular a highly doped SiC and / or an aluminum nitride. Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Isolationsschicht (185) eine Dicke von mindestens 0,1 µm und/oder höchstens 10 µm aufweist.Transistor ( 100 ) according to one of the preceding claims, characterized in that the insulating layer ( 185 ) has a thickness of at least 0.1 microns and / or at most 10 microns. Transistor (100) gemäß einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Ausnehmung (180) eine Tiefe aufweist, sodass zwischen der ersten Halbleiterschicht (130) und der Isolationsschicht (185) eine Teilschicht des Trägersubstrats (110) angeordnet ist. Transistor ( 100 ) according to one of the preceding claims, characterized in that the recess ( 180 ) has a depth such that between the first semiconductor layer ( 130 ) and the insulation layer ( 185 ) a sub-layer of the carrier substrate ( 110 ) is arranged. Transistor (100) gemäß einem der vorangegangenen Ansprüche, gekennzeichnet, durch ein die zweite Halbleiterschicht (135), den Sourceanschluss (145), den Drainanschluss (150) und/oder den Gateanschluss (170) überdeckendes weiteres Trägersubstrat (320). Transistor ( 100 ) according to one of the preceding claims, characterized by a second semiconductor layer ( 135 ), the source ( 145 ), the drain connection ( 150 ) and / or the gate connection ( 170 ) overlapping another carrier substrate ( 320 ). Transistor (100) gemäß einem der vorangegangenen Ansprüche, gekennzeichnet durch eine weitere Ausnehmung (300), die sich von einer dem Gateanschluss (170) gegenüberliegenden Seite des Trägersubstrats (110) bis zur ersten (130) und/oder zweiten (135) Halbleiterschicht erstreckt, insbesondere wobei die weitere Ausnehmung (300) in einem den Kanalbereich (155) nicht überlappenden Abschnitt des Trägersubstrats (110) angeordnet ist. Transistor ( 100 ) according to one of the preceding claims, characterized by a further recess ( 300 ) extending from one of the gate terminals ( 170 ) opposite side of the carrier substrate ( 110 ) to the first ( 130 ) and / or second ( 135 ) Semiconductor layer, in particular wherein the further recess ( 300 ) in one the channel area ( 155 ) non-overlapping portion of the carrier substrate ( 110 ) is arranged. Transistor (100) gemäß Anspruch 8, dadurch gekennzeichnet, dass auf einem Rand der weiteren Ausnehmung (300) zumindest teilweise die Isolationsschicht (185) oder eine weitere Isolationsschicht angeordnet ist.Transistor ( 100 ) according to claim 8, characterized in that on one edge of the further recess ( 300 ) at least partially the insulating layer ( 185 ) or a further insulating layer is arranged. Transistor (100) gemäß einem der vorangegangenen Ansprüche 8 oder 9, dadurch gekennzeichnet, dass in der weiteren Ausnehmung (300) die Füllschicht (187) oder eine weitere Füllschicht angeordnet ist, die ein thermisches und/oder elektrisch leitfähiges Material aufweist, insbesondere wobei die Füllschicht (187) oder die weitere Füllschicht mit dem Sourceanschluss (145), dem Drainanschluss (150), dem Gateanschluss (170) oder der Grenzschicht (140) elektrisch leitfähig verbunden ist.Transistor ( 100 ) according to one of the preceding claims 8 or 9, characterized in that in the further recess ( 300 ) the filling layer ( 187 ) or a further filling layer is arranged, which has a thermal and / or electrically conductive material, in particular wherein the filling layer ( 187 ) or the further filling layer with the source connection ( 145 ), the drain connection ( 150 ), the gate connection ( 170 ) or the boundary layer ( 140 ) is electrically conductively connected. Verfahren (200) zum Herstellen eines Transistor (100)s, wobei das Verfahren (200) die folgenden Schritte aufweist: – Bereitstellen (210) eines Trägersubstrat (110)s (110), – Aufbringen (220) einer ersten Halbleiterschicht (130) aus einem ersten Halbleitermaterial auf dem Trägersubstrat (110) und Aufbringen einer zweiten Halbleiterschicht (135) aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet; – Ausbilden (230) eines Drainanschlusses (145) und eines Sourceanschlusses (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet werden, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist und durch den Drainanschluss (145) und den Sourceanschluss (150) ein Kanalbereich (155) zwischen dem Drainanschluss (145) und dem Sourceanschluss (150) definiert wird; – Anordnen (240) eines Gateanschlusses (170), der zumindest teilweise den Kanalbereich (155) überdeckt; und – Einbringen einer Ausnehmung (180) auf einer dem Drainanschluss (145) und/oder dem Sourceanschluss (150) gegenüberliegenden Seite des Trägersubstrats (110) in einem den Kanalbereich (155) zumindest teilweise überlappenden Abschnitt des Trägersubstrats (110), wobei ein Rand der Ausnehmung (180) durch eine Isolationsschicht (185) bedeckt wird. Procedure ( 200 ) for producing a transistor ( 100 ) s, the process ( 200 ) comprises the following steps: - providing ( 210 ) of a carrier substrate ( 110 ) s ( 110 ), - application ( 220 ) a first semiconductor layer ( 130 ) of a first semiconductor material on the carrier substrate ( 110 ) and applying a second semiconductor layer ( 135 ) of a second semiconductor material on the first semiconductor layer, wherein the band gap of the first semiconductor material is different from the band gap of the second semiconductor material; - training ( 230 ) of a drain connection ( 145 ) and a source connection ( 150 ), which at least in the second semiconductor layer ( 135 ), whereby by means of the drain connection ( 145 ) and the source connection ( 150 ) at least one boundary layer ( 140 ) is electrically contactable between the first and second semiconductor material and through the drain connection ( 145 ) and the source connection ( 150 ) a channel area ( 155 ) between the drain ( 145 ) and the source ( 150 ) is defined; - arrange ( 240 ) of a gate connection ( 170 ), which at least partially covers the channel area ( 155 ) covered; and - introducing a recess ( 180 ) on a drain ( 145 ) and / or the source ( 150 ) opposite side of the carrier substrate ( 110 ) in one the channel area ( 155 ) at least partially overlapping portion of the carrier substrate ( 110 ), wherein an edge of the recess ( 180 ) through an insulating layer ( 185 ) is covered.
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