DE102013114938A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Gemäß einer Ausführungsform der vorliegenden Erfindung hat ein Halbleiterbauelement (150) ein Substrat (100) mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche. Außerdem hat das Substrat (100) ein erstes Loch. Mehrere Anschlussdrähte (110, 112) sind über der ersten Fläche des Substrats (100) angeordnet, und ein Chip-Paddle (106) ist in dem ersten Loch angeordnet. Des Weiteren ist ein Verkapselungsmittel (140) auf dem Chip-Paddle (106) und den mehreren Anschlussdrähten (110, 112) angeordnet.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiter-Packages und insbesondere Mehrchip-Halbleiter-Packages und ihre Montage.
  • Das Verkapseln elektronischer Komponenten ist allgemein die letzte Stufe der Fertigung von Halbleiterbauelementen. Das Package (Gehäuse) kann eine elektrische Verbindung zwischen dem Halbleiterchip und einer weiteren elektrischen Komponente ermöglichen, wie zum Beispiel einer gedruckten Leiterplatte (PCB) oder einem Motherboard. Außerdem kann das Package den Chip physisch vor Bruch oder Kontaminierung schützen. Des Weiteren kann das Package den Chip vor Chemikalien, Feuchtigkeit und/oder Gasen schützen, die die Funktion des Chips beeinträchtigen können. Des Weiteren kann das Package Wärme von dem Chip dissipieren, wenn der Chip in Betrieb ist.
  • Die Oberflächenmontagetechnologie ist eine Technologie zum Montieren elektronischer Bauelemente direkt auf die Oberfläche einer PCB. Oberflächenmontierte Bauelemente können kurze Stifte oder Anschlussdrähte mit verschiedenen Stilen, flache Kontakte, Matrizes aus Lötperlen, wie zum Beispiel ein Ball Grid Array (BGA), oder Terminierungen auf dem Korpus haben.
  • Ein Typ eines oberflächenmontierten Bauelements ist ein Halbleiterbauelement, das auf einem metallischen Träger oder Leiterrahmen montiert ist. Die Kontakte des Halbleiterbauelements sind elektrisch mit dem Leiterrahmen mittels Bonddrähten verbunden. Die Rückseite des Halbleiterbauelements kann auch mit dem Leiterrahmen verbunden sein. Nach dem Verbinden des Halbleiterbauelements mit dem Leiterrahmen wird das System mit einer Vergussmasse verkapselt. Leiterrahmen-Packages (Leiterrahmen-Gehäuse) werden zum Verkapseln von Halbleiterchips verwendet wegen ihrer niedrigen Herstellungskosten und hohen Zuverlässigkeit.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung hat ein Halbleiterbauelement ein Substrat mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche. Außerdem hat das Substrat ein erstes Loch. Mehrere Anschlussdrähte sind über der ersten Fläche des Substrats angeordnet, und ein Chip-Paddle ist in dem ersten Loch angeordnet. Des Weiteren ist ein Verkapselungsmittel auf dem Chip-Paddle und den mehreren Anschlussdrähten angeordnet.
  • In einer Ausgestaltung kann das Halbleiterbauelement des Weiteren mehrere Lötperlen aufweisen, die an der zweiten Fläche des Substrats angeordnet sind. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren einen ersten Chip aufweisen, der über dem Chip-Paddle angeordnet ist, wobei der erste Chip elektrisch mit einem ersten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren einen zweiten Chip aufweisen, der über der ersten Fläche des Substrats angeordnet ist, wobei der zweite Chip elektrisch mit einem zweiten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren einen dritten Chip aufweisen, der über dem ersten Chip angeordnet ist, wobei der dritte Chip elektrisch mit einem dritten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren Folgendes aufweisen: einen vierten Chip, der über der ersten Fläche des Substrats angeordnet ist, wobei der vierte Chip elektrisch mit einem vierten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist; und einen fünften Chip, der über der ersten Fläche des Substrats und über den mehreren Anschlussdrähten angeordnet ist, wobei der fünfte Chip elektrisch mit einem fünften Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist. In nach einer Ausgestaltung kann das Halbleiterbauelement des Weiteren Folgendes aufweisen: einen zweiten Chip, der über der ersten Fläche des Substrats und über den mehreren Anschlussdrähten angeordnet ist, wobei der zweite Chip elektrisch mit einem zweiten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist; und einen Chipträger zum Halten des zweiten Chips, wobei der Chipträger über dem zweiten Chip angeordnet ist, wobei der Chipträger mit der ersten Fläche des Substrats gekoppelt ist. In noch einer Ausgestaltung kann der Chipträger einen Leiter aufweisen. In noch einer Ausgestaltung kann der zweite Chip eine Hauptfläche haben, die eine Kontaktinsel aufweist, wobei die Kontaktinsel mit dem zweiten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist, und wobei der erste Chip eine Hauptfläche hat, wobei die Hauptfläche des ersten Chips der Hauptfläche des Substrats zugewandt ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren einen dritten Chip aufweisen, der auf der ersten Fläche des Substrats angeordnet ist, wobei der dritte Chip elektrisch mit einem dritten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist.
  • In verschiedenen Ausführungsbeispielen wird ein Halbleiterbauelement bereitgestellt, das Folgendes aufweist: einen ersten Chipträger mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche, wobei der erste Chipträger ein erstes Loch hat; einen zweiten Chipträger, der an dem ersten Chipträger angebracht ist und in dem ersten Loch des ersten Chipträgers angeordnet ist; mehrere Anschlussdrähte, die auf der ersten Fläche des ersten Chipträgers angeordnet sind; und einen dritten Chipträger, der an der ersten Fläche des ersten Chipträgers angebracht ist.
  • In einer Ausgestaltung kann das Halbleiterbauelement des Weiteren einen ersten Chip aufweisen, der über der ersten Fläche des ersten Chipträgers und über den mehreren Anschlussdrähten angeordnet ist. In noch einer Ausgestaltung kann der erste Chipträger ein keramisches Substrat aufweisen, wobei der zweite Chipträger ein Chip-Paddle eines Leiterrahmens aufweist, und wobei der dritte Chipträger eine leitfähige Wärmesenke aufweist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren ein Verkapselungsmittel aufweisen, das über dem zweiten Chipträger und den mehreren Anschlussdrähten angeordnet ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren mehrere Lötperlen (auch bezeichnet als Lötkugeln) aufweisen, die an der zweiten Fläche des ersten Chipträgers angeordnet sind. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren Folgendes aufweisen: einen ersten Chip, der über dem zweiten Chipträger angeordnet ist; und einen zweiten Chip, der über der ersten Fläche des ersten Chipträgers angeordnet ist. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren Folgendes aufweisen: einen dritten Chip, der über dem ersten Chip angeordnet ist, und einen vierten Chip, der über der ersten Fläche des ersten Chipträgers angeordnet ist.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats mit einem angebrachten Chip-Paddle und mehreren Anschlussdrähten, wobei das Substrat eine erste Fläche, eine zweite Fläche gegenüber der ersten Fläche und ein Loch hat, wobei das Chip-Paddle in dem Loch des Substrats angeordnet ist, und wobei die mehreren Anschlussdrähte an der ersten Fläche des Substrats angebracht sind; Anbringen eines ersten Chips an der ersten Fläche des Substrats und an einem ersten Anschlussdraht der mehreren Anschlussdrähte; und Verkapseln des Chip-Paddles, der mehreren Anschlussdrähte und des ersten Chips.
  • In einer Ausgestaltung kann das Bereitstellen des Substrates Folgendes aufweisen: Anbringen des Chip-Paddles innerhalb des Loches in dem Substrat; und Anbringen der mehreren Anschlussdrähte an der ersten Fläche des Substrats. In noch einer Ausgestaltung kann das Verfahren des Weiteren das Anbringen von Lötperlen an der zweiten Fläche des Substrats aufweisen. In noch einer Ausgestaltung kann das Verfahren des Weiteren Folgendes aufweisen: Anbringen eines zweites Chips an dem Chip-Paddle; und elektrisches Koppeln des zweiten Chips mit einem zweiten Anschlussdraht der mehreren Anschlussdrähte. In noch einer Ausgestaltung kann das Verfahren des Weiteren Folgendes aufweisen: Anbringen eines dritten Chips an der ersten Fläche des Substrats; und elektrisches Koppeln des dritten Chips mit einem dritten Anschlussdraht der mehreren Anschlussdrähte. In noch einer Ausgestaltung kann das Verfahren des Weiteren Folgendes aufweisen: Anbringen eines vierten Chips an dem zweiten Chip; und Anbringen eines fünften Chips an der ersten Fläche des Substrats. In noch einer Ausgestaltung kann das Verfahren des Weiteren das Anbringen einer Wärmesenkenstruktur an der ersten Fläche des Substrats aufweisen. In noch einer Ausgestaltung kann das Verfahren des Weiteren Folgendes aufweisen: Anbringen eines zweiten Chips an dem Chip-Paddle; und Anbringen eines dritten Chips an der Wärmesenkenstruktur.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung hat ein Halbleiterbauelement einen ersten Chipträger mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche. Außerdem hat der erste Chipträger ein erstes Loch. Das Halbleiterbauelement hat außerdem einen zweiten Chipträger, der an dem ersten Chipträger angebracht ist und in dem ersten Loch des ersten Chipträgers angeordnet ist. Des Weiteren hat das Halbleiterbauelement mehrere Anschlussdrähte, die auf der ersten Fläche des ersten Chipträgers angeordnet sind. Des Weiteren hat das Halbleiterbauelement einen dritten Chipträger, der an der ersten Fläche des ersten Chipträgers angebracht ist.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung enthält ein Verfahren zur Herstellung eines Halbleiterbauelements das Bereitstellen eines Substrats mit einem angebrachten Leiterrahmen, wobei das Substrat eine erste Fläche, eine zweite Fläche gegenüber der ersten Fläche und ein Loch hat. Außerdem hat der Leiterrahmen ein Chip-Paddle, das in dem Loch des Substrats angeordnet ist, und mehrere Anschlussdrähte, die an der ersten Fläche des Substrats angebracht sind. Des Weiteren enthält das Verfahren das Anbringen eines ersten Chips an der ersten Fläche des Substrats und an einem ersten Anschlussdraht der mehreren Anschlussdrähte. Des Weiteren enthält das Verfahren das Verkapseln des Leiterrahmens und des ersten Chips.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung eingegangen, in der Folgendes dargestellt ist:
  • 1a, 1b und 1c veranschaulichen ein Halbleiter-Package gemäß einer Ausführungsform der Erfindung, wobei 1a eine Draufsicht veranschaulicht, 1b eine Querschnittsansicht veranschaulicht und 1c eine rückseitige Ansicht veranschaulicht;
  • 2a, 2b, 2c und 2d veranschaulichen ein Substrat, das gemäß Ausführungsformen der Erfindung verwendet wird, wobei 2a eine Draufsicht veranschaulicht, 2b und 2d eine Querschnittsansicht veranschaulichen und 2c eine rückseitige Ansicht veranschaulicht;
  • 3a, 3b und 3c veranschaulichen einen Leiterrahmen, der gemäß Ausführungsformen der Erfindung verwendet wird, wobei 3a eine Draufsicht veranschaulicht, 3b eine Querschnittsansicht veranschaulicht und 3c eine rückseitige Ansicht veranschaulicht;
  • 4a, 4b und 4c veranschaulichen einen Leiterrahmen, der an einem Substrat angebracht ist, gemäß einer Ausführungsform der Erfindung, wobei 4a eine Draufsicht veranschaulicht, 4b eine Querschnittsansicht veranschaulicht und 4c eine rückseitige Ansicht veranschaulicht;
  • 5a, 5b und 5c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem ein erster Chip an einem Chip-Paddle angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 5a eine Draufsicht veranschaulicht, 5b eine Querschnittsansicht veranschaulicht und 5c eine rückseitige Ansicht veranschaulicht;
  • 6a, 6b und 6c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem ein zweiter Chip an einem ersten Chip angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 6a eine Draufsicht veranschaulicht, 6b eine Querschnittsansicht veranschaulicht und 6c eine rückseitige Ansicht veranschaulicht;
  • 7a, 7b und 7c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem ein dritter Chip an einem Substrat und mehreren Anschlussdrähten angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 7a eine Draufsicht veranschaulicht, 7b eine Querschnittsansicht veranschaulicht und 7c eine rückseitige Ansicht veranschaulicht;
  • 8a, 8b und 8c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem ein vierter Chip an einem Substrat und mehreren Anschlussdrähten angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 8a eine Draufsicht veranschaulicht, 8b eine Querschnittsansicht veranschaulicht und 8c eine rückseitige Ansicht veranschaulicht;
  • 9a, 9b und 9c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem Bonddrähte angebracht wurden, die zwischen einem ersten Chip und mehreren Anschlussdrähten verbunden sind, gemäß einer Ausführungsform der Erfindung, wobei 9a eine Draufsicht veranschaulicht, 9b eine Querschnittsansicht veranschaulicht und 9c eine rückseitige Ansicht veranschaulicht;
  • 10a, 10b und 10c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem Bonddrähte angebracht wurden, die zwischen einem zweiten Chip und mehreren Anschlussdrähte verbunden sind, gemäß einer Ausführungsform der Erfindung, wobei 10a eine Draufsicht veranschaulicht, 10b eine Querschnittsansicht veranschaulicht und 10c eine rückseitige Ansicht veranschaulicht;
  • 11a, 11b und 11c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem Bonddrähte angebracht wurden, die zwischen einem dritten Chip und mehreren Anschlussdrähte verbunden sind, gemäß einer Ausführungsform der Erfindung, wobei 11a eine Draufsicht veranschaulicht, 11b eine Querschnittsansicht veranschaulicht und 11c eine rückseitige Ansicht veranschaulicht;
  • 12a, 12b und 12c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem Bonddrähte angebracht wurden, die zwischen einen vierten Chip und mehreren Anschlussdrähten verbunden sind, gemäß einer Ausführungsform der Erfindung, wobei 12a eine Draufsicht veranschaulicht, 12b eine Querschnittsansicht veranschaulicht und 12c eine rückseitige Ansicht veranschaulicht;
  • 13a, 13b und 13e veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem ein fünfter Chip an einem Substrat und mehreren Anschlussdrähten angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 13a eine Draufsicht veranschaulicht, 13b eine Querschnittsansicht veranschaulicht und 13c eine rückseitige Ansicht veranschaulicht;
  • 14a, 14b und 14c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem eine Wärmesenke an einem Substrat und einem fünften Chip angebracht wurde, gemäß einer Ausführungsform der Erfindung, wobei 14a eine Draufsicht veranschaulicht, 14b eine Querschnittsansicht veranschaulicht und 14c eine rückseitige Ansicht veranschaulicht;
  • 15a, 15b und 15c veranschaulichen ein Halbleiter-Package während der Herstellung, nachdem Vergussmasse zwischen einem fünften Chip und einem Chip-Paddle und zwischen einer Wärmesenke und einem Substrat ausgebildet wurde, gemäß einer Ausführungsform der Erfindung, wobei 15a eine Draufsicht veranschaulicht, 15b eine Querschnittsansicht veranschaulicht und 15c eine rückseitige Ansicht veranschaulicht;
  • 16a, 16b und 16c veranschaulichen vereinzelte Halbleiter-Packages gemäß einer Ausführungsform der Erfindung, wobei 16a eine Draufsicht veranschaulicht, 16b eine Querschnittsansicht veranschaulicht und 16c eine rückseitige Ansicht veranschaulicht;
  • 17a, 17b und 17c veranschaulichen vereinzelte Halbleiter-Packages, nachdem mehrere Lötperlen an einem Substrat angebracht wurden, gemäß einer Ausführungsform der Erfindung, wobei 17a eine Draufsicht veranschaulicht, 17b eine Querschnittsansicht veranschaulicht und 17c eine rückseitige Ansicht veranschaulicht; und
  • 18a und 18b veranschaulichen Halbleiter-Packages gemäß anderen Ausführungsformen der Erfindung.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf die entsprechenden Teile, sofern nichts anderes angegeben ist. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen besonders hervorheben, und sind nicht unbedingt maßstabsgetreu gezeichnet.
  • Im Folgenden werden die Herstellung und Verwendung der derzeit bevorzugten Ausführungsformen ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielzahl konkreter Anwendungsbereiche verkörpert sein können. Die vorliegende Erfindung wird mit Bezug auf Ausführungsformen in einem konkreten Kontext beschrieben, und zwar einem Verfahren zur Herstellung von Halbleiterbauelementen. Die konkret besprochenen Ausführungsformen veranschaulichen lediglich konkrete Wege zur Herstellung und Verwendung der Erfindung und schränken nicht den Schutzumfang der Erfindung ein.
  • Das Integrieren mehrerer Chips in einem einzelnen Halbleiter-Package erfordert die Verwendung großer Chipkontaktstellen zum Stützen aller Chips. Alternativ werden mehrere Chipkontaktstellen verwendet, dergestalt, dass jede Chipkontaktstelle einen bestimmten Chip stützt, anders ausgedrückt trägt. Jedoch vergrößern alle diese Integrationsverfahren das Package (auch bezeichnet als Gehäuse), wodurch die Verwendung kostenintensiver Verkapselungstechniken erforderlich wird. Zum Beispiel erfordern größere Packages die Verwendung eines kostenintensiveren Hohlraumformungsprozesses, während kleinere Packages mittels des kostengünstigeren Mold-Array-Prozesses (MAP) hergestellt werden können, der auch als Map-Molding-Prozess bezeichnet wird. In verschiedenen Ausführungsformen reduziert die vorliegende Erfindung die Package-Größe von Mehrchip-Halbleiter-Packages mittels eines neuartigen Integrationsregimes. Diese erlaubt die Verwendung des kostengünstigeren Map-Molding-Prozesses. In verschiedenen Ausführungsformen reduziert die vorliegende Erfindung die Package-Größe durch teilweises Stapeln von Chips, wodurch die Package-Größe verringert wird.
  • Eine strukturelle Ausführungsform eines Halbleiter-Package wird anhand von 1 beschrieben, während ein Verfahren zur Herstellung des Halbleiter-Package gemäß Ausführungsformen der Erfindung anhand der 2–17 beschrieben wird. Alternative strukturelle Ausführungsformen werden anhand von 18 beschrieben.
  • Ein Halbleiter-Package ist gemäß einer Ausführungsform der Erfindung in den 1a–1c veranschaulicht. 1a veranschaulicht eine Draufsicht von Halbleiter-Package 150, 1b veranschaulicht eine Querschnittsansicht von Halbleiter-Package 150 entlang der Linie 1b-1b, und 1c veranschaulicht eine Unteransicht von Halbleiter-Package 150. Das Halbleiter-Package 150 enthält ein Substrat 100, das ein Keramikmaterial sein kann, zum Beispiel eine gedruckte Leiterplatte (Printed Circuit Board, PCB) oder eine gedruckte Verdrahtungsplatte (Printed Wiring Board, PWB). Zum Beispiel könnte das Substrat 100 elektrische Schaltungen aufweisen, die Kontakte auf dem Halbleiter-Package 150 verbinden. Wie in 1c veranschaulicht, sind mehrere Lötperlen 142 an der Unterseite des Substrats 100 angebracht. Die mehreren Lötperlen 142, die eine elektrische Verbindung mit dem Package herstellen, können als eine Matrix ausgebildet sein, wie zum Beispiel ein Ball Grid Array (BGA).
  • Das Chip-Paddle 106 ist in einem Loch im Substrat 100 angeordnet, und mehrere Anschlussdrähte, die einen ersten Anschlussdraht 110 und einen zweiten Anschlussdraht 112 enthalten, sind in Vertiefungen auf der Oberseite des Substrats 100 angeordnet. In einer Ausführungsform befindet sich die Oberseite des Chip-Paddles 106 in derselben Ebene wie die Unterseite des Substrats 100, und die Unterseite des Chip-Paddles 106 liegt in derselben Ebene wie die Unterseite der mehreren Lötperlen 142, um das Montieren des Chip-Paddles 106 und der mehreren Lötperlen 142 auf derselben Fläche zu ermöglichen. Darüber hinaus sind in einem weiteren Beispiel die mehreren Anschlussdrähte dergestalt in das Substrat 100 eingebettet, dass die Oberseite der mehreren Anschlussdrähte in derselben Ebene liegt wie die Oberseite des Substrats 100. Elektrische Schaltungen im Substrat 100 verbinden die mehreren Lötperlen 142, das Chip-Paddle 106 und die mehreren Anschlussdrähte.
  • Der erste Chip 118, der ein diskretes Bauelement, ein integrierter Schaltkreis oder ein System auf einem Chip sein kann, ist auf der Oberseite des Chip-Paddles 106 angeordnet. Zum Beispiel kann der erste Chip 118 ein diskretes Bauelement enthalten, wie zum Beispiel einen MOSFET, einen BJT, ein SCR oder einen p-n-Übergang. In anderen Beispielen enthält der erste Chip 118 passive Komponenten, wie zum Beispiel Kondensatoren, Induktionsspulen, oder Widerstände. In weiteren Ausführungsformen enthält der erste Chip 118 einen integrierten Schaltkreis, der Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten kann, oder der erste Chip 118 kann ein System auf einen Chip (System an Chip, SoC) enthalten. Bonddrähte, wie zum Beispiel eine erste Mehrzahl von Bonddrähten 128, verbinden den ersten Chip 118 mit einigen der mehreren Anschlussdrähte, wie zum Beispiel einem ersten Anschlussdraht 110. Des Weiteren ist der zweite Chip 120 auf der Oberseite des ersten Chips 118 angeordnet.
  • Gleichermaßen ist der zweite Chip 120 mit einigen der mehreren Anschlussdrähte mittels Bonddrähten verbunden. Zum Beispiel ist der zweite Chip 120 mit einem zweiten Anschlussdraht 112 durch die zweite Mehrzahl von Bonddrähten 130 verbunden. In einem Beispiel kann der zweite Chip 120 ein diskretes Bauelement, ein integrierter Schaltkreis oder ein System auf einem Chip sein. Der zweite Chip 120 kann ein diskretes Bauelement, wie zum Beispiel einen MOSFET, einen BJT, ein SCR oder einen p-n-Übergang, enthalten. In anderen Beispielen enthält der zweite Chip 120 passive Komponenten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen enthält der zweite Chip 120 einen integrierten Schaltkreis, der Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten kann, oder der zweite Chip 120 kann ein System auf einem Chip enthalten.
  • Auf der Oberseite des Substrats 100 und auf einigen der mehreren Anschlussdrähte ist ein dritter Chip 122 angeordnet. In einem Beispiel ist der dritte Chip 122 elektrisch mit dem ersten Anschlussdraht 110 gekoppelt. Der dritte Chip 122 kann ein diskretes Bauelement, ein integrierter Schaltkreis oder ein System auf einem Chip sein. Der dritte Chip 122 kann ein diskretes Bauelement, wie zum Beispiel einen MOSFET, einen BJT, ein SCR oder einen p-n-Übergang, enthalten. In anderen Beispielen enthält der dritte Chip 122 passive Komponenten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen enthält der dritte Chip 122 einen integrierten Schaltkreis, der Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten kann, oder es kann ein System auf einem Chip enthalten.
  • Gleichermaßen ist der vierte Chip 124 auf der Oberseite des Substrats 100 und auf einigen der mehreren Anschlussdrähte angeordnet, einschließlich des zweiten Anschlussdrahtes 112, dergestalt, dass der vierte Chip 124 elektrisch mit dem zweiten Anschlussdraht 112 gekoppelt ist. Der vierte Chip 124 kann ein diskretes Bauelement, ein integrierter Schaltkreis oder ein System auf einem Chip sein. Der vierte Chip 124 kann ein diskretes Bauelement, wie zum Beispiel einen MOSFET, einen BJT, ein SCR oder einen p-n-Übergang, enthalten. In anderen Beispielen enthält der vierte Chip 124 passive Komponenten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen enthält der vierte Chip 124 einen integrierten Schaltkreis, der Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten kann, oder der vierte Chip 124 kann ein System auf einem Chip enthalten.
  • Auf der Oberseite des Substrats 100, teilweise auf den mehreren Anschlussdrähten, ist ein Flip-Chip 136 angeordnet. Der Flip-Chip 136 befindet sich – ohne direkten Kontakt – über dem Chip-Paddle 106, dem ersten Chip 118 und dem zweiten Chip 120. In einigen Ausführungsformen kann der Flip-Chip 136 ein diskretes Bauelement, ein integrierter Schaltkreis oder ein System auf einem Chip sein. Der Flip-Chip 136 kann ein diskretes Bauelement, wie zum Beispiel einen MOSFET, einen BJT, ein SCR oder einen p-n-Übergang, enthalten. In anderen Beispielen enthält der Flip-Chip 136 passive Komponenten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen enthält der Flip-Chip 136 einen integrierten Schaltkreis, der Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten kann, oder der Flip-Chip 136 kann ein System auf einem Chip enthalten. In einer Ausführungsform ist der Flip-Chip 136 sowohl physisch als auch elektrisch mit den mehreren Anschlussdrähten verbunden.
  • Des Weiteren ist eine Wärmesenke 138 physisch und thermisch mit dem Flip-Chip 136 und dem Substrat 100 verbunden. Die Wärmesenke 138 kann dafür eingerichtet sein, während des Betriebes Wärme von dem Flip-Chip 136 fortzutransportieren. In einem Beispiel besteht die Wärmesenke 138 aus einem thermisch leitfähigen Material, wie zum Beispiel Kupfer, Silber oder einem anderen thermisch leitfähigen Material. Eine zusätzliche Wärmesenke kann thermisch mit der Wärmesenke 138 gekoppelt sein (nicht im Bild dargestellt).
  • Des Weiteren kann Vergussmasse 140 in dem Raum oder Hohlraum, der den ersten Chip 118, den zweiten Chip 120, den dritten Chip 122, den vierten Chip 124 und den Flip-Chip 136 umgibt, angeordnet sein, um sie zu schützen. In einem Beispiel ist die Vergussmasse 140 ein elektrisch isolierender Klebstoff, wie zum Beispiel ein Polymer, ein Epoxidharz oder ein mit Siliziumoxidfüller gefülltes Epoxidharz.
  • Die 2–17 veranschaulichen eine Ausführungsform eines Prozesses zum Bilden eines Halbleiter-Package. Jede der 2–17 enthält Teilfiguren, einschließlich einer Teilfigur a, die eine Draufsicht, einer Teilfigur b, die eine Querschnittsansicht, und Teilfigur c, die eine Unteransicht eines bestimmten Prozessschrittes veranschaulicht. Zunächst veranschaulichen die 2a, 2b und 2c ein Substrat 100, wobei sich ein Loch 102 durch das Substrat 100 hindurch erstreckt und mehrere Vertiefungen 103 in der Oberseite des Substrats 100 ausgebildet sind. In einem Beispiel kann ein Klebstoffmaterial in mehrere Vertiefungen 103 eingefüllt werden. In einer in 2d veranschaulichten alternativen Ausführungsform erstrecken sich die mehreren Vertiefungen 103 nicht zum Rand von Loch 102, während sich in der durch 2d veranschaulichten Ausführungsform die mehreren Vertiefungen 103 zum Rand von Loch 102 erstrecken.
  • Außerdem veranschaulichen die 3a, 3b und 3c einen Leiterrahmen 104, der das Chip-Paddle 106 und mehrere Anschlussdrähte enthält, einschließlich eines ersten Anschlussdrahtes 110, eines zweiten Anschlussdrahtes 112, eines dritten Anschlussdrahtes 114 und eines vierten Anschlussdrahtes 116. Der Leiterrahmen 104 ist eine leitfähige Stütz- oder Rahmenstruktur zum sicheren Anbringen eines Integrierten-Schaltkreis(IC)-Chips eines Halbleiterbauelements.
  • Der Leiterrahmen 104 ist an dem Substrat 100 angebracht, wie für 4 beschrieben. Zunächst veranschaulichen die 4a, 4b und 4c den Leiterrahmen 104, der so an dem Substrat 100 angebracht ist, dass die mehreren Anschlussdrähte in den mehreren Vertiefungen 103 des Substrats 100 angeordnet sind und das Chip-Paddle 106 im Loch 102 angeordnet ist, so dass die Oberseite des Chip-Paddles 106 in derselben Ebene liegt wie die Unterseite des Substrats 100. Das Anbringen des Leiterrahmens 104 an dem Substrat 100 kann durch Aufnehmen und Ablegen des Leiterrahmens 104 ausgeführt werden, eventuell nach dem Aufbringen eines Klebstoffs auf das Substrat 100. Ein Stab hält das Chip-Paddle.
  • Als nächstes werden der erste Chip 118 und der zweite Chip 120 an dem integrierten Leiterrahmen-Substrat angebracht. Die 5a, 5b und 5c veranschaulichen einen ersten Chip 118, dessen Oberseite eine erste Mehrzahl von Kontaktinseln 119 enthält, die an der Oberseite des Chip-Paddles 106 angebracht sind. Die Anbringung des ersten Chips 118 an dem Chip-Paddle 106 kann mit einem Klebemittel ausgeführt werden, wie zum Beispiel Epoxid-Klebemittel, Diffusionslot oder Chipbefestigungsfilm. Des Weiteren veranschaulichen die 6a, 6b und 6c einen zweiten Chip 120, der an der Oberseite des ersten Chips 118 angebracht wird, was mit einem Klebemittel ausgeführt werden kann, wie zum Beispiel Epoxid-Klebemittel, Diffusionslot oder Chipbefestigungsfilm. In einer Ausführungsform enthält die Oberseite des zweiten Chips 120 eine zweite Mehrzahl von Kontaktinseln 121.
  • Danach, wie in den 7a, 7b und 7c veranschaulicht, wird der dritte Chip 122 angebracht an der Oberseite des Substrats 100. Einige der mehreren Anschlussdrähte, einschließlich des ersten Anschlussdrahtes 110 und des dritten Anschlussdrahtes 114, können verwendet werden, um den dritten Chip 122 elektrisch mit diesen Anschlussdrähten zu verbinden. Das Anbringen des dritten Chips 122 an der Oberseite des Substrats 100 und den mehreren Anschlussdrähten kann mit einem Klebemittel ausgeführt werden, wie zum Beispiel Epoxid-Klebemittel, Diffusionslot oder Chipbefestigungsfilm. In einer Ausführungsform hat der dritte Chip 122 eine dritte Mehrzahl von Kontaktinseln 123, die auf seiner Oberseite angeordnet sind.
  • Gleichermaßen veranschaulichen die 8a, 8b und 8c den vierten Chip 124, der an der Oberseite des Substrats 100 und einigen der mehreren Anschlussdrähte angebracht ist, einschließlich des zweiten Anschlussdrahtes 112 und des vierten Anschlussdrahtes 116, dergestalt, dass der vierte Chip 124 elektrisch mit diesen Anschlussdrähten gekoppelt ist. Die Anbringung kann mit einem Klebemittel ausgeführt werden, wie zum Beispiel Epoxid-Klebemittel, Diffusionslot oder Chipbefestigungsfilm. Außerdem hat der vierte Chip 124 eine vierte Mehrzahl von Kontaktinseln 125, die auf seiner Oberseite angeordnet sind.
  • Die 9a, 9b und 9c veranschaulichen eine erste Mehrzahl von Bonddrähten 128, die an der ersten Mehrzahl von Kontaktinseln 119 auf dem ersten Chip 118, am Chip-Paddle 106 und an einigen der mehreren Anschlussdrähte, einschließlich des ersten Anschlussdrahtes 110, angebracht sind. Das Anbringen der ersten Mehrzahl von Bonddrähten 128 kann mittels Ball Stitch an Ball(BSOB)-Bondung ausgeführt werden. Beim Ausführen von BSOB wird zunächst eine Perlenbondung an einer von einer ersten Mehrzahl von Kontaktinseln 119 ausgeführt. Als nächstes wird eine Stitchbondung am entgegengesetzten Ende eines ersten der ersten Mehrzahl von Bonddrähten 128 ausgeführt, wobei der erste der ersten Mehrzahl von Bonddrähten 128 zum Beispiel an dem ersten Anschlussdraht 110 und dem Chip-Paddle 106 angebracht wird.
  • Gleichermaßen veranschaulichen die 10a, 10b und 10c eine zweite Mehrzahl von Bonddrähten 130, die an der zweiten Mehrzahl von Kontaktinseln 121 auf dem zweiten Chip 120 an einigen der mehreren Anschlussdrähte, einschließlich des dritten Anschlussdrahtes 114, des vierten Anschlussdrahtes 116 und des zweiten Anschlussdrahtes 112, angebracht sind. Die Anbringung kann mittels BSOB-Bondung ausgeführt werden.
  • Danach veranschaulichen die 11a, 11b und 11c eine dritte Mehrzahl von Bonddrähten 132, welche die dritte Mehrzahl von Kontaktinseln 123 auf dem dritten Chip 122 mit einigen der mehreren Anschlussdrähte und dem Substrat 100 verbinden. Die Anbringung der dritten Mehrzahl von Bonddrähten 132 kann ebenfalls mittels BSOB-Bondung ausgeführt werden.
  • Gleichermaßen veranschaulichen die 12a, 12b und 12c eine vierte Mehrzahl von Bonddrähten 134, die an der vierten Mehrzahl von Kontaktinseln 125 auf dem vierten Chip 124, an einigen der mehreren Anschlussdrähte und an dem Substrat 100 angebracht sind. Die Anbringung kann mittels BSOB ausgeführt werden.
  • Als nächstes veranschaulichen die 13a, 13b und 13c den Flip-Chip 136, der an dem Substrat 100 und den mehreren Anschlussdrähten angebracht ist. Der Flip-Chip 136 kann physisch und elektrisch mit den mehreren Anschlussdrähten verbunden sein, einschließlich des ersten Anschlussdrahtes 110, des zweiten Anschlussdrahtes 112, des dritten Anschlussdrahtes 114 und des vierten Anschlussdrahtes 116. Der Flip-Chip 136 ist an den Stich-Bondungen eines der ersten Mehrzahl von Bonddrähten 128 und eines der zweiten Mehrzahl von Bonddrähten 130 angebracht. In einer Ausführungsform kann das Anbringen des Flip-Chips 136 durch einen Handhabungsarm eines Flip-Chip-Bonders ausgeführt werden, der den Flip-Chip 136 an der Stitch-Bondung an den Anschlussdrähten aufnimmt und umdreht.
  • Außerdem veranschaulichen die 14a, 14b und 14c eine Wärmesenke 138, die an dem Substrat 100 und dem Flip-Chip 136 angebracht ist. In einem Beispiel kann das Anbringen der Wärmesenke 138 mittels Diffusionslot oder eines Chipbefestigungsfilms ausgeführt werden. Alternativ kann die Wärmesenke 138 an dem Flip-Chip 136 angebracht werden, bevor der Flip-Chip 136 am Substrat 100 und den Anschlussdrähten angebracht wird. Danach werden die Wärmesenke 138 und der Flip-Chip 136 an dem Substrat 100 und den mehreren Anschlussdrähten angebracht. Die Wärmesenke 138 kann in verschiedenen Ausführungsformen verschiedene Bauformen haben, um das effiziente Abführen von Wärme von dem angebrachten Flip-Chip 136 zu unterstützen.
  • 15a, 15b und 15c veranschaulichen die Vergussmasse 140, die in den Lücken zwischen dem Flip-Chip 136 und dem Chip-Paddle 106 und zwischen der Wärmesenke 138 und dem Substrat 100 angeordnet ist. In einem Beispiel wird Vergussmasse 140 eingefüllt, wenn flüssiges Epoxid eingespritzt wird, um die Lücke zu füllen, gefolgt von einem Aushärtungsprozess, der bei einer Temperatur zwischen etwa 200°C bis etwa 400°C ausgeführt werden kann. In einem weiteren Beispiel wird ein Vergussmaterial geschmolzen und bei einer Temperatur von etwa 160°C bis etwa 185°C in ein Formgehäuse gegossen. Danach kann das Vergussmaterial ausgehärtet werden, um die Vergussmasse 140 zu bilden.
  • Wie in den 16a, 16b und 16c gezeigt, werden die Halbleiter-Packages getrennt oder vereinzelt. In einer Ausführungsform werden die Packages durch Sägen vereinzelt. Alternativ kann ein chemischer Prozess verwendet werden, um die Packages zu separaten Einheiten zu vereinzeln. Zum Schluss, wie durch die 17a, 17b und 17c veranschaulicht, werden mehrere Lötperlen 142 an der Unterseite des Substrats 100 angebracht.
  • Halbleiter-Packages alternativer Ausführungsformen, die zusätzliche Chips enthalten, sind in den 18a und 18b veranschaulicht. Die in 18a veranschaulichte Ausführungsform enthält den Flip-Chip 137 zusätzlich zu dem Flip-Chip 136. Das in 18a veranschaulichte Halbleiter-Package 151 ähnelt dem in 1b veranschaulichten Halbleiter-Package 150, mit folgenden Unterschieden. Anstatt den zweiten Chip 120 an den zweiten Anschlussdraht 112 zu koppeln, wie im Halbleiter-Package 150 von 1b, koppelt in dem in 18a veranschaulichten Halbleiter-Package 151 die zweite Mehrzahl von Bonddrähten 130 den zweiten Chip 120 an den dritten Anschlussdraht 111. Außerdem ist der fünfte Chip 117 auf der Oberseite des zweiten Chips-Paddles 107 angeordnet, während der sechste Chip 127 auf der Oberseite des fünften Chips 117 angeordnet ist. Eine fünfte Mehrzahl von Bonddrähten 131 verbindet den fünften Chip 117 mit einigen der mehreren Anschlussdrähte, einschließlich dem zweiten Anschlussdraht 112, während eine sechste Mehrzahl von Bonddrähten 129 den sechsten Chip 127 mit einigen der mehreren Anschlussdrähte verbindet, einschließlich dem dritten Anschlussdraht 111. Des Weiteren ist der zweiten Flip-Chip 137 auf der Oberseite des Substrats 100 teilweise auf einigen der mehreren Anschlussdrähte angeordnet, einschließlich des zweiten Anschlussdrahtes 112 und des dritten Anschlussdrahtes 111. Wie der Flip-Chip 136, befindet sich der zweite Flip-Chip 137 über, aber nicht in direktem Kontakt mit, dem zweiten Chip-Paddle 107, dem fünften Chip 117 und dem sechsten Chip 127.
  • Der fünfte Chip 117, der sechste Chip 127 und der zweite Flip-Chip 137 können diskrete Bauelemente, integrierte Schaltkreise oder Systeme auf einem Chip sein. Zum Beispiel können der fünfte Chip 117, der sechste Chip 127 und der zweite Flip-Chip 137 diskrete Bauelemente enthalten, wie zum Beispiel MOSFETs, BJTs, SCRs oder p-n-Übergänge. In anderen Beispielen können der fünfte Chip 117, der sechste Chip 127 und der zweite Flip-Chip 137 passive Komponenten enthalten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen können der fünfte Chip 117, der sechste Chip 127 und der zweite Flip-Chip 137 integrierte Schaltkreise enthalten, die Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten können, oder sie können Systeme auf einem Chip enthalten. Die Wärmesenke 138 ist physisch und thermisch mit dem zweiten Flip-Chip 137 verbunden. Des Weiteren ist die Vergussmasse 140 in dem Raum oder Hohlraum angeordnet, der den fünften Chip 117, den sechsten Chip 127 und den zweiten Flip-Chip 137 umgibt.
  • 18b veranschaulicht ein Halbleiter-Package einer weiteren Ausführungsform, das zusätzliche Chips enthält. Das in 18b veranschaulichte Halbleiter-Package 153 ähnelt dem in 1b veranschaulichten Halbleiter-Package 150, mit folgenden Unterschieden. Die Wärmesenke 138 und die Vergussmasse 140 sind in 18b der besseren Übersicht halber nicht dargestellt, befinden sich aber in dem Halbleiter-Package 153. Statt des dritten Chips 122 im Halbleiter-Package 150 sind der siebente Chip 152 und der achte Chip 154 auf dem Substrat 100 und auf den mehreren Anschlussdrähten im Halbleiter-Package 153 angeordnet. Eine fünfte Mehrzahl von Kontakten 166 ist auf der Oberseite des siebenten Chips 152 angeordnet, und eine siebente Mehrzahl von Bonddrähten 168 verbindet den siebenten Chip 152 mit einigen der mehreren Anschlussdrähte. Gleichermaßen ist eine sechste Mehrzahl von Kontakten 162 auf der Oberseite des achten Chips 154 angeordnet, und eine achte Mehrzahl von Bonddrähten 164 verbindet den achten Chip 154 mit einigen der mehreren Anschlussdrähte. Der siebente Chip 152 und der achte Chip 154 können diskrete Bauelemente, integrierte Schaltkreise oder Systeme auf einem Chip sein. Zum Beispiel können der siebente Chip 152 und der achte Chip 154 diskrete Bauelemente enthalten, wie zum Beispiel MOSFETs, BJTs, SCRs oder p-n-Übergänge. In anderen Beispielen können der siebente Chip 152 und der achte Chip 154 passive Komponenten enthalten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen können der siebente Chip 152 und der achte Chip 154 integrierte Schaltkreise enthalten, die Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten können, oder sie können Systeme auf einem Chip enthalten.
  • Des Weiteren hat – anstelle des vierten Chips 124 im Halbleiter-Package 150 – das Halbleiter-Package 153 einen neunten Chip 156 und einen zehnten Chip 158, die auf der Oberseite des Substrats 100 und auf einigen der mehreren Anschlussdrähte angeordnet sind. Der neunte Chip 156 hat eine siebente Mehrzahl von Kontakten 174, die auf seiner Oberseite angeordnet sind, während der zehnte Chip 158 eine achte Mehrzahl von Kontakten 170 hat, die auf seiner Oberseite angeordnet sind. Eine neunte Mehrzahl von Bonddrähten 176 verbindet die siebente Mehrzahl von Kontakten 174 des neunten Chips 156 mit einigen der mehreren Anschlussdrähte, während eine zehnte Mehrzahl von Bonddrähten 172 die achte Mehrzahl von Kontakten 170 des zehnten Chips 158 mit einigen der mehreren Anschlussdrähte verbindet. Der neunte Chip 156 und der zehnte Chip 158 können diskrete Bauelemente, integrierte Schaltkreise oder Systeme auf einem Chip sein. Zum Beispiel können der neunte Chip 156 und der zehnte Chip 158 diskrete Bauelemente enthalten, wie zum Beispiel MOSFETs, BJTs, SCRs oder p-n-Übergänge. In anderen Beispielen können der neunte Chip 156 und der zehnte Chip 158 passive Komponenten enthalten, wie zum Beispiel Kondensatoren, Induktionsspulen oder Widerstände. In weiteren Ausführungsformen können der neunte Chip 156 und der zehnte Chip 158 integrierte Schaltkreise enthalten, die Speicher, Logik oder einen anwendungsspezifischen integrierten Schaltkreis enthalten können, oder sie können Systeme auf einem Chip enthalten.
  • Zu den Vorteilen der vorliegenden Erfindung gehören eine gute elektrische Leistung und thermische Kühlleistung. Des Weiteren ermöglichen Ausführungsformen eine gute Bauelementfunktion in einem einzelnen Package.
  • Obgleich diese Erfindung mit Bezug auf veranschaulichende Ausführungsformen beschrieben wurde, darf diese Beschreibung nicht in einem einschränkenden Sinn ausgelegt werden. Dem Fachmann fallen beim Lesen der Beschreibung verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie weitere Ausführungsformen der Erfindung ein. Es ist darum beabsichtigt, dass die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen beinhalten.

Claims (16)

  1. Halbleiterbauelement (150), das Folgendes aufweist: ein Substrat (100) mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche, wobei das Substrat (100) ein erstes Loch hat; mehrere Anschlussdrähte (110, 112), die über der ersten Fläche des Substrats (100) angeordnet sind; ein Chip-Paddle (106), das in dem ersten Loch angeordnet ist; und ein Verkapselungsmittel (140), das über dem Chip-Paddle (106) und den mehreren Anschlussdrähten (110, 112) angeordnet ist.
  2. Halbleiterbauelement (150) nach Anspruch 1, das des Weiteren mehrere Lötperlen (142) aufweist, die an der zweiten Fläche des Substrats (100) angeordnet sind.
  3. Halbleiterbauelement (150) nach Anspruch 1 oder 2, das des Weiteren einen ersten Chip (118) aufweist, der über dem Chip-Paddle (106) angeordnet ist, wobei der erste Chip (118) elektrisch mit einem ersten Anschlussdraht (110) der mehreren Anschlussdrähte (110, 112) gekoppelt ist; das vorzugsweise des Weiteren einen zweiten Chip (120) aufweist, der über der ersten Fläche des Substrats (100) angeordnet ist, wobei der zweite Chip (120) elektrisch mit einem zweiten Anschlussdraht (112) der mehreren Anschlussdrähte (110, 112) gekoppelt ist; das weiter vorzugsweise des Weiteren einen dritten Chip (122) aufweist, der über dem ersten Chip (118) angeordnet ist, wobei der dritte Chip (122) elektrisch mit einem dritten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist; das weiter vorzugsweise des Weiteren Folgendes aufweist: einen vierten Chip (124), der über der ersten Fläche des Substrats (100) angeordnet ist, wobei der vierte Chip (124) elektrisch mit einem vierten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist; und einen fünften Chip (136), der über der ersten Fläche des Substrats (100) und über den mehreren Anschlussdrähten (110, 112) angeordnet ist, wobei der fünfte Chip (136) elektrisch mit einem fünften Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist.
  4. Halbleiterbauelement (150) nach Anspruch 3, das des Weiteren Folgendes aufweist: einen zweiten Chip (120), der über der ersten Fläche des Substrats (100) und über den mehreren Anschlussdrähten (110, 112) angeordnet ist, wobei der zweite Chip (120) elektrisch mit einem zweiten Anschlussdraht (112) der mehreren Anschlussdrähte (110, 112) gekoppelt ist; und einen Chipträger zum Halten des zweiten Chips (120), wobei der Chipträger über dem zweiten Chip (120) angeordnet ist, wobei der Chipträger mit der ersten Fläche des Substrats (100) gekoppelt ist; wobei vorzugsweise der Chipträger einen Leiter aufweist.
  5. Halbleiterbauelement (150) nach Anspruch 4, wobei der zweite Chip (120) eine Hauptfläche hat, die eine Kontaktinsel aufweist, wobei die Kontaktinsel mit dem zweiten Anschlussdraht (112) der mehreren Anschlussdrähte (110, 112) gekoppelt ist, und wobei der erste Chip (118) eine Hauptfläche hat, wobei die Hauptfläche des ersten Chips (118) der Hauptfläche des Substrats (100) zugewandt ist.
  6. Halbleiterbauelement (150) nach Anspruch 4 oder 5, das des Weiteren einen dritten Chip (122) aufweist, der auf der ersten Fläche des Substrats (100) angeordnet ist, wobei der dritte Chip (122) elektrisch mit einem dritten Anschlussdraht der mehreren Anschlussdrähte gekoppelt ist.
  7. Halbleiterbauelement (150), das Folgendes aufweist: einen ersten Chipträger mit einer ersten Fläche und einer zweiten Fläche gegenüber der ersten Fläche, wobei der erste Chipträger ein erstes Loch hat; einen zweiten Chipträger, der an dem ersten Chipträger angebracht ist und in dem ersten Loch des ersten Chipträgers angeordnet ist; mehrere Anschlussdrähte (110, 112), die auf der ersten Fläche des ersten Chipträgers angeordnet sind; und einen dritten Chipträger, der an der ersten Fläche des ersten Chipträgers angebracht ist.
  8. Halbleiterbauelement (150) nach Anspruch 7, das des Weiteren einen ersten Chip (118) aufweist, der über der ersten Fläche des ersten Chipträgers und über den mehreren Anschlussdrähten (110, 112) angeordnet ist.
  9. Halbleiterbauelement (150) nach Anspruch 7 oder 8, wobei der erste Chipträger ein keramisches Substrat (100) aufweist, wobei der zweite Chipträger ein Chip-Paddle (106) eines Leiterrahmens aufweist, und wobei der dritte Chipträger eine leitfähige Wärmesenke aufweist.
  10. Halbleiterbauelement (150) nach einem der Ansprüche 7 bis 9, das des Weiteren ein Verkapselungsmittel (140) aufweist, das über dem zweiten Chipträger und den mehreren Anschlussdrähten (110, 112) angeordnet ist; wobei das Halbleiterbauelement (150) vorzugsweise des Weiteren mehrere Lötperlen (142) aufweist, die an der zweiten Fläche des ersten Chipträgers angeordnet sind.
  11. Halbleiterbauelement (150) nach einem der Ansprüche 7 bis 10, das des Weiteren Folgendes aufweist: einen ersten Chip (118), der über dem zweiten Chipträger angeordnet ist; und einen zweiten Chip (120), der über der ersten Fläche des ersten Chipträgers angeordnet ist; wobei das Halbleiterbauelement (150) vorzugsweise des Weiteren Folgendes aufweist: einen dritten Chip (122), der über dem ersten Chip (118) angeordnet ist; und einen vierten Chip (124), der über der ersten Fläche des ersten Chipträgers angeordnet ist.
  12. Verfahren zur Herstellung eines Halbleiterbauelements (150), wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats (100) mit einem angebrachten Chip-Paddle (106) und mehreren Anschlussdrähten (110, 112), wobei das Substrat (100) eine erste Fläche, eine zweite Fläche gegenüber der ersten Fläche und ein Loch hat, wobei das Chip-Paddle (106) in dem Loch des Substrats (100) angeordnet ist, und wobei die mehreren Anschlussdrähte (110, 112) an der ersten Fläche des Substrats (100) angebracht sind; Anbringen eines ersten Chips (118) an der ersten Fläche des Substrats (100) und an einem ersten Anschlussdraht (110) der mehreren Anschlussdrähte (110, 112); und Verkapseln des Chip-Paddles (106), der mehreren Anschlussdrähte (110, 112) und des ersten Chips (118).
  13. Verfahren nach Anspruch 12, wobei das Bereitstellen des Substrates (100) Folgendes aufweist: Anbringen des Chip-Paddles (106) innerhalb des Loches in dem Substrat (100); und Anbringen der mehreren Anschlussdrähte (110, 112) an der ersten Fläche des Substrats (100).
  14. Verfahren nach Anspruch 12 oder 13, das des Weiteren das Anbringen von Lötperlen (142) an der zweiten Fläche des Substrats (100) aufweist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, das des Weiteren Folgendes aufweist: Anbringen eines zweiten Chips (120) an dem Chip-Paddle (106); und elektrisches Koppeln des zweiten Chips (120) mit einem zweiten Anschlussdraht (112) der mehreren Anschlussdrähte (110, 112); wobei das Verfahren vorzugsweise des Weiteren Folgendes aufweist: Anbringen eines dritten Chips (122) an der ersten Fläche des Substrats (100); und elektrisches Koppeln des dritten Chips (122) mit einem dritten Anschlussdraht der mehreren Anschlussdrähte; wobei das Verfahren weiter vorzugsweise Folgendes aufweist: Anbringen eines vierten Chips (124) an dem zweiten Chip (120); und Anbringen eines fünften Chips (136) an der ersten Fläche des Substrats (100).
  16. Verfahren nach einem der Ansprüche 12 bis 15, das des Weiteren das Anbringen einer Wärmesenkenstruktur (138) an der ersten Fläche des Substrats (100) aufweist; wobei das Verfahren vorzugsweise des Weiteren Folgendes aufweist: Anbringen eines zweiten Chips (120) an dem Chip-Paddle (106); und Anbringen eines dritten Chips (122) an der Wärmesenkenstruktur (138).
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