DE102012019645A1 - Method for testing circuit in safety-critical systems of vehicle, involves testing circuit from time point, at which processing is completed, within target time period - Google Patents

Method for testing circuit in safety-critical systems of vehicle, involves testing circuit from time point, at which processing is completed, within target time period Download PDF

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Michael Hirsch
Ralf Pfennigwerth
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Abstract

The method involves supplying input data to a circuit (1) for processing within a target period of time (t-ges), where the input data is processed by the circuit and outputs the output data depending on the processing. The circuit is tested from a time point (T), at which the processing is completed, within the target time period. The time (t6) from the timepoint and the end of the target period of time are determined, so that testing is performed when a test run time for carrying out the testing is not longer than the time. An independent claim is included for a circuit, particularly a micro-electronic circuits, such as field programmable gate array, in safety-critical systems, e.g. driver assistance systems of a vehicle.

Description

Die vorliegende Erfindung betrifft ein Verfahren, um eine Schaltung, insbesondere ein FPGA (”Field Programmable Gate Array”), zu testen sowie eine Schaltung, welche zur Durchführung eines erfindungsgemäßen Tests ausgestaltet ist.The present invention relates to a method for testing a circuit, in particular an FPGA ("field programmable gate array"), and to a circuit which is designed to carry out a test according to the invention.

Nach dem Stand der Technik werden mikroelektronische Schaltungen, wie FPGA, zunehmend auch in sicherheitskritischen Systemen (z. B. Fahrerassistenzsystemen) eines Fahrzeugs eingesetzt. Dabei werden FPGAs zunehmend in verteilten Systemen in Kombination mit beispielsweise einem Microcontroller eingesetzt. Zur Sicherheit des Fahrzeugs ist es dabei wichtig, dass ein solches verteiltes System zu jeder Zeit funktional korrekt arbeitet, um gefährliche Situationen für Insassen des Fahrzeugs und auch für die Umwelt zu verhindern. Während für einen Microcontroller schon zahlreiche Verfahren zur Gewährleistung der funktional korrekten Arbeitsweise bekannt sind, existiert für eine mikroelektronische Schaltung, wie ein FPGA, nach dem Stand der Technik noch kein Verfahren, um die funktional korrekte Arbeitsweise zu gewährleisten.According to the state of the art, microelectronic circuits, such as FPGA, are increasingly being used in safety-critical systems (eg driver assistance systems) of a vehicle. FPGAs are increasingly used in distributed systems in combination with, for example, a microcontroller. For the safety of the vehicle, it is important that such a distributed system is functionally correct at all times to prevent dangerous situations for the occupants of the vehicle and also for the environment. While numerous methods for ensuring the functionally correct operation are already known for a microcontroller, there is still no method for a microelectronic circuit, such as an FPGA, according to the prior art to ensure the functionally correct operation.

Daher stellt sich die vorliegende Erfindung die Aufgabe, die funktional korrekte Arbeitsweise einer mikroelektronischen Schaltung, welche beispielsweise in einem verteilten System eingesetzt wird, auch im Betrieb sicherzustellen.Therefore, the present invention has the object to ensure the functionally correct operation of a microelectronic circuit, which is used for example in a distributed system, also in operation.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren zum Testen einer Schaltung nach Anspruch 1, durch eine Schaltung nach Anspruch 7 und durch ein Fahrzeug nach Anspruch 11 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.According to the invention, this object is achieved by a method for testing a circuit according to claim 1, by a circuit according to claim 7 and by a vehicle according to claim 11. The dependent claims define preferred and advantageous embodiments of the present invention.

Im Rahmen der vorliegenden Erfindung wird ein Verfahren zum Testen einer Schaltung bereitgestellt. Dieses Verfahren umfasst folgende Schritte:

  • • Anlegen von Eingangsdaten an die Schaltung, damit diese Eingangsdaten innerhalb einer Soll-Zeitspanne verarbeitet werden.
  • • Verarbeiten der Eingangsdaten durch die Schaltung, wobei abhängig von den Eingangsdaten durch die Verarbeitung Ausgangsdaten erstellt werden, welche ausgegeben werden.
  • • Ab demjenigen Zeitpunkt, zu welchem die Verarbeitung der Eingangsdaten abgeschlossen ist, wird die Schaltung getestet.
In the context of the present invention, a method for testing a circuit is provided. This procedure comprises the following steps:
  • • Apply input data to the circuit to process this input data within a set time period.
  • Processing of the input data by the circuit, wherein, depending on the input data, the processing generates output data which is output.
  • • From the time the input data processing is completed, the circuit is tested.

Mit anderen Worten ist die zu testende Schaltung ausgestaltet, innerhalb der vorbestimmten Soll-Zeitspanne die Eingangsdaten entgegenzunehmen, zu verarbeiten und Ausgangsdaten, welche von der Verarbeitung und von den Eingangsdaten abhängig sind, an einem Ausgang der Schaltung bereitzustellen. Ab dem Zeitpunkt, zu welchem die Verarbeitung abgeschlossen ist, und innerhalb der Soll-Zeitspanne wird der Test der Schaltung durchgeführt.In other words, the circuit under test is configured to receive and process the input data within the predetermined target time period and to provide output data dependent on the processing and the input data at an output of the circuit. From the time when the processing is completed and within the target period, the test of the circuit is performed.

Die vorliegende Erfindung nutzt dabei eine Eigenschaft der zu testenden Schaltung aus, dass die Schaltung mit der Verarbeitung der Eingangsdaten in aller Regel schneller fertig ist, bevor von der Schaltung neue Eingangsdaten empfangen und verarbeitet werden müssen. Die Zeitspanne, welche zwischen dem Ende der Verarbeitung und dem frühesten Zeitpunkt, zu welchem neue Eingangsdaten zu empfangen sind, verstreicht, wird vorteilhafterweise zum Testen der Schaltung verwendet. Daher kann das Testen der Schaltung vorteilhafterweise auch im laufenden Betrieb erfolgen, so dass, unter der Voraussetzung, dass der Test erfolgreich bestanden wird, jederzeit gewährleistet ist, dass die Schaltung korrekt arbeitet.The present invention takes advantage of a characteristic of the circuit under test that the circuit with the processing of the input data is usually finished faster, before new input data has to be received and processed by the circuit. The amount of time elapsed between the end of processing and the earliest time at which new input data is to be received is advantageously used to test the circuit. Therefore, the testing of the circuit can advantageously also be carried out during operation, so that, provided that the test is successfully passed, it is ensured at all times that the circuit is working correctly.

Insbesondere wird eine Zeitspanne zwischen dem Zeitpunkt, zu welchem die Verarbeitung abgeschlossen ist, und dem Ende der Soll-Zeitspanne bestimmt Ein Test zum Testen der Schaltung wird nur durchgeführt, wenn eine vorbestimmte oder bekannte Testdurchführungszeit zur Durchführung dieses Tests nicht länger als die vorbestimmte Zeitspanne dauert. Unter der Testdurchführungszeit wird dabei diejenige Zeitspanne verstanden, welche vom Beginn bis zum Ende des Tests verstreicht, wobei sich die Schaltung direkt vor Beginn des Tests noch in einem normalen Betriebszustand und direkt nach dem Ende des Tests wieder in dem normalen Betriebszustand befindet.Specifically, a time period between the time when the processing is completed and the end of the target time period is determined. A test for testing the circuit is performed only when a predetermined or known test execution time for performing this test does not take longer than the predetermined time period , The test execution time is understood to be the period of time which elapses from the beginning to the end of the test, the circuit still being in the normal operating state in a normal operating state immediately before the start of the test and immediately after the end of the test.

Dadurch wird verhindert, dass die Durchführung des Tests der Schaltung noch im Gange ist, wenn bereits neue von der Schaltung zu verarbeitende Eingangsdaten anstehen, was dann im schlimmsten Fall zu einer fehlerhaften Verarbeitung dieser Eingangsdaten führen könnte.This prevents the performance of the test of the circuit from being in progress when new input data to be processed by the circuit is already present, which in the worst case could lead to erroneous processing of this input data.

Es ist auch möglich, dass mehrere Tests existieren, mit welchen die Schaltung getestet werden kann, und dass für jeden dieser Tests die jeweilige Testdurchführungszeit bekannt ist. Abhängig von dem Zeitinterval, welches zwischen dem Zeitpunkt, zu welchem die Verarbeitung abgeschlossen ist, und dem Ende der vorbestimmten Soll-Zeitspanne verstreicht, wird einer dieser Tests zur Durchführung ausgewählt, wenn dieser Test die Bedingung erfüllt, dass seine Testdurchführungszeit nicht größer als dieses Zeitinterval ist.It is also possible that several tests exist with which the circuit can be tested, and that for each of these tests the respective test execution time is known. Depending on the time interval which elapses between the time at which the processing is completed and the end of the predetermined target time period, one of these tests is selected for execution, if this test satisfies the condition that its test execution time is not greater than this time interval is.

Wenn mehrere Tests zum Testen der Schaltung zur Verfügung stehen, kann vorteilhafterweise derjenige Test ausgewählt werden, dessen Testdurchführungszeit kurz genug ist, so dass der Test vor dem Ende der Soll-Zeitspanne abgeschlossen ist.If several tests are available for testing the circuit, it is advantageously possible to select the test whose test execution time is short enough so that the test is completed before the end of the desired time period.

Jeder Test zum Testen der Schaltung umfasst insbesondere folgende Schritte:

  • • Anlegen von Testeingangsdaten bzw. Testdaten an die Schaltung.
  • • Verarbeiten der Testeingangsdaten durch die Schaltung und Erstellen von Testausgangsdaten, welche durch die Verarbeitung abhängig von den Testeingangsdaten erzeugt und welche am Ausgang der Schaltung bereitgestellt werden.
  • • Vergleichen der Testausgangsdaten mit Sollausgangsdaten.
Each test for testing the circuit comprises in particular the following steps:
  • • Creation of test input data or test data to the circuit.
  • Processing the test input data by the circuit and generating test output data generated by the processing depending on the test input data and provided at the output of the circuit.
  • • Compare the test output data with target output data.

Der Test wird als positiv bewertet, wenn die Testausgangsdaten den Sollausgangsdaten entsprechen, während der Test als negativ bewertet wird, wenn die Testausgangsdaten nicht den Sollausgangsdaten entsprechen.The test is considered positive if the test output data matches the target output data, while the test is judged negative if the test output data does not match the target output data.

Gemäß einer bevorzugten erfindungsgemäßen Ausführungsform werden zu Beginn jedes Tests die Zustände der Schaltung (d. h. die Inhalte von speichernden Elementen der Schaltung) gerettet und zum Ende des Tests diese geretteten Zustände als Zustände der Schaltung wiederhergestellt.According to a preferred embodiment of the invention, at the beginning of each test, the states of the circuit (i.e., the contents of the circuit's storing elements) are saved and at the end of the test, these recovered states are restored as states of the circuit.

Mit anderen Worten beginnt jeder Test damit, die Inhalte von den Speicherelementen der Schaltung in einen speziellen Speicher zu schreiben, bevor die Verarbeitung der Testeingangsdaten beginnt. Nachdem die Testausgangsdaten mit den Sollausgangsdaten verglichen worden sind, werden die Inhalte der Speicherelemente wiederhergestellt, indem die entsprechenden Daten aus dem speziellen Speicher wieder in die Speicherelemente der Schaltung geschrieben werden.In other words, each test begins writing the contents of the memory elements of the circuit into a special memory before processing of the test input data begins. After the test output data has been compared with the target output data, the contents of the memory elements are restored by rewriting the corresponding data from the special memory into the memory elements of the circuit.

Diese Ausführungsform sorgt vorteilhafterweise dafür, dass sich der Zustand der Schaltung vor einem Test nicht von einem Zustand der Schaltung nach einem Test unterscheidet.This embodiment advantageously ensures that the state of the circuit before a test does not differ from a state of the circuit after a test.

Bei der zu testenden Schaltung handelt es sich insbesondere um ein FPGA, mit welchem ein sicherheitskritisches System (insbesondere eines Fahrzeugs) angesteuert wird.The circuit to be tested is, in particular, an FPGA with which a safety-critical system (in particular of a vehicle) is controlled.

Im Rahmen der vorliegenden Erfindung wird auch eine Schaltung bereitgestellt, welche einen zu testenden Schaltungsteil und einen Testdurchführungs-Schaltungsteil umfasst. Dabei ist der zu testende Schaltungsteil in der Lage, Eingangsdaten entgegenzunehmen, zu verarbeiten und abhängig von dieser Verarbeitung Ausgangsdaten zu erzeugen und an einem Ausgang der Schaltung bereitzustellen. Dabei ist der zu testende Schaltungsteil insbesondere derart ausgestaltet, dass die Verarbeitung innerhalb einer vorbestimmten Soll-Zeitspanne ausgeführt werden kann. Die Schaltung ist ausgestaltet, um ab einem Zeitpunkt, zu welchem die Verarbeitung abgeschlossen ist und innerhalb der vorbestimmten Soll-Zeitspanne mit Hilfe des Testdurchführungs-Schaltungsteils einen Test zum Testen der Schaltung durchzuführen.The present invention also provides a circuit comprising a circuit part to be tested and a test execution circuit part. In this case, the circuit part to be tested is able to receive input data, to process and, depending on this processing, to generate output data and to provide it at an output of the circuit. In this case, the circuit part to be tested is in particular designed such that the processing can be carried out within a predetermined desired time period. The circuit is configured to perform a test for testing the circuit from a point in time at which the processing is completed and within the predetermined target time period by means of the test execution circuit part.

Mit anderen Worten besitzt die erfindungsgemäße Schaltung durch den Testdurchführungs-Schaltungsteil ein Werkzeug, mit welchem der eigentliche Schaltungsteil, welcher ausgehend von angelegten Eingangsdaten die Ausgangsdaten erzeugt, vorteilhafterweise auch im Betrieb getestet werden kann. Die Vorteile der erfindungsgemäßen Schaltung entsprechen sonst den Vorteilen des erfindungsgemäßen Verfahrens, welche vorab im Detail ausgeführt sind, so dass hier auf eine Wiederholung verzichtet wird.In other words, the circuit according to the invention by the test execution circuit part has a tool with which the actual circuit part, which generates the output data based on applied input data, can advantageously also be tested during operation. The advantages of the circuit according to the invention otherwise correspond to the advantages of the method according to the invention, which are carried out in advance in detail, so that is omitted here a repetition.

Gemäß einer bevorzugten erfindungsgemäßen Ausführungsform der Schaltung besitzt der Testdurchführungs-Schaltungsteil einen ersten Schaltungsteil, einen zweiten Schaltungsteil und eine Steuerung. Der erste Schaltungsteile ist in der Lage, dem eigentlichen (d. h. dem zu testenden) Schaltungsteil Testdaten zuführen oder bereitzustellen. Der zweite Schaltungsteil ist in der Lage, die Testausgangsdaten bei einem Test des eigentlichen Schaltungsteils auszuwerten, indem der zweite Schaltungsteil diese Testausgangsdaten beispielsweise mit Sollausgangsdaten vergleicht. Die Steuerung ist zur Steuerung der Testdurchführung vorhanden. Die Schaltung ist zur Testdurchführung gemäß dieser Ausführungsform derart ausgestaltet,

  • • dass die Schaltung von dem ersten Schaltungsteil bereitgestellte Testdaten dem eigentlichen Schaltungsteil eingangsseitig zuführt,
  • • dass die Schaltung Testausgangsdaten, welche beim Test von dem eigentlichen Schaltungsteil in Abhängigkeit von den Testdaten erzeugt worden sind, dem zweiten Schaltungsteil zur Auswertung zuführt, und
  • • dass die Schaltung abhängig von der Auswertung des Tests, welche von dem zweiten Schaltungsteil durchgeführt wird, reagiert, indem sie beispielsweise im Fehlerfall, wenn die Testausgangsdaten nicht den Sollausgangsdaten entsprechen, Fehlersignale ausgibt.
According to a preferred embodiment of the circuit according to the invention, the test execution circuit part has a first circuit part, a second circuit part and a controller. The first circuit part is capable of supplying or providing test data to the actual circuit part (ie, the part to be tested). The second circuit part is able to evaluate the test output data in a test of the actual circuit part by the second circuit part compares these test output data, for example, with target output data. The controller is available to control the test execution. The circuit is configured for carrying out the test according to this embodiment,
  • That the circuit supplies test data provided by the first circuit part to the actual circuit part on the input side,
  • That the circuit feeds test output data generated in the test from the actual circuit part as a function of the test data to the second circuit part for evaluation, and
  • • that the circuit responds depending on the evaluation of the test, which is performed by the second circuit part, for example, by issuing error signals in the event of an error, when the test output data does not correspond to the target output data.

Darüber hinaus kann der Testdurchführungs-Schaltungsteil einen speziellen Speicher bzw. Zustandsspeicher umfassen, welcher die Inhalte der speichernden Elemente des zu testenden Schaltungsteils während der Durchführung des Tests speichert. Dazu speichert die Schaltung die Zustände des zu testenden Schaltungsteils (d. h. die Inhalte der speichernden Elemente des zu testenden Schaltungsteils) in diesem Zustandsspeicher und stellt die Zustände des zu testenden Schaltungsteils mit Hilfe des Zustandsspeichers wieder her, nachdem die Testausgangsdaten am Ende des Tests ausgewertet worden sind. Diese Wiederherstellung der Zustände des zu testenden Schaltungsteils erfolgt, indem die in dem Zustandsspeicher gespeicherten Inhalte der speichernden Elemente wieder in die entsprechenden speichernden Elemente geschrieben werden.Moreover, the test execution circuit part may comprise a special state memory which stores the contents of the storing elements of the circuit part to be tested during the execution of the test. For this purpose, the circuit stores the states of the circuit part to be tested (ie the contents of the storage elements of the circuit part under test) in this state memory and restores the states of the circuit part to be tested by means of the state memory, after the test output data has been evaluated at the end of the test , This recovery of the states of the circuit part to be tested is done by the contents of the storing elements stored in the state memory are rewritten to the corresponding storing elements.

Schließlich stellt die vorliegende Erfindung ein Fahrzeug bereit, welches eine erfindungsgemäße Schaltung umfasst.Finally, the present invention provides a vehicle comprising a circuit according to the invention.

Dabei handelt es sich bei dieser Schaltung insbesondere um ein FPGA, mit welchem ein sicherheitskritisches System des Fahrzeugs gesteuert wird.In particular, this circuit is an FPGA with which a safety-critical system of the vehicle is controlled.

Da dieses FPGA erfindungsgemäß ständig im laufenden Betrieb getestet wird, ist vorteilhafterweise sichergestellt, dass das sicherheitskritische System durch das FPGA immer korrekt angesteuert wird.Since this FPGA is continuously tested according to the invention during operation, it is advantageously ensured that the safety-critical system is always correctly controlled by the FPGA.

Die vorliegende Erfindung nutzt somit das zeitliche Verhalten eines verteilten Systems mit mindestens einer mikroelektronischen Schaltung (insbesondere einem FPGA) intelligent aus, indem ”Leerlaufzeiten” der Schaltung zum Test oder zur Fehlererkennung ausgenutzt werden. Anders ausgedrückt wird zur Durchführung eines Funktionstests der Schaltung auf der einen Seite die hohe Rechengeschwindigkeit der Schaltung und auf der anderen Seite die langsamere Datenübertragung innerhalb eines verteilten Systems ausgenutzt.The present invention thus intelligently exploits the temporal behavior of a distributed system with at least one microelectronic circuit (in particular an FPGA) by taking advantage of "idle times" of the circuit for testing or error detection. In other words, to perform a functional test of the circuit on the one hand the high computing speed of the circuit and on the other hand, the slower data transfer within a distributed system is used.

Die vorliegende Erfindung ist insbesondere zum Testen eines FPGA geeignet, mit welchem ein sicherheitskritisches System eines Fahrzeugs gesteuert wird. Selbstverständlich ist die vorliegende Erfindung nicht auf diesen bevorzugten Anwendungsbereich eingeschränkt, da mit der vorliegenden Erfindung auch ein beliebiges FPGA oder eine beliebige mikroelektronische Schaltung getestet werden kann.The present invention is particularly suitable for testing an FPGA with which a safety-critical system of a vehicle is controlled. Of course, the present invention is not limited to this preferred field of application, as any FPGA or microelectronic circuit can be tested with the present invention.

Im Folgenden wird die vorliegende Erfindung anhand bevorzugter erfindungsgemäßer Ausführungsformen im Detail mit Bezug zu den Figuren beschrieben.In the following, the present invention will be described with reference to preferred embodiments according to the invention in detail with reference to the figures.

In 1 ist eine erfindungsgemäße Schaltung im Zusammenspiel mit anderen Komponenten eines verteilten Systems dargestellt.In 1 a circuit according to the invention is shown in interaction with other components of a distributed system.

2 zeigt den zeitlichen Ablauf eines erfindungsgemäß durchgeführten Tests. 2 shows the timing of a test carried out according to the invention.

3 stellt eine erfindungsgemäße Schaltung im Detail dar. 3 illustrates a circuit according to the invention in detail.

In 4 ist ein erfindungsgemäßes Fahrzeug mit einer erfindungsgemäßen Schaltung dargestellt.In 4 an inventive vehicle is shown with a circuit according to the invention.

In 1 ist eine erfindungsgemäße Schaltung, in diesem Fall ein FPGA 1, dargestellt, wobei das FPGA 1 in regelmäßigen Abständen Daten 12 von einem Microcontroller 13, welcher selbst von einem nicht dargestellten Schaltungsblock Eingangssignale 12' entgegennimmt, erhält, um ein sicherheitskritisches System 11 anzusteuern. Das FPGA 1 umfasst zum einen einen zu testenden Schaltungsteil 2 und zum anderen einen Testdurchführungs-Schaltungsteil 3, welcher zum Testen des Schaltungsteils 2 Testdaten 25 an den Schaltungsteil 2 anlegt und Testausgangsdaten 26 des Schaltungsteils 2 auswertet. Im normalen Betrieb (d. h. im Nicht-Testbetrieb) des FPGA 1 verarbeitet der Schaltungsteil 2 die Eingangsdaten, welche bei der in 1 dargestellten Ausführungsform von dem Microcontroller 13 bereitgestellt werden, und erzeugt abhängig von den Eingangsdaten 12 Ausgangsdaten 18, mit welchem das sicherheitskritische System 11 angesteuert wird. Es sei darauf hingewiesen, dass der Schaltungsteil 2 und damit das FPGA 1 auch Ausgangsdaten abhängig von den Eingangsdaten 12 zur Verfügung stellen kann, welche von dem Microcontroller 13 ausgewertet werden, obwohl dies in 1 nicht dargestellt ist.In 1 is a circuit according to the invention, in this case an FPGA 1 , shown, wherein the FPGA 1 at regular intervals data 12 from a microcontroller 13 which receives input signals even from a circuit block, not shown 12 ' receives a safety-critical system 11 head for. The FPGA 1 on the one hand comprises a circuit part to be tested 2 and on the other hand, a test execution circuit part 3 which is used to test the circuit part 2 test data 25 to the circuit part 2 creates and test output data 26 of the circuit part 2 evaluates. In normal operation (ie in non-test mode) of the FPGA 1 processes the circuit part 2 the input data, which at the in 1 illustrated embodiment of the microcontroller 13 are provided and generated depending on the input data 12 output data 18 with which the safety-critical system 11 is controlled. It should be noted that the circuit part 2 and thus the FPGA 1 also output data depending on the input data 12 can provide which of the microcontroller 13 be evaluated, although this in 1 not shown.

Im Testbetrieb stellt der Testdurchführungs-Schaltungsteil 3 dem Schaltungsteil 2 anstelle der Eingangsdaten 12 die Testdaten bzw. Testeingangsdaten 25 eingangsseitig zur Verfügung, welche der Schaltungsteil 2 verarbeitet und abhängig davon ausgangsseitig entsprechende Testausgangsdaten 26 erzeugt und bereitstellt, welche von dem Testdurchführungs-Schaltungsteil 3 abgegriffen werden. Der Testdurchführungs-Schaltungsteil 3 vergleicht diese Testausgangsdaten 26 mit Sollausgangsdaten, um abhängig von diesem Vergleich zu entscheiden, ob der Test positiv oder negativ verlief.In test mode, the test execution circuit part 3 the circuit part 2 instead of the input data 12 the test data or test input data 25 On the input side available, which is the circuit part 2 processed and depending on the output side corresponding test output data 26 generates and provides which of the test execution circuit part 3 be tapped. The test execution circuit part 3 compares this test output data 26 with target output data to decide, based on this comparison, whether the test was positive or negative.

Der Ablauf einer erfindungsgemäßen Testdurchführung ist in 2 dargestellt. In einem ersten Zeitinterval t1 werden dem FPGA 1 über einem Datenbus 14 Daten 12 von dem Microcontroller 13 eingangsseitig bereitgestellt. Diese Eingangsdaten 12 werden von dem FPGA 1 innerhalb eines zweiten Zeitintervalls t2 verarbeitet, und abhängig von dieser Verarbeitung erzeugt das FPGA 1 Daten 18, welche später dem sicherheitskritischen System 11 am Ausgang des FPGA 1 bereitgestellt werden.The sequence of a test procedure according to the invention is described in 2 shown. In a first time interval t 1 , the FPGA 1 over a data bus 14 dates 12 from the microcontroller 13 provided on the input side. These input data 12 be from the FPGA 1 processed within a second time interval t 2 , and depending on this processing generates the FPGA 1 dates 18 , which later became the safety-critical system 11 at the output of the FPGA 1 to be provided.

Die Erzeugung der Daten 18 ist zum Zeitpunkt T (d. h. am Ende des zweiten Zeitintervalls t2) beendet. Ab diesem Zeitpunkt T werden innerhalb eines dritten Zeitintervalls t3 die relevanten Zustände des FPGA 1 gespeichert. Anschließend wird während eines vierten Zeitintervalls t4 der eigentliche Test des FPGA 1, genauer des zu testenden Schaltungsteils 2 des FPGA 1, durchgeführt. Nach der Testdurchführung am Ende des vierten Zeitintervalls t4 werden während eines fünften Zeitintervalls t5 die vorübergehend abgespeicherten relevanten Zustände des FPGA 1 wiederhergestellt. Diese Wiederherstellung der relevanten Zustände des FPGA 1 ermöglicht dem FPGA 1 auch, die bereits erzeugten Ausgangsdaten 18 am Ausgang des FPGA 1 dem sicherheitskritischen System 11 zur Verfügung zu stellen.The generation of the data 18 is completed at time T (ie, at the end of the second time interval t 2 ). From this time T, the relevant states of the FPGA are within a third time interval t 3 1 saved. Subsequently, during a fourth time interval t 4, the actual test of the FPGA 1 , more precisely, the circuit part to be tested 2 of the FPGA 1 , carried out. After the test has been carried out at the end of the fourth time interval t 4 , the temporarily stored relevant states of the FPGA are recorded during a fifth time interval t 5 1 restored. This restoration of the relevant states of the FPGA 1 allows the FPGA 1 also, the already generated output data 18 at the output of the FPGA 1 the safety-critical system 11 to provide.

Die vorliegende Erfindung setzt voraus, dass bestimmte zeitliche Rahmenbedingungen eingehalten werden. Ausgehend von einer Soll-Zeitspanne oder Gesamtzeit tges, welche mit der Übertragung der Eingangsdaten 12 (d. h. mit der ersten Zeitspanne t1) beginnt und welche zur Ansteuerung des sicherheitskritischen Systems 11 einzuhalten ist, müssen innerhalb dieser Soll-Zeitspanne die Daten zum FPGA 1 übertragen und von diesem verarbeitet werden, bis neue zu verarbeitenden Daten 12 zum FPGA 1 übertragen werden. Für den Fall, dass die Summe der Zeitspanne t1 zur Übertragung der Daten 12 und der Zeitspanne t2 zur Verarbeitung der Daten 12 kürzer als diese Soll-Zeitspanne tges ist, kann die vorliegende Erfindung grundsätzlich zum Testen des FPGA 1 eingesetzt werden. Für eine genauere Analyse ist zu berücksichtigen, dass neben dem eigentlichen Test auch die Speicherung der relevanten Zustände und die Wiederherstellung dieser Zustände des FPGA 1 (zumindest, wenn das FPGA speichernde Elemente umfasst und nicht nur eine kombinatorische Schaltung darstellt) möglich sein muss. Daher sollte Soll-Zeitspanne tges größer als die Summe der Zeitspanne t1 zur Übertragung der Daten 12, der Zeitspanne t2 zur Verarbeitung der Daten 12, der Zeitspanne t3 zum Speichern der relevanten Zustände des FPGA 1 und der Zeitspanne t5 zum Wiederherstellen der relevanten Zustände sein. Gegebenenfalls muss der durchzuführende Test verkürzt werden oder ein zeitlich kürzer laufender Test eingesetzt werden, damit die Zeitspanne t4 zur Durchführung des Tests die Bedingung gemäß Gleichung (1) erfüllt. tges ≥ t1 + t2 + t3 + t4 + t5 (1) The present invention requires that certain time frame conditions are met. Starting from a target time period or total time t ges , which with the transmission of the input data 12 (ie, with the first time period t 1 ) begins and which to control the safety-critical system 11 must be complied with, the data must be to the FPGA within this target time 1 be transferred and processed by this until new data to be processed 12 to the FPGA 1 be transmitted. In the event that the sum of the time period t 1 for transmitting the data 12 and the time period t 2 for processing the data 12 shorter than this target time t ges is ges , the present invention can basically for testing the FPGA 1 be used. For a more detailed analysis, it should be noted that in addition to the actual test, the storage of the relevant states and the restoration of these states of the FPGA 1 (At least if the FPGA comprises storing elements and not just a combinatorial circuit) must be possible. Therefore, target time t ges should be greater than the sum of time t 1 for transmitting the data 12 , the time span t 2 for processing the data 12 , the time t 3 for storing the relevant states of the FPGA 1 and the time period t 5 for restoring the relevant states. If necessary, the test to be carried out must be shortened or a shorter-running test be used so that the time period t 4 for carrying out the test satisfies the condition according to equation (1). tges ≥ t 1 + t 2 + t 3 + t 4 + t 5 (1)

Wenn man vom Zeitpunkt T, zu welchem die Verarbeitung der Eingangsdaten durch das FPGA 1 beendet ist, ausgeht, kann man auch eine Bedingung gemäß Gleichung (2) stellen: t6 >= t3 + t4 + t5 (2) From the time T, at which the processing of the input data through the FPGA 1 is finished, one can also set a condition according to equation (2): t 6 > = t 3 + t 4 + t 5 (2)

Dabei entspricht t6 der Zeitspanne, welche vom Zeitpunkt T bis zum Ende der Zeitspanne t5 zum Wiederherstellen der relevanten Zustände verstreicht.In this case, t 6 corresponds to the time span which elapses from the time T until the end of the time period t 5 for restoring the relevant states.

In 3 ist ein erfindungsgemäßes FPGA 1 im Detail dargestellt.In 3 is an inventive FPGA 1 shown in detail.

Der eigentliche oder zu testenden Schaltungsteil ist wie in 1 mit dem Bezugszeichen 2 gekennzeichnet. Ein Scheduler bzw. eine Steuerung 4 des FPGA 1 bestimmt, ob das FPGA 1 im Normalbetrieb oder im Testbetrieb betrieben wird. Diese Steuerung 4 verwaltet und aktiviert die gesamten Testabläufe, wobei die Steuerung 4 das zeitliche Verhalten aller in einem FPGA 1 implementierten Funktionstests steuert und die Zustandsspeicherung und Umschaltung zwischen Normalbetrieb und Testbetrieb koordiniert. Im Normalbetrieb wird ein erster Multiplexer 27 von der Steuerung 4 mittels einer Testaktivierung 23 derart geschaltet, dass die am Eingang des FPGA 1 anliegenden Daten 12 über den entsprechenden Datenpfad 21 an den Schaltungsteil 2 angelegt werden. Die abhängig von den Eingangsdaten 12 von dem Schaltungsteil 2 erzeugten Ausgangsdaten 18 werden über den zweiten Multiplexer 28, welcher von der Steuerung 4 mittels der Testaktivierung 23 entsprechend angesteuert wird, am Ausgang des FPGA 1 dem sicherheitskritischen System 11 bereitgestellt.The actual or tested circuit part is as in 1 with the reference number 2 characterized. A scheduler or a controller 4 of the FPGA 1 determines if the FPGA 1 is operated in normal operation or in test mode. This control 4 manages and activates the entire test procedures, using the controller 4 the temporal behavior of all in a FPGA 1 controls implemented and coordinates the state storage and switching between normal operation and test operation. In normal operation, a first multiplexer 27 from the controller 4 by means of a test activation 23 switched such that at the input of the FPGA 1 attached data 12 via the corresponding data path 21 to the circuit part 2 be created. Which depends on the input data 12 from the circuit part 2 generated output data 18 be over the second multiplexer 28 which of the controller 4 by means of the test activation 23 is driven accordingly, at the output of the FPGA 1 the safety-critical system 11 provided.

Zu Beginn des Testbetriebs steuert die Steuerung 4 den Schaltungsteil 2 derart an, dass die Speicherinhalte für den Betrieb des FPGA 1 relevanter Speicherelemente in den Zustandsspeicher 7 gespeichert werden. Anschließend steuert die Steuerung 4 den Testdatenerzeuger 6 derart an, dass der Testdatenerzeuger 6 Testdaten über einen Test-Datenpfad 22 über den ersten Multiplexer 27, welcher gegenüber dem normalen Betrieb in den Testbetrieb umgeschaltet ist, eingangsseitig an den Schaltungsteil 2 anlegt. Der zu testende Schaltungsteil 2 verarbeitet diese Testdaten und erzeugt Testausgangsdaten welche über den zum Testbetrieb umgeschaltet zweiten Multiplexer 28 einem Testauswerter 5 zugeführt werden. Dieser Testauswerter 5 vergleicht die Testausgangsdaten mit Sollausgangsdaten und teilt der Steuerung 4 über ein Fehlersignal 24 mit, wenn sich ein Unterschied zwischen den Testausgangsdaten und den Sollausgangsdaten ergibt. In diesem Fall berichtet die Steuerung 4 über ein weiteres Fehlersignal 24 einem weiteren Modul 17, dass der Test des Schaltungsteils 2 fehlgeschlagen ist.At the beginning of the test operation, the controller controls 4 the circuit part 2 such that the memory contents for the operation of the FPGA 1 relevant memory elements in the state memory 7 get saved. Then the controller controls 4 the test data producer 6 such that the test data generator 6 Test data via a test data path 22 over the first multiplexer 27 , which is switched over from the normal operation in the test mode, the input side to the circuit part 2 invests. The circuit part to be tested 2 processes this test data and generates test output data which is switched over to the test mode second multiplexer 28 a test evaluator 5 be supplied. This test evaluator 5 compares the test output data with target output data and tells the controller 4 via an error signal 24 when there is a difference between the test output data and the target output data. In this case, the controller reports 4 over another error signal 24 another module 17 that the test of the circuit part 2 failed.

Der Testdatenerzeuger 6 kann die zum Test benötigten Testdaten entweder selbst erzeugen (z. B. über rückgekoppelte Schieberegister) oder hat die Testdaten in einem Speicher gespeichert, um die Testdaten dann an seinem Ausgang dem zu testenden Schaltungsteil 2 zuzuführen. Der Testauswerter 5 kann einen Speicher umfassen, in welchem die entsprechenden Sollausgangsdaten gespeichert sind, mit welchen der Testauswerter 5 die von dem Schaltungsteil 2 generierten Testausgangsdaten überprüft. Es ist allerdings auch möglich, dass der Testauswerter 5 die Testausgangsdaten in ein rückgekoppeltes Schieberegister einspeist, um nur den Zustand des Schieberegisters nach dem Einschieben der letzten Testausgangsdaten anhand eines im Testauswerter gespeicherten Sollzustands zu überprüfen.The test data generator 6 can either generate the test data required for the test itself (eg via feedback shift registers) or has the test data stored in a memory, then the test data at its output to the circuit part to be tested 2 supply. The test evaluator 5 may include a memory in which the corresponding desired output data are stored, with which the test evaluator 5 that of the circuit part 2 generated test output data checked. However, it is also possible that the test evaluator 5 feeds the test output data into a feedback shift register to check only the state of the shift register after insertion of the last test output data based on a desired state stored in the test evaluator.

Zum Ende des Tests beauftragt die Steuerung 4 den Zustandsspeicher 7, die Speicherinhalte der für den Betrieb des FPGA 1 relevanten Speicherelemente wieder in diese Speicherelemente zurückzuschreiben, um dadurch den Zustand des FPGA 1 bezüglich des Schaltungsteils 2 vor dem Beginn des Tests wiederherzustellen. Darüber hinaus wird der erste Multiplexer 27 derart geschaltet, dass die Eingangsdaten 12 zum Schaltungsteil 2 gelangen, und der zweite Multiplexer 28 wird derart geschaltet, dass die Ausgangsdaten des Schaltungsteils 2 am Ausgang des FPGA 1 zum Ansteuern des sicherheitskritischen Systems 11 bereitstehen. Anders ausgedrückt verhält sich das FPGA 1 nach dem Test in derselben Weise wie es sich vor dem Test verhalten hat.At the end of the test commissioned the controller 4 the state memory 7 , the memory contents for the operation of the FPGA 1 restore relevant memory elements back to these memory elements, thereby changing the state of the FPGA 1 with respect to the circuit part 2 restore before starting the test. In addition, the first multiplexer 27 switched such that the input data 12 to the circuit part 2 arrive, and the second multiplexer 28 is switched such that the output data of the circuit part 2 at the output of the FPGA 1 for controlling the safety-critical system 11 ready. In other words, the FPGA behaves 1 after the test in the same way as it was before the test.

In 4 ist ein erfindungsgemäßes Fahrzeug 4 dargestellt, welches ein erfindungsgemäßes FPGA 1 umfasst. Mit diesem FPGA 1 wird ein sicherheitskritisches System 11 (beispielsweise ein Fahrerassistenzsystem) des Fahrzeugs 10 angesteuert.In 4 is a vehicle according to the invention 4 which is an FPGA according to the invention 1 includes. With this FPGA 1 becomes a safety-critical system 11 (For example, a driver assistance system) of the vehicle 10 driven.

Claims (12)

Verfahren zum Testen einer Schaltung (1), umfassend Zuführen von Eingangsdaten (12) an die Schaltung (1) zur Verarbeitung innerhalb einer Soll-Zeitspanne (tges), Verarbeiten der Eingangsdaten (12) durch die Schaltung (1) und Ausgabe von Ausgangsdaten (18) in Abhängigkeit von der Verarbeitung, und Testen der Schaltung (1) ab einem Zeitpunkt (T), zu welchem die Verarbeitung abgeschlossen ist, und innerhalb der Soll-Zeitspanne (tges).Method for testing a circuit ( 1 ), comprising supplying input data ( 12 ) to the circuit ( 1 ) for processing within a target time period (t ges ), processing the input data ( 12 ) through the circuit ( 1 ) and output of output data ( 18 ) depending on the processing, and testing the circuit ( 1 ) from a time point (T) at which the processing is completed, and within the target time period (t ges ). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Zeit (t6) zwischen dem Zeitpunkt (T) und dem Ende der Soll-Zeitspanne (tges) bestimmt wird, und dass das Testen nur durchgeführt wird, wenn eine Testdurchführungszeit (t3 + t4 + t5) zur Durchführung des Testens nicht länger als die Zeit (t6) ist.A method according to claim 1, characterized in that a time (t 6 ) between the time (T) and the end of the target time period (t ges ) is determined, and that the testing is performed only if a test execution time (t 3 + t 4 + t 5 ) for performing the testing is not longer than the time (t 6 ). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Zeit (t6) zwischen dem Zeitpunkt (T) und dem Ende der Soll-Zeitspanne (tges) bestimmt wird, dass mehrere Tests existieren, mit denen die Schaltung (1) testbar ist, dass für jeden dieser Tests eine jeweilige Testdurchführungszeit bekannt ist, und dass abhängig von der Zeit (t6) einer der Tests zur Durchführung ausgewählt wird, dessen Testdurchführungszeit (t3 + t4 + t5) nicht größer als die Zeit (t6) ist.A method according to claim 1, characterized in that a time (t 6 ) between the time (T) and the end of the target time period (t ges ) is determined that several tests exist, with which the circuit ( 1 ) is testable that for each of these tests a respective test execution time is known, and that one of the tests is selected for execution depending on the time (t 6 ) whose test execution time (t 3 + t 4 + t 5 ) is not greater than the time (t 6 ) is. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jeder Test der Schaltung (1) folgende Schritte umfasst: • Anlegen von Testdaten (25) an die Schaltung (1), • Verarbeiten der Testdaten (25) durch die Schaltung (1), wodurch Testausgangsdaten (26) am Ausgang der Schaltung (1) erzeugt werden, • Vergleichen der Testausgangsdaten (26) mit Sollausgangsdaten, dass der Test ein positives Ergebnis aufweist, wenn die Testausgangsdaten (26) den Sollausgangsdaten entsprechen, und dass der Test ein negatives Ergebnis aufweist, wenn die Testausgangsdaten (26) den Sollausgangsdaten nicht entsprechen.Method according to one of the preceding claims, characterized in that each test of the circuit ( 1 ) includes the following steps: • Creating test data ( 25 ) to the circuit ( 1 ), • processing the test data ( 25 ) through the circuit ( 1 ), whereby test output data ( 26 ) at the output of the circuit ( 1 ), • compare the test output data ( 26 ) with target output data that the test has a positive result when the test output data ( 26 ) correspond to the target output data and that the test has a negative result when the test output data ( 26 ) do not match the target output data. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zu Beginn des Tests Zustände der Schaltung (1) gerettet werden, und dass zum Ende des Tests die geretteten Zustände als Zustände der Schaltung (1) wiederhergestellt werden.Method according to one of the preceding claims, characterized in that at the beginning of the test states of the circuit ( 1 ) and that at the end of the test the rescued states as states of the circuit ( 1 ) are restored. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltung ein FPGA (1) zur Ansteuerung eines sicherheitskritischen Systems (11) ist.Method according to one of the preceding claims, characterized in that the circuit is an FPGA ( 1 ) for controlling a safety-critical system ( 11 ). Schaltung, wobei die Schaltung (1) ein zu testendes Schaltungsteil (2) und ein Testdurchführungs-Schaltungsteil (3) umfasst, wobei der zu testende Schaltungsteil (2) ausgestaltet ist, um Eingangsdaten (12) entgegenzunehmen, zu verarbeiten und abhängig von der Verarbeitung Ausgangsdaten (18) an einem Ausgang der Schaltung (1) bereitzustellen, und wobei die Schaltung (1) ausgestaltet ist, um mittels des Testdurchführungs-Schaltungsteils (3) ab einem Zeitpunkt (T), zu welchem die Verarbeitung abgeschlossen ist, und innerhalb einer vorgegebenen Soll-Zeitspanne (tges) einen Test der Schaltung (1) durchzuführen.Circuit, wherein the circuit ( 1 ) a circuit part to be tested ( 2 ) and a test execution circuit part ( 3 ), wherein the circuit part to be tested ( 2 ) is configured to receive input data ( 12 ), to process and, depending on the processing, output data ( 18 ) at an output of the circuit ( 1 ), and wherein the circuit ( 1 ) is configured to be executed by means of the test execution circuit part ( 3 ) from a time point (T), at which the processing is completed, and within a predetermined target time period (t ges ), a test of the circuit ( 1 ). Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Schaltung ein FPGA ist.Circuit according to Claim 7, characterized in that the circuit is an FPGA. Schaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Testdurchführungs-Schaltungsteil (3) einen Zustandsspeicher (7) umfasst, dass die Schaltung (1) ausgestaltet ist, um vor dem Zuführen der Testdaten (25) Zustände des zu testenden Schaltungsteils (2) in dem Zustandsspeicher (7) zu speichern und um nach dem Zuführen der Testausgangsdaten (26) die Zustände des zu testenden Schaltungsteils (2) mittels des Zustandsspeichers (7) wiederherzustellen.Circuit according to Claim 7 or 8, characterized in that the test execution circuit part ( 3 ) a state memory ( 7 ) that the circuit ( 1 ) is configured to perform before supplying the test data ( 25 ) States of the circuit part to be tested ( 2 ) in the state memory ( 7 ) and after supplying the test output data ( 26 ) the states of the circuit part to be tested ( 2 ) by means of the state memory ( 7 ) restore. Schaltung nach einem der Ansprüche 7–9, dadurch gekennzeichnet, dass die Schaltung (1) zur Durchführung des Verfahrens nach einem der Ansprüche 1–6 ausgestaltet ist.Circuit according to one of Claims 7-9, characterized in that the circuit ( 1 ) to Execution of the method according to one of claims 1-6 configured. Fahrzeug mit einer Schaltung (1) nach einem der Ansprüche 7–10.Vehicle with a circuit ( 1 ) according to any one of claims 7-10. Fahrzeug nach Anspruch 11, dadurch gekennzeichnet, dass das Fahrzeug (10) ein sicherheitskritisches System (11) umfasst, dass die Schaltung ein FPGA (1) ist, und dass das FPGA (1) zur Ansteuerung des sicherheitskritischen Systems (11) ausgestaltet ist.Vehicle according to claim 11, characterized in that the vehicle ( 10 ) a safety-critical system ( 11 ) that the circuit has an FPGA ( 1 ), and that the FPGA ( 1 ) for controlling the safety-critical system ( 11 ) is configured.
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