DE102011112629A1 - Method for phase synchronization of spatially distributed hardware components of mobile phone base stations, involves determining time for signal transmission between hardware components based on synchronization sequence roundtrip time - Google Patents

Method for phase synchronization of spatially distributed hardware components of mobile phone base stations, involves determining time for signal transmission between hardware components based on synchronization sequence roundtrip time Download PDF

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Armin Damman
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Abstract

The method involves configuring the hardware components as master and slave hardware components (10,20). The roundtrip time of the synchronization sequence from master hardware component to individual slave hardware components is measured. The time required for signal transmission from the master hardware component to slave hardware component is determined based on roundtrip time. The data signal received from master/slave hardware component is delayed to the determined duration and sent to the slave/master hardware component respectively.

Description

Die Erfindung betrifft ein Verfahren zur Phasensynchronisation räumlich verteilter Hardwarekomponenten.The invention relates to a method for the phase synchronization of spatially distributed hardware components.

Ziel der Erfindung ist es, Informationen phasensynchron zwischen digitalen Komponenten auszutauschen, die beispielsweise nicht auf einem Die integriert sind. Diese verteilte Hardware unterscheidet sich im Allgemeinen hinsichtlich der folgenden Eigenschaften voneinander:

  • – Frequenz, Frequenzstabilität, Phasenstabilität (Jitter),
  • – Fertigungstoleranzen der Chips, Fertigungstoleranzen der Leiterplatten,
  • – Temperatur- und Spannungsversorgungsschwankungen,
  • – der Länge und Umgebungssituation der physikalischen Übertragungskanäle.
The aim of the invention is to exchange information phase synchronously between digital components that are not integrated on a die, for example. This distributed hardware is generally different in terms of the following properties:
  • Frequency, frequency stability, phase stability (jitter),
  • - manufacturing tolerances of the chips, manufacturing tolerances of the printed circuit boards,
  • - temperature and power supply fluctuations,
  • - The length and environmental situation of the physical transmission channels.

Bisher bekannte Synchronisationsmethoden arbeiten auf Bit-Ebene und dienen der Vermeidung von Metastabilität in digitaler Hardware. Sie können aus Kaskaden von Flip-Flops oder speziellen asynchronen Speichern bestehen. Für aktuelle Hochgeschwindigkeitsverbindungen, meist mit LVDS (Low Voltage Differential Signalling) reicht diese Technik nicht mehr aus, weshalb Verfahren zur dynamischen Phasenanpassung im Empfangszweig entwickelt wurden. Diese sind in folgenden Veröffentlichungen beschrieben:

  • – Xilinx. Virtex-5 FPGA RocketIO GTX Transceiver. User Guide UG198. Oktober 30, 2009 ,
  • – Alterna Corporation. High-Speed Differential I/O Interfaces and DPA in Stratix III Devices. Stratix III Device Handbook. Vol.1: Kap.9. Oktober 2008 ,
  • – Gloria Maria Torralba Collados. Design of a Deskewing and Fault Tolerance Switch for High Speed Double Data Rate LVDS Links. Doktorarbeit, November 2004. Universität de València-Estudi General .
Previously known synchronization methods work at the bit level and serve to avoid metastability in digital hardware. They can consist of cascades of flip-flops or special asynchronous memories. For current high-speed connections, usually with LVDS (Low Voltage Differential Signaling), this technique is no longer sufficient, which is why methods for dynamic phase adjustment in the receiving branch have been developed. These are described in the following publications:
  • - Xilinx. Virtex-5 FPGA RocketIO GTX Transceiver. User Guide UG198. October 30, 2009 .
  • - Alterna Corporation. High Speed Differential I / O Interfaces and DPA in Stratix III Devices. Stratix III Device Handbook. Vol.1: Chap.9. October 2008 .
  • - Gloria Maria Torralba Collados. Design of a Diskewing and Fault Tolerance Switch for High Speed Double Data Rate LVDS Links. Doctoral thesis, November 2004. University de València-Estudi General ,

Aktuelle Speichertechnologien erfordern ebenfalls spezielle Anpassungstechniken zum Laufzeitausgleich und zur exakten Synchronisation chipexterner Signale auf Bit-Ebene (siehe Manoj Roge, Andy Bellis, Phil Clarke, Joseph Huang, Mike Chu and Yang Chong. Calibration Techniques for High-Bandwidth Source Synchronous Interfaces. DesignCon. Januar 2007 ).Current memory technologies also require special adaptation techniques for delay equalization and exact synchronization of off-chip signals at the bit level (see Manoj Roge, Andy Bellis, Phil Clarke, Joseph Huang, Mike Chu and Yang Chong. Calibration Techniques for High-Bandwidth Source Synchronous Interfaces. DesignCon. January 2007 ).

Bekannte Verfahren zur Synchronisation von verteilter Hardware nutzen beispielsweise ferner GNSS-basierte Empfänger zur Ableitung hochstabiler Referenzsignale. Diese Verfahren beheben allerdings nicht das Problem der Metastabilität und ermöglichen keinen dynamischen Laufzeitausgleich für einen phasensynchronen Informationsaustausch.Known methods for the synchronization of distributed hardware also use, for example, GNSS-based receivers for deriving highly stable reference signals. However, these methods do not solve the problem of metastability and do not allow dynamic runtime equalization for phase-locked information exchange.

Bekannte Synchronisationsmethoden auf Bit-Ebene sind nur zur Vermeidung von Metastabilität und zur Phasensynchronisation innerhalb eins Bits geeignet. Derartige Verfahren ermöglichen keine Messung und keinen Ausgleich von Übertragungskanälen über die Bit-Ebene hinaus, so dass ein phasensynchroner Informationsaustausch zwischen räumlich verteilter elektronischer Hardware ermöglicht wird.Known synchronization methods at the bit level are only suitable for avoiding metastability and for phase synchronization within one bit. Such methods do not allow for measurement and compensation of transmission channels beyond the bit level, thus enabling phase-synchronous information exchange between spatially distributed electronic hardware.

Aufgabe der Erfindung ist es, ein verbessertes Verfahren zur Phasensynchronisation räumlich verteilter Hardwarekomponenten bereitzustellen.The object of the invention is to provide an improved method for the phase synchronization of spatially distributed hardware components.

Die Lösung der Aufgabe erfolgt erfindungsgemäß durch die Merkmale des Anspruchs 1.The object is achieved according to the invention by the features of claim 1.

Das erfindungsgemäße Verfahren dient der Phasensynchronisation räumlich verteilter Hardwarekomponenten. Hierunter werden beispielsweise Komponenten verstanden, die nicht auf einem Die integriert sind. Beispielsweise kann es sich um digitale Logikelemente (Chips) auf großflächigen Leitplatten, wie z. B. PC-Mainboards handeln. Jedoch können durch das erfindungsgemäße Verfahren auch digitale Hardwarekomponenten untereinander phasensynchronisiert werden, die räumlich weiter voneinander entfernt sind.The method according to the invention serves for the phase synchronization of spatially distributed hardware components. By this example, components are understood that are not integrated on a die. For example, it may be digital logic elements (chips) on large-scale guide plates, such. B. PC motherboards act. However, digital hardware components which are spatially further apart from one another can also be phase-synchronized with one another by the method according to the invention.

Das erfindungsgemäße Verfahren umfasst die folgenden Verfahrensschritte:

  • a) Zunächst wird eine der Hardwarekomponenten als Master-Hardwarekomponente und die übrigen Hardwarekomponenten als Slave-Hardwarekomponenten konfiguriert. Diese Konfiguration als Master- und Slave-Hardwarekomponenten gilt vorzugsweise nur für die Dauer des Synchronisierungsvorgangs und nicht für die eigentliche Datenübertragung. Beispielsweise kann der Synchronisierungsvorgang einmalig bei Beginn einer Anwendung initialisiert werden, wobei die Ergebnisse des Synchronisierungsvorgangs dann bei dieser Anwendungssitzung verwendet werden. Bei der nächsten Anwendung kann ein neuer Synchronisierungsvorgang gestartet werden.
  • b) Die als Master konfigurierte Hardwarekomponente sendet nun eine Synchronisationssequenz an jede der Slave-Hardwarekomponenten. Es handelt sich somit um einen Master-Multi-Slave-Verfahren. Aufgabe dieser Synchronisationssequenzen ist es, Laufzeitunterschiede dynamisch, d. h. unter Berücksichtigung sich verändernder Parameter zu messen und auszugleichen.
  • c) Die Roundtrip-Time der Synchronisationssequenz von der Master-Hardwarekomponente zu den einzelnen Slave-Hardwarekomponenten und zurück wird gemessen. Unter dieser Roundtrip-Time wird die Zeit verstanden, die die Synchronisationssequenz von der Master-Hardwarekomponente zur Slave-Hardwarekomponente und zurück (inklusiv dazwischenliegender Verzögerungen durch Berechnungszeiten, Hardwarekomponenten usw.) benötigt.
  • d) Ausgehend von der gemessenen Roundtrip-Time wird eine Laufzeit bestimmt, die ein Signal auf dem Weg von der Master-Hardwarekomponente zu der Slave-Hardwarekomponente oder umgekehrt benötigt. Hierbei handelt es sich um die reine Laufzeit, die das Signal auf den Datenleitungen zwischen der Master-Hardwarekomponente und der Slave-Hardwarekomponente benötigt, ohne die weiteren Verzögerungen, die durch Berechnungszeiten und Hardwarekomponenten hervorgerufen werden, die im Rahmen des Durchführens der Phasensynchronisation entstehen. Es handelt sich hierbei somit um die reine Signallaufzeit, die ein Signal nach Abschluss der erfindungsgemäßen Phasensynchronisation benötigt, um im Rahmen einer Datenübertragung von der Master-Hardwarekomponente zur Slave-Hardwarekomponente oder umgekehrt zu gelangen.
  • e) Ein Datensignal, das von einer Anwendung zu der Master-Hardwarekomponente und anschließend von dieser zu einer Slave-Hardwarekomponente übermittelt wird, wird um die bestimmte Laufzeit des Signals von der Master-Hardwarekomponente zu dieser Slave-Hardwarekomponente verzögert. Die Verzögerung erfolgt hierbei an der Master-Hardwarekomponente. Wird ein Datensignal von einer Anwendung zu einer Slave-Hardwarekomponente und anschließend von dieser zur Master-Hardwarekomponente übermittelt, wird das Datensignal um die bestimmte Laufzeit des Signals von dieser Slave-Hardwarekomponente zur Master-Hardwarekomponente verzögert, wobei hier die Verzögerung an der Slave-Hardwarekomponente erfolgt. Sofern Signale zur Phasensynchronisation an verschiedene Slave-Hardwarekomponenten übermittelt werden sollen, ist es selbstverständlich möglich, das erfindungsgemäße Verfahren zur Phasensynchronisation auf diese Slave-Hardwarekomponenten anzuwenden, wobei eine dieser Komponenten dann als Master-Hardwarekomponente konfiguriert wird und die entsprechende Rolle im erfindungsgemäßen Verfahren übernimmt. Wie bereits dargestellt erfolgt das Verzögern des Datensignals vorzugsweise nach Abschluss der Phasensynchronisation in einer Anwendung, in der die tatsächliche Datenübertragung erfolgt. Die genannte Verzögerung der Datensignale erfolgt vorzugsweise dynamisch durch Anpassung der Länge der internen Speicher, so dass eine phasensynchrone Datenverbindung erreicht werden kann. Beispielsweise kann ein Speicherblock mit einer abgeschätzten maximalen Größe verwendet werden. Die aktuell genutzte Speichertiefe zur Verzögerung kann dynamisch (nach jeder Round-Trip-Messung) durchgeführt werden. Grundsätzlich kann ein FIFO verwendet werden, dessen Länge variabel ist. Dies kann beispielsweise durch Flip-Flops, Schieberegister, Speicherzellen etc. realisiert werden.
The method according to the invention comprises the following method steps:
  • a) First, one of the hardware components is configured as a master hardware component and the remaining hardware components as slave hardware components. This configuration as master and slave hardware components preferably only applies for the duration of the synchronization process and not for the actual data transmission. For example, the synchronization process can be initialized once at the beginning of an application, with the results of the synchronization process then being used in this application session. At the next application, a new synchronization process can be started.
  • b) The hardware component configured as master now sends a synchronization sequence to each of the slave hardware components. It is therefore a master multi-slave method. The task of these synchronization sequences is to measure and compensate for runtime differences dynamically, ie taking into account changing parameters.
  • c) The roundtrip time of the synchronization sequence from the master hardware component to the individual slave hardware components and back is measured. This roundtrip time is the time that the synchronization sequence from the master hardware component to the slave hardware component and back (including intervening delays due to calculation times, hardware components, etc.).
  • d) Based on the measured round trip time, a transit time is determined which requires a signal on the way from the master hardware component to the slave hardware component or vice versa. This is the pure runtime that requires the signal on the data lines between the master hardware component and the slave hardware component, without the additional delays caused by computation times and hardware components that occur as part of performing phase synchronization. This is thus the pure signal propagation time, which requires a signal after completion of the phase synchronization according to the invention in order to arrive in the context of a data transfer from the master hardware component to the slave hardware component or vice versa.
  • e) A data signal transmitted from an application to the master hardware component and then from the latter to a slave hardware component is delayed by the particular run time of the signal from the master hardware component to that slave hardware component. The delay takes place here on the master hardware component. When a data signal is transmitted from an application to a slave hardware component and subsequently from it to the master hardware component, the data signal is delayed by the particular delay of the signal from that slave hardware component to the master hardware component, in which case the delay is at the slave hardware component he follows. If signals for phase synchronization to be transmitted to different slave hardware components, it is of course possible to apply the inventive method for phase synchronization to these slave hardware components, one of these components is then configured as a master hardware component and takes over the corresponding role in the process according to the invention. As already stated, the delaying of the data signal is preferably carried out after completion of the phase synchronization in an application in which the actual data transmission takes place. Said delay of the data signals is preferably carried out dynamically by adjusting the length of the internal memory, so that a phase-synchronous data connection can be achieved. For example, a memory block having an estimated maximum size may be used. The currently used memory depth for the delay can be carried out dynamically (after each round-trip measurement). Basically, a FIFO can be used whose length is variable. This can be realized for example by flip-flops, shift registers, memory cells, etc.

Das erfindungsgemäße Verfahren bietet den Vorteil, dass die Genauigkeit der Phasensynchronisation nunmehr von Phasenjitter des jeweiligen Referenztaktes abhängig ist und nicht mehr von Laufzeiten, Temperatur- und Spannungsschwankungen oder Fertigungstoleranzen der digitalen Komponenten. Die Genauigkeit der Phasensynchronisation ist ferner unabhängig von der Übertragungsrate der seriellen Hochgeschwindigkeitsverbindung.The method according to the invention offers the advantage that the accuracy of the phase synchronization is now dependent on phase jitter of the respective reference clock and no longer on propagation times, temperature and voltage fluctuations or manufacturing tolerances of the digital components. The accuracy of the phase synchronization is also independent of the transmission rate of the high-speed serial connection.

In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Laufzeit des Signals von der Master-Hardwarekomponente zur Slave-Hardwarekomponente gemäß der folgenden Subtraktion berechnet:
Gemessene Roundtrip-Time von der Master-Hardwarekomponente zu der Slave-Hardwarekomponente und zurück

  • – Internes Delay durch digitale Komponenten im Sendezweig der Master-Hardwarekomponente
  • – Internes Delay durch digitale Komponenten im Empfangszweig der Slave-Hardwarekomponente
  • – Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente
  • – Interenes Delay durch digitale Komponenten im Sendezweig der Slave-Hardwarekomponente
  • – Laufzeit des Signals von der Slave-Hardwarekomponente zur Master-Hardwarekomponente
  • – Internes Delay durch digitale Komponenten im Empfangszweig der Master-Hardwarekomponente
  • – Zeitversatz bei der Framedecodierung in der Master-Hardwarekomponente
In a preferred embodiment of the method according to the invention, the propagation time of the signal from the master hardware component to the slave hardware component is calculated according to the following subtraction:
Measured roundtrip time from the master hardware component to the slave hardware component and back
  • Internal delay by digital components in the transmission branch of the master hardware component
  • Internal delay by digital components in the receiving branch of the slave hardware component
  • - Time offset during frame decoding in the slave hardware component
  • - Internal delay by digital components in the transmission branch of the slave hardware component
  • - Runtime of the signal from the slave hardware component to the master hardware component
  • Internal delay by digital components in the receive branch of the master hardware component
  • - Time offset during frame decoding in the master hardware component

Weiterhin kann die Laufzeit des Signals von der Slave-Hardwarekomponente zur Master-Hardwarekomponente berechnet werden aus:
Gemessene Roundtrip-Time von der Master-Hardwarekomponente zu der Slave-Hardwarekomponente und zurück

  • – Internes Delay durch digitale Komponenten im Sendezweig der Master-Hardwarekomponente
  • – Laufzeit des Signals von der Master-Hardwarekomponente zur Slave-Hardwarekomponente
  • – Internes Delay durch digitale Komponenten im Empfangszweig der Slave-Hardwarekomponente
  • – Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente
  • – Interenes Delay durch digitale Komponenten im Sendezweig der Slave-Hardwarekomponente
  • – Internes Delay durch digitale Komponenten im Empfangszweig der Master-Hardwarekomponente
  • – Zeitversatz bei der Framedecodierung in der Master-Hardwarekomponente.
Furthermore, the runtime of the signal from the slave hardware component to the master hardware component can be calculated from:
Measured roundtrip time from the master hardware component to the slave hardware component and back
  • Internal delay by digital components in the transmission branch of the master hardware component
  • - Runtime of the signal from the master hardware component to the slave hardware component
  • Internal delay by digital components in the receiving branch of the slave hardware component
  • - Time offset during frame decoding in the slave hardware component
  • - Internal delay by digital components in the transmission branch of the slave hardware component
  • Internal delay by digital components in the receive branch of the master hardware component
  • - Time offset during frame decoding in the master hardware component.

In beiden Fällen wird der Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente der Master-Hardwarekomponente von der Slave-Hardwarekomponente mitgeteilt. Hierzu erhält der Framedecoder vorzugsweise nur den reinen Bitstrom. Erst durch die a priori festgelegte Byte- und Rahmenstruktur ergibt sich ein Frame. Dieser Frame mit den entsprechenden Status-Bytes, Synchronisierungs-Bytes etc. muss in diesem Bitstrom gefunden werden. Wurde der Anfang des Frames gefunden, können die einzelnen Bytes extrahiert und verarbeitet werden. Sofern ein Kanalcodierer wie 8b10b eingesetzt wurde, muss auch ein entsprechender Decodierer verwendet werden. Diese Decodierung, bei der geprüft wurde, welches Byte welches ist und welches Byte beispielsweise als Statusbyte interpretiert wird, benötigt etwas Zeit. Die benötigte Zeit kann variabel sein, überschreitet aber eine fixe obere Schranke nie, da ansonsten keine Echtzeitfähigkeit gewährleistet ist. In both cases, the time offset in the frame decoding in the slave hardware component of the master hardware component is communicated by the slave hardware component. For this purpose, the frame decoder preferably receives only the pure bit stream. Only by the a priori specified byte and frame structure results in a frame. This frame with the corresponding status bytes, synchronization bytes etc. must be found in this bit stream. Once the beginning of the frame has been found, the individual bytes can be extracted and processed. If a channel coder such as 8b10b has been used, a corresponding decoder must also be used. This decoding, which checks which byte is which and which byte is interpreted as a status byte for example, takes some time. The time required can be variable, but never exceeds a fixed upper bound, otherwise no real-time capability is guaranteed.

Der Master-Hardwarekomponente sind ihre eigenen internen Delays sowie die Delays im Sende- und Empfangszweig der Slave-Hardwarekomponente bekannt. Diese Werte sind nicht veränderlich, da sie durch das Systemdesign der Hardwarekomponenten, die beispielsweise als FPGA's ausgebildet sein können, vorgegeben werden. Variabel ist der Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente, die der Master-Hardwarekomponente als Datenwert zur Laufzeit mitgeteilt wird. Ausgehend von diesen bekannten Informationen kann die Master-Hardwarekomponente somit die Laufzeit des Signals von der Master-Hardwarekomponente zur Slave-Hardwarekomponente und umgekehrt berechnen. Dieser Wert kann nun zur Anpassung, beispielsweise der variablen Loopback-Speicher in der Master-Hardwarekomponente (oder entsprechend in der Slave-Hardwarekomponente) verwendet werden.The master hardware component is aware of its own internal delays as well as the delays in the transmit and receive branches of the slave hardware component. These values are not changeable because they are dictated by the system design of the hardware components, which may, for example, be designed as FPGAs. Variable is the time offset during frame decoding in the slave hardware component, which is communicated to the master hardware component as a data value at runtime. Based on this known information, the master hardware component can thus calculate the propagation time of the signal from the master hardware component to the slave hardware component and vice versa. This value can now be used to adjust, for example, the variable loopback memory in the master hardware component (or correspondingly in the slave hardware component).

Die Übertragung von der Synchronisationssequenz von der Master-Hardwarekomponente zu den Slave-Hardwarekomponenten erfolgt vorzugsweise über eine elektrische oder optische kabelgebundene serielle Vollduplex-Hochgeschwindigkeitsverbindung.The transmission of the synchronization sequence from the master hardware component to the slave hardware components is preferably via a high-speed electrical or optical cabled serial duplex link.

Es ist weiterhin bevorzugt, dass die Frequenzensynchronisation über einen verteilten Takt erfolgt, der sämtlichen Hardwarekomponenten zugeführt wird. Dieser kann beispielsweise durch einen lokalen Oszillator bereitgestellt werden, mit dem sämtliche Hardwarekomponenten verbunden sind.It is further preferred that the frequency synchronization occurs over a distributed clock which is supplied to all hardware components. This can be provided for example by a local oscillator to which all hardware components are connected.

In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens kann aufgrund einer ungeraden Summe der Laufzeit von der Master-Hardwarekomponente zur Slave-Hardwarekomponente und zurück, die aus der gemessenen Roundtrip-Time berechnet wird, auf unterschiedliche Laufzeiten im Sende- und Empfangskanal geschlossen werden.In a preferred embodiment of the method according to the invention can be closed due to an odd sum of the duration of the master hardware component to the slave hardware component and back, which is calculated from the measured round trip time, different transit times in the transmit and receive channel.

Es ist weiterhin bevorzugt, dass das beschriebene Synchronisationsverfahren im Transport-Layer gemäß dem OSI-Schichtenmodell ausgeführt wird und für den Appliaktions-Layer transparent ist. Weiterhin ist es bevorzugt, dass der Physical-Layer austauschbar ist, so dass das erfindungsgemäße Verfahren an verschiedene Hochgeschwindigkeitsverbindungen adaptierbar ist.It is further preferred that the described synchronization method is executed in the transport layer according to the OSI layer model and is transparent to the application layer. Furthermore, it is preferred that the physical layer is exchangeable, so that the method according to the invention can be adapted to various high-speed connections.

Bevorzugt erfolgt nach dem oben dargestellten Verfahrensschritten der folgende weitere Verfahrensschritt f) gemäß dem ein gleichzeitiges Wechseln der Master-Hardwarekomponente und der Slave-Hardwarekomponente in einen Betriebsmodus nach Durchführung der Phasensynchronisierung durch ein Kommunikationshandshake zwischen der Master-Hardwarekomponente und der Slave-Hardwarekomponente erfolgt. In diesem Betriebsmodus können von der Applikationsebene aus Informationen phasensynchron ausgetauscht werden.The following further method step f) preferably takes place according to the above-described method steps, according to which a simultaneous change of the master hardware component and the slave hardware component into an operating mode after the phase synchronization has been carried out by a communication handshake between the master hardware component and the slave hardware component. In this operating mode, information can be exchanged phase-synchronously from the application level.

Im Folgenden werden bevorzugte Ausführungsformen der Erfindung anhand von Figuren näher erläutert.In the following, preferred embodiments of the invention are explained in more detail with reference to figures.

1 zeigt ein OSI-Schichtenmodell des erfindungsgemäßen Synchronisationsverfahrens, 1 shows an OSI layer model of the synchronization method according to the invention,

2 zeigt ein mögliches Einsatzszenario des erfindungsgemäßen Verfahrens und 2 shows a possible use scenario of the method according to the invention and

3 zeigt ein generisches System, auf dem das erfindungsgemäße Verfahren ausgeführt werden kann. 3 shows a generic system on which the method according to the invention can be carried out.

In 1 ist ein OSI-Schichtenmodell des Synchronisationsverfahrens dargestellt, wobei mehrere Layer zusammengefasst wurden. Die physikalische Schicht ist austauschbar, so dass eine Anpassung an verschiedene Hochgeschwindigkeitsverbindungen erfolgen kann. Das erfindungsgemäße Verfahren findet im Transport-Layer statt und ist somit für die Applikationsschicht transparent. Statusinformationen des Links werden aus dem Transport-Layer an die Applikationsschicht weitergegeben. Im Transport-Layer, der in 1 dargestellt ist, sind einige der bereits dargestellten Merkmale des erfindungsgemäßen Verfahrens angeführt.In 1 an OSI layer model of the synchronization method is shown, where several layers have been combined. The physical layer is interchangeable, so that adaptation to different high-speed connections can take place. The method according to the invention takes place in the transport layer and is thus transparent to the application layer. Status information of the link is passed from the transport layer to the application layer. In the transport layer, which is in 1 is shown, some of the already illustrated features of the method according to the invention are given.

2 zeigt ein Einsatzszenario des erfindungsgemäßen Verfahrens zum Synchronisieren von Funkstationen für ein Positionsbestimmungssystem. Hierbei kann es sich beispielsweise um 3GPP-LTE Handy-Basisstationen handeln. Erst eine solche Synchronisation ermöglicht z. B. eine Positionierung innerhalb des Funknetzwerks mittels ”Time Difference of Arrival”-Verfahren. Die Genauigkeit einer solchen Positionierung hängt u. a. wesentlich von der Synchronisationsgenauigkeit der Basisstationen ab. 2 shows a deployment scenario of the method according to the invention for synchronizing radio stations for a positioning system. These may be 3GPP-LTE cell phone base stations, for example. Only such a synchronization allows z. B. positioning within the wireless network by means of "Time Difference of Arrival "procedure. The accuracy of such positioning depends, inter alia, significantly on the synchronization accuracy of the base stations.

Das in 2 dargestellte Szenario weist zwei räumlich voneinander beabstandete-FPGA-basierte elektronische Komponenten auf, welche über ein Synchronisationsmodul mit dem vorgestellten Verfahren phasensynchronisiert werden. Die Frequenzsynchronisation erfolgt über den dargestellten lokalen Oszillator, beispielsweise mit einer Frequenz von 5,2 GHz.This in 2 The scenario illustrated has two spatially spaced-apart FPGA-based electronic components which are phase-synchronized via a synchronization module with the presented method. The frequency synchronization takes place via the illustrated local oscillator, for example with a frequency of 5.2 GHz.

3 zeigt ein generisches System, auf dem das erfindungsgemäße Synchronisationsverfahren durchgeführt werden kann. Als Übertragungsmedium kann beispielsweise ein LVDS-Hochgeschwindigkeitslink dienen. Als Kanal Encoder und Decoder können z. B. 8b10b Encoder/Decoder zum Einsatz kommen. Wie aus der Zeichnung ersichtlich ist, kann das Verfahren unabhängig von der eingesetzten Technologie der seriellen Verbindungen einsetzt werden und bietet eine variable Schnittstelle für ein integriertes Bussystem in der elektronischen Hardware. 3 shows a generic system on which the synchronization method according to the invention can be performed. For example, a LVDS high-speed link can serve as the transmission medium. As a channel encoder and decoder z. B. 8b10b encoder / decoder are used. As can be seen from the drawing, the method can be used independently of the technology used of the serial connections and offers a variable interface for an integrated bus system in the electronic hardware.

Als Betriebsmoduswechsel, der über einen Kommunikationsprotokoll, nämlich das bereits erwähnte Handshake durchgeführt wird, wird ein Umschalten zwischen den verschiedenen Betriebsmodi verstanden. In einem ersten Betriebsmodus kann beispielsweise eine Initialisierung und die Detektion der Teilnehmer stattfinden, während die Roundtrip-Time-Messung im zweiten Betriebsmodus stattfindet. Im dritten Betriebsmodus kann dann die Synchronisierungs-Hardware, d. h. diejenigen Hardwarekomponenten, die zur Durchführung der Phasensynchronisierung verwendet wurden, transparent geschaltet werden, so dass sie für übergeordnete Layer nicht mehr sichtbar ist.As operating mode change, which is carried out via a communication protocol, namely the already mentioned handshake, a switching between the different operating modes is understood. In a first operating mode, for example, an initialization and the detection of the participants take place, while the round trip-time measurement takes place in the second operating mode. In the third mode of operation, the synchronization hardware, i. H. the hardware components that were used to perform the phase synchronization are switched transparent, so that they are no longer visible to higher-level layers.

Im Folgenden wird der Ablauf einer möglichen Ausführungsform des erfindungsgemäßen Synchronisationsverfahrens zwischen einer Master-Hardwarekomponente (im Folgenden Master genannt) und einer Slave-Hardwarekomponente (im Folgenden Slave genannt) dargestellt:
Hierbei ist wichtig, dass für eine Benutzerapplikation im Applikations-Layer der gesamte Prozess transparent ist. Dies bedeutet, dass an die Applikation nur Fehlermeldungen weitergereicht werden. Ferner sind nur generell gültige High-Level-Konfigurationseinstellungen, wie z. B. Timeouts-Neustart, etc. sichtbar. Der eigentliche Synchronisationsablauf ist, wie bereits dargestellt, im Transport-Layer untergebracht.

  • 1. Nach dem Reset senden Master und Slave vordefinierte Initialisierungsframes mit Kontroll-Informationen sowie speziellen Bitmustern über ihre Tx-Links und versuchen eine initiale Synchronisation auf Bit-Ebene (das serielle Hochgeschwindigkeitsmodul) auf dem Rx-Link. Dies geschieht unabhängig von Master und Slave.
  • 2. Sobald die Bits korrekt erkannt werden, muss der eigentliche Frame zeitlich erkannt und dekodiert werden, Die Zeitversätze in Samples bei der groben zeitlichen Synchronisation und dem Dekodierungsvorgang werden intern zur Laufzeit gespeichert. Dies geschieht unabhängig von Master und Slave.
  • 3. Sobald die Bits, die Bytes und die Initialisierungsframes korrekt erkannt werden senden sowohl Master als auch Slave neue Kontrollinformationen mit Acknowledgements dass der jeweilige Partner sich erstmalig auf die Frames gelockt hat. Dieses Handshake zwischen Master und Slave wird solange durchgeführt, a. bis der Slave die Information besitzt dass der Master gelockt ist und b. der Master die Informationen besitzt dass der Slave gelockt ist und der Slave erkannt hat, dass auch der Master gelockt ist. c. Somit wird sichergestellt dass beide Teilnehmer in einem gemeinsamen Zustand sind.
  • 4. Beide Teilnehmer befinden sich nun im identen Zustand, jedoch fehlt noch der zeitliche Versatz in Samples, welcher durch die Verzögerungen an den Links entsteht. Dies erledigt das Round-Trip Measurement. Hierzu sendet der Master einen weiteren speziellen Synchronisationsframe and den Slave und startet dabei intern einen eigenen Zähler welcher vom gemeinsamen Takt abhängig ist.
  • 5. Der Slave empfängt den neuen Synchronisationsframe, fügt seine Slave-Informationen zu den vorher bestimmten internen Delays (aus Punkt 2.) als Datenpakete in den Frame ein und sendet diesen Frame wiederum an den Master zurück.
  • 6. Der Master empfängt nun diesen Frame, stoppt seinen internen Zähler und dekodiert die Daten. Die gesamte Laufzeit, die durch den Zähler aufgezeichnet wird setzt sich zusammen aus: a. Interne Delays vom Master im digitalen Sendezweig b. Delay auf Link Tx (siehe 2) c. Interne Delays vom Slave im digitalen Empfangszweig + Zeitversatz bei der Framedekodierung d. Interne Delays vom Slave im digitalen Sendezweig e. Delay auf Link Rx f. Interne Delays vom Master im digitalen Empfangszweig + Zeitversatz bei der Framedekodierung
  • 7. Dem Master sind seine eigenen internen Delays sowie die Delays im Sende- und Empfangszweig des Slaves bekannt. Diese Werte sind fix, da sie durch das Systemdesign im FPGA vorgegeben werden. Variabel sind somit die Delays von der Framedekodierung im Slave (sind bekannt, da der Slave dies als Datenwert dem Master zur Laufzeit mitteilt) und die Delays auf den Links.
  • 8. Der Master korrigiert seinen Zählwert mit den fixen Delays und den bekannten variablen Delays und erhält als Wert die Summe der Laufzeiten am Tx-Link und Rx-Link (an den Kabeln). Dieser Wert wird nun zur Anpassung der variablen Loop-Back Speicher z. b. im Master verwendet.
  • 9. Der Synchronisationsprozess ist abgeschlossen.
The sequence of a possible embodiment of the synchronization method according to the invention between a master hardware component (hereinafter referred to as master) and a slave hardware component (hereinafter referred to as slave) is shown below:
It is important that the entire process is transparent to a user application in the application layer. This means that only error messages are passed on to the application. Furthermore, only generally valid high-level configuration settings, such. B. Timeouts restart, etc. visible. The actual synchronization process is, as already shown, housed in the transport layer.
  • 1. After the reset, master and slave send predefined initialization frames with control information as well as special bit patterns via their Tx links and attempt an initial bit-level synchronization (the high-speed serial module) on the Rx link. This happens independently of master and slave.
  • 2. As soon as the bits are recognized correctly, the actual frame must be recognized and decoded in time. The time offsets in samples during the coarse time synchronization and the decoding process are stored internally at runtime. This happens independently of master and slave.
  • 3. As soon as the bits, the bytes and the initialization frames are recognized correctly, both master and slave send new control information with acknowledgments that the respective partner has lured to the frames for the first time. This handshake between master and slave is carried out as long as a. until the slave has the information that the master is locked and b. the master has the information that the slave has been lured and the slave has recognized that the master has also been lured. c. This ensures that both participants are in a common state.
  • 4. Both participants are now in the same state, but the temporal offset in samples, which is caused by the delays at the links, is missing. This is done by round-trip measurement. For this purpose, the master sends another special synchronization frame to the slave and internally starts its own counter which depends on the common clock.
  • 5. The slave receives the new synchronization frame, inserts its slave information for the previously defined internal delays (from point 2.) as data packets into the frame and in turn sends this frame back to the master.
  • 6. The master now receives this frame, stops its internal counter and decodes the data. The total runtime recorded by the meter is composed of: a. Internal delays from the master in the digital transmission branch b. Delay on Link Tx (see 2 c. Internal delays from the slave in the digital receive branch + time offset during frame coding d. Internal delays from the slave in the digital transmission branch e. Delay on Link Rx f. Internal delays from the master in the digital receive branch + time offset during frame coding
  • 7. The master knows its own internal delays as well as the delays in the send and receive branch of the slave. These values are fixed because they are dictated by the system design in the FPGA. Variable are thus the delays of the frame coding in the slave (are known since the slave tells this as data value to the master at runtime) and the delays on the links.
  • 8. The master corrects its count with the fixed delays and the known variable delays and takes as a value the sum of the transit times at the Tx-Link and Rx-Link (on the cables). This value is now used to adjust the variable loop-back memory eg in the master.
  • 9. The synchronization process is complete.

Will beispielsweise eine Benutzerapplikation Daten oder Kontrollinformationen synchron an die darunterliegende Hardware im Master und Slave senden, so übergibt sie diese Daten an den Synchronisationscore. Dieser Core sendet die Daten an den Slave und intern an sich selbst (nämlich an die variablen Verzögerungsglieder). Dadurch erhält die digitale Hardware im Master und Slave, für welche die Daten ursprünglich bestimmt waren, diese zum gleichen Zeitpunkt. Für die Benutzerapplikation liegt der Vorteil darin, dass dieser Mechanismus unabhängig vom darunterliegenden Synchronisationsverfahren ist. Sämtliche Details werden vom Softwaretreiber, welcher die Synchronisationscores bedient, berücksichtigt.For example, if a user application wants to send data or control information synchronously to the underlying hardware in the master and slave, it passes that data to the synchronization core. This core sends the data to the slave and internally to itself (namely to the variable delay elements). This gives the digital hardware in the master and slave for which the data was originally intended, at the same time. For the user application, the advantage is that this mechanism is independent of the underlying synchronization method. All details are taken into account by the software driver serving the synchronization cores.

Neben den oben genannten Anwendungen des erfindungsgemäßen Verfahrens kann dieses ferner zur Synchronisation von digitalen Steuerkomponenten in Produktionsanlagen eingesetzt werden. Hierbei kann eine zeitlich genaue und simultane Erfassung von Sensordaten bzw. Prozessvariablen stattfinden. Eine solche Technik wäre um ein Vielfaches zeitgenauer als herkömmliche PLC(Programmable Logic Controller)-basierte Systeme.In addition to the above-mentioned applications of the method according to the invention, this can also be used for the synchronization of digital control components in production plants. In this case, a timely and simultaneous detection of sensor data or process variables can take place. Such a technique would be many times more accurate than conventional PLC (Programmable Logic Controller) based systems.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte Nicht-PatentliteraturCited non-patent literature

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  • Manoj Roge, Andy Bellis, Phil Clarke, Joseph Huang, Mike Chu and Yang Chong. Calibration Techniques for High-Bandwidth Source Synchronous Interfaces. DesignCon. Januar 2007 [0004] Manoj Roge, Andy Bellis, Phil Clarke, Joseph Huang, Mike Chu and Yang Chong. Calibration Techniques for High-Bandwidth Source Synchronous Interfaces. DesignCon. January 2007 [0004]

Claims (7)

Verfahren zur Phasensynchronisation räumlich verteilter Hardwarekomponenten (10, 20) mit den folgenden Schritten: a) Konfigurieren einer der Hardwarekomponenten als Master-Hardwarekomponente (10) und der übrigen Hardwarekomponenten als Slave-Hardwarekomponenten (20), b) Senden einer Synchronisationssequenz an jede der Slave-Hardwarekomponenten (20) durch die Master-Hardwarekomponente (10), c) Messen der Roundtrip-Time der Synchronisationssequenz von der Master-Hardwarekomponente (10) zu den einzelnen Slave-Hardwarekomponenten (20) und zurück, d) Ausgehend von der gemessenen Roundtrip-Time, Bestimmen einer Laufzeit, die ein Signal auf dem Weg von der Master-Hardwarekomponente (10) zu einer Slave-Hardwarekomponente oder umgekehrt benötigt, e) Verzögern eines Datensignals, das von einer Anwendung zu einer Master-Hardwarekomponente (10) und anschließend von dieser zu einer Slave-Hardwarekomponente (20) übermittelt wird, um die bestimmte Laufzeit des Signals von der Master-Hardwarekomponente (10) zu der Slave-Hardwarekomponente (20), wobei die Verzögerung an der Master-Hardwarekomponente (10) erfolgt und/oder Verzögern eines Datensignals, das von einer Anwendung zu einer Slave-Hardwarekomponente (20) und anschließend von dieser zu der Master-Hardwarekomponente (10) übermittelt wird, um die bestimmte Laufzeit des Signals von dieser Slave-Hardwarekomponente (20) zur Master-Hardwarekomponente (10), wobei die Verzögerung an dieser Slave-Hardwarekomponente (20) erfolgt.Method for phase synchronization of spatially distributed hardware components ( 10 . 20 ) with the following steps: a) Configuring one of the hardware components as a master hardware component ( 10 ) and the other hardware components as slave hardware components ( 20 b) sending a synchronization sequence to each of the slave hardware components ( 20 ) by the master hardware component ( 10 ), c) measuring the round trip time of the synchronization sequence from the master hardware component ( 10 ) to the individual slave hardware components ( 20 ) and back, d) Starting from the measured roundtrip time, determining a propagation time which is a signal on the way from the master hardware component ( 10 ) to a slave hardware component, or vice versa, e) delaying a data signal sent from an application to a master hardware component ( 10 ) and then from this to a slave hardware component ( 20 ) is transmitted to the specific runtime of the signal from the master hardware component ( 10 ) to the slave hardware component ( 20 ), with the delay at the master hardware component ( 10 ) and / or delaying a data signal transmitted by an application to a slave hardware component ( 20 ) and then from there to the master hardware component ( 10 ) is transmitted to determine the particular duration of the signal from this slave hardware component ( 20 ) to the master hardware component ( 10 ), with the delay at this slave hardware component ( 20 ) he follows. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Laufzeit des Signals von der Master-Hardwarekomponente (10) zu der Slave-Hardwarekomponente (20) berechnet wird aus: Gemessene Roundtrip-Time von der Master-Hardwarekomponente zu der Slave-Hardwarekomponente und zurück – Internes Delay durch digitale Komponenten im Sendezweig der Master-Hardwarekomponente (10) – Internes Delay durch digitale Komponenten im Empfangszweig der Slave-Hardwarekomponente (20) – Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente (20) – Interenes Delay durch digitale Komponenten im Sendezweig der Slave-Hardwarekomponente (20) – Laufzeit des Signals von der Slave-Hardwarekomponente (20) zur Master-Hardwarekomponente (10) – Internes Delay durch digitale Komponenten im Empfangszweig der Master-Hardwarekomponente (10) – Zeitversatz bei der Framedecodierung in der Master-Hardwarekomponente (10) und die Laufzeit des Signals von der Slave-Hardwarekomponente (20) zu der Master-Hardwarekomponente (10) berechnet wird aus: Gemessene Roundtrip-Time von der Master-Hardwarekomponente zu der Slave-Hardwarekomponente und zurück – Internes Delay durch digitale Komponenten im Sendezweig der Master-Hardwarekomponente (10) – Laufzeit des Signals von der Master-Hardwarekomponente (10) zur Slave-Hardwarekomponente (20) – Internes Delay durch digitale Komponenten im Empfangszweig der Slave-Hardwarekomponente (20) – Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente (20) – Interenes Delay durch digitale Komponenten im Sendezweig der Slave-Hardwarekomponente (20) – Internes Delay durch digitale Komponenten im Empfangszweig der Master-Hardwarekomponente (10) – Zeitversatz bei der Framedecodierung in der Master-Hardwarekomponente (10), wobei der Zeitversatz bei der Framedecodierung in der Slave-Hardwarekomponente (20) der Master-Hardwarekomponente (10) von der Slave-Hardwarekomponente (20) mitgeteilt wird.Method according to Claim 1, characterized in that the transit time of the signal from the master hardware component ( 10 ) to the slave hardware component ( 20 ) is calculated from: Measured roundtrip time from the master hardware component to the slave hardware component and back - Internal delay by digital components in the transmit branch of the master hardware component ( 10 ) - Internal delay by digital components in the receiving branch of the slave hardware component ( 20 ) - time offset during frame decoding in the slave hardware component ( 20 ) - Intervenes delay by digital components in the transmission branch of the slave hardware component ( 20 ) - Runtime of the signal from the slave hardware component ( 20 ) to the master hardware component ( 10 ) - Internal delay by digital components in the receiving branch of the master hardware component ( 10 ) - Time offset during frame decoding in the master hardware component ( 10 ) and the runtime of the signal from the slave hardware component ( 20 ) to the master hardware component ( 10 ) is calculated from: Measured roundtrip time from the master hardware component to the slave hardware component and back - Internal delay by digital components in the transmit branch of the master hardware component ( 10 ) - Runtime of the signal from the master hardware component ( 10 ) to the slave hardware component ( 20 ) - Internal delay by digital components in the receiving branch of the slave hardware component ( 20 ) - time offset during frame decoding in the slave hardware component ( 20 ) - Intervenes delay by digital components in the transmission branch of the slave hardware component ( 20 ) - Internal delay by digital components in the receiving branch of the master hardware component ( 10 ) - Time offset during frame decoding in the master hardware component ( 10 ), wherein the time offset in the frame decoding in the slave hardware component ( 20 ) of the master hardware component ( 10 ) from the slave hardware component ( 20 ) is communicated. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Übertragung der Synchronisationssequenz von der Master-Hardwarekomponente (10) zu den Slave-Hardwarekomponenten (20) über eine elektrische oder optische kabelgebundene serielle Vollduplex-Hochgeschwindigkeitsverbindung erfolgt.Method according to claim 1 or 2, characterized in that the transmission of the synchronization sequence from the master hardware component ( 10 ) to the slave hardware components ( 20 ) via a high-speed electrical or optical cabled serial duplex connection. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Frequenzsynchronisation über einen verteilten Takt erfolgt, der sämtlichen Hardwarekomponenten (10, 20) zugeführt wird.Method according to one of claims 1 to 3, characterized in that the frequency synchronization takes place via a distributed clock, the all hardware components ( 10 . 20 ) is supplied. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass aufgrund einer ungeraden Summe der Laufzeit von der Master-Hardwarekomponente (10) zu der Slave-Hardwarekomponente (20) und zurück, die aus der gemessenen Roundtrip-Time berechnet wird, auf unterschiedliche Laufzeiten im Sende- und Empfangskanal geschlossen wird.Method according to one of claims 1 to 4, characterized in that due to an odd sum of the running time of the master hardware component ( 10 ) to the slave hardware component ( 20 ) and back, which is calculated from the measured round trip time, is closed to different transit times in the transmit and receive channel. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das beschriebene Synchronisationsverfahren im Transport-Layer gemäß dem OSI-Schichtenmodell ausgeführt wird und für den Applikations-Layer transparent ist.Method according to one of claims 1 to 5, characterized in that the synchronization method described in the transport layer according to the OSI layer model is executed and transparent to the application layer. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet durch den anschließenden Schritt nach den Verfahrensschritten a) bis e): f) Gleichzeitiges Wechseln der Master-Hardwarekomponente (10) und der Slave-Hardwarekomponente (20) in einen Betriebsmodus nach Durchführung der Phasensynchronisation durch ein Kommunikations-Handshake zwischen der Master-Hardwarekomponente (10) und der Slave-Hardwarekomponente (20).Method according to one of claims 1 to 6, characterized by the subsequent step after the method steps a) to e): f) Simultaneously changing the master hardware component ( 10 ) and the slave hardware component ( 20 ) into an operating mode after performing the phase synchronization by a communication handshake between the master hardware component ( 10 ) and the slave hardware component ( 20 ).
DE102011112629A 2011-09-06 2011-09-06 Method for phase synchronization of spatially distributed hardware components of mobile phone base stations, involves determining time for signal transmission between hardware components based on synchronization sequence roundtrip time Withdrawn DE102011112629A1 (en)

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