DE102011084985A1

DE102011084985A1 - Pegelschieber sowie System-auf-Chip und Multimedia-Bauelement mit selbigem

Info

Publication number: DE102011084985A1
Application number: DE201110084985
Authority: DE
Inventors: Jachun Ku; Kyoungmook Lim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2010-11-12
Filing date: 2011-10-21
Publication date: 2012-05-16
Also published as: US20120120082A1; US8970454B2

Abstract

Pegelschieber sowie System-auf-Chip und Multimedia-Bauelement mit selbigem. Die Erfindung bezieht sich auf einen Pegelschieber zum Erzeugen eines Ausgangstaktes einer zweiten Spannungsdomäne in Reaktion auf einen Eingangstakt einer ersten Spannungsdomäne sowie auf ein System-auf-Chip und ein Multimedia-Bauelement, die einen derartigen Pegelschieber beinhalten. Ein Pegelschieber gemäß der Erfindung beinhaltet einen Eingangsknoten (A), einen ersten und zweiten Spannungsschieberschaltkreis (110, 120), die so konfiguriert sind, dass sie in Reaktion auf einen Eingangstakt (CLK1) einer ersten Spannungsdomäne, der über den Eingangsknoten eingegeben wird, einen Ausgangstakt (CLK2) einer zweiten Spannungsdomäne erzeugen, und einen Ausgangsknoten (F), der so konfiguriert ist, dass er den Ausgangstakt abgibt, wobei der erste und zweite Spannungsschieberschaltkreis eine gleiche Struktur aufweisen und parallel zwischen den Eingangsknoten und den Ausgangsknoten eingeschleift sind. Verwendung z. B. in der Multimedia-Technologie.

Description

Die Erfindung bezieht sich auf einen Pegelschieber, der einen Ausgangstakt einer zweiten Spannungsdomäne aus einem Eingangstakt einer ersten Spannungsdomäne erzeugt, und auf ein System-auf-Chip sowie ein Multimedia-Bauelement, die einen derartigen Pegelschieber beinhalten.
Ein Pegelschieber ist typischerweise eine Komponente, die ein Signal einer ersten Spannungsdomäne empfängt und ein Signal einer zweiten Spannungsdomäne abgibt, die sich von der ersten Spannungsdomäne unterscheidet. Der Pegelschieber kann zwischen Spannungsdomänen verwendet werden, in denen unterschiedliche Spannungen verwendet werden.
Ein System-auf-Chip (SOC) kann eine Mehrzahl von Intellectual-Property(IP)-Blöcken und einen Prozessor beinhalten. Der Prozessor kann im Vergleich zu den IP-Blöcken relativ schnell arbeiten. Um die Leistungsfähigkeit des Prozessors zu verbessern, kann ein Spannungspegel eines Taktes, der dem Prozessor zugeführt wird, höher als jener eingestellt werden, der den IP-Blöcken zugeführt wird. Das System-auf-Chip kann einen Pegelschieber verwenden, um einen Spannungspegel eines dem Prozessor zugeführten Taktes zu erhöhen.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Pegelschiebers mit verbesserten Eigenschaften im Vergleich zu herkömmlichen ebenso wie eines System-auf-Chip sowie eines Multimedia-Bauelements zugrunde, die einen derartigen Pegelschieber beinhalten.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Pegelschiebers mit den Merkmalen des Anspruchs 1 oder 2, eines System-auf-Chip mit den Merkmalen des Anspruchs 9 sowie eines Multimedia-Bauelements mit den Merkmalen des Anspruchs 10. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
1 ein Blockdiagramm eines Pegelschiebers darstellt,
2 ein Schaltbild einer exemplarischen Ausführungsform des Pegelschiebers von 1 darstellt,
3 ein Diagramm von exemplarischen Operationen von ersten bis vierten Invertern von 2 während eines Niedrig-zu-Hoch-Übergangs eines ersten Taktes darstellt,
4 ein Diagramm von exemplarischen Operationen von ersten bis vierten Invertern von 2 während eines Hoch-zu-Niedrig-Übergangs eines ersten Taktes darstellt,
5 ein Zeittaktdiagramm einer exemplarischen Beziehung zwischen Eingangs- und Ausgangstakten eines Pegelschiebers darstellt,
6 ein Blockdiagramm eines System-auf-Chip darstellt, der einen Pegelschieber beinhaltet,
7 ein Blockdiagramm eines Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
8 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
9 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
10 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
11 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
12 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
13 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
14 ein Blockdiagramm eines weiteren Multimedia-Bauelements darstellt, das einen Pegelschieber beinhaltet,
15 eine exemplarische Ausführungsform eines Smartphones darstellt,
16 eine exemplarische Ausführungsform eines Tablet-Computers darstellt,
17 eine exemplarische Ausführungsform eines mobilen Computers darstellt,
18 eine exemplarische Ausführungsform eines Computers darstellt und
19 eine exemplarische Ausführungsform eines Fernsehers darstellt.
Im Folgenden werden exemplarische Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben. Gleiche Bezugszeichen beziehen sich überall in der Beschreibung auf gleiche Elemente. Es versteht sich, dass wenn ein Element oder eine Schicht als ”auf”, ”verbunden mit”, ”gekoppelt mit” oder ”benachbart zu” einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses/diese direkt auf, verbunden mit, gekoppelt mit oder benachbart zu dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als ”direkt auf”, ”direkt verbunden mit”, ”direkt gekoppelt mit” oder ”unmittelbar benachbart zu” einem anderen Element oder einer anderen Schicht bezeichnet wird.
1 stellt einen Pegelschieber 100 dar, der eine Mehrzahl von Spannungsschieberschaltkreisen beinhaltet, spezieller einen ersten Spannungsschieberschaltkreis 110 und einen zweiten Spannungsschieberschaltkreis 120. Der erste und der zweite Spannungsschieberschaltkreis 110 und 120 sind parallel zwischen einen Eingangsknoten A und einen Ausgangsknoten F geschaltet.
Der erste Spannungsschieberschaltkreis 110 empfängt über den Eingangsknoten A einen ersten Takt CLK1 einer ersten Spannungsdomäne, die einer ersten Spannung V1 entspricht. Der erste Takt CLK1 kann eine Schwingungsbreite der ersten Spannung V1 aufweisen. Der erste Spannungsschieberschaltkreis 110 erzeugt basierend auf dem ersten Takt CLK1 ein Signal einer zweiten Domäne, die einer zweiten Spannung V2 entspricht. Ein zweiter Takt CLK2 der zweiten Domäne weist eine Schwingungsbreite der zweiten Spannung V2 auf.
Der erste Spannungsschieberschaltkreis 110 beinhaltet eine Mehrzahl von Invertern, spezieller einen ersten und einen zweiten Inverter 111, 113. Der erste Inverter 111 gibt in Reaktion auf den ersten Takt CLK1 eine Von der zweiten Spannung V2 und einer Massespannung VSS ab. Der zweite Inverter 113 gibt in Reaktion auf eine Ausgabe des ersten Inverters 111 eine von der zweiten Spannung und der Massespannung VSS ab. Das heißt, der zweite Inverter 113 gibt das Signal der zweiten Spannungsdomäne synchronisiert mit dem ersten Takt CLK1 ab.
Der zweite Spannungsschieberschaltkreis 120 empfängt den ersten Takt CLK1 der ersten Spannungsdomäne über den Eingangsknoten A und erzeugt ein Signal der zweiten Spannungsdomäne basierend auf dem ersten Takt CLK1.
Der zweite Spannungsschieberschaltkreis 120 beinhaltet eine Mehrzahl von Invertern. Der zweite Spannungsschieberschaltkreis 120 kann gleich wie der erste Spannungsschieberschaltkreis 110 konfiguriert sein. Zum Beispiel beinhaltet der zweite Spannungsschieberschaltkreis 120 einen dritten und einen vierten Inverter 121, 123. Der dritte Inverter 121 gibt in Reaktion auf den ersten Takt CLK1 eine von der ersten Spannung V1 und der Massespannung VSS ab. Der vierte Inverter 123 gibt in Reaktion auf eine Ausgabe des dritten Inverters 121 eine von der zweiten Spannung und der Massespannung VSS ab. Das heißt, der vierte Inverter 123 gibt das Signal der zweiten Spannungsdomäne synchronisiert mit dem ersten Takt CLK1 ab.
Die Ausgaben des ersten und des zweiten Spannungsschieberschaltkreises 110 und 120 werden am Ausgangsknoten F gemischt. Als ein Ergebnis wird ein Signal der zweiten Spannungsdomäne synchronisiert mit dem ersten Takt CLK1 von dem Ausgangsknoten F abgegeben. Ein Signal des Ausgangsknotens F kann als der zweite Takt CLK2 der zweiten Spannungsdomäne abgegeben werden.
2 stellt eine exemplarische Realisierung des Pegelschiebers 100 von 1 und speziell des ersten bis vierten Inverters 111, 113, 121, 123 dar. In entsprechenden Ausführungsformen können einer, mehrere oder alle der Inverter 111, 113, 121, 123 einen CMOS-Inverter beinhalten.
Bezugnehmend auf 2 beinhaltet der erste Inverter 111 einen ersten PMOS-Transistor P1 und einen ersten NMOS-Transistor N1. Der erste PMOS-Transistor P1 weist ein mit einem Eingangsknoten A verbundenes Gate auf. Einem Ende des ersten PMOS-Transistors P1 wird die zweite Spannung V2 zugeführt, ein anderes Ende desselben ist mit einem Ausgangsknoten B verbunden. Ein Gate des ersten NMOS-Transistors N1 ist mit dem Eingangsknoten A verbunden. Ein Ende des ersten NMOS-Transistors N1 ist geerdet, und ein anderes Ende desselben ist mit dem Ausgangsknoten B verbunden.
Der zweite Inverter 113 kann die gleiche Struktur wie der erste Inverter 111 aufweisen und beinhaltet in diesem Fall einen zweiten PMOS-Transistor P2 und einen zweiten NMOS-Transistor N2. Ein Gate des zweiten PMOS-Transistors P2 ist mit dem Ausgangsknoten B verbunden, das heißt einem Ausgang des ersten Inverters 111. Einem Ende des zweiten PMOS-Transistors P2 wird die zweite Spannung V2 zugeführt, ein anderes Ende desselben ist mit einem Ausgangsknoten C verbunden. Ein Gate des zweiten NMOS-Transistors N2 ist mit dem Ausgangsknoten B verbunden. Ein Ende des zweiten NMOS-Transistors N2 ist geerdet, und ein anderes Ende desselben ist mit dem Ausgangsknoten C verbunden.
Der dritte Inverter 121 kann die gleiche Struktur aufweisen wie der erste Inverter 111 und beinhaltet in diesem Fall einen dritten PMOS-Transistor P3 und einen dritten NMOS-Transistor N3. Der dritte PMOS-Transistor P3 weist ein mit dem Eingangsknoten A verbundenes Gate auf. Einem Ende des dritten PMOS-Transistors P3 wird eine Spannung V1 zugeführt, ein anderes Ende desselben ist mit einem Ausgangsknoten D verbunden. Ein Gate des dritten NMOS-Transistors ist mit dem Eingangsknoten A verbunden. Ein Ende des dritten NMOS-Transistors N3 ist geerdet, und ein anderes Ende desselben ist mit dem Ausgangsknoten D verbunden.
Der vierte Inverter 123 kann die gleiche Struktur aufweisen wie der erste Inverter 111 und beinhaltet in diesem Fall einen vierten PMOS-Transistor P4 und einen vierten NMOS-Transistor N4. Ein Gate des vierten PMOS-Transistors P4 ist mit dem Ausgangsknoten D verbunden, das heißt einem Ausgang des dritten Inverters 121. Einem Ende des vierten PMOS-Transistors P4 wird die zweite Spannung V2 zugeführt, und ein anderes Ende desselben ist mit einem Ausgangsknoten E verbunden. Ein Gate des vierten NMOS-Transistors N4 ist mit dem Ausgangsknoten D verbunden. Ein Ende des vierten NMOS-Transistors N4 ist geerdet, und ein anderes Ende desselben ist mit dem Ausgangsknoten E verbunden. Der Ausgangsknoten C ist mit dem Ausgangsknoten E verbunden, um den Ausgangsknoten F zu bilden.
3 stellt exemplarische Operationen des ersten bis vierten Inverters 111, 113, 121, 123 von 2 während eines Niedrig-zu-Hoch-Übergangs des ersten Taktes CLK1 dar. Bezugnehmend auf die 2 und 3 steigt eine Spannung des ersten Taktes CLK1 von der Massespannung VSS bis zu einer ersten Spannung V1 an. Wenn der erste Takt CLK1 die erste Spannung V1 aufweist, ist ein erster PMOS-Transistor P1 eines ersten Inverters 111 ausgeschaltet, und ein erster NMOS-Transistor N1 desselben ist eingeschaltet. Das heißt, der Ausgangsknoten B des ersten Inverters 111 ist geerdet.
Wenn der erste Takt CLK1 die Massespannung VSS aufweist, wird die zweite Spannung V2 über den ersten PMOS-Transistor P1 dem Ausgangsknoten B des ersten Inverters 111 zugeführt. Wenn die Spannung des ersten Taktes CLK1 von der Massespannung VSS auf die erste Spannung V1 ansteigt, wird die Spannung des Ausgangsknotens B des ersten Inverters 111 von der zweiten Spannung V2 auf die Massespannung VSS entladen.
Speziell wird die Spannung des Ausgangsknotens B über einen Kanal des ersten NMOS-Transistors N1 unter der Bedingung entladen, dass die zweite Spannung V2 an eine Drain D1 des ersten NMOS-Transistors N1 angelegt wird, die erste Spannung V1 an ein Gate G1 desselben angelegt wird und die Massespannung VSS an eine Source S1 desselben angelegt wird. Eine Zeit, die für ein Entladen der Spannung des Ausgangsknotens B des ersten Inverters 111 auf die Massespannung VSS gebraucht wird, wird als eine erste Zeit T1 bezeichnet. Die erste Zeit T1 ist eine Verzögerungszeit, die erzeugt wird, wenn eine Spannung des Ausgangsknotens B synchron mit einer ansteigenden Flanke des ersten Taktes CLK1 auf die Massespannung VSS abfällt.
Wenn eine Ausgangsspannung des ersten Inverters 111 die Massespannung VSS ist, wird der zweite NMOS-Transistor N2 des zweiten Inverters 113 ausgeschaltet, und der zweite PMOS-Transistor P2 desselben wird eingeschaltet. Das heißt, die zweite Spannung V2 wird dem Ausgangsknoten C des zweiten Inverters 113 zugeführt.
Wenn die Ausgangsspannung des ersten Inverters 111 die zweite Spannung V2 ist, wird die Massespannung VSS über den zweiten NMOS-Transistor N2 dem Ausgangsknoten C des zweiten Inverters 113 zugeführt. Wenn die Ausgangsspannung des ersten Inverters 111 auf der Massespannung VSS liegt, z. B. von der zweiten Spannung V2 auf die Massespannung VSS übergeht, wird der Ausgangsknoten C des zweiten Inverters 113 von der Massespannung VSS auf die zweite Spannung V2 aufgeladen.
Spezieller wird der Ausgangsknoten C über einen Kanal des zweiten PMOS-Transistors P2 geladen, wenn die zweite Spannung V2 an eine Source S2 des zweiten PMOS-Transistors P2 angelegt wird, und ein Gate G2 und eine Drain D2 des zweiten PMOS-Transistors P2 werden geerdet. Eine Zeit, die für ein Laden des Ausgangsknotens B des ersten Inverters 111 auf die zweite Spannung gebraucht wird, wird als eine zweite Zeit T2 bezeichnet. Die zweite Zeit T2 ist eine Verzögerungszeit, die erzeugt wird, wenn eine Spannung des Ausgangsknotens C synchron mit einer abfallenden Flanke der Ausgangsspannung des ersten Inverters 222 bis auf die zweite Spannung ansteigt.
Wenn die Spannung des ersten Taktes CLK1 von der Massespannung VSS auf die erste Spannung V1 übergeht, wird der dritte PMOS-Transistor P3 des dritten Inverters 121 ausgeschaltet, und ein dritter NMOS-Transistor N3 desselben kann eingeschaltet werden. Das heißt, ein Ausgangsknoten D des dritten Inverters 121 wird geerdet.
Wenn der erste Takt CLK1 die Massespannung VSS aufweist, wird die erste Spannung V1 über den dritten PMOS-Transistor P3 dem Ausgangsknoten D des dritten Inverters 121 zugeführt. Wenn die Spannung des ersten Taktes CLK1 von der Massespannung VSS bis auf die erste Spannung V1 ansteigt, wird die Spannung des Ausgangsknotens D des dritten Inverters 121 von der ersten Spannung V1 auf die Massespannung VSS entladen.
Spezieller wird die Spannung des Ausgangsknotens D über einen Kanal des dritten NMOS-Transistors N3 entladen, wenn die erste Spannung V1 an eine Drain D3 des dritten NMOS-Transistors angelegt wird, die erste Spannung V1 an ein Gate G3 desselben angelegt wird und die Massespannung VSS an eine Source S3 desselben angelegt wird. Eine Zeit, die für ein Entladen der Spannung des Ausgangsknotens D des dritten Inverters 121 auf die Massespannung VSS gebraucht wird, wird als eine dritte Zeit T3 bezeichnet. Die dritte Zeit T3 ist eine Verzögerungszeit, die erzeugt wird, wenn die Spannung des Ausgangsknotens D synchron mit einer ansteigenden Flanke des ersten Taktes CLK1 auf die Massespannung VSS abfällt.
Wenn eine Ausgangsspannung des dritten Inverters 131 die Massespannung VSS ist, wird der vierte NMOS-Transistor N4 des vierten Inverters 123 eingeschaltet, und der vierte PMOS-Transistor P4 desselben wird ausgeschaltet. Das heißt, die zweite Spannung V2 wird dem Ausgangsknoten E des vierten Inverters 123 zugeführt.
Wenn die Ausgangsspannung des dritten Inverters 121 die erste Spannung V1 ist, wird die Massespannung VSS über den vierten NMOS-Transistor N4 dem Ausgangsknoten E des dritten Inverters 123 zugeführt. Der Ausgangsknoten E des vierten Inverters 123 wird von der Massespannung VSS bis auf die zweite Spannung V2 aufgeladen, wenn die Ausgangsspannung des dritten Inverters 121 von der ersten Spannung V1 auf die Massespannung VSS übergeht.
Spezieller wird der Ausgangsknoten E über einen Kanal des vierten PMOS-Transistors P4 auf die zweite Spannung V2 geladen, wenn die zweite Spannung V2 an eine Source S2 des zweiten PMOS-Transistors P2 angelegt wird und ein Gate G2 und eine Drain D2 des vierten PMOS-Transistors P4 geerdet werden. In entsprechenden Ausführungsformen ist eine Vorspannungsbedingung des vierten PMOS-Transistors P4 des vierten Inverters 123 identisch zu jener des zweiten PMOS-Transistors P2 des zweiten Inverters 113. In derartigen Ausführungsformen kann eine Zeit, die zum Laden des Ausgangsknotens E des vierten Inverters 123 auf die zweite Spannung V2 gebraucht wird, der zweiten Zeit T2 entsprechen. Die zweite Zeit T2 kann dann eine Verzögerungszeit sein, de erzeugt wird, wenn die Spannung des Ausgangsknotens E synchron mit einer abfallenden Flanke der Ausgangsspannung des dritten Inverters 121 bis auf die zweite Spannung V2 ansteigt.
4 stellt exemplarische Operationen erster bis vierter Inverter 111, 113, 121, 123 von 2 während eines Hoch-zu-Niedrig-Übergangs des ersten Taktes CLK1 dar. Bezugnehmend auf die 2 und 4 geht eine Spannung eines ersten Taktes CLK1 von der ersten Spannung V1 auf die Massespannung VSS über. Wenn der erste Takt CLK1 die Massespannung VSS aufweist, wird der erste PMOS-Transistor P1 des ersten Inverters 111 eingeschaltet, und der erste NMOS-Transistor N1 desselben wird ausgeschaltet. Das heißt, dem Ausgangsknoten B des ersten Inverters 111 wird die zweite Spannung V2 zugeführt.
Wenn der erste Takt CLK1 die erste Spannung V1 aufweist, wird die Massespannung VSS über den ersten NMOS-Transistor N1 dem Ausgangsknoten B des ersten Inverters 111 zugeführt. Wenn die Spannung des ersten Taktes CLK1 von der ersten Spannung V1 auf die Massespannung VSS abfällt, wird der Ausgangsknoten B des ersten Inverters 111 von der Massespannung VSS auf die zweite Spannung V2 geladen.
Spezieller wird der Ausgangsknoten B über einen Kanal des ersten PMOS-Transistors P1 geladen, wenn die zweite Spannung V2 an eine Source S5 des ersten PMOS-Transistors P1 angelegt wird, die Massespannung VSS an ein Gate G5 desselben angelegt wird und die Massespannung VSS an eine Drain D5 desselben angelegt wird. In entsprechenden Ausführungsformen ist eine Vorspannungsbedingung des ersten PMOS-Transistors P1 identisch zu jener eines zweiten PMOS-Transistors P2 eines zweiten Inverters 113, der in 3 beschrieben ist. Eine Zeit, die zum Laden des Ausgangsknotens B des ersten Inverters 111 mit der zweiten Spannung V2 gebraucht wird, kann dann der zweiten Zeit T2 entsprechen. Die zweite Zeit T2 kann somit eine Verzögerungszeit sein, die erzeugt wird, wenn der Ausgangsknoten B synchron mit einer abfallenden Flanke des ersten Taktes CLK1 auf die zweite Spannung V2 geladen wird.
Wenn die Ausgangsspannung des ersten Inverters 111 die zweite Spannung V2 ist, wird der zweite NMOS-Transistor N2 des zweiten Inverters 113 eingeschaltet, und der zweite PMOS-Transistor P2 desselben wird ausgeschaltet. Das heißt, die Massespannung VSS kann einem Ausgangsknoten C des zweiten Inverters 113 zugeführt werden.
Wenn die Ausgangsspannung des ersten Inverters 111 die Massespannung VSS ist, wird die zweite Spannung V2 dem Ausgangsknoten C des zweiten Inverters 113 zugeführt. Wenn die Ausgangsspannung des ersten Inverters 111 von der Massespannung VSS bis auf die zweite Spannung V2 ansteigt, wird die Spannung des Ausgangsknotens C des zweiten Inverters 113 von der zweiten Spannung V2 auf die Massespannung VSS entladen.
Spezieller wird die Spannung des Ausgangsknotens C über einen Kanal des zweiten NMOS-Transistors N2 entladen, wenn die zweite Spannung V2 an eine Drain D6 des zweiten NMOS-Transistors N2 angelegt wird, die zweite Spannung V2 an ein Gate G6 desselben angelegt wird und die Massespannung an eine Source S6 desselben angelegt wird.
Eine Vorspannungsbedingung des zweiten NMOS-Transistors N2 kann identisch zu jener des ersten PMOS-Transistors P1 des ersten Inverters 111 sein. Eine Gate-Source-Spannungsdifferenz des zweiten NMOS-Transistors N2 kann die zweite Spannung V2 sein, und eine Gate-Source-Spannungsdifferenz des ersten PMOS-Transistors P1 kann die zweite Spannung V2 sein. Eine Source-Drain-Spannungsdifferenz des zweiten NMOS-Transistors N2 kann die zweite Spannung V2 sein, und eine Source-Drain-Spannungsdifferenz des ersten PMOS-Transistors P1 kann die zweite Spannung V2 sein.
Jeder des ersten bis vierten Inverters 111, 113, 121, 123 beinhaltet einen PMOS-Transistor und einen NMOS-Transistor. Wenn Eingangsspannungen der ersten bis vierten Inverter 111, 113, 121, 123 einen niedrigen Pegel aufweisen, können jeweils durch die PMOS-Transistoren P1, P2, P3, P4 Ausgangsspannungen der ersten bis vierten Inverter 111, 113, 121, 123 erzeugt werden. Wenn Eingangsspannungen der ersten bis vierten Inverter 111, 113, 121, 123 einen hohen Pegel aufweisen, können jeweils durch die NMOS-Transistoren N1, N2, N3, N4 Ausgangsspannungen der ersten bis vierten Inverter 111, 113, 121, 123 erzeugt werden.
Die ersten bis vierten Inverter 111, 113, 121, 123 können symmetrische Niedrig-Pegel- und Hoch-Pegel-Ausgänge aufweisen. Zum Beispiel können die ersten bis vierten Inverter 111, 113, 121, 123 derart gebildet sein, dass eine Menge an Strom, die an einem Ausgang mit hohem Pegel geladen wird, mit einer Menge an Strom, die an einem Ausgang mit niedrigem Pegel entladen wird, identisch ist. Die ersten bis vierten NMOS-Transistoren N1 bis N4 können so gebildet sein, dass sie unter der gleichen Vorspannungsbedingung gleich wie die ersten bis vierten PMOS-Transistoren P1 bis P4 arbeiten. Eine Menge an Strom, die über den zweiten NMOS-Transistor N2 fließt, kann unter der gleichen Vorspannungsbedingung identisch zu jener sein, die über den ersten PMOS-Transistor P1 fließt.
In entsprechenden Ausführungsformen ist eine Vorspannungsbedingung des zweiten NMOS-Transistors N2 identisch zu jener des ersten PMOS-Transistors P1. In diesem Fall ist eine Zeit, die zum Entladen der Spannung des Ausgangsknotens C des zweiten Inverters 113 gebraucht wird, die als die zweite Zeit T2 bezeichnet wird, eine Verzögerungszeit, die erzeugt wird, wenn eine Spannung an dem Ausgangsknoten C des zweiten Inverters 113 synchron mit einer ansteigenden Flanke der Ausgangsspannung des ersten Inverters 111 abfällt.
Wenn der erste Takt CLK1 die Massespannung VSS aufweist, wird der dritte NMOS-Transistor N3 des dritten Inverters 121 ausgeschaltet, und der dritte PMOS-Transistor P3 wird eingeschaltet. Die erste Spannung V1 wird einem Ausgangsknoten D des dritten Inverters 121 zugeführt. Wenn der erste Takt CLK1 die erste Spannung V1 aufweist, wird die Massespannung VSS über den dritten NMOS-Transistor N3 dem Ausgangsknoten D des dritten Inverters 121 zugeführt. Wenn die Spannung des ersten Taktes CLK1 von der ersten Spannung V1 zu der Massespannung VSS übergeht, wird der Ausgangsknoten D des dritten Inverters 121 von der Massespannung VSS bis zu der ersten Spannung V1 aufgeladen.
Spezieller wird der Ausgangsknoten D über einen Kanal des dritten PMOS-Transistors P3 geladen, wenn die erste Spannung V1 an eine Source S7 des dritten PMOS-Transistors P3 angelegt wird, die Massespannung VSS an ein Gate G7 desselben angelegt wird und die Massespannung VSS an eine Drain D7 desselben angelegt wird.
Eine Vorspannungsbedingung des dritten PMOS-Transistors P3 kann identisch zu jener des dritten NMOS-Transistors N3 sein, der unter Bezugnahme auf 3 beschrieben ist. Zum Beispiel kann eine Gate-Source-Spannungsdifferenz des dritten PMOS-Transistors P3 die erste Spannung V1 sein, und eine Gate-Source-Spannungsdifferenz des dritten NMOS-Transistors N3 kann die erste Spannung V1 sein. Eine Source-Drain-Spannungsdifferenz des dritten PMOS-Transistors P3 kann die erste Spannung V1 sein, und eine Source-Drain-Spannungsdifferenz des dritten NMOS-Transistors N3 kann die erste Spannung V1 sein.
Eine Zeit, die zum Laden des Ausgangsknotens D des dritten Inverters 121 bis auf die erste Spannung V1 gebraucht wird, die als die dritte Zeit T3 bezeichnet wird, ist eine Verzögerungszeit, die erzeugt wird, wenn eine Spannung des Ausgangsknotens D des dritten Inverters 121 synchron mit einer abfallenden Flanke des ersten Taktes CLK1 ansteigt.
Wenn eine Ausgangsspannung des dritten Inverters 121 die erste Spannung V1 ist, wird der vierte PMOS-Transistor P4 des vierten Inverters 123 ausgeschaltet, und der vierte NMOS-Transistor N4 wird eingeschaltet. Ein Ausgangsknoten E des vierten Inverters 123 wird geerdet.
Wenn die Ausgangsspannung des dritten Inverters 121 die Massespannung VSS ist, wird die zweite Spannung V2 über den vierten PMOS-Transistor P4 dem Ausgangsknoten E des vierten Inverters 123 zugeführt. Wenn die Ausgangsspannung des dritten Inverters 121 von der Massespannung VSS zu der ersten Spannung V1 übergeht, wird die Spannung des Ausgangsknotens E des vierten Inverters 123 von der zweiten Spannung V2 auf die Massespannung VSS entladen.
Spezieller wird die Spannung des Ausgangsknotens E über einen Kanal des vierten PMOS-Transistors P4 entladen, wenn die zweite Spannung V2 an eine Drain D8 des vierten NMOS-Transistors N4 angelegt wird, die erste Spannung V1 an ein Gate G8 desselben angelegt wird und die Massespannung VSS an eine Source S8 desselben angelegt wird.
Zu diesem Zeitpunkt kann eine Vorspannungsbedingung des vierten NMOS-Transistors N4 des vierten Inverters 123 identisch zu jener des ersten NMOS-Transistors N1 sein, was unter Bezugnahme auf 3 beschrieben ist. Eine Zeit, die zum Entladen einer Spannung des Ausgangsknotens E des vierten Inverters 123 gebraucht wird, die als die erste Zeit T1 bezeichnet wird, ist eine Verzögerungszeit, die erzeugt wird, wenn eine Spannung des Ausgangsknotens E des vierten Inverters 123 synchron mit einer ansteigenden Flanke einer Ausgangsspannung des dritten Inverters 121 abfällt.
5 stellt ein exemplarisches Zeittaktdiagramm einer exemplarischen Beziehung zwischen Eingangs- und Ausgangs-Takten CLK1, CLK2 entsprechender Ausführungsformen eines Pegelschiebers dar, wie des Pegelschiebers 100, der ein oder mehrere hierin beschriebene Merkmale verwendet. Bezugnehmend auf die 1 bis 5 kann ein erster Takt CLK1 an den Pegelschieber 100 angelegt werden. Der erste Takt CLK1 kann eine Schwingungsbreite der ersten Spannung V1 aufweisen. Der erste Takt CLK1 kann ansteigende und abfallende Flanken aufweisen, die periodisch wiederholt werden.
Ein zweiter Takt CLK2 wird von dem Pegelschieber 100 abgegeben. Der zweite Takt CLK2 kann eine Schwingungsbreite der zweiten Spannung V2 aufweisen. Der zweite Takt CLK2 kann synchron mit einer ansteigenden Flanke des ersten Taktes CLK1 erzeugt werden. Der zweite Takt CLK2 kann durch Laden und Entladen des ersten und des zweiten Inverters 111, 113 des ersten Spannungsschieberschaltkreises 110 und durch Laden und Entladen des dritten und des vierten Inverters 121, 123 des zweiten Spannungsschieberschaltkreises 120 ansteigen.
Wie unter Bezugnahme auf 3 beschrieben, kann nach Ansteigen des ersten Taktes CLK1 und Verstreichen der ersten Zeit T1 die Ausgangsspannung des ersten Inverters 111 eine Massespannung VSS erreichen. Nach Abfallen der Ausgangsspannung des ersten Inverters 111 und Verstreichen der zweiten Zeit T2 kann die Ausgangsspannung des zweiten Inverters 113 die zweite Spannung V2 erreichen. Nach Ansteigen des ersten Taktes CLK1 und Verstreichen der dritten Zeit T3 kann die Ausgangsspannung des dritten Inverters 121 die Massespannung VSS erreichen. Nach Abfallen der Ausgangsspannung des dritten Inverters 121 und Verstreichen der zweiten Zeit T2 kann die Ausgangsspannung des vierten Inverters 123 die zweite Spannung V2 erreichen.
Die Ausgangsspannungen des zweiten und vierten Inverters 113, 123 können gemischt werden, um den zweiten Takt CLK2 zu erzeugen. Eine Verzögerung D1 zwischen einer ansteigenden Flanke des ersten Taktes CLK1 und einer ansteigenden Flanke des zweiten Taktes CLK2 kann einer Summe der ersten bis dritten Zeit T1 bis T3 entsprechen.
Wie unter Bezugnahme auf 4 beschrieben, kann nach Abfallen des ersten Taktes CLK1 und Verstreichen der zweiten Zeit T2 die Ausgangsspannung des ersten Inverters 111 die zweite Spannung V2 erreichen. Nach Ansteigen der Ausgangsspannung des ersten Inverters 111 und Verstreichen der zweiten Zeit T2 kann die Ausgangsspannung des zweiten Inverters 113 die Massespannung VSS erreichen. Nach Abfallen des ersten Taktes CLK1 und Verstreichen der dritten Zeit T3 kann die Ausgangsspannung des dritten Inverters 121 die erste Spannung V1 erreichen. Nach Ansteigen der Ausgangsspannung des dritten Inverters und Verstreichen der ersten Zeit T1 kann die Ausgangsspannung des vierten Inverters 123 die Massespannung VSS erreichen.
Die Ausgangsspannungen des zweiten und vierten Inverters 113 und 123 können gemischt werden, um den zweiten Takt CLK2 zu erzeugen. Die Verzögerung D2 zwischen einer abfallenden Flanke des ersten Taktes CLK1 und einer abfallenden Flanke des zweiten Taktes CLK2 können durch Mischen oder Addieren der ersten bis dritten Zeit T1 bis T3 erzeugt werden.
Zeitfaktoren T1, T2, T3, welche die Verzögerung D1 zwischen ansteigenden Flanken des ersten und zweiten Taktes CLK1 und CLK2 bewirken, können identisch zu jenen sein, welche die Verzögerung D2 zwischen abfallenden Flanken derselben bewirken. Demgemäß kann die Verzögerung D1 zwischen den ansteigenden Flanken des ersten und zweiten Taktes CLK1 und CLK2 identisch zu der Verzögerung D2 zischen den abfallenden Flanken derselben sein. In dem Fall, dass sich die Verzögerung D1 zwischen ansteigenden Flanken von der Verzögerung D2 zwischen abfallenden Flanken unterscheidet, können die relativen Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel von einem Zyklus des zweiten Taktes CLK2 variiert werden. Wenn zum Beispiel die Verzögerung D1 zwischen ansteigenden Flanken größer als die Verzögerung D2 zwischen abfallenden Flanken ist, kann eine relative Einschaltdauer einer Periode mit hohem Pegel eines Zyklus des zweiten Taktes CLK2 im Vergleich zu jener des ersten Taktes CLK1 reduziert sein. Wenn die Verzögerung D2 zwischen abfallenden Flanken größer als die Verzögerung D1 zwischen ansteigenden Flanken ist, kann eine relative Einschaltdauer einer Periode mit niedrigem Pegel eines Zyklus des zweiten Taktes CLK2 im Vergleich zu jener des ersten Taktes CLK1 reduziert sein. Gemäß der Erfindung kann der Pegelschieber 100 derart konfiguriert sein, dass eine relative Einschaltdauer eines Eingangssignals identisch zu jener eines Ausgangssignals ist, und kann den zweiten Takt CLK2 mit einer Spannungsdomäne erzeugen, die sich von jener des ersten Taktes CLK1 unterscheidet. Demgemäß ist es möglich, die Zuverlässigkeit des Ausgangstaktes des Pegelschiebers 100 zu verbessern. In entsprechenden Ausführungsformen ist die zweite Spannung V2 niedriger oder höher hinsichtlich des Pegels als die erste Spannung V1.
6 stellt eine exemplarische Ausführungsform eines System-auf-Chip 500 dar, die den Pegelschieber 100 beinhaltet. Bezugnehmend auf 6 beinhaltet das System-auf-Chip 500 einen Prozessor 510, einen Phasenregelkreis (PLL) 520, einen peripheren Block 530, einen Audioblock 540, einen Display-Block 550, einen Graphikblock 560, einen Bildprozessorblock 570 und einen Codec-Block 580.
Der Prozessor 510 beinhaltet eine Mehrzahl von Flip-Flops, z. B. erste bis achte Flip-Flops 512 bis 519. Der Prozessor 510 beinhaltet des Weiteren den Pegelschieber 100 oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 empfängt einen ersten Takt CLK1 von dem PLL 520. Der erste Takt CLK1 kann eine Schwingungsbreite einer ersten Spannung V1 aufweisen. Der Pegelschieber 100 kann identisch relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel bezüglich Eingangs- und Ausgangstakten aufrechthalten und kann einen mit dem ersten Takt CLK1 synchronisierten zweiten Takt CLK2 erzeugen. Der zweite Takt CLK2 kann eine Schwingungsbreite von der zweiten Spannung V2 aufweisen. Die zweite Spannung V2 kann hinsichtlich des Pegels höher als die erste Spannung V1 sein. Der von dem Pegelschieber 100 erzeugte zweite Takt CLK2 wird jeweils den Flip-Flops 512 bis 519 zugeführt. Die Flip-Flops 512 bis 519 des Prozessors 510 arbeiten in Reaktion auf den zweiten Takt CLK2.
Der PLL 520 empfängt einen Takt CLK von einem externen Bauelement und erzeugt den ersten Takt CLK1, der mit dem Eingangstakt CLK1 synchronisiert ist. Der erste Takt CLK1 wird dem peripheren Block 530, dem Audioblock 540, dem Display-Block 550, dem Graphikblock 560, dem Bildprozessorblock 570 beziehungsweise dem Codec-Block 580 zugeführt.
Der periphere Block 530, der Audioblock 540, der Display-Block 550, der Graphikblock 560, der Bildprozessorblock 570 und der Codec-Block 580 arbeiten in Reaktion auf den ersten Takt CLK1. Der periphere Block 530, der Audioblock 540, der Display-Block 550, der Graphikblock 560, der Bildprozessorblock 570 und der Codec-Block 580 können einen IP-Block bilden.
Der Audioblock 540 verarbeitet Audiodaten. Der Display-Block 550 erzeugt Signale zum Steuern einer Display-Vorrichtung, wie eines Monitors (nicht gezeigt). Der Graphikblock 560 verarbeitet durch die Display-Vorrichtung, wie einen Monitor (nicht gezeigt), anzuzeigende Graphikdaten. Der Bildprozessorblock 570 verarbeitet Bilddaten, die von einer Aufnahme-Vorrichtung, wie einer Kamera (nicht gezeigt), aufgenommen werden. Der Codec-Block 580 führt eine Kodierung oder Dekodierung von Audiodaten und/oder eine Kodierung oder Dekodierung von Graphikdaten durch.
Wie in 6 dargestellt, arbeiten der periphere Block 530, der Audioblock 540, der Display-Block 550, der Graphikblock 560, der Bildprozessorblock 570 und der Codec-Block 580 innerhalb des System-auf-Chip 500 in Reaktion auf den ersten Takt CLK1. Der Prozessor 510 arbeitet in Reaktion auf den zweiten Takt CLK2 einer zweiten Spannungsdomäne, die unter Verwendung des ersten Taktes CLK1 erzeugt wurde. Die zweite Spannung V2 kann hinsichtlich des Pegels höher als die erste Spannung V1 sein.
Der Pegelschieber 100 kann ein Pegelschieber sein, wie unter Bezugnahme auf die 1 bis 5 beschrieben. Exemplarisch beinhaltet der Pegelschieber 100 einen ersten und zweiten Spannungsschieberschaltkreis 110 und 120, die parallel zwischen einem Eingangsknoten A und einem Ausgangsknoten F eingeschleift sind und so konfiguriert sind, dass sie die gleiche Struktur aufweisen. in dem Pegelschieber 100 kann eine Verzögerung D1 zwischen einer ansteigenden Flanke des Eingangstaktes CLK1 und einer ansteigenden Flanke des Ausgangstaktes CLK2 identisch zu einer Verzögerung D2 zwischen einer abfallenden Flanke des Eingangstaktes CLK1 und einer abfallenden Flanke des Ausgangstaktes CLK2 sein. Demgemäß können Schaltkreise und/oder Bauelemente, wie der Prozessor 510 und/oder SOC 500, die den Pegelschieber mit einem oder mehreren hierin beschriebenen Merkmalen, z. B. den Pegelschieber 100, beinhalten und/oder gemäß diesem Pegelschieber arbeiten, eine verbesserte Zuverlässigkeit aufweisen. Bezugnehmend auf die exemplarische Ausführungsform von 6 kann zum Beispiel durch Arbeiten in Reaktion auf den zweiten Takt CLK2, der durch den Pegelschieber 100 erzeugt wird, in dem die Verzögerung D1 identisch zu der Verzögerung D2 ist, die Zuverlässigkeit des Prozessors 510 und/oder des SOC 500 verbessert werden.
In Ausführungsformen, in denen der Prozessor 510 so ausgelegt ist, dass er mit einer hohen Geschwindigkeit arbeitet, kann der Prozessor 510 synchron sowohl mit einer ansteigenden Flanke als auch mit einer abfallenden Flanke des zweiten Taktes CLK2 arbeiten. Der Pegelschieber 100 kann relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel aufrechterhalten und wandelt den ersten Takt CLK1 der ersten Spannungsdomäne in den zweiten Takt CLK2 der zweiten Spannungsdomäne um. Wenn die relativen Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch gehalten werden, kann ein Spielraum (d. h. eine relative Einschaltdauer einer Periode mit hohem Pegel) zwischen einer ansteigenden Flanke und einer abfallenden Flanke des zweiten Taktes CLK2 optimal gehalten werden. Demgemäß ist es durch Verwenden eines Pegelschiebers gemäß der Erfindung, wie des Pegelschiebers 100, möglich, die Zuverlässigkeiten des Prozessors 510 und des System-auf-Chip 500 zu verbessern, das den Prozessor 510 beinhaltet. Der Prozessor 510 kann synchron mit beiden Flanken (d. h. ansteigenden und abfallenden Flanken) des zweiten Taktes CLK2 arbeiten.
7 stellt eine exemplarische Ausführungsform eines Multimedia-Bauelements 1000 mit einem Pegelschieber gemäß der Erfindung dar, der ein oder mehrere hierin beschriebene Merkmale verwendet, z. B. dem Pegelschieber 100. Bezugnehmend auf 7 beinhaltet das Multimedia-Bauelement 1000 einen Oszillator 1010, eine Takterzeugungseinheit 1020, einen Phasenregelkreis (PLL) 1030, einen Prozessor 1040, einen Speicher 1050, eine Display-Steuereinheit 1060, eine Display-Einheit 1070, eine Tonsteuereinheit 1080, einen Lautsprecher 1090, eine Speichereinheit 1100, ein Modem 1110, eine Bildverarbeitungseinheit 1120, eine Kamera 1130, eine Nutzerschnittstelle 1140 und eine Codec-Einheit 1150.
Der Oszillator 1010 erzeugt ein Osziflationssignal, das gemäß einer spezifischen Frequenz oszilliert. Das Oszillationssignal wird der Takterzeugungseinheit 1020 zugeführt. Die Takterzeugungseinheit 1020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 zugeführtes Oszillationssignal. Der Takt CLK wird dem PLL 1030 zugeführt. Der PLL 1030 ist so konfiguriert, dass er einen ersten Takt CLK1 in Reaktion auf den von der Takterzeugungseinheit 1020 eingegebenen Takt CLK erzeugt. Der erste Takt CLK1 kann mit dem Eingangstakt CLK synchronisiert sein. Der erste Takt CLK1 wird an den Prozessor 1040 angelegt.
Der Prozessor 1040 ist so konfiguriert, dass er einen Gesamtbetrieb des Multimedia-Bauelements 1000 steuert. Der Prozessor 1040 kann Hardware-Komponenten des Multimedia-Bauelements 1000 steuern und kann Software-Komponenten des Multimedia-Bauelements 1000 treiben. Der Prozessor 1040 beinhaltet einen Pegelschieber LS gemäß einer exemplarischen Ausführungsform der Erfindung oder ist mit dem Pegelschieber LS verbunden. Der Pegelschieber LS erzeugt einen zweiten Takt CLK2 einer zweiten Spannungsdomäne basierend auf dem ersten Takt CLK1 der ersten Spannungsdomäne, der von dem PLL 1030 zugeführt wird. Der zweite Takt CLK2 kann als ein interner Takt des Prozessors 1010 verwendet werden.
Der Speicher 1050 kann ein Arbeitsspeicher des Prozessors 1040 sein. Exemplarisch kann der Speicher 1050 einen flüchtigen Speicher, wie einen SRAM, einen DRAM, einen SDRAM etc., oder einen nicht-flüchtigen Speicher beinhalten, wie einen PRAM, einen MRAM, einen RRAM, einen FRAM, einen Flash-Speicher etc.
Die Display-Steuereinheit 1060 arbeitet in Reaktion auf die Steuerung des Prozessors 1040. Die Display-Steuereinheit 1060 ist so konfiguriert, dass sie ein Bild erzeugt und steuert, das über die Display-Einheit 1070 angezeigt wird. Die Display-Steuereinheit 1060 kann eine Graphikverarbeitungseinheit (GPU) beinhalten. Die Display-Einheit 1070 ist so konfiguriert, dass sie ein von der Display-Steuereinheit 1060 erzeugtes Bild anzeigt. Die Display-Einheit 1070 kann eine Flüssigkristallanzeige (LCD), eine Anzeige mit organischen lichtemittierenden Dioden (OLED), eine Anzeige mit einer aktiven Matrix organischer lichtemittierender Dioden (AMOLED), einen elektronischen Pager etc. beinhalten.
Die Tonsteuereinheit 1080 arbeitet in Reaktion auf die Steuerung des Prozessors 1040. Die Tonsteuereinheit 1080 erzeugt und steuert einen Ton, der über den Lautsprecher 1090 auszugeben ist. Der Lautsprecher 1090 gibt einen Ton gemäß der Steuerung der Tonsteuereinheit 1080 aus.
Die Speichereinheit 1100 ist so konfiguriert, dass sie Daten unter der Steuerung des Prozessors 1040 speichert. Die Speichereinheit 1100 kann einen nicht-flüchtigen Speicher beinhalten, wie einen Flash-Speicher, einen PRAM, einen MRAM, einen RRAM, einen FRAM etc. Die Speichereinheit 1100 kann ein Festplattenlaufwerk (HDD), ein Solid-State-Laufwerk (SSD) etc. beinhalten.
Das Modem 1110 kommuniziert mit einem externen Bauelement unter der Steuerung des Prozessors 1040. Exemplarisch kann das Modem 1110 mit dem externen Bauelement über einen drahtlosen oder einen drahtgebundenen Kanal und/oder gemäß drahtlosen Protokollen, wie CDMA (Code Division Multiple Access), GSM (Global System for Mobile communications), CDMA 2000, WCDMA (Wideband Code Division Multiple Access), LTE (Long Term Evolution), Wibro (Wireless Broadband Internet), Mobile WiMAX (World Interoperability), WiFi etc., oder gemäß drahtgebundenen Protokollen kommunizieren, wie ADSL (Asymmetric Digital Subscriber Line), VDSL (Very high data rate Digital Subscriber Line), ISDN (Integrated Services Digital Network) etc.
Die Bildverarbeitungseinheit 1120 arbeitet in Reaktion auf die Steuerung des Prozessors 1040. Die Bildverarbeitungseinheit 1120 kann so konfiguriert sein, dass sie von der Kamera 1130 aufgenommene Bilddaten verarbeitet.
Die Nutzerschnittstelle 1140 ist so konfiguriert, dass sie ein von außen erfasstes Signal zu dem Prozessor 1040 überträgt. Exemplarisch kann die Nutzerschnittstelle 1120 ein Mikrofon, ein Touch-Pad, einen Touch-Screen, eine Taste, eine Maus, eine Tastatur etc. beinhalten. Die Codec-Einheit 1150 dekodiert oder kodiert Audiodaten, Videodaten etc.
Exemplarisch sind der PLL 1030, der Prozessor 1040, der Speicher 1050, die Display-Steuereinheit 1060, die Tonsteuereinheit 1080, die Bildverarbeitungseinheit 1120 und die Codec-Einheit 1150 als ein System-auf-Chip 1200 bereitgestellt. Das System-auf-Chip 1200 kann eine Struktur aufweisen, die unter Bezugnahme auf 6 beschrieben ist. Der Prozessor 1040 kann einem Prozessor 510 in 6 entsprechen. Der Speicher 1050 kann einem peripheren Block 530 in 6 entsprechen. Die Display-Steuereinheit 1060 kann einem Display- und Graphikblock 550 und 560 in 6 entsprechen. Die Tonsteuereinheit 1080 kann einem Audioblock 540 in 6 entsprechen. Die Bildverarbeitungseinheit 1120 kann einem Bildprozessorblock 570 in 6 entsprechen. Die Codec-Einheit 1150 kann einem Codec-Block 580 in 6 entsprechen.
Die Takterzeugungseinheit 1020 kann dem System-auf-Chip 1200 den Takt CLK zuführen und kann damit Komponenten unter den Komponenten des Multimedia-Bauelements 1000 versorgen, die den Takt CLK benötigen.
Der PLL 1030 des System-auf-Chip 1200 kann den mit dem Takt CLK synchronisierten ersten Takt CLK1 erzeugen. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann der Pegelschieber LS relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann basierend auf dem ersten Takt CLK1 den zweiten Takt CLK2 erzeugen. Der Prozessor 1040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200, z. B. der Speicher 1050, die Display-Steuereinheit 1060, die Tonsteuereinheit 1080, die Bildverarbeitungseinheit 1120 und die Codec-Einheit 1150, können in Reaktion auf den ersten Takt CLK1 arbeiten.
8 stellt ein Multimedia-Bauelement 2000 dar, das eine Ausführungsform eines Pegelschiebers LS der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 8 beinhaltet das Multimedia-Bauelement 2000 einen Oszillator 2010, eine Takterzeugungseinheit 2020, einen Phasenregelkreis (PLL) 2030, einen Prozessor 2040, einen Speicher 2050, eine Display-Steuereinheit 2060, eine Display-Einheit 2070, eine Tonsteuereinheit 2080, einen Lautsprecher 2090, eine Speichereinheit 2100, ein Modem 2110, eine Bildverarbeitungseinheit 2120, eine Kamera 2130, eine Nutzerschnittstelle 2140 und eine Codec-Einheit 2150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 2000 von 8 beschrieben. In dem Multimedia-Bauelement 2000 von 8 können der PLL 2030, der Prozessor 2040, der Speicher 2050, die Display-Steuereinheit 2060, die Tonsteuereinheit 2080, das Modem 2110, die Bildverarbeitungseinheit 2120 und die Codec-Einheit 2150 als ein System-auf-Chip 2200 bereitgestellt sein. Das System-auf-Chip 2200 kann eine Struktur aufweisen, die unter Bezugnahme auf 6 beschrieben ist. Der Prozessor 2040 kann einem Prozessor 510 in 6 entsprechen. Der Speicher 2050 und das Modem 2110 können dem peripheren Block 530 in 6 entsprechen. Die Display-Steuereinheit 2060 kann den Display- und Graphikblöcken 550 und 560 in 6 entsprechen. Die Tonsteuereinheit 2080 kann dem Audioblock 540 in 6 entsprechen. Die Bildverarbeitungseinheit 2120 kann dem Bildverarbeitungsblock 570 in 6 entsprechen. Die Codec-Einheit 2150 kann dem Codec-Block 580 in 6 entsprechen.
Die Takterzeugungseinheit 2020 führt dem System-auf-Chip 2200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 2000, die den Takt CLK benötigen. Der PLL 2030 des System-auf-Chip 2200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann der Pegelschieber LS des Prozessors 2040 eine relative Einschaltdauer von Perioden mit hohem Pegel und niedrigem Pegel aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 2040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 2200, z. B. der Speicher 2050, die Display-Steuereinheit 2060, die Tonsteuereinheit 2080, das Modem 2110, die Bildverarbeitungseinheit 2120 und die Codec-Einheit 2150, können in Reaktion auf den ersten Takt CLK1 arbeiten.
9 stellt ein Multimedia-Bauelement 3000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 9 beinhaltet das Multimedia-Bauelement 3000 einen Oszillator 3010, eine Takterzeugungseinheit 3020, einen Phasenregelkreis (PLL) 3030, einen Prozessor 3040, einen Speicher 3050, eine Display-Steuereinheit 3060, eine Display-Einheit 3070, eine Tonsteuereinheit 3080, einen Lautsprecher 3090, eine Speichereinheit 3100, ein Modem 3110, eine Bildverarbeitungseinheit 3120, eine Kamera 3130, eine Nutzerschnittstelle 3140 und eine Codec-Einheit 3150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 3000 von 9 beschrieben. In dem Multimedia-Bauelement 3000 von 9 können der PLL 3030, der Prozessor 3040, der Speicher 3050, die Display-Steuereinheit 3060, die Tonsteuereinheit 3080 und die Codec-Einheit 3150 als ein System-auf-Chip 3200 bereitgestellt sein.
Die Takterzeugungseinheit 3020 führt dem System-auf-Chip 3200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Baulements 3000, die den Takt CLK benötigen. Der PLL 3030 des System-auf-Chip 3200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 3040 relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 3040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 3200, z. B. der Speicher 3050, die Display-Steuereinheit 3060, die Tonsteuereinheit 3080 und die Codec-Einheit 3150, können in Reaktion auf den ersten Takt CLK1 arbeiten.
10 stellt ein Multimedia-Bauelement 4000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 10 beinhaltet das Multimedia-Bauelement 4000 einen Oszillator 4010, eine Takterzeugungseinheit 4020, einen Phasenregelkreis (PLL) 4030, einen Prozessor 4040, einen Speicher 4050, eine Display-Steuereinheit 4060, eine Display-Einheit 4070, eine Tonsteuereinheit 4080, einen Lautsprecher 4090, eine Speichereinheit 4100, ein Modem 4110, eine Bildverarbeitungseinheit 4120, eine Kamera 4130, eine Nutzerschnittstelle 4140 und eine Codec-Einheit 4150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 4000 von 10 beschrieben. Bezugnehmend auf 10 können in dem Multimedia-Bauelement 4000 der PLL 4030, der Prozessor 4040, der Speicher 4050, die Display-Steuereinheit 4060 und die Tonsteuereinheit 4080 als ein System-auf-Chip 4200 bereitgestellt sein.
Der Takterzeugungsschaltkreis 4020 führt dem System-auf-Chip 4200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 400, die den Takt CLK benötigen. Der PLL 4030 des System-auf-Chip 4200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 4040 eine relative Einschaltdauer von Perioden mit hohem Pegel und niedrigem Pegel aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 4040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 4200, z. B. der Speicher 4050, die Display-Steuereinheit 4060 und die Tonsteuereinheit 4080, können in Reaktion auf den ersten Takt CLK1 arbeiten.
11 stellt ein Multimedia-Bauelement 5000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 11 beinhaltet das Multimedia-Bauelement 5000 einen Oszillator 5010, eine Takterzeugungseinheit 5020, einen Phasenregelkreis PLL) 5030, einen Prozessor 5040, einen Speicher 5050, eine Display-Steuereinheit 5060, eine Display-Einheit 5070, eine Tonsteuereinheit 5080, einen Lautsprecher 5090, eine Speichereinheit 5100, ein Modem 5110, eine Bildverarbeitungseinheit 5120, eine Kamera 5130, eine Nutzerschnittstelle 5140 und eine Codec-Einheit 5150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 5000 von 11 beschrieben. Bezugnehmend auf 11 können in dem Multimedia-Bauelement 5000 der PLL 5030, der Prozessor 5040, der Speicher 5050 und die Display-Steuereinheit 5060 als ein System-auf-Chip 5200 bereitgestellt sein.
Die Takterzeugungseinheit 5020 führt dem System-auf-Chip 5200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 5000, die den Takt CLK benötigen. Der PLL 5030 des System-auf-Chip 5200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 5040 relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 5040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 5200, z. B. der Speicher 5050 und die Display-Steuereinheit 5060, können in Reaktion auf den ersten Takt CLK1 arbeiten.
12 stellt ein Multimedia-Bauelement 6000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 12 beinhaltet das Multimedia-Bauelement 6000 einen Oszillator 6010, eine Takterzeugungseinheit 6020, einen Phasenregelkreis (PLL) 6030, einen Prozessor 6040, einen Speicher 6050, eine Display-Steuereinheit 6060, eine Display-Einheit 6070, eine Tonsteuereinheit 6080, einen Lautsprecher 6090, eine Speichereinheit 6100, ein Modem 6110, eine Bildverarbeitungseinheit 6120, eine Kamera 6130, eine Nutzerschnittstelle 6140 und eine Codec-Einheit 6150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 6000 von 12 und dem Multimedia-Bauelement 1000 von 7 beschrieben. Bezugnehmend auf 12 können in dem Multimedia-Bauelement 6000 der PLL 6030, der Prozessor 6040 und der Speicher 6050 als ein System-auf-Chip 6200 bereitgestellt sein.
Die Takterzeugungseinheit 6020 führt dem System-auf-Chip 6200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 6000, die den Takt CLK benötigen. Der PLL 6030 des System-auf-Chip 6200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 6040 relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 6040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 6200, zum Beispiel der Speicher 6050, können in Reaktion auf den ersten Takt CLK1 arbeiten.
13 stellt ein Multimedia-Bauelement 7000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 13 beinhaltet das Multimedia-Bauelement 7000 einen Oszillator 7010, eine Takterzeugungseinheit 7020, einen Phasenregelkreis (PLL) 7030, einen Prozessor 7040, einen Speicher 7050, eine Display-Steuereinheit 7060, eine Display-Einheit 7070, eine Tonsteuereinheit 7080, einen Lautsprecher 7090, eine Speichereinheit 7100, ein Modem 7110, eine Bildverarbeitungseinheit 7120, eine Kamera 7130, eine Nutzerschnittstelle 7140 und eine Codec-Einheit 7150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 7000 von 13 beschrieben. Bezugnehmend auf 13 können in dem Multimedia-Bauelement 7000 der PLL 7030, der Prozessor 7040, der Speicher 7050 und die Tonsteuereinheit 7080 als ein System-auf-Chip 7200 bereitgestellt sein.
Die Takterzeugungseinheit 7020 führt dem System-auf-Chip 7200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 7000, die den Takt CLK benötigen. Der PLL 7030 des System-auf-Chip 7200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 7040 eine relative Einschaltdauer von Perioden mit hohem Pegel und niedrigem Pegel aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 7040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 7200, zum Beispiel der Speicher 7050 und die Tonsteuereinheit 7080, können in Reaktion auf den ersten Takt CLK1 arbeiten.
14 stellt ein Multimedia-Bauelement 8000 dar, das eine Ausführungsform eines Pegelschiebers LS gemäß der Erfindung beinhaltet, wie den Pegelschieber 100. Bezugnehmend auf 14 beinhaltet das Multimedia-Bauelement 8000 einen Oszillator 8010, eine Takterzeugungseinheit 8020, einen Phasenregelkreis (PLL) 8030, einen Prozessor 8040, einen Speicher 8050, eine Display-Steuereinheit 8060, eine Display-Einheit 8070, eine Tonsteuereinheit 8080, einen Lautsprecher 8090, eine Speichereinheit 8100, ein Modem 8110, eine Nutzerschnittstelle 8140 und eine Codec-Einheit 8150.
Im Allgemeinen werden nachstehend lediglich Unterschiede zwischen dem Multimedia-Bauelement 1000 von 7 und dem Multimedia-Bauelement 8000 von 14 beschrieben. Bezugnehmend auf 14 können in dem Multimedia-Bauelement 8000 der PLL 8030, der Prozessor 8040, der Speicher 8050, die Display-Steuereinheit 8060, die Tonsteuereinheit 8080 und die Codec-Einheit 8150 als ein System-auf-Chip 8200 bereitgestellt sein. Bezugnehmend auf 14 sind eine Bildverarbeitungseinheit und eine Kamera nicht in dem Multimedia-Bauelement 8000 enthalten.
Die Takterzeugungseinheit 8020 führt dem System-auf-Chip 8200 einen Takt CLK zu und versorgt damit Komponenten unter den Komponenten des Multimedia-Bauelements 8000, die den Takt CLK benötigen. Der PLL 8030 des System-auf-Chip 8200 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Wie unter Bezugnahme auf die 1 bis 5 beschrieben, kann ein Pegelschieber LS des Prozessors 8040 relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann basierend auf dem ersten Takt CLK1 einen zweiten Takt CLK2 erzeugen. Der Prozessor 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 8200, zum Beispiel der Speicher 8050 und die Tonsteuereinheit 8080, können in Reaktion auf den ersten Takt CLK1 arbeiten.
In dem System-auf-Chip 8200 enthaltene Komponenten können geändert werden, wie unter Bezugnahme auf die 8 bis 13 beschrieben. In derartigen Ausführungsformen sind jedoch eine Bildverarbeitungseinheit und eine Kamera nicht vorgesehen.
Unter Bezugnahme auf die 7 bis 14 wurden exemplarische Ausführungsformen von Multimedia-Bauelementen beschrieben. Derartige Multimedia-Bauelemente, z. B. 1000, 2000, 3000, 4000, 5000, 6000, 7000, 8000, können auf verschiedene Produkte angewendet werden. Beispiele für Multimedia-Bauelemente beinhalten: Computer, tragbare Computer, Ultra-Mobile-PC (UM PC), Workstation, Net-Book, PDA, Web-Tablet, drahtloses Telefon, Mobiltelefon, Smartphone, E-Book, PMP (portable multimedia player), Digitalkamera, digitaler Audiorekorder/-player, digitaler Bild/Video-Rekorder/Player, tragbare Spielmaschine, Navigationssystem, Blackbox, dreidimensionales Fernsehen, ein Bauelement, das zum Übertragen und Empfangen von Information unter einer drahtlosen Umgebung in der Lage ist, eines von verschiedenen elektronischen Bauelementen, die ein Heimnetzwerk bilden, eines von verschiedenen elektronischen Bauelementen, die ein Computernetzwerk bilden, eines von verschiedenen elektronischen Bauelementen, die ein Telematic-Netzwerk bilden, RFID, eines (z. B. SSD, Speicherkarte etc.) von verschiedenen elektronischen Bauelementen, die ein Computersystem bilden, etc.
15 stellt eine exemplarische Ausführungsform eines Smartphones 9100 dar. Bezugnehmend auf 15 beinhaltet das Smartphone 9100 ein externes Gehäuse 9110, einen Bildschirm 9120, eine Kamera 9130, einen Lautsprecher 9140 und eine Betriebstaste 9150.
Der Bildschirm 9120 kann Display-Einheiten 1070 bis 8070 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Kamera 9130 kann Kameras 1130 bis 7130 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Betriebstaste 9150 kann Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Wenn der Bildschirm 9120 als Touch-Screen ausgebildet ist, kann der Bildschirm 9120 den Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Der Lautsprecher 9140 kann Lautsprechern 1090 bis 8090 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden.
Ein Oszillator 1010 bis 8010, eine Takterzeugungseinheit 1020 bis 8020, ein Phasenregelkreis 1030 bis 8030, ein Prozessor 1040 bis 8040, ein Speicher 1050 bis 8050, eine Display-Steuereinheit 1060 bis 8060, eine Tonsteuereinheit 1080 bis 8080, eine Speichereinheit 1100 bis 8100, ein Modem 1110 bis 8110, eine Codec-Einheit 1150 bis 8150 und eine Bildverarbeitungseinheit 1120 bis 7120, wie vorstehend beschrieben, können innerhalb des externen Gehäuses 9110 bereitgestellt sein. Wenigstens eines von dem Speicher 1050 bis 8050, der Display-Steuereinheit 1060 bis 8060, der Tonsteuereinheit 1080 bis 8080, der Speichereinheit 1100 bis 8100, dem Modem 1110 bis 8110, der Bildverarbeitungseinheit 1120 bis 7120 und der Codec-Einheit 1150 bis 8150 können einen System-auf-Chip 1200 bis 8200 bilden, wie vorstehend beschrieben, zusammen mit dem Phasenregelkreis 1030 bis 8030 und dem Prozessor 1040 bis 8040.
Die Takterzeugungseinheit 1020 bis 8020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 bis 8010 eingegebenes Oszillationssignal. Der Takt CLK wird dem System-auf-Chip 1200 bis 8200 zugeführt. Der Phasenregelkreis 1030 bis 8030 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Der erste Takt CLK1 wird Komponenten des System-auf-Chip 1200 bis 8100 zugeführt. Der Prozessor 1040 bis 8040 beinhaltet einen Pegelschieber 100 gemäß der Erfindung oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 kann relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann den ersten Takt CLK1 einer ersten Spannungsdomäne in einen zweiten Takt CLK2 einer zweiten Spannungsdomäne umwandeln. Der Prozessor 1040 bis 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200 bis 8200 können in Reaktion auf den ersten Takt CLK1 arbeiten.
Wenngleich in 15 nicht gezeigt, können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 auf wenigstens einer von einer Rückseite, einer Oberseite, einer Unterseite und einer lateralen Seite des Smartphones 9100 bereitgestellt sein.
16 stellt eine exemplarische Ausführungsform eines Tablet-Computers 9200 dar. Bezugnehmend auf 16 beinhaltet der Tablet-Computer 9200 ein externes Gehäuse 9210, einen Bildschirm 9220, eine Kamera 9230 und eine Betriebstaste 9240.
Der Bildschirm 9220 kann Display-Einheiten 1070 bis 8070 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Kamera 9230 kann Kameras 1130 bis 7130 entsprechen, die unter Bezugnahme auf die 7 bis 13 beschrieben wurden. Die Betriebstaste 9240 kann Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Wenn der Bildschirm 9220 aus einem Touch-Screen gebildet ist, kann der Bildschirm 9220 den Nutzerschnittstellen 1140 bis 8140 entsprechen. Der Lautsprecher 9240 kann Lautsprechern 1090 bis 8090 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden.
Ein Oszillator 1010 bis 8010, eine Takterzeugungseinheit 1020 bis 8020, ein Phasenregelkreis 1030 bis 8030, ein Prozessor 1040 bis 8040, ein Speicher 1050 bis 8050, eine Display-Steuereinheit 1060 bis 8060, eine Tonsteuereinheit 1080 bis 8080, eine Speichereinheit 1100 bis 8100, ein Modem 1110 bis 8110, eine Codec-Einheit 1150 bis 8150 und eine Bildverarbeitungseinheit 1120 bis 7120 können innerhalb des externen Gehäuses 9210 bereitgestellt sein. Wenigstens eines von dem Speicher 1050 bis 8050, der Display-Steuereinheit 1060 bis 8060, der Tonsteuereinheit 1080 bis 8080, der Speichereinheit 1100 bis 8100, dem Modem 1110 bis 8110, der Bildverarbeitungseinheit 1120 bis 7120 und der Codec-Einheit 1150 bis 8150 können zusammen mit dem Phasenregelkreis 1030 bis 8030 und dem Prozessor 1040 bis 8040 einen System-auf-Chip 1200 bis 8100 bilden.
Die Takterzeugungseinheit 1020 bis 8020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 bis 8010 eingegebenes Oszillationssignal. Der Takt CLK wird dem System-auf-Chip 1200 bis 8200 zugeführt. Der Phasenregelkreis 1030 bis 8030 erzeugt einen ersten Takt CLK1, der mit dem Taktsignal CLK synchronisiert ist. Der erste Takt CLK1 wird Komponenten des System-auf-Chip 1200 bis 8200 zugeführt. Der Prozessor 1040 bis 8040 beinhaltet einen Pegelschieber 100 gemäß der Erfindung oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 kann identisch relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann den ersten Takt CLK1 einer ersten Spannungsdomäne in einen zweiten Takt CLK2 einer zweiten Spannungsdomäne umwandeln. Der Prozessor 1040 bis 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200 bis 8200 können in Reaktion auf den ersten Takt CLK1 arbeiten.
Wenngleich in 16 nicht gezeigt, können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 auf wenigstens einer von einer Rückseite, einer Oberseite, einer Unterseite und einer lateralen Seite des Tablet-Computers 9022 bereitgestellt sein. Des Weiteren können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 als Zubehörteile bereitgestellt sein, die mit dem Tablet-Computer 9200 verbunden sind.
17 stellt eine exemplarische Ausführungsform eines mobilen Computers 9300 dar. Bezugnehmend auf 17 beinhaltet der mobile Computer 9300 ein externes Gehäuse 9310, einen Bildschirm 9320, eine Kamera 9330, einen Lautsprecher 9340, eine Tastatur 9350 und ein Touch-Pad 9360.
Der Bildschirm 9320 kann Display-Einheiten 1070 bis 8070 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Kamera 9330 kann Kameras 1130 bis 7130 entsprechen, die unter Bezugnahme auf die 7 bis 13 beschrieben wurden. Die Tastatur 9350 und das Touch-Pad 9360 können Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Wenn der Bildschirm 9320 als ein Touch-Screen ausgebildet ist, kann der Bildschirm 9320 ebenfalls den Nutzerschnittstellen 1140 bis 8140 entsprechen. Der Lautsprecher 9340 kann den Lautsprechern 1090 bis 8090 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden.
Ein Oszillator 1010 bis 8010, eine Takterzeugungseinheit 1020 bis 8020, ein Phasenregelkreis 1030 bis 8030, ein Prozessor 1040 bis 8040, ein Speicher 1050 bis 8050, eine Display-Steuereinheit 1060 bis 8060, eine Tonsteuereinheit 1080 bis 8080, eine Speichereinheit 1100 bis 8100, ein Modem 1110 bis 8110, eine Codec-Einheit 1150 bis 8150 und eine Bildverarbeitungseinheit 1120 bis 7120 können des Weiteren innerhalb des externen Gehäuses 9310 bereitgestellt sein. Wenigstens eines von dem Speicher 1050 bis 8050, der Display-Steuereinheit 1060 bis 8060, der Tonsteuereinheit 1080 bis 8080, der Speichereinheit 1100 bis 8100, dem Modem 1110 bis 8110, der Bildverarbeitungseinheit 1120 bis 7120 und der Codec-Einheit 1150 bis 8150 können zusammen mit dem Phasenregelkreis 1030 bis 8030 und dem Prozessor 1040 bis 8040 einen System-auf-Chip 1200 bis 8200 bilden.
Die Takterzeugungseinheit 1020 bis 8020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 bis 8010 eingegebenes Oszillationssignal. Der Takt CLK wird dem System-auf-Chip 1200 bis 8100 zugeführt. Der Phasenregelkreis 1030 bis 8030 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Der erste Takt CLK1 wird Komponenten des System-auf-Chip 1200 bis 8200 zugeführt. Der Prozessor 1040 bis 8040 beinhaltet einen Pegelschieber 100 gemäß der Erfindung oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 kann relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann den ersten Takt CLK1 einer ersten Spannungsdomäne in einen zweiten Takt CLK2 einer zweiten Spannungsdomäne umwandeln. Der Prozessor 1040 bis 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200 bis 8200 können in Reaktion auf den ersten Takt CLK1 arbeiten.
Der mobile Computer 9300 kann ein Notebook-Computer oder ein Netbook sein. Wenngleich in 17 nicht gezeigt, können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 auf wenigstens einer von einer Rückseite, einer Oberseite, einer Unterseite und einer lateralen Seite des mobilen Computers 9300 bereitgestellt sein. Des Weiteren können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 als Zubehörteile bereitgestellt sein, die mit dem mobilen Computer 9300 verbunden sind.
18 stellt eine exemplarische Ausführungsform eines Computers 9400 dar. Bezugnehmend auf 18 beinhaltet der Computer 9400 ein Gehäuse 9410, einen Monitor 9420 und eine Tastatur 9430. Der Monitor 9420 kann den Display-Einheiten 1070 bis 8070 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Tastatur 9430 kann den Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Wenn der Monitor 9420 aus einem Touch-Screen gebildet ist, kann der Monitor 9420 den Nutzerschnittstellen 1140 bis 8140 entsprechen.
Ein Oszillator 1010 bis 8010, eine Takterzeugungseinheit 1020 bis 8020, ein Phasenregelkreis 1030 bis 8030, ein Prozessor 1040 bis 8040, ein Speicher 1050 bis 8050, eine Display-Steuereinheit 1060 bis 8060, eine Tonsteuereinheit 1080 bis 8080, eine Speichereinheit 1100 bis 8100, ein Modem 1110 bis 8110, eine Codec-Einheit 1150 bis 8150 und eine Bildverarbeitungseinheit 1120 bis 7120 können innerhalb des Gehäuses 9410 bereitgestellt sein. Wenigstens eines von dem Speicher 1050 bis 8050, der Display-Steuereinheit 1060 bis 8060, der Tonsteuereinheit 1080 bis 8080, der Speichereinheit 1100 bis 8100, des Modems 1110 bis 8110, der Bildverarbeitungseinheit 1120 bis 7120 und der Codec-Einheit 1150 bis 8150 können zusammen mit dem Phasenregelkreis 1030 bis 8030 und dem Prozessor 1040 bis 8040 einen System-auf-Chip 1200 bis 8200 bilden.
Die Takterzeugungseinheit 1020 bis 8020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 bis 8010 eingegebenes Oszillationssignal. Der Takt CLK wird dem System-auf-Chip 1200 bis 8200 zugeführt. Der Phasenregelkreis 1030 bis 8030 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Der erste Takt CLK1 wird Komponenten des System-auf-Chip 1200 bis 8200 zugeführt. Der Prozessor 1040 bis 8040 beinhaltet einen Pegelschieber 100 gemäß der Erfindung oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 kann relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann den ersten Takt CLK1 einer ersten Spannungsdomäne in einen zweiten Takt CLK2 einer zweiten Spannungsdomäne umwandeln. Der Prozessor 1040 bis 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200 bis 8200 können in Reaktion auf den ersten Takt CLK1 arbeiten.
Wenngleich in 18 nicht gezeigt, können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 auf wenigstens einer von einer Rückseite, einer Oberseite, einer Unterseite und einer lateralen Seite des Computers 9400 bereitgestellt sein. Des Weiteren können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 als Zuberhörteile bereitgestellt sein, die mit dem Computer 9400 verbunden sind.
19 stellt eine exemplarische Ausführungsform eines Fernsehers 9500 dar. Bezugnehmend auf 19 beinhaltet der Fernseher 9500 ein externes Gehäuse 9510, einen Bildschirm 9520 und eine Betriebstaste 9530. Der Bildschirm 9520 kann den Display-Einheiten 1070 bis 8070 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Die Betriebstaste 9530 kann den Nutzerschnittstellen 1140 bis 8140 entsprechen, die unter Bezugnahme auf die 7 bis 14 beschrieben wurden. Wenn der Bildschirm 9520 aus einem Touch-Screen gebildet ist, kann der Bildschirm 9520 den Nutzerschnittstellen 1140 bis 8140 entsprechen.
Ein Oszillator 1010 bis 8010, eine Takterzeugungseinheit 1020 bis 8020, ein Phasenregelkreis 1030 bis 8030, ein Prozessor 1040 bis 8040, ein Speicher 1050 bis 8050, eine Display-Steuereinheit 1060 bis 8060, eine Tonsteuereinheit 1080 bis 8080, eine Speichereinheit 1100 bis 8100, ein Modem 1110 bis 8110, eine Codec-Einheit 1150 bis 8150 und eine Bildverarbeitungseinheit 1120 bis 7120 können innerhalb des externen Gehäuses 9510 bereitgestellt sein. Wenigstens eines des Speichers 1050 bis 8050, der Display-Steuereinheit 1060 bis 8060, der Tonsteuereinheit 1080 bis 8080, der Speichereinheit 1100 bis 8100, des Modems 1110 bis 8110, der Bildverarbeitungseinheit 1120 bis 7120 und der Codec-Einheit 1150 bis 8150 können zusammen mit dem Phasenregelkreis 1030 bis 8030 und dem Prozessor 1040 bis 8040 einen System-auf-Chip 1200 bis 8200 bilden.
Die Takterzeugungseinheit 1020 bis 8020 erzeugt einen Takt CLK in Reaktion auf ein von dem Oszillator 1010 bis 8010 eingegebenes Oszillationssignal. Der Takt CLK wird dem System-auf-Chip 1200 bis 8200 zugeführt. Der Phasenregelkreis 1030 bis 8030 erzeugt einen ersten Takt CLK1, der mit dem Takt CLK synchronisiert ist. Der erste Takt CLK1 wird Komponenten des System-auf-Chip 1200 bis 8200 zugeführt. Der Prozessor 1040 bis 8040 beinhaltet einen Pegelschieber 100 gemäß der Erfindung oder ist mit dem Pegelschieber 100 verbunden. Der Pegelschieber 100 kann relative Einschaltdauern von Perioden mit hohem Pegel und niedrigem Pegel identisch bezüglich Eingangs- und Ausgangstakten aufrechterhalten und kann den ersten Takt CLK1 einer ersten Spannungsdomäne in einen zweiten Takt CLK2 einer zweiten Spannungsdomäne umwandeln. Der Prozessor 1040 bis 8040 kann in Reaktion auf den zweiten Takt CLK2 arbeiten. Weitere Komponenten des System-auf-Chip 1200 bis 8200 können in Reaktion auf den ersten Takt CLK1 arbeiten.
Der Fernseher kann ein dreidimensionaler (3D) Fernseher oder ein Smart-Fernseher sein. Wenngleich in 19 nicht gezeigt, können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 des Weiteren auf wenigstens einer von einer Rückseite, einer Oberseite, einer Unterseite und einer lateralen Seite des Fernsehers 9500 bereitgestellt sein. Des Weiteren können die Display-Einheit 1070 bis 8070, der Lautsprecher 1090 bis 8090 und die Nutzerschnittstelle 1140 bis 8140 als Zubehörteile bereitgestellt sein, die mit dem Fernseher 9500 verbunden sind. Exemplarisch kann des Weiteren eine Fernsteuereinheit, die mit dem Fernseher 9500 kommuniziert, als die Nutzerschnittstelle 1140 bis 8140 bereitgestellt sein.

Claims

Pegelschieber mit – einem Eingangsknoten (A), – einem ersten und zweiten Spannungsschieberschaltkreis (110, 120), die so konfiguriert sind, dass sie in Reaktion auf einen Eingangstakt (CLK1) einer ersten Spannungsdomäne, der über den Eingangsknoten eingegeben wird, einen Ausgangstakt (CLK2) einer zweiten Spannungsdomäne erzeugen, und – einem Ausgangsknoten (F), der so konfiguriert ist, dass er den Ausgangstakt abgibt, – wobei der erste und zweite Spannungsschieberschaltkreis eine gleiche Struktur aufweisen und parallel zwischen den Eingangsknoten und den Ausgangsknoten eingeschleift sind.
Pegelschieber mit – einem ersten Spannungsschieberschaltkreis (110) und – einem zweiten Spannungsschieberschaltkreis (120), der parallel mit dem ersten Spannungsschieberschaltkreis zwischen einen Eingangsknoten (A), an dem ein erster Takt (CLK1) einer ersten Spannungsdomäne eingegeben wird, und einen Ausgangsknoten (F) eingeschleift ist, an dem in Reaktion auf den ersten Takt ein zweiter Takt (CLK2) einer zweiten Spannungsdomäne abgegeben wird, – wobei eine Verzögerungszeit zwischen einer ansteigenden Flanke des ersten Taktes und einer ansteigenden Flanke des zweiten Taktes identisch zu einer Verzögerungszeit zwischen einer abfallenden Flanke des ersten Taktes und einer abfallenden Flanke des zweiten Taktes ist.
Pegelschieber nach Anspruch 1 oder 2, wobei der erste Spannungsschieberschaltkreis wenigstens zwei Inverter (111, 113) beinhaltet, die bei der zweiten Spannungsdomäne arbeiten.
Pegelschieber nach einem der Ansprüche 1 bis 3, wobei der zweite Spannungsschieberschaltkreis wenigstens einen Inverter (121), der bei der ersten Spannungsdomäne arbeitet, und wenigstens einen Inverter (123) beinhaltet, der bei der zweiten Spannungsdomäne arbeitet.
Pegelschieber nach Anspruch 4, wobei der wenigstens eine Inverter (123), der bei der zweiten Spannungsdomäne arbeitet, so konfiguriert ist, dass er eine Ausgabe des wenigstens einen Inverters (121) empfängt, der bei der ersten Spannungsdomäne arbeitet.
Pegelschieber nach einem der Ansprüche 1 bis 5, wobei – der erste Spannungsschieberschaltkreis einen ersten Inverter (111), der so konfiguriert ist, dass er eine zweite Spannung oder eine Massespannung gemäß einer Spannung des Eingangsknotens abgibt, und einen zweiten Inverter (113) beinhaltet, der so konfiguriert ist, dass er die zweite Spannung oder die Massespannung gemäß einer Ausgabe des ersten Inverters an den Ausgangsknoten abgibt, und – der zweite Spannungsschieberschaltkreis einen dritten Inverter (121), der so konfiguriert ist, dass er die erste Spannung oder die Massespannung gemäß einer Spannung des Eingangsknotens abgibt, und einen vierten Inverter (123) beinhaltet, der so konfiguriert ist, dass er die zweite Spannung oder die Massespannung gemäß einer Ausgabe des dritten Inverters an den Ausgangsknoten abgibt.
Pegelschieber nach Anspruch 6, wobei der erste bis vierte Inverter CMOS-Inverter sind.
Pegelschieber nach einem der Ansprüche 1 bis 7, wobei eine Spannung der zweiten Spannungsdomäne hinsichtlich des Pegels höher als eine Spannung der ersten Spannungsdomäne ist.
System-auf-Chip mit – einem Phasenregelkreis (1030 bis 8030), der so konfiguriert ist, dass er einen ersten Takt (CLK1) einer ersten Spannungsdomäne erzeugt, – einem peripheren Block, einem Audioblock, einem Display-Block, einem Graphikblock, einem Bildverarbeitungsblock und/oder einem Codec-Block, der/die in Reaktion auf den ersten Takt arbeitet(n), – einem Pegelschieber (LS) gemäß einem der Ansprüche 1 bis 8, um basierend auf dem ersten Takt einen zweiten Takt einer zweiten Spannungsdomäne zu erzeugen, und – einem Prozessor (1040 bis 8040), der in Reaktion auf den zweiten Takt arbeitet.
Multimedia-Bauelement mit – einem Prozessor (1040 bis 8040), – einem Arbeitsspeicher (1050 bis 8050) des Prozessors, – einem Modem (1110 bis 8110), das so konfiguriert ist, dass es gemäß einer Steuerung des Prozessors mit einem Außenraum kommuniziert, – einer Speichereinheit (1100 bis 8100), die so konfiguriert ist, dass sie Daten gemäß einer Steuerung des Prozessors speichert, – einer Nutzerschnittstelle (1140 bis 8140), die so konfiguriert ist, dass sie ein externes Signal erfasst und das erfasste Signal zu dem Prozessor überträgt, – einer Display-Steuereinheit (1060 bis 8060), die so konfiguriert ist, dass sie gemäß einer Steuerung des Prozessors ein Bild über eine Display-Einheit anzeigt, – einer Tonsteuereinheit (1080 bis 8080), die so konfiguriert ist, dass sie gemäß einer Steuerung des Prozessors einen Ton über einen Lautsprecher abgibt, – einer Codec-Einheit (1150 bis 8150), die so konfiguriert ist, dass sie gemäß einer Steuerung des Prozessors Kodier- und Dekodier-Operationen durchführt, – einer Takterzeugungseinheit (1020 bis 8020), die so konfiguriert ist, dass sie gemäß einer Ausgabe eines Oszillators einen Takt (CLK) erzeugt, – einem Phasenregelkreis (1030 bis 8030), der so konfiguriert ist, dass er einen ersten Takt (CLK1) einer ersten Spannungsdomäne erzeugt, der mit dem Takt synchronisiert ist, und – einem Pegelschieber (LS) gemäß einem der Ansprüche 1 bis 8, um in Reaktion auf den ersten Takt einen zweiten Takt (CLK2) einer zweiten Spannungsdomäne zu erzeugen, – wobei der Prozessor in Reaktion auf den zweiten Takt arbeitet.
Multimedia-Bauelement nach Anspruch 10, wobei – der Prozessor, der Arbeitsspeicher und der Phasenregelkreis in einem System-auf-Chip enthalten sind und – der Arbeitsspeicher in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach Anspruch 11, wobei die Display-Steuereinheit ein Teil des System-auf-Chip ist und in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach Anspruch 11 oder 12, wobei die Tonsteuereinheit ein Teil des System-auf-Chip ist und in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach Anspruch 13, wobei die Codec-Einheit ein Teil des System-auf-Chip ist und in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach einem der Ansprüche 10 bis 14, das des Weiteren eine Bildverarbeitungseinheit (1120 bis 7120) beinhaltet, die so konfiguriert ist, dass sie gemäß einer Steuerung des Prozessors Bilddaten verarbeitet, die über eine Kamera (1130 bis 7130) aufgenommen wurden.
Multimedia-Bauelement nach Anspruch 15, wobei die Bildverarbeitungseinheit ein Teil des System-auf-Chip ist und in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach einem der Ansprüche 11 bis 16, wobei das Modem ein Teil des System-auf-Chip ist und in Reaktion auf den ersten Takt arbeitet.
Multimedia-Bauelement nach einem der Ansprüche 10 bis 17, wobei der Prozessor, der Arbeitsspeicher, das Modem, die Speichereinheit, die Nutzerschnittstelle, die Display-Steuereinheit, die Display-Einheit, die Tonsteuereinheit, der Lautsprecher, der Oszillator, die Takterzeugungseinheit, die Kamera, die Bildverarbeitungseinheit, die Codec-Einheit und der Phasenregelkreis in einer mobilen Vorrichtung enthalten sind, insbesondere einem Smart-Fernseher, einem mobilen Computer, einem Tablet-Computer oder einem Smartphone.