DE102008037660A1

DE102008037660A1 - Vorrichtung zur Taktsignalsynchronisierung mit inhärenter Funktionalität zur Korrektur von Tastgraden

Info

Publication number: DE102008037660A1
Application number: DE102008037660A
Authority: DE
Inventors: Wolfgang Dr. Spirkl; Martin Dr. Brox; Holger Steffens
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-08-14
Filing date: 2008-08-14
Publication date: 2009-04-02
Anticipated expiration: 2028-08-15
Also published as: US7728636B2; DE102008037660B4; US20090045856A1

Abstract

Die Erfindung betrifft eine Vorrichtung zur Taktsignalsynchronisierung, insbesondere eine verzögerungsverriegelte Schleife (DLL), mit einer Funktionalität, um den statischen Tastgrad-Offset zu korrigieren und Taktzittern zu filtern. Die Erfindung betrifft ferner ein Verfahren zur Taktsignalsynchronisierung mit einer Funktionalität, um den statischen Tastgrad-Offset zu korrigieren und Taktzittern zu filtern. Gemäß einem Aspekt der Erfindung wird eine Vorrichtung zur Taktsignalsynchronisierung bereitgestellt, die Folgendes aufweist: eine Verzögerungsschaltung mit einer variablen Verzögerungszeit, die ein ankommendes Taktsignal oder ein daraus generiertes Signal verzögert, um ein verzögertes Taktsignal auszugeben; einen Negator zum Invertieren des verzögerten Taktsignals, um ein invertiertes, verzögertes Taktsignal auszugeben; eine Verzögerungssteuerschaltung zum Steuern der Verzögerungsschaltung, um die Phasenbeziehung zwischen dem ankommenden Taktsignal und dem invertierten, verzögerten Taktsignal anzupassen; einen Phaseninterpolator; wobei der Phaseninterpolator aktiviert wird, wenn das ankommende Taktsignal und das invertierte, verzögerte Taktsignal im Wesentlichen phasengleich sind, und das ankommende, mit einem Faktor, der im Wesentlichen (1 - p) entspricht, multiplizierte Taktsignal zu dem invertierten, verzögerten, mit einem Faktor, der im Wesentlichen (p) entspricht, multiplizierten Taktsignal addiert, um ein zusammengesetztes Signal an die ...

Description

Die Erfindung betrifft eine Vorrichtung zur Taktsignalsynchronisierung, insbesondere eine verzögerungsverriegelte Schleife (DLL).
KURZE BESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNG(EN)
Die begleitenden Zeichnungen sind eingeschlossen, um ein tieferes Verständnis der vorliegenden Erfindung zu ermöglichen, und sind in diese Schrift aufgenommen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erklären. Andere Ausführungsformen der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung können ohne Weiteres gewürdigt werden, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
1 zeigt ein vereinfachtes, beispielhaftes Schaltbild einer DLL gemäß einer Ausführungsform der Erfindung.
2 zeigt ein vereinfachtes, logisches Ablaufdiagramm, das den Betrieb einer DLL gemäß einer Ausführungsform der Erfindung veranschaulicht.
3 zeigt ein vereinfachtes Schaltbild einer beispielhaften Implementierung des Phaseninterpolators der DLL von 1.
4 ist eine Abbildung eines Graphen, der nummerisch berechnete Tastgradkorrekturergebnisse für eine simulierte DLL gemäß der Erfindung zeigt.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Beispiele spezifische Ausführungsformen dargestellt sind, mit denen die Erfindung in die Praxis umgesetzt werden kann. Es sei klargestellt, dass andere Ausführungsformen verwendet werden können und strukturelle oder andere Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in beschränkendem Sinn aufgefasst werden, und der Schutzumfang der vorliegenden Erfindung wird von den beigefügten Ansprüchen definiert.
1 zeigt ein vereinfachtes, beispielhaftes Schaltbild einer DLL gemäß einer Ausführungsform der Erfindung.
Die DLL 20 weist eine Verzögerungssteuerschaltung 21, eine Verzögerungsschaltung 22, im Folgenden als Verzögerungsleitung bezeichnet, einen Phaseninterpolator 23, eine Phaseninterpolator-Steuerschaltung 24, einen Negator 25, einen Eingang 28 und einen Ausgang 29 auf.
Die Verzögerungssteuerschaltung 21 weist einen ersten, über die Verbindung 201 und die Verbindung 201b mit dem Eingang 28 der DLL 20 verbundenen Eingang und einen zweiten, über die Verbindung 203d und die Verbindung 203e mit einem Ausgang des Negators 25 verbundenen Eingang auf. Ein erster Ausgang der Verzögerungssteuerschaltung 21 ist über die Verbindung 204 mit einem zweiten Eingang der Verzögerungsleitung 22 verbunden, und ein zweiter Ausgang ist über die Verbindung 205 mit einem Eingang der Phaseninterpolator-Steuerschaltung 24 verbunden.
Die Verzögerungsleitung 22 weist einen ersten, über die Verbindung 202 mit einem Ausgang des Phaseninterpolators 23 verbundenen Eingang und den mit dem ersten Ausgang der Verzögerungssteuerschaltung 21 verbundenen, zweiten Eingang auf. Ein Ausgang der Verzögerungsleitung 22 ist über die Verbindung 203 und die Verbindung 203b mit dem Eingang des Negators 25 und über die Verbindung 203 und die Verbindung 203a mit dem Ausgang 29 der DLL 20 verbunden.
Die Verzögerungssteuerschaltung 23 weist einen ersten, über die Verbindung 201 und die Verbindung 201a mit dem Eingang 28 der DLL 20 verbundenen Eingang, den zweiten, über die Verbindung 203c und die Verbindung 203e mit dem Ausgang des Negators 25 verbundenen Eingang und einen dritten, über die Verbindung 206 mit einem Ausgang der Phaseninterpolator-Steuerschaltung 24 verbundenen Eingang auf. Der Ausgang des Phaseninterpolators 23 ist mit dem Eingang der Verzögerungsleitung 22 verbunden.
Der Eingang der Phaseninterpolator-Steuerschaltung 24 ist mit dem zweiten Ausgang der Verzögerungssteuerschaltung 21 verbunden, und ihr Ausgang ist mit dem dritten Eingang des Phaseninterpolators 23 verbunden.
Der Eingang des Negators 25 ist über die Verbindung 203 und die Verbindung 203b mit dem Ausgang der Verzögerungsleitung 22 verbunden. Der Ausgang des Negators 25 ist über die Verbindung 203e und die Verbindung 203c mit dem zweiten Eingang des Phaseninterpolators 23 und außerdem über die Verbindung 203e und die Verbindung 203d mit dem zweiten Eingang der Verzögerungssteuerschaltung 21 verbunden.
Die eine variable Verzögerung aufweisende Verzögerungsleitung 22 wird mit einem vorbestimmten Wert initialisiert, der zum Beispiel mittels eines geeigneten Algorithmus berechnet werden kann und der eine für eine entsprechende Schaltung erwartete Verzögerung darstellt. Während des Betriebs der DLL 20 wird die variable Verzögerung der Verzögerungsleitung 22 durch die Verzögerungssteuerschaltung 21 gesteuert.
Der Phaseninterpolator 23 empfängt an seinen Eingängen zwei Taktsignale und addiert die beiden Taktsignale mit variablen Quantisierern. Die variablen Quantisierer werden von der Phaseninterpolator-Steuerschaltung 24 gesteuert und stellen Faktoren dar, mit denen die beiden Taktsignale vor ihrer Addition multipliziert werden. Das Taktsignal am ersten Eingang des Phaseninterpolators 23 wird mit einem Faktor (1 – p) multipliziert, und das Taktsignal am zweiten Eingang des Phaseninterpolators 23 wird mit einem Faktor p multipliziert, wobei p eine reelle Zahl größer als oder gleich 0 und kleiner als oder gleich 1 ist.
Für einen korrekten Betrieb der DLL 20 muss sich die DLL zunächst in einem „verriegelten Zustand" befinden, das heißt, die Phasen der beiden an den Eingängen der Verzögerungssteuerschaltung 21 empfangenen Taktsignale müssen justiert sein, bevor der Phaseninterpolator 23 aktiviert wird. Wenn der Phaseninterpolator 23 nicht aktiviert wird, wird der Faktor p von der Phaseninterpolator-Steuerschaltung 24 auf 0 gesetzt, was in diesem Fall zum Ergebnis hat, dass das ankommende Taktsignal ohne jegliche Modifizierung weitergeleitet wird, da in diesem Fall das Taktsignal am ersten Eingang des Phaseninterpolators 23 mit 1 multipliziert wird, während das Taktsignal am zweiten Eingang des Phaseninterpolators 23 mit 0 multipliziert wird.
Der Negator 25 invertiert das an seinem Eingang empfangene Taktsignal, das heißt, dass steigende Flanken des nicht invertierten Signals durch fallende Flanken im invertierten Signal ersetzt werden und fallende Flanken des nicht invertierten Signals durch steigende Flanken im invertierten Signal ersetzt werden.
Die Verzögerungssteuerschaltung 21 vergleicht die Phasen der an ihren beiden Eingängen empfangenen Taktsignale und passt, wenn die beiden Taktsignale nicht phasengleich sind, die variable Verzögerung der Verzögerungsleitung 22 an, bis die beiden Taktsignale an den Eingängen der Verzögerungssteuerschaltung 21 phasengleich sind.
Wie zuvor in Verbindung mit dem Phaseninterpolator 23 erwähnt, muss sich die DLL 20 in einem „verriegelten Zustand" befinden, bevor der Phaseninterpolator 23 aktiviert wird. Somit werden im Folgenden zwei Betriebsmodi der DLL 20 gesondert beschrieben. Erstens, wenn sich die DLL 20 noch nicht in einem „verriegelten Zustand" befindet, und zweitens, wenn sich die DLL 20 in einem „verriegelten Zustand" befindet.
Wenn sich die DLL 20 nicht in einem „verriegelten Zustand" befindet, wird der Phaseninterpolator nicht aktiviert (p = 0), und die Verzögerungsleitung 22 empfängt das nicht modifizierte, ankommende Taktsignal an ihrem ersten Eingang und verzögert das ankommende Taktsignal um die von der Verzöge rungssteuerschaltung 21 gesteuerte, variable Verzögerung. Das verzögerte Taktsignal vom Ausgang der Verzögerungsleitung 22, das außerdem als Ausgangstaktsignal an den Ausgang 29 weitergegeben wird, wird dann vom Negator 25 invertiert und an den zweiten Eingang der Verzögerungssteuerschaltung 21 weitergegeben. Die Verzögerungssteuerschaltung 21 vergleicht die Phase des ankommenden Taktsignals und die Phase des invertierten, verzögerten Taktsignals und passt, wenn die beiden Taktsignale nicht phasengleich sind, die variable Verzögerung der Verzögerungsleitung 22 an, das heißt, sie erhöht zum Beispiel die variable Verzögerung um einen vorbestimmten Schrittwert. Bei anderen Ausführungsformen kann die Verzögerungssteuerschaltung 21 die variable Verzögerung um einen vorbestimmten Schrittwert verringern.
Dann beginnet ein neuer Zyklus, und die Verzögerungsleitung 22 empfängt das ankommende Taktsignal an ihrem ersten Eingang und verzögert das ankommende Taktsignal um die angepasste, variable Verzögerung. Das verzögerte Taktsignal vom Ausgang der Verzögerungsleitung 22 wird dann vom Negator 25 invertiert und an den zweiten Eingang der Verzögerungssteuerschaltung 21 weitergegeben. Die Verzögerungssteuerschaltung 21 vergleicht die Phase des ankommenden Taktsignals und die Phase des invertierten, verzögerten Taktsignals und passt, wenn die beiden Taktsignale nicht phasengleich sind, die variable Verzögerung der Verzögerungsleitung 22 an, das heißt, sie erhöht zum Beispiel (oder sie verringert zum Beispiel) die variable Verzögerung um einen vorbestimmten Schrittwert.
Dann beginnt wieder ein neuer Zyklus, und der Prozess durchläuft eine Iteration, das heißt, die variable Verzögerung der Verzögerungsleitung 22 wird angepasst, bis die DLL „verriegelt” ist und das ankommende Taktsignal und das invertierte, verzögerte Taktsignal phasengleich sind.
Sowie die Verzögerungssteuerschaltung 21 an ihrem ersten Eingang das ankommende Taktsignal und an ihrem zweiten Eingang das invertierte, verzögerte Taktsignal empfängt und das (nicht invertierte) verzögerte Taktsignal jedoch als abgehendes Taktsignal an den Ausgang 29 weitergegeben wird, passt die Verzögerungssteuerschaltung die variable Verzögerung der Verzögerungsleitung 22 so an, dass die Phase des invertierten, abgehenden Signals an das ankommende Signal angepasst wird, das heißt, eine steigende Flanke des abgehenden Taktsignals an einer fallenden Kante des ankommenden Taktsignals ausgerichtet wird und umgekehrt.
Wenn daher die DLL 20 „verriegelt" ist und wenn der Tastgrad des ankommenden Taktsignals einen Idealwert von 50% aufweist, unterscheidet sich die Phase des abgehenden Signals von der Phase des ankommenden Signals um eine halbe Taktperiode des ankommenden Taktsignals (plus einem ganzzahligen Vielfachen der Taktperiode des ankommenden Taktsignals).
Es sei angemerkt, dass die Verzögerungssteuerschaltung 21 entweder die variable Verzögerung in jedem Zyklus erhöht, bis die beiden Taktsignale an ihren Eingängen phasengleich sind, oder die variable Verzögerung in jedem Zyklus verringert, bis die beiden Taktsignale phasengleich sind.
Somit ist garantiert, dass die DLL 20 spätestens nach einem bestimmten Maximum von Zyklen verriegelt wird, wobei das Maximum der Periode des ankommenden Taktsignals, geteilt durch den vorbestimmten Schrittwert zum Anpassen der variablen Verzögerung der Verzögerungsleitung 22 entspricht.
Die Verzögerungsleitung 22 kann einen Zähler aufweisen, der die Anzahl von vorbestimmten Schrittwerten zählt, um die die variable Verzögerung der Verzögerungsleitung 22 erhöht (verringert) wird. Jedes Mal, wenn der Zähler über die Verbindung 204 ein entsprechendes Signal von der Verzögerungssteuerschaltung empfängt, wird eine Anzahl des Zählers um 1 erhöht (verringert). In diesem Fall gibt die Anzahl (zusammen mit dem vorbestimmten Wert für die Initialisierung der Verzögerungsleitung 22) den Wert der variablen Verzögerung der Verzögerungsleitung 22 an.
Die DLL 20 kann ferner eine Verzögerungsschaltung mit einer konstanten Verzögerung aufweisen, nachfolgend als Konstantverzögerungselement bezeichnet, die direkt hinter der Verzögerungsleitung 22 platziert sein kann. Die konstante Verzögerung des Konstantverzögerungselements kann in geeigneter Weise angepasst werden, um die vorgenannte Initialisierung der Verzögerungsleitung 22 durch den vorbestimmten Wert zu ersetzen, so dass die variable Verzögerung der Verzögerungsleitung bei 0 beginnt.
Wie oben veranschaulicht, wird sich die DLL nach dem Durchlaufen einer bestimmten, begrenzten Anzahl von Zyklen in einem „verriegelten Zustand" befinden.
Bis zu diesem Punkt wurden Taktzittern und statischer Tastgrad-Offset nicht berücksichtigt. Ankommendes Taktzittern wurde auf dieselbe Weise wie bei einer herkömmlichen DLL direkt übertragen. Im Allgemeinen ist dies jedoch nicht kritisch, da während eines Starts eines Systems eine damit verbundene, für das Generieren des (ankommenden) Taktsignals – und auch für das Einbringen des Taktzitterns – verantwortli che Steuereinrichtung eine ziemlich niedrige Aktivität aufweist, während die niedrige Aktivität der Steuereinrichtung ein geringes Taktzittern des generierten Taktsignals bedeutet. Die Aktivität der Steuereinrichtung wird bis zu einem bestimmten Zeitpunkt nicht hoch sein, und an diesem Punkt, an dem die Aktivität der Steuereinrichtung ansteigt, wird sich die DLL 20 bereits in einem „verriegelten Zustand" befinden. Auch anfängliche Abweichungen des Tastgrads, die erst korrigiert werden, wenn sich die DLL 20 in einem „verriegelten Zustand" befindet, werden im Allgemeinen nicht als kritisch angesehen.
Nur dann, wenn das ankommende Taktsignal und das invertierte, abgehende Taktsignal phasengleich sind, empfängt die Phaseninterpolator-Steuerschaltung 24 über die Verbindung 205 ein entsprechendes Signal von der Verzögerungssteuerschaltung 21 und aktiviert den Phaseninterpolator.
Wie zuvor erwähnt, wird beim Phaseninterpolator 23 der Faktor p durch die Phaseninterpolator-Steuerschaltung 24 auf 0 gesetzt, wenn der Phaseninterpolator 23 nicht aktiviert ist. Zum Steuern des Phaseninterpolators 23 kann die Phaseninterpolator-Steuerschaltung 24 ein Steuersignal senden, das einen entsprechenden Wert für den Faktor p aufweist: Um den Phaseninterpolator 23 zu deaktivieren und zu bewirken, dass der Phaseninterpolator 23 deaktiviert bleibt, kann die Phaseninterpolator-Steuerschaltung eine „0" an den Phaseninterpolator senden. Um den Phaseninterpolator 23 zu aktivieren und zu bewirken, dass der Phaseninterpolator 23 aktiviert bleibt, kann die Phaseninterpolator-Steuerschaltung jeweils ein Signal, das eine reelle Zahl größer als 0 und kleiner als oder gleich 1 angibt, an den Phaseninterpolator senden.
Der Phaseninterpolator 23 mischt statisch die Phasen des ankommenden Taktsignals und des invertierten, abgehenden Taktsignals (Signal vom Ausgang der Verzögerungsleitung 22 und durch den Negator 25 invertiert) zu einem Beitrag p für das invertierte, abgehende Taktsignal und zu einem Beitrag (1 – p) für das ankommende Signal.
An seinem ersten Eingang empfängt der Phaseninterpolator 23 das ankommende Taktsignal und gewichtet (das heißt multipliziert) es mit einem Faktor (1 – p). An seinem zweiten Eingang empfängt der Phaseninterpolator 23 das invertierte, abgehende Taktsignal und gewichtet (das heißt multipliziert) es mit einem Faktor p. Dann werden die beiden gewichteten Taktsignale addiert. Das sich daraus ergebende, zusammengesetzte Signal wird dann an die Verzögerungsleitung 22 weitergegeben und verzögert. Das verzögerte, zusammengesetzte Signal, welches das abgehende Signal darstellt, wird von dem Negator 25 invertiert und dann an den zweiten Eingang des Phaseninterpolators 23 zurückgeliefert, und ein neuer Zyklus beginnt.
Um eine wirksame Verringerung des Taktzitterns und des statischen Tastgrad-Offsets zu erreichen, werden auf die oben beschriebene Weise mehrere Zyklen durchgeführt.
Verringerung des Taktzitterns
Im Allgemeinen wird das Taktzittern durch das Taktzittern des ankommenden Signals eingebracht und auf das abgehende Signal übertragen. Bei einer herkömmlichen DLL wird das Taktzittern des ankommenden Signals direkt auf das abgehende Signal übertragen. Bei einer DLL gemäß einer Ausführungsform der Erfindung wird das Taktzittern des ankommenden Taktsignals jedoch durch den Phaseninterpolator 23 gefiltert, indem er die Phasen des ankommenden und des invertierten, abgehenden Taktsignals mehrere Zyklen lang mischt, um das unkorrelierte Taktzittern des ankommenden Taktsignals auf einen Durchschnittswert zu bringen.
Da sich die DLL 20 beim Aktivieren des Phaseninterpolators 23 in einem „verriegelten Zustand" befindet, sind das ankommende und das invertierte, abgehende Taktsignal identisch, abgesehen von einer Phasendifferenz eines ganzzahligen Vielfachen m der Taktsignalperiode 2π, das heißt m·2π, und abgesehen vom Taktzittern. Das Taktzittern des invertierten, abgehenden Signals wird außerdem „verzögert" oder vielmehr wird seine Phase mit Bezug auf das Taktzittern des ankommenden Signals um m·2π verschoben (und auch invertiert).
Somit ist das vom Phaseninterpolator generierte Signal ein Überlagerungssignal zweier „phasengleicher" Signale und ist daher natürlich auch mit dem ankommenden Signal phasengleich. Unter der im Allgemeinen berechtigten Annahme, dass das Taktzittern des ankommenden Taktsignals unkorreliert und insbesondere nicht periodisch ist, addieren sich das „ursprüngliche" Taktzittern des ankommenden Taktsignals und das „verzögerte und invertierte" Taktzittern des invertierten, abgehenden Taktsignals auf dieselbe Weise wie Taktzittern von verschiedenen Quellen. Daher werden nach mehreren Rückkopplungsschleifenzyklen mehrere Wellen (Taktsignale) in der resonant betriebenen Verzögerungsleitung 22 so überlagert, dass das unkorrelierte Taktzittern auf einen Durchschnittswert gebracht wird.
Tastgradkorrektur
Für die von der DLL 20 durchgeführte Tastgradkorrektur muss die Form des abgehenden Taktsignals untersucht werden. Der Spannungspegel V_out(t) des abgehenden Taktsignals, der von der Zeit t abhängt, kann folgendermaßen ausgedrückt werden: Vout(t) = (1 – p)·Vin(t – T) – p·Vout(t – T)
Für den zweiten Zyklus kann V_out folgendermaßen ausgedrückt werden: Vout(t) = (1 – p)·Vin(t – T) – p[(1 – p)·Vin(t – 2T) – p·Vout(t – 2T)]
Für den n-ten Zyklus kann V_out(t) folgendermaßen ausgedrückt werden:
wobei Folgendes gilt:

V_in(t): ist der Spannungspegel des ankommenden Taktsignals;
T: ist die Verzögerung der Verzögerungsleitung 22.

Es sei angemerkt, dass in der obigen Gleichung eine Invertierung eines Taktsignals durch eine Multiplikation mit einem Faktor –1 dargestellt ist, was berechtigt ist, da bei Binärsignalen die Multiplikation mit einem Faktor –1 mit einer Invertierung gleichwertig ist.
Für einen idealen Tastgrad von 50% ist die Verzögerung T gleich der Hälfte einer Taktperiode t_ck des ankommenden Taktsignals plus einem ganzzahligen Vielfachen m der Taktperiode t_ck des ankommenden Taktsignals: T = (m + ½)·t_ck
Dagegen muss T für einen reellen Tastgrad ungleich 50% nummerisch berechnet werden. Der grundlegende Betriebsmodus des Tastgradkorrekturvorgangs kann jedoch intuitiv verstanden werden. Angenommen, das ankommende Taktsignal weist einen Tastgrad von 55% auf. Dann beträgt der Tastgrad nach einer Invertierung 45%. Nach der zweiten Invertierung beträgt der Tastgrad wieder 55% und so weiter. Daher kann eine Wertermittlung für den Tastgrad des abgehenden Taktsignals nach mehreren Rückkopplungsschleifenzyklen folgendermaßen durchgeführt werden: (1 – p)·55% + (1 – p)·p·45% + (1 – p)·p²·55% + ... Wie durch Untersuchung der obigen Wertermittlung leicht ersichtlich ist, ist der sich ergebende Tastgrad des abgehenden Signals näher bei 50% als der Tastgrad des ankommenden Signals.
Daher kann durch das Herstellen des Durchschnittswerts über mehrere invertierte Takte der statische Tastgrad-Offset eines ankommenden Signals wirksam verringert werden. Ein Graph, der die für eine simulierte DLL nummerisch berechneten Ergebnisse einer erfindungsgemäßen Tastgradkorrektur zeigt, ist in 4 abgebildet.
2 zeigt ein beispielhaftes logisches Ablaufdiagramm, das den Betrieb einer DLL gemäß einer Ausführungsform der Erfindung veranschaulicht.
In Schritt 2001 wird ein ankommendes Signal empfangen, das dann in Schritt 2002 durch eine variable Verzögerung verzögert wird. Danach wird in Schritt 2003 das verzögerte Takt signal invertiert, um ein invertiertes, verzögertes Taktsignal zu generieren. Daraufhin wird in Schritt 2004 bestimmt, ob das ankommende Taktsignal und das invertierte, verzögerte Taktsignal im Wesentlichen phasengleich sind.
Wenn nicht, wird in Schritt 2005 die variable Verzögerung modifiziert, um die Phasenbeziehung zwischen dem ankommenden Taktsignal und dem invertierten, verzögerten Taktsignal anzupassen, und die Operation wird mit Schritt 2001 fortgesetzt.
Wenn ja, wird in Schritt 2006 das ankommende Signal, das mit einem im Wesentlichen (1 – p) entsprechenden Faktor multipliziert wurde, zu dem invertierten, verzögerten Taktsignal addiert, das mit einem im Wesentlichen p entsprechenden Faktor multipliziert wurde, um ein zusammengesetztes Signal auszugeben. Danach werden, wie in Schritt 2007 von 2 angegeben, die Schritte 2002, 2003 und 2006 iterativ über eine Vielzahl von Zyklen ausgeführt, um den statischen Tastgrad-Offset des ankommenden Taktsignals zu korrigieren und das unkorrelierte, im ankommenden Taktsignal enthaltene Taktzittern auf einen Durchschnittswert zu bringen.
3 zeigt ein vereinfachtes Schaltbild einer beispielhaften Implementierung des Phaseninterpolators 23 der DLL 20 von 1.
Bei dem in 3 gezeigten Phaseninterpolator 23 werden differenzielle Taktsignale verwendet. Ein differenzielles Taktsignal besteht aus zwei komplementären Taktsignalen. Das „tatsächliche" Taktsignal kann durch einen Vergleich der beiden komplementären Taktsignale bestimmt werden. Wenn das erste Taktsignal der beiden komplementären Taktsignale höher ist als das zweite, dann ist das „tatsächliche" Taktsignal zum Beispiel hoch („1"). Wenn das zweite Taktsignal der beiden komplementären Taktsignale höher ist als das erste, dann ist das „tatsächliche" Taktsignal zum Beispiel niedrig („0").
Der Phaseninterpolator 23 weist eine Stromquelle, einen Inverter 30, zwei Sätze von Transistoren 32, 33 und Transistoren 34, 35, 36 und 37 auf.
Bei den beiden Sätzen von Transistoren 32 und 33 handelt es sich jeweils zum Beispiel um 15 Transistoren, von denen jeder von entsprechenden Gate-Spannungen angesteuert werden kann. Um die Gates dieser Transistoren zu steuern, wird der Faktor p in einen Thermometercode konvertiert (in 3 nicht gezeigt), der in diesem Beispiel aus fünfzehn Bit besteht. Der Anteil der Anzahl von „Einsen" an der Gesamtanzahl von Bits, in diesem Beispiel 15 Bit, kann den Faktor p darstellen. Da die Anordnung von „Nullen” und „Einsen” nicht relevant ist, das heißt, nicht informationstragend ist, belegen die „Einsen" die ersten Positionen und die „Nullen" die letzten Positionen. Im Folgenden sind einige Beispiele angegeben:
Der Faktor 0 wird durch „000000000000000" dargestellt,
der Faktor 1 wird durch „111111111111111" dargestellt,
der Faktor 1/3 wird durch „111110000000000" dargestellt,
der Faktor 4/5 wird durch „111111111111000" dargestellt
(Darstellung im Thermometercode).
Der erste Satz von Transistoren 32 wird durch ein empfangenes Steuersignal SLC im aus 15 Bit bestehenden und den Faktor p darstellenden Thermometercode gesteuert. Jedes Bit des Thermometercodes steuert das Gate eines jeweiligen Transistors des Satzes von Transistoren 32. Wenn es sich bei dem jeweiligen Bit um eine „1" handelt, ist der entsprechende Transistor eingeschaltet, das heißt, ein Strom fließt durch seinen Drain- und Source-Anschluss. Wenn es sich bei dem jeweiligen Bit um eine „0" handelt, ist der entsprechende Transistor ausgeschaltet, das heißt, kein Strom fließt durch seinen Drain- und Source-Anschluss.
Der zweite Satz von Transistoren 33 wird ebenfalls durch das Steuersignal SLC im Thermometercode gesteuert. Das Steuersignal SLC wird jedoch invertiert, bevor es an die jeweiligen Gates des Satzes von Transistoren 33 angelegt wird, ansonsten ist der Steuerungsmechanismus der gleiche wie der, welcher auf den ersten Satz von Transistoren 32 angewendet wird. Die Invertierung des Steuersignals bringt es mit sich, dass die Anzahl der eingeschalteten Transistoren des zweiten Satzes von Transistoren 33 der Anzahl von ausgeschalteten Transistoren des ersten Satzes von Transistoren 32 entspricht und umgekehrt.
Im Folgenden wird die Funktionalität des Phaseninterpolators 23 nur kurz auf der Grundlage zweier extremer Beispiele beschrieben, da es sich bei dem in 3 gezeigten Phaseninterpolator um einen nach dem Stand der Technik allgemein bekannten Phaseninterpolator handelt.
Zunächst wird angenommen, dass der Wert von SLC gleich „000000000000000" ist. In diesem Fall ist jeder Transistor des zweiten Satzes von Transistoren 33 eingeschaltet, und jeder Transistor des ersten Satzes von Transistoren 32 ist ausgeschaltet. Daher wird nur an die Transistoren 36 und 37, die mit den Transistoren 33 verbunden sind, Spannung angelegt. Die Transistoren 36 und 37 werden durch die differenziellen Taktsignale clk_ucp und clk_ucn gesteuert, die in 3 das ankommende Taktsignal darstellen. In diesem Fall entsprechen die vom Phaseninterpolator 23 ausgegebenen, differenziellen Taktsignale clkmix_cp und clkmix_cn den ankommenden Taktsignalen in 3 (als differenzielle Taktsignale dargestellt).
Als Nächstes wird angenommen, dass der Wert von SLC gleich „111111111111111" ist. In diesem Fall ist jeder Transistor des zweiten Satzes von Transistoren 33 ausgeschaltet, und jeder Transistor des ersten Satzes von Transistoren 32 ist eingeschaltet. Daher wird nur an die Transistoren 34 und 35, die mit den Transistoren 32 verbunden sind, Spannung angelegt. Die Transistoren 34 und 35 werden durch die differenziellen Taktsignale clk_dcp und clk_dcn gesteuert, die das abgehende Taktsignal in 3 darstellen. In diesem Fall entsprechen die von dem Phaseninterpolator 23 ausgegebenen, differenziellen Taktsignale clkmix_cp und clkmix_cn dem abgehenden Taktsignal in 3 (als differenzielle Taktsignale dargestellt).
Für SLC-Werte, die zwischen den obigen beiden Extrembeispielen liegen, liefert jeder der Transistoren 34, 35, 36 und 37 einen Beitrag – gemäß dem Wert von SLC – zu dem vom Phaseninterpolator 23 ausgegebenen Taktsignal. Für diese Fälle mischt der Phaseninterpolator 23 statisch die ankommenden und abgehenden Taktsignale zu einem Beitrag p für das abgehende Taktsignal und zu einem Beitrag (1 – p) für das ankommende Taktsignal.
4 ist eine Abbildung eines Graphen, der nummerisch berechnete Tastgradkorrekturergebnisse für eine simulierte DLL gemäß der Erfindung zeigt.
Der Graph zeigt den korrigierten Tastgrad des abgehenden Signals in Abhängigkeit vom ursprünglichen Tastgrad des an kommenden Signals bei einem konstanten Gewichtungsfaktor p = 0,7 des Phaseninterpolators. Die Tastgrade des ankommenden Signals variieren innerhalb eines Bereichs von 42,5% bis 50%, während die korrigierten Tastgrade der abgehenden Signale nur innerhalb eines Bereichs von 51,4% bis 50% variieren. Der Graph gibt zum Beispiel eine Verbesserung eines Tastgrads von 45% des ankommenden Signals auf einen Tastgrad von 50,9% des abgehenden Signals an.
Obwohl in diesem Dokument spezifische Ausführungsformen veranschaulicht und beschrieben wurden, werden es die Durchschnittsfachleute auf dem Gebiet würdigen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine Vielzahl von alternativen und/oder äquivalenten Implementierungen ersetzt werden können, ohne dass vom Schutzumfang der vorliegenden Erfindung abgewichen wird. Diese Anmeldung soll jegliche Adaptionen oder Variationen der in diesem Dokument erörterten, spezifischen Ausführungsformen umfassen. Daher soll die Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt werden.

Claims

Vorrichtung zur Taktsignalsynchronisierung, die Folgendes aufweist: eine Verzögerungsschaltung mit einer variablen Verzögerungszeit, die ein ankommendes Taktsignal oder ein daraus generiertes Signal verzögert, um ein verzögertes Taktsignal auszugeben; einen Negator zum Invertieren des verzögerten Taktsignals, um ein invertiertes, verzögertes Taktsignal auszugeben; eine Verzögerungssteuerschaltung zum Steuern der Verzögerungsschaltung, um die Phasenbeziehung zwischen dem ankommenden Taktsignal und dem invertierten, verzögerten Taktsignal anzupassen; einen Phaseninterpolator; und eine Phaseninterpolator-Steuerschaltung; wobei der Phaseninterpolator das ankommende, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierte Taktsignal zu dem invertierten, verzögerten, mit einem Faktor, der im Wesentlichen p entspricht, multiplizierten Taktsignal addiert, um ein zusammengesetztes Signal an die Verzögerungsschaltung auszugeben, wobei p eine reelle Zahl größer als oder gleich 0 und kleiner als oder gleich 1 ist; die Phaseninterpolator-Steuerschaltung den Wert von p auf im Wesentlichen 0 einstellt, wenn das ankommende Taktsignal und das invertierte, verzögerte Taktsignal nicht phasengleich sind, und den Wert von p auf einen Wert größer als 0 und kleiner als oder gleich 1 einstellt, wenn das ankommende Taktsignal und das invertierte, verzögerte Taktsignal im Wesentlichen phasengleich sind.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, die ferner eine weitere Verzögerungsschaltung mit einer konstanten Verzögerungszeit aufweist, die zwischen dem Ausgang der Verzögerungsschaltung mit einer variablen Verzögerungszeit und einem Eingang des Negators angeschlossen ist.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, wobei es sich bei dem ankommenden Taktsignal um ein differenzielles Taktsignal handelt.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, wobei die variable Verzögerungszeit der Verzögerungsschaltung angepasst wird, indem jeweils die variable Verzögerungszeit um einen vorbestimmten Schrittwert inkrementiert wird, bis das ankommende Taktsignal und das invertierte, verzögerte Taktsignal phasengleich sind.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, wobei die variable Verzögerungszeit der Verzögerungsschaltung angepasst wird, indem jeweils die variable Verzögerungszeit um einen vorbestimmten Schrittwert dekrementiert wird, bis das ankommende Taktsignal und das invertierte, verzögerte Taktsignal phasengleich sind.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, wobei die Verzögerungsschaltung das zusammengesetzte Signal verzögert; der Negator das verzögerte, zusammengesetzte Signal invertiert; und der Phaseninterpolator das ankommende, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierte Taktsignal zu dem invertierten, verzögerten, zusammengesetzten, mit einem Faktor, der im Wesentlichen p entspricht, mul tiplizierten Taktsignal addiert, um ein weiteres zusammengesetztes Signal an die Verzögerungsschaltung auszugeben.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1, wobei die in Anspruch 6 angegebenen Schritte iterativ über eine Vielzahl von Zyklen ausgeführt werden, um den statischen Tastgrad-Offset des ankommenden Taktsignals zu korrigieren und um das unkorrelierte, in dem ankommenden Taktsignal enthaltene Taktzittern auf einen Durchschnittswert zu bringen.
Vorrichtung zur Taktsignalsynchronisierung, die Folgendes aufweist: eine Verzögerungsschaltung mit einer variablen Verzögerungszeit, die ein ankommendes Taktsignal oder ein daraus generiertes Signal verzögert, um ein verzögertes Taktsignal auszugeben; einen Negator zum Invertieren des verzögerten Taktsignals, um ein invertiertes, verzögertes Taktsignal auszugeben; eine Verzögerungssteuerschaltung zum Steuern der Verzögerungsschaltung, um die Phasenbeziehung zwischen dem ankommenden Taktsignal und dem invertierten, verzögerten Taktsignal anzupassen; einen Phaseninterpolator; wobei der Phaseninterpolator aktiviert wird, wenn das ankommende Taktsignal und das invertierte, verzögerte Taktsignal im Wesentlichen phasengleich sind, und das ankommende, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierte Taktsignal zu dem invertierten, verzögerten, mit einem Faktor, der im Wesentlichen p entspricht, multiplizierten Taktsignal addiert, um ein zusammengesetztes Signal an die Verzögerungsschaltung auszugeben, wobei p eine reelle Zahl größer als oder gleich 0 und kleiner als oder gleich 1 ist.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 8, die ferner eine weitere Verzögerungsschaltung mit einer konstanten Verzögerungszeit aufweist, die zwischen dem Ausgang der Verzögerungsschaltung mit einer variablen Verzögerungszeit und einem Eingang des Negators angeschlossen ist.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 8, wobei es sich bei dem ankommenden Taktsignal um ein differenzielles Taktsignal handelt.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 8, die ferner eine mit dem Phaseninterpolator verbundene Phaseninterpolator-Steuerschaltung aufweist, wobei die Phaseninterpolator-Steuerschaltung ein Steuersignal generiert, das einen Wert für den Faktor p größer als 0 aufweist, um den Phaseninterpolator zu aktivieren.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 8, wobei die Verzögerungsschaltung das zusammengesetzte Signal um die angepasste, variable Verzögerungszeit verzögert; der Negator das verzögerte, zusammengesetzte Signal invertiert; und der Phaseninterpolator das ankommende, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierte Taktsignal zu dem invertierten, verzögerten, zusammengesetzten, mit einem Faktor, der im Wesentlichen p entspricht, multiplizierten Taktsignal addiert, um ein weiteres zusammengesetztes Signal an die Verzögerungsschaltung auszugeben.
Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 12, wobei die in Anspruch 12 angegebenen Schritte iterativ über eine Vielzahl von Zyklen ausgeführt werden, um den statischen Tastgrad-Offset des ankommenden Taktsignals zu korrigieren und um das unkorrelierte, in dem ankommenden Taktsignal enthaltene Taktzittern auf einen Durchschnittswert zu bringen.
Verfahren zur Taktsignalsynchronisierung zur Verwendung in einer Vorrichtung zur Taktsignalsynchronisierung, die eine mit einer Verzögerungsschaltung mit einer variablen Verzögerungszeit verbundene Verzögerungssteuerschaltung, einen Negator und einen Phaseninterpolator aufweist, wobei das Verfahren Folgendes umfasst: Empfangen eines ankommenden Taktsignals; Verzögern des ankommenden Taktsignals oder eines daraus generierten Signals durch die Verzögerungsschaltung, um ein verzögertes Taktsignal zu generieren; Invertieren des verzögerten Taktsignals durch den Negator, um ein invertiertes, verzögertes Taktsignal zu generieren; Steuern der Verzögerungsschaltung durch die Verzögerungssteuerschaltung, um die Phasenbeziehung zwischen dem ankommenden Taktsignal und dem invertierten, verzögerten Taktsignal anzupassen; und wenn das ankommende Taktsignal und das invertierte, verzögerte Taktsignal im Wesentlichen phasengleich sind, Addieren des ankommenden, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierten Taktsignals zu dem invertierten, verzögerten, mit einem Faktor, der im Wesentlichen p entspricht, multiplizierten Taktsignal durch den Phaseninterpolator, um ein zusammengesetztes Signal an die Verzögerungs schaltung auszugeben, wobei p eine reelle Zahl größer als oder gleich 0 und kleiner als oder gleich 1 ist.
Verfahren nach Anspruch 14, das ferner Folgendes umfasst: Verzögern des zusammengesetzten Signals durch die Verzögerungsschaltung; Invertieren des verzögerten, zusammengesetzten Taktsignals durch den Negator, um ein invertiertes, verzögertes, zusammengesetztes Taktsignal zu generieren; und Addieren des ankommenden, mit einem Faktor, der im Wesentlichen (1 – p) entspricht, multiplizierten Taktsignals zu dem invertierten, verzögerten, zusammengesetzten, mit einem Faktor, der im Wesentlichen p entspricht, multiplizierten Taktsignal durch den Phaseninterpolator, um ein weiteres zusammengesetztes Signal an die Verzögerungsschaltung auszugeben.
Verfahren nach Anspruch 15, wobei die in Anspruch 15 angegebenen Schritte iterativ über eine Vielzahl von Zyklen ausgeführt werden, um den statischen Tastgrad-Offset des ankommenden Taktsignals zu korrigieren und um das unkorrelierte, in dem ankommenden Taktsignal enthaltene Taktzittern auf einen Durchschnittswert zu bringen.
Verfahren nach Anspruch 14, wobei der Phaseninterpolator veranlasst wird, anhand eines Steuersignals zu funktionieren, das einen Wert für den Faktor p aufweist, der größer als 0 ist.
Verfahren nach Anspruch 14, wobei die variable Verzögerungszeit der Verzögerungsschaltung angepasst wird, indem die variable Verzögerungszeit jeweils um einen vorbestimmten Schrittwert inkrementiert wird, bis das ankommende Taktsignal und das invertierte, verzögerte Taktsignal phasengleich sind.
Verfahren nach Anspruch 14, wobei die variable Verzögerungszeit der Verzögerungsschaltung angepasst wird, indem die variable Verzögerungszeit jeweils um einen vorbestimmten Schrittwert dekrementiert wird, bis das ankommende Taktsignal und das invertierte, verzögerte Taktsignal phasengleich sind.
Chip mit integrierter Schaltung, der die Vorrichtung zur Taktsignalsynchronisierung nach Anspruch 1 aufweist.