Die Erfindung betrifft eine Flashdatenspeichervorrichtung nach dem Oberbegriff des Anspruchs 1, insbesondere eine Flashdatenspeichervorrichtung mit einem Flashspeicher vom NAND-Typ.The invention relates to a flash data storage device according to the preamble of claim 1, in particular a flash data storage device with a flash memory NAND-type.
Es besteht ein steigender Bedarf an nichtflüchtigen Speicherbauelementen, welche elektronisch programmiert und gelöscht werden können und Daten unabhängig von einem Unterbrechen der Energieversorgung erhalten können. Insbesondere Flashspeicher vom NAND-Typ sind als Speicherbauelemente für Musik, Fotos usw. weit verbreitet, da diese in der Lage sind, eine große Datenmenge in einer gegebenen Chipgröße zu speichern.There is an increasing demand for non-volatile memory devices that can be electronically programmed and erased and that can receive data regardless of a power interruption. In particular, NAND-type flash memories are widely used as memory devices for music, photos, etc., since they are capable of storing a large amount of data in a given chip size.
Durch die steigenden Anforderungen von Computernutzern hinsichtlich schnellerem Systembetrieb hat sich der Standard für die Systembetriebsgeschwindigkeit bzw. die Systembetriebsfrequenz eines Computers auf einen 10 ns-Betriebszyklus erhöht. Standardmäßige Flashspeicher vom NAND-Typ weisen jedoch durch die Zykluszeit, welche zur Steuerung von Datenleitungen während Programmiervorgängen oder Lesevorgängen benötigt wird, Datenzugriffszyklen in der Größenordnung von 80 ns auf. Aus diesem Grund ist es für Datenspeichervorrichtungen mit solchen Flashspeichern vom NAND-Typ schwierig, Betriebsperiodendauern aufzuweisen, welche mit denen von externen Systemen korrespondieren.Due to the increasing demands of computer users for faster system operation, the standard system operating speed or system operating frequency of a computer has increased to a 10 ns operating cycle. However, standard NAND-type flash memories have data access cycles on the order of 80 ns due to the cycle time required to control data lines during programming or read operations. For this reason, it is difficult for data storage devices with such NAND-type flash memories to have operating periods that correspond to those of external systems.
Um diese Begrenzungen aufzuheben, wurden Techniken vorgeschlagen, welche Pufferspeicher in eine Flashdatenspeichervorrichtung einbetten. In einem solchen Fall speichert der Pufferspeicher Daten, welche zu einer Seite eines Flashspeichers gehören. Während Daten einer Seite des Pufferspeichers dem externen System zur Nutzung zur Verfügung gestellt werden, werden Daten einer anderen Seite vom Flashspeicher in den Pufferspeicher übertragen. Dieser Ansatz führt zu einer gewissen Verbesserung der Datenübertragungsgeschwindigkeit, d. h. einer Datenrate, zwischen dem externen System und der Flashdatenspeichervorrichtung.To overcome these limitations, techniques have been proposed which embed buffer memories in a flash data storage device. In such a case, the buffer memory stores data belonging to a page of a flash memory. While data of one side of the buffer memory is made available to the external system for use, data of another side is transferred from the flash memory to the buffer memory. This approach leads to some improvement in data transfer speed, i. H. a data rate between the external system and the flash data storage device.
Da die Datenrate zwischen dem Flashspeicher und dem Pufferspeicher immer noch relativ niedrig ist, erfüllen diese herkömmlichen Systeme nicht in jedem Fall die Benutzeranforderungen an die Datenübertragungsgeschwindigkeit, d. h. an die Datenrate, zwischen dem externen System und der Flashdatenspeichervorrichtung.Since the data rate between the flash memory and the buffer memory is still relatively low, these conventional systems do not always meet the user requirements for the data transfer rate, i. H. to the data rate, between the external system and the flash data storage device.
Die Offenlegungsschrift US 2002/0013874 A1 und die Patentschriften US 6.401.161 B1 und US 6.295.246 B2 offenbaren verschiedene herkömmliche Datenspeichervorrichtungen und insbesondere Flashdatenspeichervorrichtungen mit Mitteln zum temporären Puffern von Daten, um Schwierigkeiten zu begegnen, die mit relativ langen Speicherzugriffszeiten einhergehen, wobei diese Mittel insbesondere entsprechende Puffer- oder Registereinheiten beinhalten.The publication US 2002/0013874 A1 and the patents US 6,401,161 B1 and US 6,295,246 B2 disclose various conventional data storage devices and, more particularly, flash data storage devices having means for temporarily buffering data to address difficulties associated with relatively long memory access times, particularly including corresponding buffer or register units.
Es ist Aufgabe der Erfindung, eine Flashdatenspeichervorrichtung anzugeben, welche eine vergleichsweise hohe Datenübertragungsrate zwischen einem externen System und einem Flashspeicher ermöglicht.It is an object of the invention to provide a flash data storage device which enables a comparatively high data transfer rate between an external system and a flash memory.
Die Erfindung löst diese Aufgabe durch eine Flashdatenspeichervorrichtung mit den Merkmalen des Patentanspruchs 1.The invention achieves this object by a flash data storage device having the features of patent claim 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.Advantageous developments of the invention are specified in the dependent claims.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:Advantageous embodiments of the invention are illustrated in the drawings and will be described below. Show it:
1 ein Blockdiagramm einer Flashdatenspeichervorrichtung, 1 a block diagram of a flash data storage device,
2 ein Blockdiagramm einer funktionalen Konfiguration eines Flashspeichers aus 1, 2 a block diagram of a functional configuration of a flash memory 1 .
3 ein detaillierteres Blockdiagramm einer Konfiguration einer Flashschnittstelle aus 1, 3 a more detailed block diagram of a configuration of a flash interface 1 .
4 ein Blockdiagramm von ersten bis dritten Flasheingabepuffern eines Eingabepfads aus 3, 4 a block diagram of first to third flash input buffers of an input path 3 .
5 ein Zeitablaufdiagramm zur Darstellung eines Datenübertragungsvorgangs durch die ersten bis dritten Flasheingabepuffer gemäß 4, 5 a timing diagram for illustrating a data transfer operation by the first to third flash input buffer according to 4 .
6 ein detaillierteres Blockdiagramm eines Flashausgabepuffers und eines Multiplexers in einem Ausgabepfad aus 3, 6 a more detailed block diagram of a flash output buffer and a multiplexer in an output path 3 .
7 ein Zeitablaufdiagramm zur Darstellung eines Datenübertragungsvorgangs durch den Flashausgabepuffer und den Multiplexer gemäß 6, 7 a timing diagram for illustrating a data transfer operation by the flash output buffer and the multiplexer according to 6 .
8 ein Blockdiagramm eines Steuertaktgenerators aus 3, 8th a block diagram of a control clock generator 3 .
9 ein detaillierteres Schaltbild eines Periodenverkürzungsblocks aus 8, 9 a more detailed circuit diagram of a period shortening block 8th .
10 ein detaillierteres Schaltbild eines Periodenverlängerungsblocks aus 8, 10 a more detailed circuit diagram of a period extension block 8th .
11 ein Zeitablaufdiagramm von Betriebssignalen, welche in den Schaltungen gemäß 8 bis 10 verwendet werden, zur Darstellung eines Vorgangs zur Erzeugung von ersten bis dritten Steuertaktsignalen, 11 a timing diagram of operating signals, which in the circuits according to 8th to 10 used to represent a process for generating first to third control clock signals,
12 ein detaillierteres Blockdiagramm eines Pufferspeichers aus 1 und 12 a more detailed block diagram of a buffer memory 1 and
13 ein detaillierteres Blockdiagramm einer Hostschnittstelle aus 1. 13 a more detailed block diagram of a host interface 1 ,
1 zeigt im Blockdiagramm eine erfindungsgemäße Flashdatenspeichervorrichtung mit einem Flashspeicher 100 vom NAND-Typ, der in die Flashdatenspeichervorrichtung eingebettet ist, welche Daten mit einem externen System 10 austauscht. Der Datenaustauschvorgang zwischen der Flashdatenspeichervorrichtung und dem externen System 10 wird über eine Hostbusgruppe HDIO<15:0> in Reaktion auf ein Hosttaktsignal HCLK ausgeführt. 1 shows in block diagram a flash data storage device according to the invention with a flash memory 100 NAND-type embedded in the flash data storage device, which data with an external system 10 exchanges. The data exchange process between the flash data storage device and the external system 10 is executed via a host bus group HDIO <15: 0> in response to a host clock signal HCLK.
In dieser Ausführungsform ist die Hostbusgruppe HDJO<15:0> mit einer Busbreite von 16 Leitungen ausgeführt und mit einem Hosttakt HCLK mit einer Periodendauer von 10 ns assoziiert. Hierbei beschreibt der Ausdruck „Busbreite” die Anzahl von Busleitungen, welche in Reaktion auf einen bestimmten Taktimpuls des Taktsignals Daten parallel übertragen. Daher können alle 10 ns 16 Bit an Daten zwischen dem externen System 10 und einer Hostschnittstelle 400 ausgetauscht werden.In this embodiment, the host bus group HDJ0 <15: 0> is implemented with a bus width of 16 lines and associated with a host clock HCLK with a period of 10 ns. Here, the term "bus width" describes the number of bus lines which transmit data in parallel in response to a particular clock pulse of the clock signal. Therefore, every 10 ns 16 bits of data between the external system 10 and a host interface 400 be replaced.
Der Flashspeicher 100 umfasst gemäß 2 ein Speicherzellenfeld 110 und einen Seitenpuffer 120. Das Speicherzellenfeld 110 besteht aus nicht dargestellten Flashspeicherzellen, welche in einer logischen Schleife vom NAND-Typ angeordnet sind, in der eine Mehrzahl von Flashspeicherzellen zu einer einzigen gemeinsamen Kette verbunden ist. Eine Mehrzahl von Datenbits wird in Reaktion auf ein Taktsignal parallel über den Seitenpuffer 120 in das Speicherzellenfeld 110 eingegeben bzw. vom Speicherzellenfeld 110 ausgegeben.The flash memory 100 includes according to 2 a memory cell array 110 and a page buffer 120 , The memory cell array 110 consists of non-illustrated flash memory cells arranged in a NAND-type logic loop in which a plurality of flash memory cells are connected to a single common chain. A plurality of data bits become parallel across the page buffer in response to a clock signal 120 into the memory cell array 110 entered or from the memory cell array 110 output.
in dieser Ausführungsform ist der Flashspeicher 100 so ausgeführt, dass er 128 Bit an Daten parallel über Flashbusgruppen FDI<127:0> und FDO<127:0> in Synchronisation mit einem Flashtaktsignal FCLK empfängt bzw. ausgibt. Das Flashtaktsignal FCLK wird mit einer Periode von 80 ns betrieben. Eingabedaten werden über die Flashbusgruppe FDI<127:0> übertragen, während Ausgabedaten über die Flashbusgruppe FDO<127:0> übertragen werden. Zur Vereinfachung der Beschreibung werden vorliegend die Flashbusgruppe FDI<127:0> zur Eingabe und die Flashbusgruppe FDO<127:0> zur Ausgabe allgemein als Flashbusgruppe bezeichnet. Die Busbreite FW der Flashbusgruppe FDI<127:0> bzw. FDO<127:0> beträgt 128 Bit.in this embodiment, the flash memory is 100 designed to receive 128 bits of data in parallel via flash bus groups FDI <127: 0> and FDO <127: 0> in synchronization with a flash clock signal FCLK. The flash clock signal FCLK is operated with a period of 80 ns. Input data is transferred via the flash bus group FDI <127: 0>, while output data is transferred via the flash bus group FDO <127: 0>. To simplify the description, the flash bus group FDI <127: 0> for input and the flash bus group FDO <127: 0> for output are referred to generally as a flash bus group. The bus width FW of the flash bus group FDI <127: 0> or FDO <127: 0> is 128 bits.
Die Busbreite der Flashbusgruppe FDI<127:0> bzw. FDO<127:0> ist größer als die Busbreite der Hostbusgruppe HDIO und eine Periodendauer des Flashtaktsignals FCLK ist länger als die Periodendauer des Hosttaktsignals HCLK.The bus width of the flash bus group FDI <127: 0> or FDO <127: 0> is greater than the bus width of the host bus group HDIO and a period of the flash clock signal FCLK is longer than the period of the host clock signal HCLK.
Das Speicherzellenfeld 110 und der Seitenpuffer 120 können in verschiedenen Konfigurationen implementiert werden und die zugehörigen Eingabe-/Ausgabevorgänge sind allgemein bekannt, so dass hier auf eine detaillierte Beschreibung der zugehörigen Strukturen und Funktionsweisen verzichtet werden kann.The memory cell array 110 and the page buffer 120 can be implemented in various configurations and the associated input / output operations are well known, so that a detailed description of the associated structures and functions can be dispensed with here.
Wie weiter aus 1 ersichtlich ist, umfasst die Flashdatenspeichervorrichtung außer dem Flashspeicher 100 und der Hostschnittstelle 400 eine Flashschnittstelle 200 und einen Pufferspeicher 300.How farther 1 4, the flash data storage device includes the flash memory 100 and the host interface 400 a flash interface 200 and a buffer memory 300 ,
Die Flashschnittstelle 200 wird zum Datenaustausch zwischen der Flashbusgruppe FDI<127:0> bzw. FDO<127:0> und dem Pufferspeicher 300 in Reaktion auf das Flashtaktsignal FCLK verwendet. Die Flashschnittstelle 200 führt über die Flashbusgruppe FDI<127:0> bzw. FDO<127:0>, welche jeweils eine Busbreite von 128 Bit aufweisen, einen Datenaustausch mit dem Flashspeicher 100 aus. Zudem überträgt die Flashschnittstelle 200 über eine Flash-Pufferbusgruppe FBDO<31:0> Daten zum Pufferspeicher 300 und empfängt über eine Puffer-Flashbusgruppe BFDI<31:0> Daten vom Pufferspeicher 300. Die Busbreite der Puffer-Flashbusgruppe BFDI<31:0> und der Flash-Pufferbusgruppe FBDO<31:0> beträgt jeweils 32 Bit.The flash interface 200 is used for data exchange between the flash bus group FDI <127: 0> or FDO <127: 0> and the buffer memory 300 in response to the flash clock signal FCLK. The flash interface 200 leads via the flash bus group FDI <127: 0> or FDO <127: 0>, which each have a bus width of 128 bits, a data exchange with the flash memory 100 out. In addition, the flash interface transmits 200 via a buffer buffer bus group FBDO <31: 0> Data on the buffer memory 300 and receives data from the buffer via a buffer flash bus group BFDI <31: 0> 300 , The bus width of the buffer flash bus group BFDI <31: 0> and the flash buffer bus group FBDO <31: 0> is 32 bits each.
Der Pufferspeicher 300 speichert temporär Daten, welche zwischen der Flashschnittstelle 200 und der Hostschnittstelle 400 ausgetauscht werden, und tauscht, wie oben bereits erwähnt, über die Flash-Pufferbusgruppe FBDO<31:0> und die Puffer-Flashbusgruppe BFDI<31:0> Daten mit der Flashschnittstelle 200 aus.The cache 300 temporarily stores data between the flash interface 200 and the host interface 400 As described above, it exchanges data with the flash interface via the flash buffer bus group FBDO <31: 0> and the buffer flash bus group BFDI <31: 0> 200 out.
Der Pufferspeicher 300 empfängt außerdem über eine Host-Pufferbusgruppe HBDI<15:0> Daten von der Hostschnittstelle 400 und überträgt über eine erste und eine zweite Puffer-Hostbusgruppe BHDOM<15:0> und BHDOL<15:0> Daten zur Hostschnittstelle 400. Die Hostschnittstelle 400 steuert die Datenübertragung zwischen der Hostbusgruppe HDIO<15:0> und dem Pufferspeicher 300.The cache 300 also receives data from the host interface via a host buffer bus group HBDI <15: 0> 400 and transmits data to the host interface via a first and a second buffer host bus group BHDOM <15: 0> and BHDOL <15: 0> 400 , The host interface 400 controls the data transfer between the host bus group HDIO <15: 0> and the buffer memory 300 ,
3 zeigt ein detaillierteres Blockdiagramm einer vorteilhaften Konfiguration der Flashschnittstelle 200 aus 1. Die Flashschnittstelle 200 umfasst in diesem Beispiel erste bis n-te Flasheingabepuffer 210, 220, 230, ..., welche in einem Eingabepfad IN200 angeordnet sind, über den Daten vom Pufferspeicher 300 zum Flashspeicher 100 übertragen werden, wobei die Puffer 210, 220, 230, ... einen Datenübertragungsvorgang vom Pufferspeicher 300 zum Flashspeicher 100 in Stufen ausführen. Hierbei ist n eine positive ganze Zahl größer als 2. Zur Vereinfachung der Beschreibung ist das Ausführungsbeispiel der Flashschnittstelle 200 mit einem ersten, zweiten und dritten Flasheingabepuffer 210, 220 und 230 ausgeführt. 3 shows a more detailed block diagram of an advantageous configuration of the flash interface 200 out 1 , The flash interface 200 in this example comprises first through nth flash input buffers 210 . 220 . 230 , ..., which are arranged in an input path IN200, over the data from the buffer memory 300 to flash memory 100 be transferred, the buffers 210 . 220 . 230 , ... one Data transfer process from the buffer memory 300 to flash memory 100 in stages. Here, n is a positive integer greater than 2. For ease of description, the embodiment of the flash interface 200 with a first, second and third flash input buffer 210 . 220 and 230 executed.
Zudem umfasst die Flashschnittstelle 200 einen Flashausgabepuffer 260 und einen Flashausgabemultipiexer 270, die in einem Ausgabepfad OUT200 angeordnet sind, über den Daten vom Flashspeicher 100 zum Pufferspeicher 300 übertragen werden. Weiter umfasst die Flashschnittstelle 200 einen Steuertaktgenerator 280. Übertragungssteuertaktsignale RCLK1 bis RCLKn werden vom Steuertaktgenerator 280 an die Flasheingabepuffer 210, 220 und 230, den Flashausgabepuffer 260 und den Flashausgabemultipiexer 270 angelegt.It also includes the flash interface 200 a flash output buffer 260 and a flash output multiplexer 270 which are arranged in an output path OUT200 over which data from the flash memory 100 to the cache 300 be transmitted. Next includes the flash interface 200 a control clock generator 280 , Transmission control clock signals RCLK1 to RCLKn are from the control clock generator 280 to the flash input buffer 210 . 220 and 230 , the flash output buffer 260 and the Flash output multiplexer 270 created.
4 zeigt ein detaillierteres Blockdiagramm einer vorteilhaften Realisierung der ersten bis dritten Flasheingabepuffer 210, 220 und 230, die im Eingabepfad IN200 aus 3 enthalten sind. Wie aus 4 ersichtlich ist, umfasst der erste Flasheingabepuffer 210 vier erste Datenzwischenspeicher 211 bis 214 und einen ersten Zwischenspeicherauswahlzähler 219. Die ersten Datenzwischenspeicher 211 bis 214 stellen in Reaktion auf vier sequentielle Taktimpulse des ersten Übertragungssteuertaktsignals RCLK1 Daten für je eine erste Eingabe-Pufferbusgruppe RDIN1<31:0>, RDIN1<63:32>, RDIN1<95:64> bzw. RDIN1<127:96> zur Verfügung. Der erste Zwischenspeicherauswahlzähler 219 erzeugt vier erste Zwischenspeicherzählsignale RCNA0 bis RCNA3 und zählt die Anzahl von Taktimpulsen des ersten Übertragungssteuertaktsignals RCLK1. Die ersten Zwischenspeicherzählsignale RCNA0 bis RCNA3 steuern die entsprechenden Datenübertragungsvorgänge zu den ersten Datenzwischenspeichern 211 bis 214. 4 shows a more detailed block diagram of an advantageous implementation of the first to third flash input buffers 210 . 220 and 230 in the input path IN200 off 3 are included. How out 4 is apparent, the first flash input buffer comprises 210 four first data buffers 211 to 214 and a first buffer selection counter 219 , The first data cache 211 to 214 In response to four sequential clock pulses of the first transfer control clock signal RCLK1, provide data for each of a first input buffer bus group RDIN1 <31: 0>, RDIN1 <63:32>, RDIN1 <95:64>, and RDIN1 <127:96>, respectively. The first cache selection counter 219 generates four first latch count signals RCNA0 to RCNA3 and counts the number of clock pulses of the first transmission control clock signal RCLK1. The first latch count signals RCNA0 to RCNA3 control the corresponding data transfer operations to the first data latches 211 to 214 ,
Der zweite Flasheingabepuffer 220 umfasst zwei zweite Datenzwischenspeicher 221 und 222 und einen zweiten Zwischenspeicherauswahlzähler 229. Die zweiten Datenzwischenspeicher 221 und 222 stellen in Reaktion auf zwei sequentielle Taktimpulse des zweiten Übertragungssteuertaktsignals RCLK2 Daten für je eine zweite Eingabe-Pufferbusgruppe RDIN2<63:0> bzw. RDIN2<127:64> zur Verfügung. Der zweite Zwischenspeicherauswahlzähler 229 erzeugt zwei zweite Zwischenspeicherzählsignale RCNB0 und RCNB1 und zählt die Anzahl von Taktimpulsen des zweiten Übertragungssteuertaktsignals RCLK2. Die zweiten Zwischenspeicherzählsignale RCNB0 und RCNB1 steuern die entsprechenden Datenübertragungsvorgänge zu den zweiten Datenzwischenspeichern 221 und 222.The second flash input buffer 220 includes two second data buffers 221 and 222 and a second buffer selection counter 229 , The second data buffers 221 and 222 provide data for each second input buffer bus group RDIN2 <63: 0> and RDIN2 <127:64>, respectively, in response to two sequential clock pulses of the second transfer control clock signal RCLK2. The second cache selection counter 229 generates two second latch count signals RCNB0 and RCNB1 and counts the number of clock pulses of the second transmission control clock signal RCLK2. The second latch count signals RCNB0 and RCNB1 control the corresponding data transfer operations to the second data latches 221 and 222 ,
Der dritte Flasheingabepuffer 230 umfasst einen dritten Datenzwischenspeicher 231. Der dritte Datenzwischenspeicher 231 stellt zu jedem Impuls des dritten Übertragungssteuertaktsignals RCLK3 Daten für eine dritte Eingabe-Pufferbusgruppe RDIN3<127:0> zur Verfügung.The third flash input buffer 230 includes a third data buffer 231 , The third data cache 231 provides data for a third input buffer bus group RDIN3 <127: 0> to each pulse of the third transmission control clock signal RCLK3.
Im gezeigten Beispiel sind die Taktsignalperioden der ersten bis dritten Übertragungssteuertaktsignale RCLK1 bis RCLK3 gleich 20 ns, 40 ns bzw. 80 ns. Zudem sind die Busbreiten IBW1 bis IBW3 der ersten bis dritten Eingabe-Pufferbusgruppen RDIN1 bis RDIN3 gleich 32 Bit, 64 Bit bzw. 128 Bit.In the example shown, the clock signal periods of the first to third transfer control clock signals RCLK1 to RCLK3 are 20 ns, 40 ns and 80 ns, respectively. In addition, the bus widths IBW1 to IBW3 of the first to third input buffer bus groups RDIN1 to RDIN3 are 32 bits, 64 bits, and 128 bits, respectively.
Verallgemeinert umfasst eine erfindungsgemäße Ausführungsform einen i-ten Flasheingabepuffer mit 2 ≤ i ≤ n, wobei der i-te Flasheingabepuffer wenigstens über eine Anzahl Ni von Eingabe-Pufferbusgruppen RDINi Daten zur Verfügung stellt. Eine Busbreite IBWi der i-ten Eingabe-Pufferbusgruppe RDINi ist größer als eine Busbreite IBW(i–1) der (i-1)-ten Eingabe-Pufferbusgruppe RDIN(i–1), welche vom (i–1)-ten Flasheingabepuffer abführt. Die Taktperiode Ti des i-ten Übertragungssteuertaktsignals RCLKi ist länger als die Taktperiode T(i–1) des (i–1)-ten Übertragungssteuertaktsignals RCLK(i–1). Zudem kann die Anzahl Ni der i-ten Eingabe-Pufferbusgruppen durch eine Division der Busbreite FW der Flashbusgruppe FDI<127:0> durch die Busbreite IBWi der i-ten Eingabe-Pufferbusgruppe RDINi ermittelt werden, d. h. Ni = FW/IBWi.In general, an embodiment of the invention includes an i-th flash input buffer with 2 ≤ i ≤ n, where the i-th flash input buffer provides data to at least a number Ni of input buffer bus groups RDINi. A bus width IBWi of the i-th input buffer bus group RDINi is larger than a bus width IBW (i-1) of the (i-1) th input buffer bus group RDIN (i-1), which is from the (i-1) -th flash input buffer dissipates. The clock period Ti of the i-th transfer control clock signal RCLKi is longer than the clock period T (i-1) of the (i-1) -th transfer control clock signal RCLK (i-1). In addition, the number Ni of the i-th input buffer bus groups can be determined by dividing the bus width FW of the flash bus group FDI <127: 0> by the bus width IBWi of the i-th input buffer bus group RDINi, i. H. Ni = FW / IBWi.
Vorzugsweise ist die Busbreite IBWi der i-ten Eingabe-Pufferbusgruppe RDINi doppelt so groß wie die Busbreite IBW(i–1) der (i–1)-ten Eingabe-Pufferbusgruppe RDIN(i–1). Die Taktperiode Ti des i-ten Übertragungssteuertaktsignals RCLKi wird vorzugsweise ebenfalls auf den doppelten Wert der Taktperiode T(i–1) des (1–1)-ten Übertragungssteuertaktsignals RCLK(i–1) eingestellt.Preferably, the bus width IBWi of the i-th input buffer bus group RDINi is twice as large as the bus width IBW (i-1) of the (i-1) th input buffer bus group RDIN (i-1). The clock period Ti of the i-th transmission control clock signal RCLKi is also preferably set to double the value of the clock period T (i-1) of the (1-1) th transmission control clock signal RCLK (i-1).
Hierbei korrespondiert die n-te Eingabe-Pufferbusgruppe RDINn mit der Flashbusgruppe FDI<127:0> und das n-te Übertragungssteuertaktsignal RCLKn korrespondiert mit dem Flashtaktsignal FCLK. Im gezeigten Ausführungsbeispiel korrespondiert die dritte Eingabe-Pufferbusgruppe RDIN3 mit der Flashbusgruppe FDI<127:0> und das dritte Übertragungssteuertaktsignal RCLK3 korrespondiert mit dem Flashtaktsignal FCLK.Here, the nth input buffer bus group RDINn corresponds to the flash bus group FDI <127: 0>, and the nth transmission control clock signal RCLKn corresponds to the flash clock signal FCLK. In the illustrated embodiment, the third input buffer bus group RDIN3 corresponds to the flash bus group FDI <127: 0> and the third transmission control clock signal RCLK3 corresponds to the flash clock signal FCLK.
5 zeigt ein Zeitablaufdiagramm zur Darstellung eines Datenübertragungsvorgangs durch die ersten bis dritten Flasheingabepuffer 210, 220 und 230 gemäß 4. Zuerst entspricht, unter Betrachtung der ersten bis dritten Übertragungssteuertaktsignale RCLK1 bis RCLK3 aus 5, die Taktperiode des ersten Übertragungssteuertaktsignals RCLK1 der halben Taktperiode des zweiten Übertragungssteuertaktsignals RCLK2, während die Taktperiode des dritten Übertragungssteuertaktsignals RCLK3 doppelt so groß wie die Taktperiode des zweiten Übertragungssteuertaktsignals RCLK2 ist. In anderen Worten ausgedrückt sind die Taktperioden des ersten und dritten Übertragungssteuertaktsignals RCLK1, RCLK3 gleich 20 ns bzw. 80 ns, wenn die Taktperiode des zweiten Übertragungssteuertaktsignals RCLK2 gleich 40 ns ist. 5 FIG. 12 is a timing chart illustrating a data transfer operation by the first through third flash input buffers. FIG 210 . 220 and 230 according to 4 , First, considering the first to third transfer control clock signals, RCLK1 to RCLK3 is off 5 , the clock period of the first transmission control clock signal RCLK1 half the clock period of the second transmission control clock signal RCLK2, while the Clock period of the third transmission control clock signal RCLK3 is twice as large as the clock period of the second transmission control clock signal RCLK2. In other words, the clock periods of the first and third transmission control clock signals RCLK1, RCLK3 are 20 ns and 80 ns, respectively, when the clock period of the second transmission control clock signal RCLK2 is 40 ns.
Zudem steigt oder fällt das zweite Übertragungssteuertaktsignal RCLK2 in Reaktion auf eine abfallende Flanke des ersten Übertragungssteuertaktsignals RCLK1. Zusätzlich steigt oder fällt das dritte Übertragungssteuertaktsignal RCLK3 in Reaktion auf eine abfallende Flanke des zweiten Übertragungssteuertaktsignals RCLK2.In addition, the second transmission control clock signal RCLK2 rises or falls in response to a falling edge of the first transmission control clock signal RCLK1. In addition, the third transmission control clock signal RCLK3 rises or falls in response to a falling edge of the second transmission control clock signal RCLK2.
Wie aus 5 ersichtlich ist, werden die ersten bis dritten Übertragungssteuertaktsignale RCLK1 bis RCLK3 vom Steuertaktgenerator 280 aus 3 zur Verfügung gestellt, der nachfolgend unter Bezugnahme auf 8 bis 11 detaillierter beschrieben wird.How out 5 is apparent, the first to third transmission control clock signals RCLK1 to RCLK3 from the control clock generator 280 out 3 provided below with reference to 8th to 11 will be described in more detail.
Wie weiter aus 5 ersichtlich ist, erzeugt der erste Zwischenspeicherauswahlzähler 219 aus 4 die vier ersten Zwischenspeicherzählsignale RCNA0 bis RCNA3 durch Zählen der Anzahl von Taktimpulsen des ersten Übertragungssteuertaktsignals RCLK1. In anderen Worten ausgedrückt, die ersten Zwischenspeicherzählsignale RCNA0 bis RCNA3 werden jeweils in Reaktion auf vier sequentielle Taktimpulse des ersten Übertragungssteuertaktsignals RCLK1 aktiviert. Auf diese Weise wird jedes der ersten Zwischenspeicherzählsignale nach jeweils vier Taktperioden des ersten Übertragungssteuertaktsignals RCLK1 aktiviert. Im Detail wird das erste Zwischenspeicherzählsignal RCNA0, welches den ersten Datenzwischenspeicher 211 im oberen Teil der 4 steuert, in Reaktion auf den Taktimpuls 0 und den Taktimpuls 4 des ersten Übertragungssteuertaktsignals RCLK1 aktiviert und in Reaktion auf den Taktimpuls 1 und den Taktimpuls 5 des ersten Übertragungssteuertaktsignals RCLK1 deaktiviert. Der erste Datenzwischenspeicher 211 hält Daten, welche in Reaktion auf eine ansteigende Flanke von jedem Taktimpuls des ersten Übertragungssteuertaktsignals RCLK1 vom Pufferspeicher 300 übertragen werden. Korrespondierend werden die im ersten Datenzwischenspeicher 211 gehaltenen Daten in Reaktion auf eine abfallende Flanke des ersten Zwischenspeicherzählsignals RCNA0 zur ersten Eingabe-Pufferbusgruppe RDIN1<31:0> übertragen. Dann überträgt die erste Eingabe-Pufferbusgruppe RDIN1<31:0> die zwischengespeicherten Daten in Reaktion auf den Taktimpuls 1 und den Taktimpuls 5 des ersten Übertragungssteuertaktsignals RCLK1 zum zweiten Datenzwischenspeicher 221.How farther 5 is apparent, the first buffer selection counter generates 219 out 4 the four first latch count signals RCNA0 to RCNA3 by counting the number of clock pulses of the first transmission control clock signal RCLK1. In other words, the first latch count signals RCNA0 to RCNA3 are respectively activated in response to four sequential clock pulses of the first transmission control clock signal RCLK1. In this way, each of the first latch count signals is activated every four clock periods of the first transmission control clock signal RCLK1. In detail, the first latch count signal RCNA0 representing the first data latch 211 in the upper part of the 4 in response to the clock pulse 0 and the clock pulse 4 of the first transmission control clock signal RCLK1 is activated and deactivated in response to the clock pulse 1 and the clock pulse 5 of the first transmission control clock signal RCLK1. The first data cache 211 Holds data from the buffer memory in response to a rising edge of each clock pulse of the first transmission control clock signal RCLK1 300 be transmitted. Corresponding to those in the first data buffer 211 data is transferred to the first input buffer bus group RDIN1 <31: 0> in response to a falling edge of the first latch count signal RCNA0. Then, the first input buffer bus group RDIN1 <31: 0> transmits the latched data to the second data latch in response to the clock pulse 1 and the clock pulse 5 of the first transmission control clock signal RCLK1 221 ,
Auf die gleiche Weise überträgt die erste Eingabe-Pufferbusgruppe RDIN1<63:32> in Reaktion auf den Taktimpuls 2 und den Taktimpuls 6 des ersten Übertragungssteuertaktsignals RCLK1 Daten vom ersten Datenzwischenspeicher 212 zum zweiten Datenzwischenspeicher 221. Die erste Eingabe-Pufferbusgruppe RDIN1<95:64> überträgt in Reaktion auf den Taktimpuls 3 und den Taktimpuls 7 des ersten Übertragungssteuertaktsignals RCLK1 Daten vom ersten Datenzwischenspeicher 213 zum zweiten Datenzwischenspeicher 222. Zudem überträgt die erste Eingabe-Pufferbusgruppe RDIN1<127:96> in Reaktion auf den Taktimpuls 4 und den Taktimpuls 8 des ersten Übertragungssteuertaktsignals RCLK1 Daten vom ersten Datenzwischenspeicher 214 zum zweiten Datenzwischenspeicher 222.In the same way, the first input buffer bus group RDIN1 <63:32> transmits data from the first data latch in response to the clock pulse 2 and the clock pulse 6 of the first transmission control clock signal RCLK1 212 to the second data buffer 221 , The first input buffer bus group RDIN1 <95:64> transmits data from the first data latch in response to the clock pulse 3 and the clock pulse 7 of the first transmission control clock signal RCLK1 213 to the second data buffer 222 , In addition, the first input buffer bus group RDIN1 <127:96> transmits data from the first data latch in response to the clock pulse 4 and the clock pulse 8 of the first transmission control clock signal RCLK1 214 to the second data buffer 222 ,
Daraus resultiert, dass die ersten Eingabe-Pufferbusgruppen RDIN1<31:0>, RDIN1<63:32>, RDIN1<95:64> und RDIN1<127:96> in einer Zeitspanne von 80 ns (4·20 ns) alle 128 Datenbits vom Pufferspeicher 300 zu den zweiten Datenzwischenspeichern 221 und 222 übertragen.As a result, the first input buffer bus groups RDIN1 <31: 0>, RDIN1 <63:32>, RDIN1 <95:64> and RDIN1 <127:96> in a period of 80 ns (4 * 20 ns) all 128 Data bits from the buffer memory 300 to the second data latches 221 and 222 transfer.
Wie weiter aus 5 ersichtlich ist, erzeugt der zweite Zwischenspeicherauswahlzähler 229 aus 4 die zwei zweiten Zwischenspeicherzählsignale RCNB0 und RCNB1 durch Zählen der Anzahl von Taktimpulsen des zweiten Übertragungssteuertaktsignals RCLK2. In anderen Worten ausgedrückt, die zweiten Zwischenspeicherzählsignale RCNB0 und RCNB1 werden jeweils in Reaktion auf zwei sequentielle Taktimpulse des zweiten Übertragungssteuertaktsignals RCLK2 aktiviert. Das bedeutet, dass jedes der zweiten Zwischenspeicherzählsignale nach Ablauf von zwei Taktzyklen des zweiten Übertragungssteuertaktsignals RCLK2 aktiviert wird. Im Detail wird das zweite Zwischenspeicherzählsignal RCNB0, welches den zweiten Datenzwischenspeicher 221 steuert, in Reaktion auf den Taktimpuls 1 und den Taktimpuls 3 des zweiten Übertragungssteuertaktsignals RCLK2 aktiviert und in Reaktion auf den Taktimpuls 2 und den Taktimpuls 4 des zweiten Übertragungssteuertaktsignals RCLK2 deaktiviert. Der zweite Datenzwischenspeicher 221 halt Daten, welche in Reaktion auf eine abfallende Flanke von jedem Taktimpuls des zweiten Übertragungssteuertaktsignals RCLK2 vom Pufferspeicher 300 übertragen werden. Korrespondierend werden die im zweiten Datenzwischenspeicher 221 gehaltenen Daten in Reaktion auf eine abfallende Flanke des zweiten Zwischenspeicherzählsignals RCNB0 zur zweiten Eingabe-Pufferbusgruppe RDIN2<63:0> übertragen. Dann überträgt die zweite Eingabe-Pufferbusgruppe RDIN2<63:0> die zwischengespeicherten Daten in Reaktion auf den Taktimpuls 2 und den Taktimpuls 4 des zweiten Übertragungssteuertaktsignals RCLK2 zum dritten Datenzwischenspeicher 231. In diesem Ausführungsbeispiel wird der Betrieb des zweiten Datenzwischenspeichers 221 in Reaktion auf eine abfallende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 gesteuert, wodurch ein Datenübertragungsfehler sogar dann vermieden wird, wenn ein Versatz zwischen dem ersten und zweiten Übertragungssteuersignal RCLK1 und RCLK2 auftritt.How farther 5 is apparent, generates the second buffer selection counter 229 out 4 the two second latch count signals RCNB0 and RCNB1 by counting the number of clock pulses of the second transmission control clock signal RCLK2. In other words, the second latch count signals RCNB0 and RCNB1 are respectively activated in response to two sequential clock pulses of the second transfer control clock signal RCLK2. That is, each of the second latch count signals is activated after the lapse of two clock cycles of the second transmission control clock signal RCLK2. In detail, the second latch count signal RCNB0 which is the second data latch 221 is activated in response to the clock pulse 1 and the clock pulse 3 of the second transmission control clock signal RCLK2 and deactivated in response to the clock pulse 2 and the clock pulse 4 of the second transmission control clock signal RCLK2. The second data cache 221 Holds data from the buffer memory in response to a falling edge of each clock pulse of the second transmission control clock signal RCLK2 300 be transmitted. Corresponding to those in the second data buffer 221 transferred data to the second input buffer bus group RDIN2 <63: 0> in response to a falling edge of the second latch count signal RCNB0. Then, the second input buffer bus group RDIN2 <63: 0> transmits the latched data to the third data latch in response to the clock pulse 2 and the clock pulse 4 of the second transmission control clock signal RCLK2 231 , In this embodiment, the operation of the second Data buffer 221 in response to a falling edge of the second transfer control clock signal RCLK2, thereby preventing a data transfer error even when an offset occurs between the first and second transfer control signals RCLK1 and RCLK2.
Die zweite Eingabe-Pufferbusgruppe RD1N2<127:64> überträgt in Reaktion auf den Taktimpuls 3 und den Taktimpuls 5 des zweiten Übertragungssteuertaktsignals RCLK2 Daten vom zweiten Datenzwischenspeicher 222 zum dritten Datenzwischenspeicher 231.The second input buffer bus group RD1N2 <127:64> transmits data from the second data latch in response to the clock pulse 3 and the clock pulse 5 of the second transfer control clock signal RCLK2 222 to the third data buffer 231 ,
Daraus resultiert, dass die zweiten Eingabe-Pufferbusgruppen RDIN2<63:0> und RDIN2<127:64> in einer Zeitspanne von 80 ns (4·20 ns) alle 128 Datenbits von den ersten Datenzwischenspeichern 211 bis 214 zum dritten Datenzwischenspeicher 231 übertragen.As a result, the second input buffer bus groups RDIN2 <63: 0> and RDIN2 <127:64> store all 128 bits of data from the first data in a period of 80 ns (4 * 20 ns) 211 to 214 to the third data buffer 231 transfer.
Wie weiter aus 5 ersichtlich ist, überträgt der dritte Datenzwischenspeicher 231 seine zwischengespeicherten Daten in Reaktion auf eine abfallende Flanke eines jeden Impulses des dritten Übertragungstaktsignals RCLK3 zur dritten Eingabe-Pufferbusgruppe RDIN3<127:0>. Daraus resultiert, dass die dritte Eingabe-Pufferbusgruppe RDIN1<127:0> in einer Zeitspanne von 80 ns, welche der Taktperiode des dritten Übertragungssteuertaktsignals RCLK3, d. h. des Flashtaktsignals FCLK, entspricht, alle 128 Datenbits von den zweiten Datenzwischenspeichern 221 und 222 zum Flashspeicher 100 überträgt.How farther 5 can be seen transmits the third data buffer 231 its latched data in response to a falling edge of each pulse of the third transfer clock signal RCLK3 to the third input buffer bus group RDIN3 <127: 0>. As a result, the third input buffer bus group RDIN1 <127: 0> in a period of 80 ns corresponding to the clock period of the third transmission control clock signal RCLK3, ie, the flash clock signal FCLK, will latch all 128 data bits of the second data 221 and 222 to flash memory 100 transfers.
Zusammenfassend werden über die Flashschnittstelle 200, welche die ersten bis dritten Flasheingabepuffer 210, 220 und 230 umfasst, alle 80 ns Daten in Gruppen von 128 Bit vom Pufferspeicher 300, welcher alle 20 ns der Flashschnittstelle 200 Daten in Gruppen von 32 Bit zur Verfügung stellt, zum Flashspeicher 100 übertragen.In summary, the flash interface 200 including the first to third flash input buffers 210 . 220 and 230 includes every 80 ns of data in 128-bit groups from the cache 300 which is every 20 ns of the flash interface 200 Data in groups of 32 bits provides to flash memory 100 transfer.
6 zeigt ein detaillierteres Blockdiagramm des Flashausgabepuffers 260 und des Flashausgabemultiplexers 270, welche im Ausgabepfad OUT200 aus 3 angeordnet sind. 7 zeigt ein Zeitablaufdiagramm zur Darstellung eines Datenübertragungsvorgangs durch den Flashausgabepuffer 260 und den Multiplexer 270 gemäß 6. 6 shows a more detailed block diagram of the flash output buffer 260 and the flash output multiplexer 270 , which in output path OUT200 off 3 are arranged. 7 shows a timing diagram for illustrating a data transfer operation by the flash output buffer 260 and the multiplexer 270 according to 6 ,
Unter Bezugnahme auf die 6 und 7 umfasst der Flashausgabepuffer 260 einen Ausgabepuffer 261, der in Reaktion auf das Flashtaktsignal FCLK, welches dem dritten Übertragungssteuertaktsignal RCLK3 entspricht, Daten vom Flashspeicher 100 über die Flashbusgruppe FDO<127:0> zu Ausgabe-Pufferbusgruppen RDO<31:0>, RDO<63:32>, RDO<95:64> und RDO<127:96> überträgt. In anderen Worten ausgedrückt, der Ausgabepuffer 261 sendet 128-Bit-Daten über die Ausgabe-Pufferbusgruppen RDO<31:0>, RDO<63:32>, RDO<95:64> und RDO<127:96> vom Flashspeicher 100 zum Flashausgabemultiplexer 270.With reference to the 6 and 7 includes the flash output buffer 260 an output buffer 261 which receives data from the flash memory in response to the flash clock signal FCLK corresponding to the third transmission control clock signal RCLK3 100 via the flash bus group FDO <127: 0> to output buffer bus groups RDO <31: 0>, RDO <63:32>, RDO <95:64> and RDO <127: 96>. In other words, the output buffer 261 sends 128-bit data through the output buffer bus groups RDO <31: 0>, RDO <63:32>, RDO <95:64> and RDO <127: 96> from flash memory 100 to the flash output multiplexer 270 ,
Der Flashausgabemultiplexer 270 umfasst einen Ausgabemultiplexer 271 und einen Multiplexerzähler 273. Der Multiplexerzähler 273 zählt Taktimpulse des ersten Übertragungssteuertaktsignals RCLK1 und erzeugt dann vier Multiplexerzählersignale MCN0 bis MCN3. In anderen Worten ausgedrückt, die Multiplexerzählersignale MCN0 bis MCN3 werden in Reaktion auf vier sequentielle Taktimpulse des ersten Übertragungssteuertaktsignals RCLK1 erzeugt. Auf diese Weise wird jedes der Multiplexerzählersignale jeweils nach vier Taktperioden des ersten Übertragungssteuertaktsignals RCLK1 aktiviert. Die Multiplexerzählersignale MCN0 bis MCN3 werden beispielsweise in Reaktion auf den Taktimpuls 1 und den Taktimpuls 5 des ersten Übertragungssteuertaktsignals RCLK1 aktiviert und in Reaktion auf den Taktimpuls 2 und den Taktsignalimpuls 6 des ersten Übertragungssteuertaktsignals RCLK1 deaktiviert.The flash output multiplexer 270 includes an output multiplexer 271 and a multiplexer counter 273 , The multiplexer counter 273 Counts clock pulses of the first transmission control clock signal RCLK1 and then generates four multiplexer counter signals MCN0 to MCN3. In other words, the multiplexer counter signals MCN0 to MCN3 are generated in response to four sequential clock pulses of the first transmission control clock signal RCLK1. In this way, each of the multiplexer counter signals is activated every four clock periods of the first transmission control clock signal RCLK1. For example, the multiplexer counter signals MCN0 to MCN3 are activated in response to the clock pulse 1 and the clock pulse 5 of the first transmission control clock signal RCLK1, and are deactivated in response to the clock pulse 2 and the clock signal pulse 6 of the first transmission control clock signal RCLK1.
Der Ausgabemultiplexer 271 reagiert auf jeden vierten Taktimpuls des ersten Übertragungssteuertaktsignals RCLK1, um eine der Ausgabe-Pufferbusgruppen in der Reihenfolge RDO<31:0>, RDO<63:32>, RDO<95:64> und RDO<127:96> auszuwählen. Zusätzlich wird der Ausgabemultiplexer 271 so betrieben, dass er selektiv Daten der Ausgabe-Pufferbusgruppen RDO<31:0>, RDO<63:32>, RDO<95:64> und RDO<127:96> für das externe System 10 über den Pufferspeicher 300 zur Verfügung stellt.The output multiplexer 271 responds to every fourth clock pulse of the first transfer control clock signal RCLK1 to select one of the output buffer bus groups in the order RDO <31: 0>, RDO <63:32>, RDO <95:64> and RDO <127:96>. In addition, the output multiplexer 271 operated so that it selectively outputs data of the output buffer bus groups RDO <31: 0>, RDO <63:32>, RDO <95:64> and RDO <127: 96> for the external system 10 over the cache 300 provides.
Im Detail überträgt der Ausgabemultiplexer 271 in Reaktion auf eine abfallende Flanke des Multiplexerzählersignals MCN0 Daten von der Ausgabe-Pufferbusgruppe RDO<31:0> zur Flash-Pufferbusgruppe FBDO<31:0>. Das bedeutet, wie aus 7 ersichtlich ist, dass der Ausgabemultiplexer 271 in Reaktion auf den Taktimpuls 2 und den Taktimpuls 6 des ersten Übertragungssteuertaktsignals RCLK1 Daten von der Ausgabe-Pufferbusgruppe RDO<31:0> zur Flash-Pufferbusgruppe FBDO<31:0> überträgt.In detail, the output multiplexer transmits 271 in response to a falling edge of the multiplexer counter signal MCN0, data from the output buffer bus group RDO <31: 0> to the flash buffer bus group FBDO <31: 0>. That means like out 7 it can be seen that the output multiplexer 271 in response to the clock pulse 2 and the clock pulse 6 of the first transfer control clock signal RCLK1, transfers data from the output buffer bus group RDO <31: 0> to the flash buffer bus group FBDO <31: 0>.
Analog überträgt der Ausgabemultiplexer 271 in Reaktion auf den Taktimpuls 3 und den Taktimpuls 7 des ersten Übertragungssteuertaktsignals RCLK1 Daten von der Ausgabe-Pufferbusgruppe RDO<63:32> zur Flash-Pufferbusgruppe FBDO<31:0>. Der Ausgabemultiplexer 271 überträgt in Reaktion auf den Taktimpuls 4 und den Taktimpuls 8 des ersten Übertragungssteuertaktsignals RCLK1 Daten von der Ausgabe-Pufferbusgruppe RDO<95:64> zur Flash-Pufferbusgruppe FBDO<31:0>. Zudem überträgt der Ausgabemultiplexer 271 in Reaktion auf den Taktimpuls 5 und den Taktimpuls 9 des ersten Übertragungssteuertaktsignals RCLK1 Daten von der Ausgabe-Pufferbusgruppe RDO<127:96> zur Flash-Pufferbusgruppe FBDO<31:0>.Analog transmits the output multiplexer 271 in response to the clock pulse 3 and the clock pulse 7 of the first transmission control clock signal RCLK1, data from the output buffer bus group RDO <63:32> to the flash buffer bus group FBDO <31: 0>. The output multiplexer 271 transmits data from the output buffer bus group RDO <95:64> to the flash buffer bus group FBDO <31: 0> in response to the clock pulse 4 and the clock pulse 8 of the first transfer control clock signal RCLK1. In addition, the output multiplexer transmits 271 in response to the clock pulse 5 and the clock pulse 9 of the first transfer control clock signal RCLK1 Data from the output buffer bus group RDO <127: 96> to the flash buffer bus group FBDO <31: 0>.
Daraus resultiert, dass der Ausgabemultiplexer 271 während einer Zeitspanne von 80 ns (4·20 ns) Daten sequentiell von den vier Ausgabe-Pufferbusgruppen RDO<31:0>, RDO<63:32>, RDO<95:64> und RDO<127:96> zur Flash-Pufferbusgruppe FBDO<31:0> überträgt.As a result, the output multiplexer 271 during a period of 80 ns (4 x 20 ns), data is sequentially fed from the four output buffer bus groups RDO <31: 0>, RDO <63:32>, RDO <95:64> and RDO <127:96> to the flash memory. Buffer bus group FBDO <31: 0> transmits.
8 zeigt im Blockdiagramm eine mögliche Realisierung des Steuertaktsignalgenerators 280 aus 3. Die ersten bis n-ten Übertragungssteuertaktsignale RCLK1 bis RCLKn werden, wie oben ausgeführt, vom Steuertaktgenerator 280 erzeugt. Wie aus 8 ersichtlich ist, umfasst der Steuertaktsignalgenerator 280 in diesem Beispiel einen Referenztaktgenerator 281 und einen Periodenmodulator 282. Der Referenztaktgenerator 281 erzeugt das j-te Übertragungssteuertaktsignal. Vorzugsweise ist j = (n + 1)/2, wenn n eine ungerade Zahl ist, und j = n/2, wenn n ein gerade Zahl ist. Im hier beschriebenen Ausführungsbeispiel ist j gleich 2, so dass der Referenztaktgenerator 281 das zweite Übertragungssteuertaktsignal RCLK2 erzeugt. Der Referenztaktgenerator 281 kann beispielsweise als Ringoszillator implementiert werden. Da die Struktur und die Funktionsweise eines solchen Taktgenerators allgemein bekannt sind, kann hier auf eine detaillierte Beschreibung des Referenztaktgenerators 281 verzichtet werden. 8th shows in the block diagram a possible implementation of the control clock signal generator 280 out 3 , The first to n-th transmission control clock signals RCLK1 to RCLKn are, as stated above, from the control clock generator 280 generated. How out 8th is apparent, the control clock signal generator comprises 280 in this example, a reference clock generator 281 and a period modulator 282 , The reference clock generator 281 generates the jth transfer control clock signal. Preferably, j = (n + 1) / 2 if n is an odd number and j = n / 2 if n is an even number. In the embodiment described here, j is equal to 2, so that the reference clock generator 281 generates the second transmission control clock signal RCLK2. The reference clock generator 281 can for example be implemented as a ring oscillator. Since the structure and operation of such a clock generator are well known, a detailed description of the reference clock generator can be found here 281 be waived.
Der Periodenmodulator 282 verändert die Periode des zweiten Übertragungssteuertaktsignals RCLK2 und stellt die modulierte Periode für das erste und dritte Übertragungssteuertaktsignal RCLK1 und RCLK3 zur Verfügung. Der Periodenmodulator 282 umfasst einen Periodenverkürzungsblock 283, um das erste Übertragungssteuertaktsignal RCLK1 zu erzeugen, und einen Periodenverlängerungsblock 285, um das dritte Übertragungssteuertaktsignal RCLK3 zu erzeugen.The period modulator 282 changes the period of the second transmission control clock signal RCLK2, and provides the modulated period for the first and third transmission control clock signals RCLK1 and RCLK3. The period modulator 282 includes a period shortening block 283 to generate the first transmission control clock signal RCLK1 and a period extension block 285 to generate the third transmission control clock signal RCLK3.
9 zeigt ein detaillierteres Schaltbild eines Ausführungsbeispiels des Periodenverkürzungsblocks 283 aus 8. Wie aus 9 ersichtlich ist, umfasst der Periodenverkürzungsblock 283 in diesem Beispiel einen Flankendetektor 283a, der eine ansteigende Flanke detektiert, einen Flankendetektor 283b, der eine abfallende Flanke detektiert, und eine ODER-Schaltung 283c. 9 shows a more detailed circuit diagram of an embodiment of the period shortening block 283 out 8th , How out 9 is apparent, the period shortening block comprises 283 in this example, an edge detector 283a detecting a rising edge, an edge detector 283b detecting a falling edge and an OR circuit 283c ,
Der Flankendetektor 283a erzeugt ein Pulssignal, wenn eine ansteigende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 detektiert wird. In anderen Worten ausgedrückt, eine ansteigende Flanke des Ausgabesignals PREA des Flankendetektors 283a wird nach einer vorgegebenen Verzögerungszeit in Reaktion auf eine ansteigende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 erzeugt, wie anhand eines Übergangs tA1 in 11 ersichtlich ist. Andererseits wird eine abfallende Flanke des Ausgabesignals PREA des Flankendetektors 283a in Reaktion auf eine abfallende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 ohne Verzögerung erzeugt, wie aus einem Übergang tA2 in 11 ersichtlich ist.The edge detector 283a generates a pulse signal when a rising edge of the second transmission control clock signal RCLK2 is detected. In other words, a rising edge of the output signal PREA of the edge detector 283a is generated after a predetermined delay time in response to a rising edge of the second transfer control clock signal RCLK2 as indicated by a transition tA1 in FIG 11 is apparent. On the other hand, a falling edge of the output signal PREA of the edge detector 283a generated in response to a falling edge of the second transmission control clock signal RCLK2 without delay, as from a transition tA2 in 11 is apparent.
Der Flankendetektor 283b erzeugt ein Pulssignal, wenn eine abfallende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 detektiert wird. in anderen Worten ausgedrückt, eine ansteigende Flanke des Ausgabesignals PREB des Flankendetektors 283b wird nach einer vorgegebenen Verzögerungszeit in Reaktion auf eine abfallende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 erzeugt, wie aus einem Übergang tB1 in 11 ersichtlich ist. Andererseits wird eine abfallende Flanke des Ausgabesignals PREB des Flankendetektors 283b in Reaktion auf eine ansteigende Flanke des zweiten Übertragungssteuertaktsignals RCLK2 ohne Verzögerung erzeugt, wie aus einem Übergang tB2 in 11 ersichtlich ist.The edge detector 283b generates a pulse signal when a falling edge of the second transmission control clock signal RCLK2 is detected. in other words, a rising edge of the output signal PREB of the edge detector 283b is generated after a predetermined delay time in response to a falling edge of the second transfer control clock signal RCLK2, as from a transition tB1 in FIG 11 is apparent. On the other hand, a falling edge of the output signal PREB of the edge detector 283b generated in response to a rising edge of the second transmission control clock signal RCLK2 without delay, as from a transition tB2 in FIG 11 is apparent.
Die ODER-Schaltung 283c führt eine logische Summierung der Ausgabesignale PREA und PREB der Flankendetektoren 283a und 283b durch und erzeugt die logische Summe als erstes Übertragungssteuertaktsignal RCLK1. Daher weist das erste Übertragungssteuertaktsignal RCLK1 die halbe Periodendauer des zweiten Übertragungssteuertaktsignals RCLK2 auf. Das erste Übertragungssteuertaktsignal RCLK1 aus 11 entspricht dem ersten Übertragungssteuertaktsignal RCLK1 aus den 5 und 7.The OR circuit 283c performs a logical summation of the output signals PREA and PREB of the edge detectors 283a and 283b and generates the logical sum as the first transmission control clock signal RCLK1. Therefore, the first transmission control clock signal RCLK1 has half the period of the second transmission control clock signal RCLK2. The first transmission control clock signal RCLK1 off 11 corresponds to the first transmission control clock signal RCLK1 from the 5 and 7 ,
10 zeigt im Schaltbild ein Ausführungsbeispiel des Periodenverlängerungsblocks 285 aus 8. Der Periodenverlängerungsblock 285 umfasst ein D-Flip-Flop 285a, welches an einem Taktsignaleingabeanschluss CK das invertierte zweite Übertragungssteuertaktsignal RCLK2 empfängt und das dritte Übertragungssteuertaktsignal RCLK3 an einem Ausgabeanschluss DQ erzeugt. Das D-Flip-Flop 285a empfängt eine Dateneingabe D1, die dem Inversen des dritten Übertragungssteuertaktsignals RCLK3 entspricht. 10 shows in the diagram an embodiment of the period extension block 285 out 8th , The period extension block 285 includes a D flip-flop 285a which receives at a clock signal input terminal CK the inverted second transmission control clock signal RCLK2 and generates the third transmission control clock signal RCLK3 at an output terminal DQ. The D flip flop 285a receives a data input D1 corresponding to the inverse of the third transmission control clock signal RCLK3.
Daher wiederholt das dritte Übertragungssteuertaktsignal RCLK3 in Reaktion auf abfallende Flanken des zweiten Übertragungssteuertaktsignals RCLK2 logische Übergänge, wie aus 11 ersichtlich ist. Folglich ist die Periodendauer des dritten Übertragungssteuertaktsignals RCLK3 doppelt so lang wie die Periodendauer des zweiten Übertragungssteuertaktsignals RCLK2. Das dritte Übertragungssteuertaktsignal RCLK3 aus 11 entspricht dem dritten Übertragungssteuertaktsignal RCLK3 aus den 5 und 7.Therefore, in response to falling edges of the second transmission control clock signal RCLK2, the third transmission control clock signal RCLK3 repeats logical transitions as shown in FIG 11 is apparent. Consequently, the period of the third transmission control clock signal RCLK3 is twice as long as the period of the second transmission control clock signal RCLK2. The third transmission control clock signal RCLK3 off 11 corresponds to the third transmission control clock signal RCLK3 from the 5 and 7 ,
12 zeigt ein detaillierteres Blockdiagramm eines Ausführungsbeispiels des Pufferspeichers 300 aus 1. Wie aus 12 ersichtlich ist, umfasst der Pufferspeicher 300 in diesem Beispiel eine erste und zweite Temporärspeichereinheit 310 und 320 und einen Puffermultiplexer 330. 12 shows a more detailed block diagram of an embodiment of the buffer memory 300 out 1 , How out 12 is apparent, the buffer comprises 300 in this example, first and second temporary storage units 310 and 320 and a buffer multiplexer 330 ,
Die erste und zweite Temporärspeichereinheit 310 und 320 stellen Daten für die Hostschnittstelle 400 und die Flashschnittstelle 200 parallel zur Verfügung, welche mit der Busbreite der Hostbusgruppe HDIO<15:0> konsistent sind, d. h. 16 Bit. In einem Ausführungsbeispiel umfassen die erste und zweite Temporärspeichereinheit 310 und 320 jeweils eine SRAM-Einheit, die in der Lage sind, die Daten mit einer Breite zu speichern, welche mit der Busbreite der Hostbusgruppe HDIO<15:0> konsistent sind.The first and second temporary storage units 310 and 320 provide data for the host interface 400 and the flash interface 200 available in parallel, which are consistent with the bus width of the host bus group HDIO <15: 0>, ie 16 bits. In one embodiment, the first and second temporary storage units comprise 310 and 320 one SRAM unit each capable of storing the data with a width consistent with the bus width of the host bus group HDIO <15: 0>.
Der Puffermultiplexer 330 stellt selektiv Daten der Hostbusgruppe HDIO<15:0>, welche von der Hostschnittstelle 400 zur Verfügung gestellt werden, entweder der ersten oder der zweiten Temporärspeichereinheit 310 und 320 zur Verfügung. Zusätzlich stellt der Puffermultiplexer 330 Daten von der ersten und zweiten Temporärspeichereinheit 310 und 320 entweder der Hostschnittstelle 400 oder der Flashschnittstelle 200 zur Verfügung.The buffer multiplexer 330 selectively sets data of the host bus group HDIO <15: 0>, which is from the host interface 400 be provided, either the first or the second temporary storage unit 310 and 320 to disposal. In addition, the buffer multiplexer provides 330 Data from the first and second temporary storage units 310 and 320 either the host interface 400 or the flash interface 200 to disposal.
Nachfolgend wird die Funktionsweise des Puffermultiplexers 330 im Detail beschrieben. Der Puffermultiplexer 330 empfängt über die Hostbusgruppe HDIO<15:0> Daten von der Hostschnittstelle 400. Die an die Hostschnittstelle 400 angelegten Daten werden mittels eines ersten und zweiten Speicherfreigabesignals CSL und CSM selektiv der ersten oder zweiten Temporärspeichereinheit 310 und 320 zur Verfügung gestellt. In anderen Worten ausgedrückt, wenn das erste Speicherfreigabesignal CSL aktiv ist, werden die Daten der Hostschnittstelle 400 über eine erste SRAM-Speicherbusgruppe SDIL<15:0> zur ersten Temporärspeichereinheit 310 übertragen. Wenn das zweite Speicherfreigabesignal CSM aktiv ist, werden die Daten der Hostschnittstelle 400 über eine zweite SRAM-Speicherbusgruppe SDIM<15:0> zur zweiten Temporärspeichereinheit 320 übertragen.The following is the operation of the buffer multiplexer 330 described in detail. The buffer multiplexer 330 receives data from the host interface via the host bus group HDIO <15: 0> 400 , The to the host interface 400 applied data are selectively the first or second temporary storage unit by means of a first and second memory enable signal CSL and CSM 310 and 320 made available. In other words, when the first memory enable signal CSL is active, the data becomes the host interface 400 via a first SRAM memory bus group SDIL <15: 0> to the first temporary memory unit 310 transfer. When the second memory enable signal CSM is active, the data becomes the host interface 400 via a second SRAM memory bus group SDIM <15: 0> to the second temporary memory unit 320 transfer.
Die Daten der Flash-Pufferbusgruppe FDBO<31:0>, welche von der Flashschnittstelle 200 zur Verfügung gestellt werden, werden als zwei Teile, die jeweils 16 Bits umfassen, in der ersten und zweiten Temporärspeichereinheit 310 und 320 gespeichert.The data of the flash buffer bus group FDBO <31: 0>, which is from the flash interface 200 are provided as two parts each comprising 16 bits in the first and second temporary storage units 310 and 320 saved.
Zudem empfängt der Puffermultiplexer 330 über eine erste und eine zweite SRAM-Ausgabebusgruppe SDOL<15:0> und SDOM<15:0> Daten von der ersten und zweiten Temporärspeichereinheit 310 und 320. Die Daten der ersten und zweiten Temporärspeichereinheit 310 und 320 werden während eines Dateneingabevorgangs der Puffer-Flashbusgruppe BFDI<31:0> zur Verfügung gestellt und während eines Datenausgabevorgangs den Puffer-Hostbusgruppen BHDOM<15:0> und BHDOL<15:0> zur Verfügung gestellt.In addition, the buffer multiplexer receives 330 a first and a second SRAM output bus group SDOL <15: 0> and SDOM <15: 0> data from the first and second temporary storage units 310 and 320 , The data of the first and second temporary storage units 310 and 320 are provided to the buffer flash bus group BFDI <31: 0> during a data input operation and provided to the buffer host bus groups BHDOM <15: 0> and BHDOL <15: 0> during a data output operation.
Daher ist der Pufferspeicher 300 in der Lage, 32-Bit-Daten parallel mit der Flashschnittstelle 200 auszutauschen. Zudem empfängt der Pufferspeicher 300 16-Bit-Daten von der Hostschnittstelle 400 parallel und überträgt 32-Bit-Daten parallel zur Hostschnittstelle 400.Therefore, the buffer is 300 able to run 32-bit data in parallel with the flash interface 200 exchange. In addition, the buffer memory receives 300 16-bit data from the host interface 400 parallel and transfers 32-bit data parallel to the host interface 400 ,
13 zeigt ein detaillierteres Blockdiagramm eines Ausführungsbeispiels der Hostschnittstelle 400 aus 1. Wie aus 13 ersichtlich ist, umfasst die Hostschnittstelle 400 in diesem Beispiel einen Chipauswahlmultiplexer 410, einen Hostausgabemultiplexer 420 und einen Hosteingabe-/Hostausgabepuffer 430. 13 shows a more detailed block diagram of an embodiment of the host interface 400 out 1 , How out 13 is apparent, includes the host interface 400 in this example a chip select multiplexer 410 , a host output multiplexer 420 and a host input / host output buffer 430 ,
Der Chipauswahlmultiplexer 410 erzeugt das erste und zweite Speicherfreigabesignal CSL und CSM durch Demultiplexen eines Chipfreigabesignals CS, welches vom externen System 10 zur Verfügung gestellt wird, in Reaktion auf eine vorgegebene Auswahladresse ADD0. Das erste und zweite Speicherfreigabesignal CSL und CSM werden an den Puffermultiplexer 330 angelegt und steuern die Auswahl der ersten bzw. zweiten Temporärspeichereinheit 310, 320.The chip selection multiplexer 410 generates the first and second memory enable signals CSL and CSM by demultiplexing a chip enable signal CS received from the external system 10 is provided in response to a predetermined selection address ADD0. The first and second memory enable signals CSL and CSM are sent to the buffer multiplexer 330 create and control the selection of the first and second temporary storage unit 310 . 320 ,
Der Hostausgabemultiplexer 420 wählt in Reaktion auf die Auswahladresse ADD0 eine der Datengruppen aus, welche von der ersten und zweiten Temporärspeichereinheit 310 und 320 zur Verfügung gestellt werden. Die durch den Hostausgabemultiplexer 420 ausgewählte Datengruppe wird über eine gemeinsame Ausgabebusgruppe BDO<15:0> zum externen System 10 übertragen.The host output multiplexer 420 In response to the selection address ADD0, selects one of the data groups selected from the first and second temporary storage units 310 and 320 to provide. The through the host output multiplexer 420 The selected data group is transferred to the external system via a shared output bus group BDO <15: 0> 10 transfer.
Der Hosteingabe-/Hostausgabepuffer 430 puffert Daten, welche vom externen System 10 über die Hostbusgruppe HDIO<15:0> zur Verfügung gestellt werden, und stellt die gepufferten Daten dann dem Pufferspeicher 300 zur Verfügung. Zudem puffert der Hosteingabe-/Hostausgabepuffer 430 Daten vom Pufferspeicher 300, welche über die gemeinsame Ausgabebusgruppe BDO<15:0> zur Verfügung gestellt werden, und stellt die gepufferten Daten über die Hostbusgruppe HDIO<15:0> dann dem externen System 10 zur Verfügung.The host input / host output buffer 430 buffers data from the external system 10 via the host bus group HDIO <15: 0>, and then puts the buffered data into the buffer memory 300 to disposal. In addition, the host input / host output buffer buffers 430 Data from the cache 300 , which are made available via the shared output bus group BDO <15: 0>, and then put the buffered data over the host bus group HDIO <15: 0> to the external system 10 to disposal.
Durch die oben beschriebene Hostschnittstelle 400 können die n-Bit-Daten, z. B. 16-Bit-Daten, des externen Systems 10 parallel mit der Datenspeichervorrichtung ausgetauscht werden, d. h. gesendet und/oder empfangen werden.Through the host interface described above 400 can the n-bit data, eg. For example, 16-bit data from the external system 10 be exchanged in parallel with the data storage device, ie sent and / or received.
Ausführungsformen der Erfindung führen Datenaustauschvorgänge zwischen dem Flashspeicher und dem externen System beispielhaft über den Pufferspeicher aus. Es sind jedoch auch Datenübertragungsvorgänge zwischen dem Flashspeicher und dem externen System ohne den Pufferspeicher möglich.Embodiments of the invention perform data exchanges between the flash memory and the external system, for example, via the buffer memory. However, data transfer operations between the flash memory and the external system without the buffer memory are also possible.
Wie oben ausgeführt Ist, umfasst die erfindungsgemäße Flashdatenspeichervorrichtung mehrstufige Flasheingabepuffer, in denen die Datenbusbreite stufenweise erhöht wird und eine Periodendauer eines Steuertaktes stufenweise verlängert wird. Diese Konfiguration ermöglicht beispielsweise, dass 16-Bit-Daten in einer Zeitspanne von 20 ns ausgetauscht werden können, während ein paralleler Zugriffsvorgang von 128-Bit-Daten auf den eingebetteten Flashspeicher innerhalb einer Zeitspanne von 80 ns möglich ist. Die Erfindung verbessert in vorteilhafter Weise die Übertragungsgeschwindigkeit bzw. die Datenrate zwischen einem externen System und einem in der Flashdatenspeichervorrichtung eingebetteten Flashspeicher.As stated above, the flash data storage device according to the invention comprises multi-stage flash input buffers in which the data bus width is increased stepwise and a period of a control clock is gradually increased. This configuration, for example, allows 16-bit data to be exchanged in a 20 ns period, while allowing parallel access of 128-bit data to the embedded flash memory within a period of 80 ns. The invention advantageously improves the transmission rate or data rate between an external system and a flash memory embedded in the flash data storage device.
