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Die
vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher
mit redundanten Speicherzellen.
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Integrierte
Halbleiterspeicher, beispielsweise DRAM (Dynamic Random Access Memory)-Halbleiterspeicher,
enthalten im Allgemeinen mehrere Speicherzellenfelder bzw. Speicherbänke, in
denen Speicherzellen matrixförmig
angeordnet sind. 1 zeigt beispielhaft vier Speicherzellenfelder
bzw. Speicherbänke
B1, B2, B3 und B4, die auf einem Halbleiterspeichermodul M angeordnet
sind. Zur Verbesserung der Ausbeute werden die integrierten Halbleiterspeicher
bei ihrer Fertigung mit einer Redundanz ausgestattet. Eine derart
ausgestattete Speicherbank weist sowohl reguläre Speicherzellen als auch
redundante Speicherzellen auf. Die Speicherbank B3 weist beispielsweise
einen ersten Bereich des Speicherzellenfeldes 10a auf,
in dem reguläre
Speicherzellen angeordnet sind, und enthält einen zweiten Bereich 10b und 10c,
in dem redundante Speicherzellen angeordnet sind.
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2 zeigt
einen vergrößerten Ausschnitt der
Speicherbank B3. In dem ersten regulären Speicherbereich 10a und
in den zweiten redundanten Speicherbereichen 10b und 10c sind
die Speicherzellen SZ entlang von Reihenleitungen R1, R2, R3 und
Spaltenleitungen S1, S2, S3 matrixförmig angeordnet. Bei den Speicherzellen
kann es sich beispielsweise um DRAM-Speicherzellen handeln. 2 zeigt
dazu exemplarisch den Aufbau einer DRAM-Speicherzelle SZ, die entlang
der Reihenleitung R3 und der Spaltenleitung S1 angeordnet ist. Die
DRAM-Speicher zelle SZ umfasst einen Auswahltransistor AT, der über ein
Steuersignal auf der Reihenleitung R3 steuerbar ist, und einen Speicherkondensator
SC, der über
den Auswahltransistor AT mit der Spaltenleitung S1 verbindbar ist.
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Wenn
während
des Fertigungsprozesses fehlerhafte Speicherzellen auftreten, so
kann eine Redundanzanalyse anhand der erkannten Fehler und der vorhandenen
fehlerfreien Redundanz ermitteln, ob eine Reparatur des Halbleiterspeichers
möglich
ist. Dabei wird eine fehlerhafte Reihenleitung im regulären Speicherzellenfeld 10a,
an die mindestens eine fehlerhafte Speicherzelle angeschlossen ist, durch
eine redundante Reihenleitung im redundanten Speicherbereich 10b des
Speicherzellenfeldes ersetzt. Ebenso ist es möglich, eine Spaltenleitung
im regulären
Speicherbereich 10a des Speicherzellenfeldes, an die mindestens
eine fehlerhafte Speicherzelle angeschlossen ist, durch eine Spaltenleitung 10c im
redundanten Bereich des Speicherzellenfeldes zu ersetzen.
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3A zeigt
beispielsweise eine fehlerhafte Reihenleitung R im ersten Speicherbereich 10a,
die über
eine Adresse x = 7 adressierbar ist, und durch eine fehlerfreie
redundante Reihenleitung Rr mit der Adresse xr = 2 ersetzbar ist. 3B zeigt
eine fehlerhafte Spaltenleitung S, die über die Adresse y = 7 aktivierbar
ist und im Rahmen der Redundanzanalyse durch eine fehlerfreie Spaltenleitung
Sr, die über
die Adresse yr = 2 im redundanten Speicherbereich 10c ersetzbar
ist.
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Es
gibt zahlreiche Beispiele zur Durchführung einer möglichst
effizienten Redundanzanalyse. Die Druckschrift WO 01/97226 A2 beschreibt
beispielsweise einen integrierten Halbleiterspeicher mit regulären und
redundanten Wortleitungen, die jeweils in einzelne Leitungssegmente
unterteilt sind. Wenn eine Spei cherzelle, die an eines der Segmente angeschlossen
ist, fehlerhaft ist, wird das betroffene reguläre Wortleitungssegment durch
ein redundantes Wortleitungssegment ersetzt. Durch das Ersetzen jeweils
einzelner Abschnitte einer regulären
Wortleitung können
die begrenzt zur Verfügung
stehenden redundanten Wortleitungen effizient genutzt werden.
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Die
Druckschrift WO 01/33572 A1 beschreibt einen integrierten Halbleiterspeicher
mit einer Redundanz-Steuereinheit, in der Adressen von fehlerhaften
Speicherzellen abspeicherbar sind. Wenn bei der Fertigung des integrierten
Halbleiterspeichers das Auftreten einer fehlerhaften Speicherzelle
detektiert wird, wird deren Adresse der Redundanz-Steuereinheit
zugeführt
und dort mit bereits abgespeicherten Adressen von fehlerhaften Speicherzellen
verglichen. Wenn die Adresse der fehlerhaften Speicherzelle mit
keiner der bereits abgespeicherten Adressen übereinstimmt, ist bei dem betroffenen
Produktionsschritt eine neue fehlerhafte Speicherzelle hinzugekommen.
Am Ende des Herstellungsprozesses lässt sich feststellen, ob der
integrierte Halbleiterspeicher aufgrund der Anzahl der während des
Verfahrens aufgedeckten Fehler noch reparierbar ist.
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Die
Information über
die Verwendung einer redundanten Leitung wird im allgemeinen durch
den Status von Laserfuses oder elektrischen Fuses angezeigt. Die
Druckschrift WO 02/33707 A2 beschreibt eine Schaltung zur Programmierung
von elektrischen Fuses. Die Schaltung umfasst einen Bitgenerator, der
einem Schieberegister einzelne Steuerbits zuführt. Eine Leitung zur Erzeugung
einer Programmierspannung wird über
einen Programmdatenstrom aktiviert. Die Fuses sind mit den einzelnen
Registern des Schieberegisters und der Programmierleitung verbunden
und werden in Abhängigkeit
vom Zustand des mit ihnen ver bundenen Registers und dem an der Programmierleitung
anliegenden Datenstrom programmiert.
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Die
Druckschrift WO 01/67249 A2 beschreibt eine integrierte Schaltung
zur Decodierung von Adresssignalen, die sich insbesondere zur Adressierung
redundanter Wortleitungen verwenden lässt. Die Schaltung verwendet
einen ersten Decoder zur Decodierung einer Reihenadresse und zur
Generierung eines ersten Adresssignals zur Adressierung von Wortleitungen
in einer ersten Hälfte
einer Speicherbank und einen zweiten Decoder zur Decodierung der
Reihenadresse in Kombination mit Daten, die den Status von Fuses
anzeigen, zur Erzeugung eines zweiten Adresssignals zur Adressierung von
Wortleitungen in einer zweiten Hälfte
der Speicherbank, wobei die ersten und zweiten Adresssignale erste
und zweite Wortleitungen in der ersten und zweiten Hälfte der
Speicherbank zur gleichen Zeit auswählen. Über die Reihenadresse lässt sich eine
der redundanten Wortleitungen auswählen, die eine defekte der
ersten und zweiten Wortleitungen ersetzt.
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Die
Druckschrift WO 01/42803 A2 beschreibt ein Verfahren zur Komprimierung
einer sogenannten Bit-Fail-Map, die Informationen bezüglich einer
Fehleranalyse enthält.
Fehlerinformationen werden dabei in gekennzeichneten Bereichen der
Bitmap angezeigt. Die Fehlerklassifizierung lässt sich anhand der Form und
der Dimension der Fehlerbereiche in den gekennzeichneten Bereichen
der Bitmap durchführen.
Durch die Verwendung einer komprimierten Bitmap wird der Speicherbedarf
zur Speicherung der Fehlerinformationen stark reduziert.
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Die
Druckschrift
DE 102
29 164 B2 betrifft einen Speicherbaustein, bei dem einer
Reparatureinheit eine Information zugeführt wird, die eine Aussage
darüber
ermöglicht,
ob eine re dundante Wortleitung mit einer True- oder komplementären Bitleitung in
Verbindung steht. Auf diese Weise kann die Information, ob es sich
um eine True- oder komplementäre
Bitleitung handelt, bei einem Test der Speicherzellen berücksichtigt
werden. Jede Speicherzelle kann dadurch auf den kritischen Zustand,
d.h. z.B. auf einen physikalischen High-Pegel überprüft werden. Da eine Einschreiblogik
eine Information darüber
erhält, ob
eine zu testende Speicherzelle an eine True- oder komplementäre Bitleitung
angeschlossen ist, kann das logische Datum gewählt werden, mit dem ein physikalischer
High-Pegel in die Speicherzelle eingeschrieben wird. Bei einem Test
eines reparierten Zellenfeldes werden von einer Testlogik auch die
redundanten Speicherzellen mit dem korrekten physikalischen Pegel
beschrieben. Bei der Durchführung
des Testverfahrens wird die Information berücksichtigt, ob die redundante
Speicherzelle an eine True- oder an eine komplementäre Bitleitung
angeschlossen ist. Ein Test mit komplementären Daten entfällt daher, wodurch
der Zeitaufwand für
das Testverfahren reduziert wird.
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Im
Betrieb des integrierten Halbleiterspeichers wird bei der Adressierung
bzw. beim Feststellen einer fehlerhaften Reihenleitung oder Spaltenleitung
im regulären
Speicherbereich an stelle der fehlerhaften Reihen- und Spaltenleitung
die zugehörige redundante
Reihenleitung oder Spaltenleitung im redundanten Speicherbereich
aktiviert. Die dazu erforderliche Umadressierung einer regulären Reihen- und
Spaltenleitung mit einer redundanten Reihen- und Spaltenleitung
wird in einem so genannten Laser-Fuse-Prozess unauslöschlich
in eine Fuse-Schaltung
eingebrannt. Der Speicherbaustein ist nach dem Laser-Fuse-Prozess
funktionsfähig.
Sein reguläres
Zellenfeld wurde repariert, indem gezielt fehlerhafte Reihen- und
Spaltenleitungen im regulären
Bereich seines Speicherzellenfeldes durch fehlerfreie redundante
Reihen- und Spaltenleitungen im redundanten Bereich des Speicherzellenfeldes
ersetzt worden sind.
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Zum
Testen des integrierten Halbleiterspeichers ermöglicht ein spezieller Testmodus,
die Redundanzadressierung an- oder auszuschalten. Somit lässt sich
beispielsweise feststellen, ob eine reguläre Speicherzelle durch eine
redundante Speicherzelle ersetzt worden ist. Dazu wird durch den
speziellen Testmodus die Redundanzadressierung anfänglich eingeschaltet.
Danach wird beispielsweise eine logische 0 in den Speicher mit Redundanz
geschrieben. Aufgrund der eingeschalteten Redundanz wird dabei eine
fehlerhafte Speicherzelle im regulären Speicherbereich durch eine
redundante Speicherzelle im redundanten Speicherbereich ersetzt.
Anschließend wird über einen
weiteren Testmodus die Redundanzadressierung wieder ausgeschaltet,
so dass über
extern angelegte Adressen lediglich Speicherzellen im regulären Speicherbereich
angesprochen werden, unabhängig
davon, ob diese fehlerfrei oder fehlerbehaftet sind. Nunmehr wird
eine logische 1 in die Speicherzellen des regulären Speicherzellenfeldes eingeschrieben.
Zum Auslesen des Inhalts der Speicherzellen im regulären und
im redundanten Bereich wird nachfolgend die Redundanzadressie rung
wieder eingeschaltet. Redundante Speicherzellen, in denen bei eingeschalteter
Redundanzadressierung eine logische 0 abgespeichert worden ist,
und die anschließend
beim Umschreiben auf die logische 1 nicht mehr angesprochen wurden,
werden beim Bewerten auf die logische 1 beim Lesen ausfallen. Über die
in diesem Fall angelegte Adresse wird also nicht die zugehörige reguläre Speicherzelle,
sondern eine Zelle der Redundanz angesprochen.
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Mit
einer solchen Testmethode lässt
sich zwar feststellen, ob eine reguläre Speicherzelle durch eine
redundante Speicherzelle ersetzt worden ist bzw. ob eine adressierte
Reihenleitung oder Spaltenleitung im regulären Speicherzellenfeld durch
eine redundante Reihenleitung oder Spaltenleitung ersetzt worden
ist, jedoch ist es sehr aufwändig
bzw. gar unmöglich
festzustellen, welche der redundanten Reihenleitungen im zweiten
Speicherbereich, welche reguläre
Reihenleitung im ersten Speicherbereich ersetzt bzw. welcher redundanten
Spaltenleitung im zweiten Speicherbereich welche reguläre Spaltenleitung
im ersten Speicherbereich zugeordnet ist (Redundanz-Scrambling).
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Eine
genaue Auswertung des Redundanz-Scramblings ist derzeit nur über das Öffnen des Speicherbausteins
zur Entschlüsselung
des gebrannten Laser-Fuse-Codes möglich. Beim Öffnen des
Bausteins kommt es jedoch oftmals durch Anwendung von selektiven Ätzverfahren
zu einer Korrosion der ungeschützten
Laser-Fuses, sodass
die eingebrannte Redundanz-Scrambling-Information bereits während der
Präparation
verloren geht.
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Insbesondere
im Hinblick auf den Einsatz von E-Fuses wird es von enormer Bedeutung
sein, das Redundanz-Scrambling auch ohne aufwändige Präparationsschritte zu ermitteln
bzw. das Bau teil dazu gar nicht erst öffnen zu müssen. Im Gegensatz zur Auswertung
von Laser-Fuses tritt bei der Analyse der E-Fuses eine weitere Schwierigkeit
auf, da diesen ihr Zustand nicht unmittelbar anzusehen ist. Des Weiteren
sind die E-Fuses im Allgemeinen in tieferen Schichten vergraben
und gegen Korrosion geschützt, so
dass aufwändige
Präparationsschritte
zu ihrer Analyse erforderlich sind.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher
mit redundanten Speicherzellen anzugeben, bei dem auf möglichst
einfache Weise festzustellen ist, welche fehlerhafte Reihen- und
Spaltenleitung im regulären
Speicherzellenfeld durch welche fehlerfreie Reihen- und Spaltenleitung
im redundanten Bereich des Speicherzellenfeldes ersetzt worden ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben,
mit dem auf möglichst
einfache Weise feststellbar ist, welche fehlerhafte Reihen- und
Spaltenleitung im regulären
Speicherzellenfeld durch welche fehlerfreie Reihen- und Spaltenleitung
im redundanten Bereich des Speicherzellenfeldes ersetzt worden ist.
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Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit einem Speicherzellenfeld mit
Speicherzellen, bei denen die Speicherzellen in einem ersten Speicherbereich
und in einem zweiten Speicherbereich des Speicherzellenfeldes entlang von
Reihen- und Spaltenleitungen angeordnet sind. Die Reihen- und Spaltenleitungen
im ersten und im zweiten Speicherbereich des Speicherzellenfeldes sind
jeweils über
eine Adresse für
einen Lese- und Schreibzugriff auf die Speicherzellen, die entlang
der Reihen- und Spaltenleitungen angeordnet sind, adressierbar.
Des weiteren ist eine fehlerhafte Reihen- und Spaltenleitung des
ersten Speicherbereichs durch eine fehlerfreie Reihen- und Spaltenleitung
des zweiten Speicherbereichs ersetzbar. Der integrierte Halbleiterspeicher
weist ferner eine Adressierungsschaltung zur Adressierung der Reihen-
und Spaltenleitungen im ersten und zweiten Speicherbereich auf. Er
umfasst des Weiteren eine Datenerzeugerschaltung mit einem Ausgangsanschluss
zur Erzeugung von Daten mit Datenwerten. Die Datenerzeugerschaltung
ist über
den Ausgangsanschluss mit dem Speicherzellenfeld verbunden, um die
von der Datenerzeugerschaltung erzeugten Daten in den Speicherzellen
des Speicherzellenfeldes zu speichern. Die Adressierungsschaltung
ist derart ausgebildet, dass sie wahlweise entweder eine der Reihen-
und Spaltenleitungen im ersten Speicherbereich und im zweiten Speicherbereich
adressiert, oder dass sie beim Feststellen einer der fehlerhaften
Reihen- und Spaltenleitungen im ersten Speicherbereich anstelle
der einen der fehlerhaften Reihen- und Spaltenleitungen im ersten
Speicherbereich die eine der sie ersetzenden fehlerfreien Reihen-
und Spaltenleitungen im zweiten Speicherbereich adressiert. Die
Datenerzeugerschaltung ist derart ausgebildet, dass sie ausgangsseitig
zur Initialisierung der Speicherzellen des ersten und zweiten Speicherbereichs
ein Initialisierungsdatum erzeugt. Die Datenerzeugerschaltung ist des
Weiteren derart ausgebildet, dass sie ausgangsseitig zur Identifizierung
der Reihen- und Spaltenleitungen Identifizierungsdaten erzeugt.
Der integrierte Halbleiterspeicher weist des Weiteren eine Auswerteschaltung
zur Erzeugung eines Ausgangsdatums auf, die mit dem Speicherzellenfeld
verbindbar ist, um die in den Speicherzellen des Speicherzellenfeldes
gespeicherten Daten zu empfangen. Die Auswerteschaltung ist dabei
derart ausgebildet, dass sie aus dem ihr aus dem Speicherzellenfeld
zugeführten Daten
die adressierten Reihen- und Spaltenleitung des ersten und zweiten
Speicherbereichs ausgangsseitig das Ausgangsdatum mit dem Datenwert
erzeugt, der in den Speicherzellen, die entlang der adressierten
Reihen- und Spaltenleitung angeordnet sind, mit der größten Häufigkeit
abgespeichert worden ist.
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In
einer Weiterbildung enthält
der integrierte Halbleiterspeicher eine Steuerschaltung zur Erzeugung
von Steuersignalen zur Steuerung der Datenerzeugerschaltung und
der Adressierungsschaltung.
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Die
Datenerzeugerschaltung ist dabei vorzugsweise derart ausgebildet,
dass sie ausgangsseitig bei der Ansteuerung durch die Steuerschaltung mit
einem ersten Steuersignal das Initialisierungsdatum erzeugt.
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In
einer Ausführungsform
des integrierten Halbleiterspeichers weist die Datenerzeugerschaltung
einen ersten Eingangsanschluss zum Anlegen der Adresse einer der
Reihen- und Spaltenleitungen und einen zweiten Eingangsanschluss
zum Anlegen der in den Speicherzellen gespeicherten Daten auf. Die
Datenerzeugerschaltung ist derart ausgebildet, dass sie das Initialisierungsdatum
mit einem der Datenwerte erzeugt, der zu den Adressen der Reihen- und
Spaltenleitung verschieden ist. Des Weiteren ist die Datenerzeugerschaltung
derart ausgebildet, dass sie ausgangsseitig bei der Ansteuerung
durch die Steuerschaltung mit einem zweiten Steuersignal jeweils
ein Identifizierungsdatum der Identifizierungsdaten erzeugt, wenn
sich die ihr über
den ersten Eingangsanschluss zugeführte Adresse einer der Reihen-
und Spaltenleitungen von dem ihr über den zweiten Eingangsanschluss
zugeführten
Datenwert der in den Speicherzellen gespeicherten Daten unterscheidet.
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In
einer anderen Ausführungsvariante
des erfindungsgemäßen integrierten
Halbleiterspeichers ist die Datenerzeugerschaltung derart ausgebildet, dass
sie das Identifizierungsdatum mit einem der Datenwerte erzeugt,
der mit den Adressen der Reihen- und Spaltenleitungen übereinstimmt.
Die Datenerzeugerschaltung ist derart ausgebildet, dass sie ausgangsseitig
bei der Ansteuerung durch die Steuerschaltung mit dem zweiten Steuersignal
das Initialisierungsdatum erzeugt, wenn die ihr über den ersten Eingangsanschluss
zugeführte
Adresse einer der Reihen- und Spaltenleitungen mit dem ihr über den zweiten
Eingangsanschluss zugeführten
Datenwert der in den Speicherzellen gespeicherten Daten übereinstimmt.
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In
einer weiteren Ausführungsform
des integrierten Halbleiterspeichers umfasst die Datenerzeugerschaltung
eine erste Speichereinheit zur Speicherung der Adressen der Reihen-
und Spaltenleitungen und eine zweite Speichereinheit zur Speicherung
des Datenwertes der in den Speicherzellen abgespeicherten Daten.
Des Weiteren umfasst die Datenerzeugerschaltung eine Verknüpfungsschaltung
mit einem ersten Eingangsanschluss zum Anlegen des Datenwertes der
in den Speicherzellen gespeicherten Daten und einen zweiten Eingangsanschluss zum
Anlegen einer der Adressen der Reihen- und Spaltenleitungen. Die
erste Speichereinheit ist mit dem ersten Eingangsanschluss der Datenerzeugerschaltung
und die zweite Speichereinheit ist mit dem zweiten Eingangsanschluss
der Datenerzeugerschaltung verbunden. Die Verknüpfungsschaltung ist über ihren
ersten Eingangsanschluss mit der ersten Speichereinheit und über ihren
zweiten Eingangsanschluss mit der zweiten Speichereinheit verbunden.
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In
einer bevorzugten Ausführungsform
ist die Verknüpfungsschaltung
als ein EXOR-Gatter ausgebildet.
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In
einer Weiterbildung des integrierten Halbleiterspeichers umfasst
die Datenerzeugerschaltung einen Datengenerator zur Erzeugung des
Initialisierungsdatums.
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Nach
einem weiteren Merkmal des erfindungsgemäßen integrierten Halbleiterspeichers
umfasst die Datenerzeugerschaltung einen steuerbaren Schalter, über den
die Verknüpfungsschaltung
mit dem Ausgangsanschluss der Datenerzeugerschaltung verbindbar
ist. Ebenso ist der Datengenerator über den steuerbaren Schalter
mit dem Ausgangsanschluss der Datenerzeugerschaltung verbindbar.
Der steuerbare Schalter der Datenerzeugerschaltung ist derart ausgebildet,
dass bei der Ansteuerung der Datenerzeugerschaltung durch die Steuerschaltung
mit dem ersten Steuersignal der Datengenerator mit dem Ausgangsanschluss
der Datenerzeugerschaltung verbunden ist und bei der Ansteuerung
der Datenerzeugerschaltung durch die Steuerschaltung mit dem zweiten
Steuersignal die Verknüpfungsschaltung
mit dem Ausgangsanschluss der Datenerzeugerschaltung verbunden ist.
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In
einer weiteren Ausführungsvariante
des erfindungsgemäßen integrierten
Halbleiterspeichers ist die Adressierungsschaltung derart ausgebildet, dass
sie bei einer Ansteuerung durch die Steuerschaltung mit einem dritten
Steuersignal die eine der Reihenleitungen im ersten Speicherbereich
adressiert.
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In
einer anderen Ausführungsvariante
ist die Adressierungsschaltung derart ausgebildet, dass sie bei
einer Ansteuerung durch die Steuerschaltung mit einem vierten Steuersignal
die eine der Reihenleitungen im zweiten Speicherbereich adressiert.
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In
einer bevorzugten Ausführungsform
des erfindungsgemäßen integrierten
Halbleiterspeichers ist die Adressierungsschaltung derart ausgebildet, dass
sie bei einer Ansteuerung mit einem fünften Steuersignal die eine
der Reihenleitungen im ersten Speicherbereich des Speicherzellenfeldes
adressiert, wenn die eine der Reihenleitungen im ersten Speicherbereich
fehlerfrei ist. Des Weiteren ist die Adressierungsschaltung derart
ausgebildet, dass sie bei der Ansteuerung mit dem fünften Steuersignal
anstelle der einen der fehlerhaften Reihenleitungen im ersten Speicherbereich
die eine der sie ersetzenden fehlerfreien Reihenleitungen im zweiten
Speicherbereich adressiert.
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In
einer weiteren Implementierung ist die Adressierungsschaltung derart
ausgebildet, dass sie bei einer Ansteuerung durch die Steuerschaltung
mit einem sechsten Steuersignal die eine der Spaltenleitungen im
ersten Speicherbereich adressiert.
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Gemäß einer
weiteren Ausführungsform
ist die Adressierungsschaltung derart ausgebildet, dass sie bei
einer Ansteuerung durch die Steuerschaltung mit einem siebten Steuersignal
die eine der Spaltenleitungen im zweiten Speicherbereich adressiert.
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In
einer Weiterbildung des integrierten Halbleiterspeichers ist die
Adressierungsschaltung derart ausgebildet, dass sie bei einer Ansteuerung
mit einem achten Steuersignal die eine der Spaltenleitungen im ersten
Speicherbereich adressiert, wenn die eine der Spaltenleitungen im
ersten Speicherbereich fehlerfrei ist. Die Adressierungsschaltung
ist des Weiteren derart ausgebildet, dass sie bei der Ansteuerung
mit dem achten Steuersignal anstelle der einen der fehlerhaften
Spaltenleitungen im ersten Speicherbereich die eine der sie erset zenden
fehlerfreien Spaltenleitungen im zweiten Speicherbereich adressiert.
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In
einer bevorzugten Implementierung des integrierten Halbleiterspeichers
umfasst die Adressierungsschaltung eine Auswerteschaltung, einen Adressengenerator
zur Erzeugung der Adressen der Reihen- und Spaltenleitungen und
eine Speichereinheit. Der Adressengenerator und die Speichereinheit sind
mit der Auswerteschaltung verbunden. Die Speichereinheit ist derart
ausgebildet, dass in ihr die Adresse der einen der fehlerhaften
Reihen- und Spaltenleitungen des ersten Speicherbereichs und die Adresse
der einen der sie ersetzenden Reihen- und Spaltenleitungen des zweiten Speicherbereichs
abspeicherbar ist. Der Adressengenerator ist derart ausgebildet,
dass er die Adresse einer der Reihen- und Spaltenleitungen des ersten
Speicherbereichs und des zweiten Speicherbereichs erzeugt. Die Auswerteschaltung
ist derart ausgebildet, dass sie die von dem Adressengenerator zugeführte Adresse
einer der Reihen- und Spaltenleitungen des ersten Speicherbereichs
mit der in der Speichereinheit gespeicherten Adresse der fehlerhaften
Reihen- und Spaltenleitungen des ersten Speicherbereichs vergleicht
und ausgangsseitig die in der Speichereinheit gespeicherte Adresse
der sie ersetzenden fehlerfreien Reihen- und Spaltenleitungen des
zweiten Speicherbereichs erzeugt.
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Gemäß einem
weiteren Merkmal des integrierten Halbleiterspeichers umfasst der
erste Speicherbereich reguläre
Speicherzellen und der zweite Speicherbereich redundante Speicherzellen.
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Die
Aufgabe betreffend das Verfahren zum Testen eines integrierten Halbleiterspeichers
mit redundanten Speicherzellen wird gelöst durch das Vorsehen eines
integrierten Halbleiter speichers mit Speicherzellen, die entlang
von Reihenleitungen in einem ersten Speicherbereich des Speicherzellenfeldes
angeordnet sind und mit Speicherzellen, die entlang von Reihenleitungen
in einem zweiten Speicherbereich des Speicherzellenfeldes angeordnet
sind, bei dem zur Durchführung
eines Lese- und Schreibzugriffes auf die Speicherzellen, die entlang
einer der Reihenleitungen angeordnet sind, die eine der Reihenleitungen
des ersten und zweiten Speicherbereichs über eine Adresse adressierbar
ist und bei dem eine fehlerhafte Reihenleitung des ersten Speicherbereichs
durch eine fehlerfreie Reihenleitung des zweiten Speicherbereichs
ersetzbar ist, in dem anstelle der fehlerhaften Reihenleitung des
ersten Speicherbereichs die fehlerfreie Reihenleitung des zweiten
Speicherbereichs adressierbar ist. Die Reihenleitungen des ersten
Speicherbereichs und des zweiten Speicherbereichs werden jeweils
nacheinander adressiert und ein Initialisierungsdatum wird in die
Speicherzellen, die entlang der adressierten Reihenleitung des ersten
Speicherbereichs und des zweiten Speicherbereichs angeordnet sind,
eingeschrieben. Nachfolgend werden nacheinander jeweils die Reihenleitungen
des ersten Speicherbereichs adressiert und ein Identifizierungsdatum
wird in die Speicherzellen, die entlang der adressierten Reihenleitung
des ersten Speicherbereichs angeordnet sind, eingeschrieben, wenn
die adressierte Reihenleitung des ersten Speicherbereichs fehlerfrei
ist. Wenn hingegen die adressierte Reihenleitung des ersten Speicherbereichs
fehlerhaft ist, wird jeweils eine der fehlerfreien Reihenleitungen
des zweiten Speicherbereichs adressiert und das Identifizierungsdatum
in die Speicherzellen, die entlang der adressierten fehlerfreien
Reihenleitung des zweiten Speicherbereichs angeordnet sind, eingeschrieben. Nachfolgend
werden nacheinander jeweils die Reihenleitungen des ersten Speicherbereichs
adressiert und das Initialisierungsdatum wird jeweils in die Speicher zellen,
die entlang der adressierten Reihenleitung im ersten Speicherbereich
angeordnet sind eingeschrieben, wenn die adressierte Reihenleitung
des ersten Speicherbereichs fehlerfrei ist. Wenn hingegen die adressierte
Reihenleitung des ersten Speicherbereichs fehlerhaft ist, wird in
die Speicherzellen, die entlang der adressierten Reihenleitung im ersten
Speicherbereich angeordnet sind, jeweils das Identifizierungsdatum
eingeschrieben. Nachfolgend werden jeweils die Reihenleitungen des
ersten Speicherbereichs nacheinander adressiert und jeweils die
Daten, die in den Speicherzellen, die entlang der adressierten Reihenleitung
angeordnet sind, gespeichert sind, ausgelesen. Bei jedem Adressierungsvorgang
einer der Reihenleitungen des ersten Speicherbereichs wird das Datum,
das in den Speicherzellen, die entlang der adressierten Reihenleitung
im ersten Speicherbereich angeordnet sind, mit der größten Häufigkeit
einschrieben worden ist, ausgegeben. Nachfolgend werden jeweils
nacheinander die Reihenleitungen des zweiten Speicherbereichs adressiert
und die Daten, die in den Speicherzellen, die entlang der adressierten
Reihenleitung im zweiten Speicherbereich angeordnet sind, gespeichert sind,
ausgelesen. Bei jedem Adressierungsvorgang einer der Reihenleitungen
des zweiten Speicherbereichs wird dabei das Datum, das in den Speicherzellen,
die entlang der adressierten Reihenleitung des zweiten Speicherbereichs
angeordnet sind, mit der größten Häufigkeit
eingeschrieben worden ist, ausgegeben.
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Bei
dem erfindungsgemäßen Verfahren
kann darüber
hinaus ein integrierter Halbleiterspeicher mit Speicherzellen, die
entlang von Spaltenleitungen in einem ersten Speicherbereich des
Speicherzellenfeldes angeordnet sind und mit Speicherzellen, die
entlang von Spaltenleitungen in einem zweiten Speicherbereich des
Speicherzellenfeldes angeordnet sind, vorgesehen werden. Zur Durchführung eines
Lese- und Schreibzugriffes auf die Speicherzellen, die entlang einer
der Spaltenleitungen angeordnet sind, die eine der Spaltenleitungen
des ersten und zweiten Speicherbereichs über eine Adresse adressierbar.
Des weiteren ist eine fehlerhafte Spaltenleitung des ersten Speicherbereichs
durch eine fehlerfreie Spaltenleitung des zweiten Speicherbereichs
ersetzbar, in dem anstelle der fehlerhaften Spaltenleitung des ersten
Speicherbereichs die fehlerfreie Spaltenleitung des zweiten Speicherbereichs adressierbar
ist. In einem ersten Verfahrensschritt werden nacheinander jeweils
die Spaltenleitungen des ersten Speicherbereichs und des zweiten Speicherbereichs
adressiert und ein Initialisierungsdatum wird in die Speicherzellen,
die entlang der adressierten Spaltenleitung des ersten Speicherbereichs
und des zweiten Speicherbereichs angeordnet sind, eingeschrieben.
Nachfolgend werden jeweils die Spaltenleitungen des ersten Speicherbereichs nacheinander
adressiert und ein Identifizierungsdatum wird in die Speicherzellen,
die entlang der adressierten Spaltenleitung des ersten Speicherbereichs angeordnet
sind, eingeschrieben, wenn die adressierte Spaltenleitung des ersten
Speicherbereichs fehlerfrei ist. Wenn die adressierte Spaltenleitung
des ersten Speicherbereichs jedoch fehlerhaft ist, wird jeweils
eine der fehlerfreien Spaltenleitungen des zweiten Speicherbereichs
adressiert und das Identifizierungsdatum in die Speicherzellen,
die entlang der adressierten fehlerfreien Spaltenleitung des zweien Speicherbereichs
angeordnet sind, eingeschrieben. Nachfolgend werden jeweils nacheinander
die Spaltenleitungen des ersten Speicherbereichs adressiert und
das Initialisierungsdatum in die Speicherzellen, die entlang der
adressierten Spaltenleitung im ersten Speicherbereich angeordnet
sind, eingeschrieben, wenn die adressierte Spaltenleitung des ersten Speicherbereichs
fehlerfrei ist. Wenn die adressierte Spaltenleitung des ersten Speicher bereichs
jedoch fehlerhaft ist, wird jeweils das Identifizierungsdatum in
die Speicherzellen, die entlang der adressierten Spaltenleitung
im ersten Speicherbereich angeordnet sind, eingeschrieben. Anschließend werden
jeweils die Spaltenleitungen des ersten Speicherbereichs adressiert
und die Daten, die in den Speicherzellen, die entlang der adressierten
Spaltenleitung angeordnet sind, gespeichert sind, ausgelesen. Bei jedem
Adressierungsvorgang einer der Spaltenleitungen des ersten Speicherbereichs
wird das Datum, das in den Speicherzellen, die entlang der adressierten
Spaltenleitung im ersten Speicherbereich angeordnet sind, mit der
größten Häufigkeit
eingeschrieben worden ist, ausgegeben. Nachfolgend werden jeweils
die Spaltenleitungen des zweiten Speicherbereichs adressiert und
jeweils die Daten, die in den Speicherzellen, die entlang der adressierten
Spaltenleitung im zweiten Speicherbereich angeordnet sind, gespeichert
sind, ausgelesen. Bei jedem Adressierungsvorgang einer der Spaltenleitungen
des zweiten Speicherbereichs wird das Datum, das in den Speicherzellen,
die entlang der adressierten Spaltenleitung des zweiten Speicherbereichs
angeordnet sind, mit der größten Häufigkeit
eingeschrieben worden ist, ausgegeben.
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Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der Erfindung zeigen, näher
erläutert.
Es zeigen:
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1 ein
in Speicherbänke
unterteiltes Speichermodul,
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2 ein
Speicherzellenfeld mit einem regulären und redundanten Speicherbereich,
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3A ein
Speicherzellenfeld mit einer fehlerhaften regulären Reihenleitung und einer
redundanten Reihenleitung,
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3B ein
Speicherzellenfeld mit einer fehlerhaften regulären Spaltenleitung und einer
redundanten Spaltenleitung,
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4 eine
Ausführungsform
eines integrierten Halbleiterspeichers zur Analyse eines Redundanz-Scramblings
gemäß der Erfindung,
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5 eine
erste Ausführungsform
eines Verfahrens zur Ermittlung des Redundanz-Scramblings gemäß der Erfindung.
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6 eine
zweite Ausführungsform
eines Verfahrens zur Ermittlung des Redundanz-Scramblings gemäß der Erfindung.
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4 zeigt
einen integrierten Halbleiterspeicher 1000 mit einem Speicherzellenfeld 10,
das in einen ersten Speicherbereich 10a mit regulären Speicherzellen
SZ und in einen zweiten Speicherbereich 10b und 10c mit
redundanten Speicherzellen SZr unterteilt ist. In dem ersten und
dem zweiten Speicherbereich sind die Speicherzellen SZ und SZr jeweils entlang
von Reihenleitungen R1, R2,..., Rn, Rr1, Rr2,..., Rrm und Spaltenleitungen
S1, S2,..., Sn, Sr1, Sr2,..., Srm angeordnet. Wenn eine reguläre Speicherzelle
SZ, die entlang einer Reihenleitung, beispielsweise der Reihenleitung
R1, im ersten Bereich 10a des Speicherzellenfeldes angeordnet
ist, fehlerhaft ist, wird die Reihenleitung R1 durch eine redundante
Reihenleitung, beispielsweise die redundante Reihenlei tung Rr1,
im zweiten Bereich 10b des Speicherzellenfeldes ausgetauscht.
Ebenso kann eine fehlerhafte Speicherzelle, die entlang einer Spaltenleitung,
beispielsweise der Spaltenleitung S1, im ersten Bereich des Speicherzellenfeldes
angeordnet ist, durch eine redundante Speicherzelle im zweiten Bereich 10c des
Speicherzellenfeldes, die entlang einer redundanten Spaltenleitung,
beispielsweise der redundanten Spaltenleitung Sr1, angeordnet ist,
ausgetauscht werden. Die regulären
Reihenleitungen im ersten Bereich 10a des Speicherzellenfeldes
lassen sich über
Adressen x aktivieren, die regulären
Spaltenleitungen werden über
Adressen y aktiviert. Des Weiteren lassen sich die redundanten Reihenleitungen
im zweiten Bereich 10b des Speicherzellenfeldes über Adressen
xr aktivieren, die redundanten Spaltenleitungen im zweiten Bereich 10c des
Speicherzellenfeldes lassen sich über Adressen yr aktivieren.
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Der
integrierte Halbleiterspeicher 1000 weist ferner eine Datenerzeugerschaltung 20 zur
Erzeugung von Daten ID, INI auf, die über einen Ausgangsanschluss
A20 und einen Ausgangspuffer 60 zur Zwischenspeicherung
der von ihr erzeugten Daten mit dem Speicherzellenfeld 10 verbunden
ist. Die Datenerzeugerschaltung 20 weist eine erste Speichereinheit 21 zur
Speicherung der Adressen x, xr, y und yr der Reihen- und Spaltenleitungen
R, Rr, S, Sr in dem ersten und zweiten Speicherbereich auf. Des
Weiteren umfasst sie eine zweite Speichereinheit 22 zur Speicherung
eines Datenwertes von Daten ID und INI, die in den Speicherzellen
SZ und SZr des Speicherzellenfeldes 10 abspeicherbar sind.
Die erste und zweite Speichereinheit sind mit Eingangsanschlüssen E23A
und E23B eines EXOR-Gatters 23 verbunden. Das EXOR-Gatter 23 ist
ausgangsseitig über
einen steuerbaren Schalter 25 mit dem Ausgangsanschluss
A20 der Datenerzeugerschaltung 20 verbindbar. Die Datenerzeugerschal tung 20 weist ferner
einen Datengenerator 24 auf, der ebenfalls über den
steuerbaren Schalter 25 mit dem Ausgangsanschluss A20 der
Datengeneratorschaltung 20 verbindbar ist.
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Der
erfindungsgemäße integrierte
Halbleiterspeicher umfasst ferner eine Steuerschaltung 40 zur Erzeugung
interner Steuersignale S41,..., S48. Die Steuersignale werden in
Abhängigkeit
von externen Steuersignalen erzeugt, die an einen Steuereingang S40
der Steuerschaltung angelegt werden.
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Die
Steuerschaltung 40 führt
der Datenerzeugerschaltung 20 ein erstes Steuersignal S41
und ein zweites Steuersignal S42 zu. Bei einer Ansteuerung der Datenerzeugerschaltung 20 mit
dem ersten Steuersignal S41 wird der Datengenerator 24 über den
steuerbaren Schalter 25 mit dem Ausgangsanschluss A20 der
Datenerzeugerschaltung 20 verbunden. Bei einer Ansteuerung
der Datenerzeugerschaltung 20 mit dem zweiten Steuersignal
S42 wird das EXOR-Gatter 23 über den steuerbaren Schalter 25 ausgangsseitig
mit dem Ausgangsanschluss A20 der Datenerzeugerschaltung 20 verbunden.
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Die
Steuerschaltung 40 erzeugt des Weiteren ein drittes Steuersignal
S43, ein viertes Steuersignal S44, ein fünftes Steuersignal S45, ein
sechstes Steuersignal S46, ein siebtes Steuersignal S47 und ein
achtes Steuersignal S48, das sie einer Adressierungsschaltung 30 zuführt. Die
Adressierungsschaltung 30 umfasst eine Auswerteschaltung 31,
einen Adressengenerator 32 und eine Speichereinheit 33. Der
Adressengenerator 32 erzeugt die Adressen x, y, der Reihen-
und Spaltenleitungen R, S im ersten Bereich 10a des Speicherzellenfeldes
und die Adressen xr, yr der redundanten Reihen- und Spaltenleitungen Rr,
Sr im zweiten Bereich 10b und 10c des Speicherzellenfeldes.
In der Speichereinheit 33 sind die Adressen x und y von
regulären
fehlerbehafteten Reihen- und Spaltenleitungen R und S des ersten Speicherbereichs
und die zugehörigen
Adressen xr und yr der sie ersetzenden redundanten fehlerfreien Reihen-
und Spaltenleitungen Rr und Sr des zweiten Speicherbereichs abspeicherbar.
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Bei
einer Ansteuerung der Adressierungsschaltung 30 durch die
Steuerschaltung 40 mit dem dritten Steuersignal S43 erzeugt
der Adressengenerator 32 eine der Adressen x einer der
Reihenleitungen R im ersten regulären Bereich 10a des
Speicherzellenfeldes 10 und führt diese einem Ausgangsanschluss
A30 der Adressierungsschaltung 30 zu. Bei einer Ansteuerung
der Adressierungsschaltung 30 mit dem vierten Steuersignal
S44 erzeugt der Adressengenerator 32 die Adresse xr einer
der redundanten Reihenleitungen Rr im zweiten Bereich des Speicherzellenfeldes 10b und
führt sie
dem Ausgangsanschluss A30 der Adressierungsschaltung 30 zu.
Bei einer Ansteuerung der Adressierungsschaltung 30 mit
dem fünften
Steuersignal S45 erzeugt der Adressengenerator 32 die Adresse
x einer der Reihenleitungen R im ersten Bereich des Speicherzellenfeldes und
führt sie
der Auswerteschaltung 31 zu. Die Auswerteschaltung 31 vergleicht
die ihr zugeführte Adresse
x der regulären
Reihenleitung R mit den in der Speichereinheit 33 abgespeicherten
Adressen der fehlerhaften Reihenleitungen. Wenn eine Übereinstimmung
festgestellt wird, erzeugt die Auswerteschaltung 31 an
dem Ausgangsanschluss A30 die in der Speichereinheit 33 abgespeicherte
Adresse der redundanten Reihenleitung Rr, die die fehlerhafte Reihenleitung
R ersetzt. Wenn die von dem Adressengenerator 32 erzeugte
Adresse einer der regulären
Reihenleitungen von den in der Speichereinheit 33 abgespeicherten
Adressen der fehlerhaften Reihenleitungen verschieden ist, erzeugt
die Auswerteschaltung 31 an dem Ausgangsanschluss A30 die von
dem Adressengenerator 32 erzeugte Adresse x der regulären Reihenleitung.
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Bei
einer Ansteuerung der Adressierungsschaltung 30 mit dem
sechsten Steuersignal S46 erzeugt der Adressengenerator 32 die
Adresse y einer der regulären
Spaltenleitungen S im ersten Bereich 10a des Speicherzellenfeldes 10 und
führt sie
dem Ausgangsanschluss A30 der Adressierungsschaltung 30 zu.
Bei einer Ansteuerung der Adressierungsschaltung 30 mit
dem siebten Steuersignal S47 erzeugt der Adressengenerator 32 die
Adresse yr einer redundanten Spaltenleitung Sr im zweiten Bereich 10c des
Speicherzellenfeldes 10 und führt sie dem Ausgangsanschluss
A30 zu. Bei einer Ansteuerung der Adressierungsschaltung 30 mit
dem achten Steuersignal S48 erzeugt der Adressengenerator 32 die
Adresse y einer der regulären
Spaltenleitungen S im ersten Bereich 10a des Speicherzellenfeldes 10 und
führt sie
der Auswerteschaltung 31 zu. Die Auswerteschaltung 31 vergleicht
die ihr zugeführte Adresse
y der regulären
Spaltenleitung S mit den in der Speichereinheit 33 abgespeicherten
Adressen der fehlerhaften regulären
Spaltenleitungen. Wenn die von dem Adressengenerator erzeugte Adresse der
regulären
Spaltenleitung mit einer der in der Speichereinheit 33 gespeicherten
Adressen einer fehlerhaften Spaltenleitung übereinstimmt, erzeugt die Auswerteschaltung 31 an
dem Ausgangsanschluss A30 die Adresse yr der redundanten Spaltenleitung Sr,
die die fehlerhafte reguläre
Spaltenleitung S ersetzt. Wenn die von dem Adressengenerator 32 erzeugte
Adresse einer der regulären
Spaltenleitungen von den in der Speichereinheit 33 abgespeicherten Adressen
der fehlerhaften Spaltenleitungen verschieden ist, erzeugt die Auswerteschaltung 31 an dem
Ausgangsanschluss A30 die von dem Adressengenerator 32 erzeugte
Adresse y der regulären Spaltenleitung.
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Die
von der Adressierungsschaltung 30 generierten Adressen
x, xr, y, yr werden über
den Ausgangsanschluss A30 dem ersten Eingangsanschluss E20a der
Datenerzeugerschaltung 20 und somit der ersten Speichereinheit 21 zugeführt.
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Zur
Adressierung bzw. Aktivierung einer der Reihen- und Spaltenleitungen
im ersten und zweiten Bereich des Speicherzellenfeldes für einen
Zugriff, beispielsweise einen Schreib- und Lesezugriff, auf Speicherzellen,
die entlang der adressierten Reihen- und Spaltenleitung angeordnet
sind, ist der Ausgangsanschluss A30 der Adressierungsschaltung 30 mit
einem Reihendecoder 70 und einem Spaltendecoder 80 verbunden.
Zur externen Adressierung bzw. Aktivierung einer Reihen- und Spaltenleitung
des Speicherzellenfeldes 10 weist der integrierte Halbleiterspeicher 1000 ein
Adressregister 90 auf, dem eingangsseitig Adresssignale über einen
Adressanschluss A90 zuführbar
sind. Das Adressregister 90 ist mit dem Reihendecoder 70 und
dem Spaltendecoder 80 verbunden.
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Zum
Ein- und Auslesen eines Datums in das Speicherzellenfeld 10 weist
der integrierte Halbleiterspeicher 1000 einen Ein- und Ausgangspuffer 100 auf,
der zum Ein- und Auslesen von Daten mit einem Datenanschluss D100
verbunden ist.
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Zum
Auslesen von Daten ID und INI aus den Speicherzellen ist das Speicherzellenfeld 10 über einen
steuerbaren Schalter 110 in einer ersten Schalterstellung
mit dem Datenein- und -ausgangspuffer 100 verbunden. In
der ersten Schalterstellung werden die in dem Speicherzellenfeld
abgespeicherten Daten ID und INI ferner über den zweiten Eingangsanschluss
E20b der zweiten Speichereinheit 22 der Datenerzeugerschaltung 20 zugeführt. Über eine zweite
Schalterstellung des steuerbaren Schalters 110 werden die
Daten ID und INI aus dem Speicher zellenfeld 10 einer Auswerteschaltung 50 zugeführt, die
wiederum mit dem Datenein- und -ausgangspuffer 100 verbunden
ist. Der steuerbare Schalter 110 ist über die Steuerschaltung 40 steuerbar.
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5 zeigt
auf der linken Seite einen Signalflussplan eines Verfahrens zur
Ermittlung eines Redundanz-Scramblings, bei dem fehlerhafte Reihenleitungen
durch redundante Reihenleitungen ersetzt sind. Auf der rechten Seite
von 5 ist jeweils der Zustand des Speicherzellenfeldes
nach einzelnen Verfahrensschritten dargestellt. Die regulären Speicherzellen
im ersten Bereich 10a des Speicherzellenfeldes sind über die
Adressen x und y adressierbar. Der erste Speicherbereich 10a umfasst
im Beispiel der 5 zehn Reihenleitungen R1, R2,
..., R10. Der redundante Bereich 10b umfasst vier redundante Reihenleitungen
Rr1,..., Rr 4. Die redundanten Speicherzellen im Speicherbereich 10b sind über die Adressen
xr und yr adressierbar.
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Zu
Beginn des Testverfahrens wird an den Steueranschluss S40 der Steuerschaltung 40 ein
externes Steuersignal „TM-ini" und ein externes
Steuersignal „TM-Reg & Red" angelegt. Diese
Signalkombination bewirkt eine Initialisierung der Speicherzellen entlang
der Reihenleitungen R1,..., R10 des regulären Speicherbereichs 10a und
der Reihenleitungen Rr1,..., Rr4 des redundanten Speicherbereichs 10b. Zur
Initialisierung der Speicherzellen steuert die Steuerschaltung 40 die
Datenerzeugerschaltung 20 mit dem ersten Steuersignal S41
und die Adressierungsschaltung 30 mit dem dritten Steuersignal
S43 an. Der Datengenerator 24 wird dadurch über den steuerbaren
Schalter 25 mit dem Ausgangsanschluss A20 der Datenerzeugerschaltung 20 verbunden.
Bei jeder Ansteuerung der Datenerzeugerschaltung 20 mit
dem ersten Steuersignal S41 erzeugt der Datengenerator 24 ein
Initialisierungsdatum INI beispielsweise mit dem logischen Datenwert
0. Bei jeder Ansteuerung der Adressierungsschaltung 30 mit
dem dritten Steuersignal S43 erzeugt der Adressengenerator 32 eine
der Adressen x der Reihenleitungen R1, R2,..., Rn im ersten Speicherbereich 10a des
Speicherzellenfeldes, die dadurch zum Einschreiben des Initialisierungsdatums
in die Speicherzellen SZ aktiviert werden. Dadurch wird in allen
Speicherzellen, die entlang der Reihenleitungen R1, R2,..., Rn des regulären Bereichs 10a angeschlossen
sind, der logische Datenwert 0 gespeichert. Nachdem der reguläre Bereich 10a initialisiert
ist, erzeugt die Steuerschaltung 40 das vierte Steuersignal
S44. Bei jeder Ansteuerung der Adressierungsschaltung 30 mit
dem vierten Steuersignal S44 erzeugt der Adressengenerator 32 eine
Adresse einer der Reihenleitungen Rr1,..., Rr4 der redundanten Reihenleitungen
des zweiten Speicherbereichs 10b. Dadurch wird in alle redundanten
Speicherzellen SZr, die entlang der redundanten Reihenleitungen
Rr1,..., Rr4 angeordnet sind, der logische Datenwert 0 eingeschrieben. 5 zeigt
der Einfachheit halber die Speicherzellen der ersten Spaltenleitung
des regulären
und redundanten Bereichs.
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Nach
Initialisierung des gesamten Speicherbereichs wird an den Steueranschluss
S40 ein externes Steuersignal „TM-xtoDQ" und ein externes
Steuersignal „TM-Scramb" angelegt. Das externe
Steuersignal „TM-xtoDQ" bewirkt das Einschreiben
eines charakteristischen Identifizierungsdatums in die Speicherzellen,
die jeweils entlang einer Reihenleitung angeordnet sind. Das externe
Steuersignal „TM-Sramb" bewirkt die Einschaltung
des Redundanz-Scramblings. Die Steuerschaltung 40 steuert daraufhin
die Datenerzeugerschaltung 20 mit dem zweiten Steuersignal
S42 an. Der steuerbare Schalter 25 verbindet somit das
EXOR-Gatter 23 ausgangsseitig mit dem Ausgangsanschluss A20
der Datenerzeugerschaltung 20. Gleichzeitig steuert die Steuerschaltung 40 die
Adressierungsschaltung 30 mit dem fünften Steuersignal S45 an.
Die Adressierungsschaltung 30 erzeugt wie oben beschrieben
bei jeder Ansteuerung mit dem fünften
Steuersignal S45 an ihrem Ausgangsanschluss A30 die Adresse x einer
der regulären
Reihenleitungen R1,..., R10 im ersten Bereich des Speicherzellenfeldes 10a.
Wenn eine der Adressen x eine fehlerhafte Reihenleitung im ersten
Bereich 10a des Speicherzellenfeldes adressiert, erzeugt
die Auswerteschaltung 31 die Adresse xr der die fehlerhafte
Reihenleitung R ersetzenden redundanten Reihenleitung Rr im zweiten Bereich 10b des
Speicherzellenfeldes, die in der Speichereinheit 33 der
Adresse x der fehlerhaften Reihenleitung R zugeordnet ist. Dadurch
werden alle fehlerfreien regulären
Reihenleitungen zum Einschreiben einer Information aktiviert, wobei
eine fehlerhafte Reihenleitung durch eine redundante Reihenleitung
ersetzt wird.
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Die
Datenerzeugerschaltung 20 bestimmt dabei jeweils das Datum,
das in den Speicherzellen entlang der aktivierten regulären und
redundanten Reihenleitungen R, Rr abgespeichert wird. Wie der 4 zu
entnehmen ist, führt
die Datenerzeugerschaltung 20 eine EXOR-Verknüpfung des
momentan in den Speicherzellen abgespeicherten Datenwertes mit der
jeweiligen Adresse x bzw. xr der an sie angeschlossenen Reihenleitung
R bzw. Rr durch. Somit wird in die Speicherzellen entlang der regulären Reihenleitungen
R1, R2, R4, R5,..., R10 bzw. in den Speicherzellen entlang der redundanten
Reihenleitung Rr2 jeweils die dazugehörige Adresse der regulären Reihenleitung
eingespeichert, entlang derer die Speicherzellen angeordnet sind.
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Im
Beispiel der 5 wird die Reihenleitung x =
3 als fehlerhaft angenommen und ist durch die redundante Reihenleitung
xr = 2 ersetzt. Dementsprechend ist in den Speicherzellen SZr, die
an die redundante Reihenleitung xr = 2 angeschlossen sind, das Datum
bzw. die Adresse 3 der regulären
Reihenleitung gespeichert. In den Speicherzellen des regulären Speicherbereiches
ist somit jeweils ein Identifizierungsdatum eingespeichert, das
der Adresse der Reihenleitung entspricht, entlang derer die Speicherzellen
angeordnet sind.
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An
den Steueranschluss S40 wird nunmehr das Steuersignal „TM-Reg" angelegt, wodurch
ein Schreibzugriff lediglich auf Speicherzellen des regulären Speicherbereichs
ermöglicht
wird. Die Steuerschaltung 40 steuert daraufhin die Datenerzeugerschaltung 20 erneut
mit dem zweiten Steuersignal S42 an. Die Adressierungsschaltung 30 wird
mit dem dritten Steuersignal S43 angesteuert. Daraufhin aktiviert
die Adressierungsschaltung 30 nacheinander die regulären Reihenleitungen
R1,... R10 im ersten Speicherbereich 10a. In der Datenerzeugerschaltung 20 werden
die Adressen der aktivierten Reihenleitungen durch die exklusive
ODER Verknüpfung
mit den in den Speicherzellen abgespeicherten Datenwerten verknüpft. Dadurch
wird in denjenigen Speicherzellen, in denen die zugehörige Adresse
ihrer angeschlossenen Reihenleitung als Identifizierungsdatum ID1,
ID2, ID4,..., ID10 abgespeichert war, wieder das Initialisierungsdatum
INI mit dem logische Datenwert 0 gespeichert. In den Speicherzellen,
in denen ein Datum abgespeichert war, das verschieden ist von der
Adresse der angeschlossenen Reihenleitung, wird nunmehr die Adresse
der angeschlossenen Reihenleitung abgespeichert. In den Speicherzellen
entlang der dritten Reihenleitung wird somit die Adresse x = 3 abgespeichert,
wohingegen in allen übrigen Speicherzel len
entlang der regulären
Reihenleitungen das Datum 0 eingespeichert wird.
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Anschließend wird
an den Steueranschluss S40 der Steuerschaltung 40 ein externes
Steuersignal „TM-Red" und ein externes „TM-BEN" angelegt. Aufgrund
des externen Steuersignals „TM-BEN" steuert die Steuerschaltung 40 daraufhin
den steuerbaren Schalter 110 in die zweite Schalterstellung,
sodass das Speicherzellenfeld 10 für einen Lesezugriff mit der
Auswerteschaltung 50 verbunden ist. Das externe Steuersignal „TM-RED" gestattet die externe Adressierung
von Speicherzellen im redundanten Speicherbereich. Durch das Anlegen
entsprechender Adressen an den Adressanschluss A90 werden nacheinander
die regulären
Reihenleitungen im ersten Speicherbereich des Speicherzellenfeldes
und die redundanten Reihenleitungen im zweiten Speicherbereich des
Speicherzellenfeldes für
einen Lesezugriff aktiviert.
-
5 zeigt
zur Verdeutlichung dieses Verfahrensschrittes die Speicherzellen
entlang der Spaltenleitungen S1, S2 und S3. Bei der Speicherzelle
mit der Adresse x = 3 und y = 2 handelt es sich um eine fehlerhafte
Speicherzelle, die an die Reihenleitung R3 angeschlossen ist. Anstelle
des Datenwertes 3 ist dort beispielsweise der Datenwert 5 eingespeichert. Die
dritte Reihenleitung R3 ist daher bei der Einschaltung des Redundanz-Scramblings
durch die redundante zweite Reihenleitung Rr2 ersetzt worden.
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Durch
das Anlegen der Adressen der regulären und redundanten Reihenleitungen
werden die Speicherzellen nunmehr entlang jeder Reihenleitung ausgelesen
und die in ihnen abgespeicherten Daten werden der Auswerteschaltung 50 zugeführt. Die Auswerteschaltung 50 ist
derart ausgebildet, dass sie ausgangssei tig das Datum an den Ein-
und Ausgabepuffer 100 weiterleitet, das in den Speicherzellen
entlang einer Reihenleitung mit der größten Häufigkeit abgespeichert ist.
Somit wird am Datenausgangsanschluss D100 beim Auslesen der Reihenleitung
mit der Adresse x = 3 und beim Auslesen der redundanten Reihenleitung
mit der Adresse xr = 2 jeweils der Wert 3 ausgegeben. Da in den
Speicherzellen entlang der regulären
Reihenleitung mit der Adresse x = 3 und der redundanten Reihenleitung
mit der Adresse xr = 2 der gleiche Datenwert 3 abgespeichert ist, kann
gefolgert werden, dass die reguläre
Reihenleitung mit der Adresse x = 3 durch die redundante Reihenleitung
mit der Adresse xr = 2 ersetzt worden ist.
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6 zeigt
das Signalflussdiagramm eines Verfahrens zur Ermittlung des Redundanz-Scramblings,
bei dem reguläre
fehlerhafte Spaltenleitungen des ersten Speicherbereichs durch redundante
fehlerfreie Spaltenleitungen des zweiten Speicherbereichs ersetzt
worden sind. Zu Beginn des Verfahrens wird über das externe Steuersignal „TM-ini" und „TM-Red & Reg", das am Steueranschluss
S40 der Steuerschaltung 40 angelegt wird, das gesamte Speicherzellenfeld
mit dem Initialisierungsdatum initialisiert.
-
Durch
das Anlegen des Steuersignals „TM-ytoDQ" und des Steuersignals „TM-Scramb" erzeugt die Steuerschaltung 40 das
zweite Steuersignal S42, mit dem die Datenerzeugerschaltung 20 angesteuert
wird, und das achte Steuersignal S48, mit dem die Adressierungsschaltung 30 angesteuert wird.
Dadurch werden in die Speicherzellen entlang der Spaltenleitungen
S1, S2,..., Sm jeweils das Identifizierungsdatum eingeschrieben,
das beispielsweise der zugehörigen
Spaltenleitungsadresse entspricht. Durch die Aktivierung des Redundanz-Scramblings
werden fehlerhafte Spaltenleitungen des ersten Speicherbe reichs
durch redundante Spaltenleitungen im zweiten Speicherbereichs des Speicherzellenfeldes
ersetzt.
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Anschließend wird
an den Steueranschluss S40 das Steuersignal „TM-Reg" angelegt. Das Steuersignal „TM-Reg" bewirkt, das lediglich
Speicherzellen entlang von regulären
Spaltenleitungen für
einen Zugriff aktiviert werden. Die Steuerschaltung 40 steuert
daraufhin die Datenerzeugerschaltung 20 mit dem zweiten
Steuersignal S42 und die Adressierungsschaltung 30 mit
dem sechsten Steuersignal S46 an. Somit werden nacheinander alle
Speicherzellen entlang der regulären
Spaltenleitungen für
einen erneuten Schreibzugriff aktiviert und in denjenigen Speicherzellen,
in denen vorher die zugehörige
Spaltenleitungsadresse abgespeichert wurde, das Initialisierungsdatum
INI, also beispielsweise der logische Datenwert 0, eingeschrieben.
In Speicherzellen, die entlang einer regulären fehlerhaften Spaltenleitung
angeordnet sind, wird nunmehr die zugehörige Adresse eingespeichert,
da das Redundanz-Scrambling
abgeschaltet ist.
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Anschließend wird
an den Steueranschluss S40 das externe Steuersignal „TM-Red" und das externe
Steuersignal „TM-BEN" angelegt. Das externe Steuersignal „TM-BEN" bewirkt das Auslesen
der Speicherzellen entlang der adressierten Spaltenleitung über die
Auswerteschaltung 50. Das externe Steuersignal „TM-Red" erlaubt einen Zugriff
auf Speicherzellen des redundanten Speicherbereichs von extern,
indem an dem Adressanschluss A90 des Adressregisters 90 entsprechende
Adressen angelegt werden. Dadurch lassen sich die Speicherzellen entlang
der regulären
und redundanten Spaltenleitungen des ersten Speicherbereichs 10a und
des zweiten Speicherbereichs 10c auslesen. Die Auswerteschaltung 50 erzeugt
ausgangsseitig das Datum, das in den Speicherzellen entlang der
adressierten Spaltenleitung mit der größten Häufigkeit abgespeichert worden
ist. Fehlerhafte reguläre
Spaltenleitungen weisen in ihren Speicherzellen ein von 0 verschiedenes
Identifizierungsdatum auf. Die fehlerhafte reguläre Spaltenleitung wurde im
Rahmen des Redundanz-Scramblings durch diejenige redundante Spaltenleitung
ersetzt, in deren Speicherzellen das Identifizierungsdatum mit dem
gleichen von 0 verschiedenen Wert abgespeichert worden ist.
-
Das
beschriebene Verfahren ermöglicht
eine Analyse des Redundanz-Scramblings, ohne den Baustein öffnen zu
müssen
oder auf Reparaturdaten aus der Produktion zurückgreifen zu müssen. Es stellt
somit eine Möglichkeit
zur zerstörungsfreien Analyse
des Redundanz-Scramblings dar. Des Weiteren wird es durch das Verfahren
ermöglicht,
Redundanzuntersuchungen auf Fremdapplikationen durchzuführen. Der
zu analysierende integrierte Speicher verbleibt dazu in der Applikation
und wird von einem Speicher-Controller an seinem Steueranschluss
S40 mit den oben beschriebenen externen Steuersignalen angesteuert,
die einen Testdurchlauf, wie beispielsweise anhand von 5 beschrieben,
nach sich ziehen.
-
- 10
- Speicherzellenfeld
- 20
- Datenerzeugerschaltung
- 21,22
- Speichereinheiten
- 23
- Verknüpfungsschaltung
- 24
- Datengenerator
- 25
- Steuerbarer
Schalter
- 30
- Adressierungsschaltung
- 31
- Auswerteschaltung
- 32
- Adressengenerator
- 33
- Speichereinheit
- 40
- Steuerschaltung
- 50
- Auswerteschaltung
- 60
- Ausgangspuffer
- 70
- Reihendecoder
- 80
- Spaltendecoder
- 90
- Adressregister
- B
- Speicherbank
- D
- Datum
- ID
- Identifizierungsdatum
- INI
- Initialisierungsdatum
- M
- Speichermodul
- R
- Reihenleitung
- RD
- Readbefehl
- S
- Spaltenleitung
- S41,...,S48
- Steuersignale
- SZ
- reguläre Speicherzelle
- SZF
- Speicherzellenfeld
- SZr
- Redundante
Speicherzelle
- TM
- Externes
Steuersignal (Testmode)
- WR
- Schreibbefehl
- x
- Reguläre Reihenadresse
- xr
- Redundante
Reihenadresse
- y
- Reguläre Spaltenadresse
- yr
- Redundante
Spaltenadresse