DE102004032943A1

DE102004032943A1 - Central processing unit access time point controlling method for micro controller, involves executing access action, with which cycle time is allocated to access category, for availability release of availability control on external circuit

Info

Publication number: DE102004032943A1
Application number: DE200410032943
Authority: DE
Inventors: Tim KÖPPE
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 2004-07-07
Filing date: 2004-07-07
Publication date: 2006-02-02

Abstract

The method involves sorting access actions of a central processing unit according to access categories using a cycle time allocated to the categories. An access request to an external circuit is correlated with an availability control for the circuit for a desired access. The access action, with which the cycle time is allocated to the category, is executed for an availability release of the availability control on the circuit.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Steuerung eines Zugriffszeitpunktes eines Mikro-Controllers auf einen Schaltkreis.The The invention relates to a method for controlling an access time a micro-controller on a circuit.

Zur datentechnischen Verwaltung von einer Vielzahl von Rechnerapplikationen werden üblicherweise sogenannte Micro-Controller eingesetzt, die mittels geeigneter Anwendungen selbst gesteuert werden. Der Micro-Controller hat dabei in der Regel die Aufgabe, den Datenaustausch über Bussysteme und den Ablauf und den Status der Rechnerapplikationen zu überwachen. Bei der Mehrzahl von derartigen Anwendungen für einen Micro-Controller werden externe integrierte Schaltungen eingesetzt, die einen Micro-Controllerbus besitzen und über diesen von dem Micro-Controller aus gesteuert werden.to data management of a variety of computer applications become common so-called micro-controller used, which are controlled by suitable applications themselves. The micro-controller usually has the task of data exchange via bus systems and to monitor the progress and status of the computer applications. In the majority of such applications for a micro-controller are external integrated circuits used a micro-controller bus own and over These are controlled by the microcontroller.

Es ist leicht nachvollziehbar, dass heute aufgrund der Vielzahl der unterschiedlichen Rechner- und Systemarchitekturen sehr unterschiedliche Realisierungen dieser vorstehend genannten Schaltkreise auf dem Markt erhältlich sind und eben aufgrund dieser doch stark differenten technologischen Parameter sehr unterschiedliche Zugriffszeiten auf diese Schaltkreise auftreten. So können beispielsweise einige dieser Schaltkreise so ausgelegt sein, dass die Zyklen für einen Schreibzugriff wesentlich kürzer sind als die Zyklen für einen Lesezugriff. Der Grund hierfür ist relativ einfach, weil bei einem Schreibzugriff die zu schreibenden Daten hinsichtlich ihres Umfangs bekannt sind und intern, z.B. auf einem als Buffer ausgelegten Cache-Speicher, zwischengespeichert werden können, wohingegen bei einen Lesezugriff vollständig gewartet werden muss, bis die Daten aus der inneren Struktur des Schaltkreises auf den Micro-Controllerbus geschrieben worden sind.It is easy to understand that today due to the multitude of different computer and system architectures very different Realizations of these circuits on the Market available are and precisely because of this strongly different technological Parameter very different access times to these circuits occur. So can For example, some of these circuits may be designed so that the cycles for Write access is much shorter than the cycles for one Read access. The reason is Relatively simple, because in a write access to write Data are known in scope and internally, e.g. on buffered cache, latched can be whereas read access requires full maintenance, until the data from the internal structure of the circuit on the Micro-controller bus have been written.

Weiter ist es ein Merkmal vieler Schaltkreise, dass nach einem erfolgten Zugriff (Lese- wie Schreibzugriff) eine Schutzzeit eingehalten werden muss, innerhalb derer der Schaltkreis nicht angesprochen werden darf. Diese Schutzzeit kann sich beispielsweise ergeben, weil sich der Datenspeicher des Schaltkreises nach erfolgtem Zugriff zunächst erst neu organisieren muss oder andere mit dem Zugriff in Zusammenhang stehende Nachfolgeaktivitäten ausgeführt werden müssen.Further It is a feature of many circuits that after a successful Access (read as write access) a guard time are met must be within which the circuit can not be addressed may. This protection time can result, for example, because the data memory of the circuit after access first only new organize or other access related follow-up activities accomplished Need to become.

Derzeit bekannte Lösungen zeigen beispielsweise für einen Controller mit eher niedriger Performance und unter der Voraussetzung, dass der oder die externen Schaltkreise immer nur mit der Bit-Breite des Controllers mittels binärem Maschinenbefehl angesprochen werden, kein besonders ausgeprägtes Bedürfnis für eine besondere Organisation der Zugriffe. Bei einer derartigen Konstellation ist auch die Einhaltung der Schutzzeit unproblematisch, weil der Controller selbst durch seinen internen Befehlsabruf (Codefetchen) Zyklen abfahren muss, die er nicht dem Zugriff auf einen externen Schaltkreis widmen kann. Anders gelagert ist die Situation jedoch sofort dann, wenn der Controller mit einer höheren Bitbreite auf einen mit geringerer Bitbreite ausgestatteten externen Schaltkreis zugreift. Erfolgt beispielsweise mit einem 16-Bit Controller ein 16-Bit Zugriff auf einen nur acht Bit breiten externen Schaltkreis, werden vom Controller zwei Buszyklen hintereinander auf dem externen Schaltkreis gefahren. Damit kann bei dieser Konstellation die Einhaltung der Schutzzeit nicht ohne weitere zusätzliche Massnahmen garantiert werden.Currently known solutions show for example a controller with rather low performance and provided that the external circuit or circuits always only with the bit width of the controller by means of binary Machine command are addressed, not a particularly pronounced need for a special Organization of accesses. In such a constellation is also the observance of the protection time without problems, because the controller itself cycles through its internal instruction fetch (code fetch) cycles he does not have to give access to an external circuit can. However, the situation is different immediately the controller with a higher Bit width to an external bit equipped with a smaller bit width Circuit accesses. For example, with a 16-bit controller a 16-bit access to an eight-bit wide external circuit, From the controller two bus cycles are consecutively on the external Circuit drove. Thus, compliance with this constellation the protection period is not guaranteed without further additional measures become.

Bei Controllern mit einer verbesserten Performance, beispielsweise mit einer Corefrequenz von 333 MHz (3 ns Zykluszeit) und einer Busfrequenz von 83 MHz mit einem zusätzlichen schnellen Cachespeicher, verschärft sich dieses Problem weiter, weil dann auch im Fall der gleichen Bitbreite von Controller und externen Schaltkreis nicht mehr sichergestellt werden kann, dass die erforderlichen Schutzzeiten zwischen den Zugriffen eingehalten werden. Werden dabei keine weiteren Massnahmen auf der Hardware-Seite vorgenommen, kann die Einhaltung der Schutzzeiten nur über zusätzliche Softwaremassnahmen, wie die Programmierung von Wartezyklen über kleine Schleifen oder ähnliches, garantiert werden. Aus Sicht des Softwareprogrammierers sind derartige Massnahmen jedoch aus Performancegründen, zum Beispiel im Falle der benötigten hohen Performance bei einem Interrupt auf dem externen Schaltkreis, und wegen der zusätzlichen Softwarestrukturen eher abzulehnen.at Controllers with improved performance, for example with a core frequency of 333 MHz (3 ns cycle time) and a bus frequency of 83 MHz with an additional fast cache, aggravated this problem continues, because then even in the case of the same Bit width of controller and external circuit can no longer be ensured can that the required guard times between the accesses be respected. Are there no further measures on the Hardware side, can meet the protection periods only over additional Software measures, such as the programming of wait cycles over small ones Grinding or similar, be guaranteed. From the perspective of the software programmer are such However, measures for performance reasons, for example in the case the needed high performance with an interrupt on the external circuit, and because of the extra Rather reject software structures.

Um ein Beispiel aus der Telekommunikationstechnik anzuführen, arbeitet der externe Schaltkreis eines Framers mit einer zugriffzeit von 330 ns, die benötigt werden um E1 Uplinkdaten in Frames zu paketieren inkl. der reinen Zugriffszeit und der Schutzzeit. Ein Controller, der nun wie oben beschrieben mit einer Corefrequnez von 333 MHz und einem Cache-Speicher arbeitet, muss der gesamte Core mit der Zykluszeit von nur 3 ns auf den Ablauf der gesamten 330 ns warten. Wird nun eine hohe Performance des Controllers erwünscht, zum Beispiel in Fehlerfällen wie einer Leitungsstörung oder ähnlichem, wo eine Lasterhöhung durch ein höheres Aufkommen an externen Zugriffen aufgrund der Interruptlast auftritt, sind diese Wartezeiten äusserst kontraproduktiv.Around to cite an example from telecommunications technology works the external circuit of a frame with an access time of 330 ns needed to package E1 uplink data in frames including the pure Access time and the guard time. A controller that is now as above described with a corefrequency of 333 MHz and a cache memory works, the entire core with the cycle time of only 3 ns wait for the expiration of the entire 330 ns. Will now be a high performance of the controller, for example in case of errors like a line fault or similar, where a load increase through a higher volume External accesses due to the interrupt load occur these waiting times extremely counterproductive.

Diese Wartezeiten lassen sich nicht vermeiden, obwohl die Mikrocontroller unterschiedlicher Hersteller in vergleichsweise weiten Grenzen parametriert werden können. Weiterhin kann die Einhaltung der Schutzzeiten zwischen den Zugriffen durch eine diesbezügliche Konfiguration des Controllers nicht gewährleistet werden, obwohl beispielsweise bei Controllern mit nahezu beliebig veränderbarer Sequenz der Steuersignale des Micro-Controllers jeder Zugriff entsprechend lang ausgedehnt werden kann.These waiting times can not be avoided, although the microcontroller from different manufacturers can be parameterized within comparatively wide limits. Furthermore, the compliance of the guard times between the accesses by a related configuration of the controller can not be guaranteed, although, for example, in controllers with almost any variable sequence of control signals of the micro-controller each access can be extended accordingly long.

Es ist daher die Aufgabe der Erfindung, ein Verfahren zur Steuerung der Zugriffszeiten eines Micro-Controllers auf einen externen Schaltkreis anzugeben, bei dem eine hohe Performance bei gleichzeitiger Einhaltung der Schutzzeiten gegeben ist.It is therefore the object of the invention, a method of control the access times of a microcontroller to an external circuit specify a high performance with simultaneous compliance the guard times is given.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäss dadurch gelöst, dass ein Verfahren zur Steuerung eines Zugriffszeitpunktes eines Micro-Controllers auf einen Schaltkreis vorgesehen ist, bei dem:

a) Zugriffshandlungen des Mikrocontrollers nach Zugriffskategorien mit einer der jeweiligen Zugriffskategorie zugeordneten Zykluszeit sortiert werden;
b) eine Zugriffsanfrage an den Schaltkreis mit einer Verfügbarkeitssteuerung für den Schaltkreis für den gewünschten Zugriff korreliert wird; und
c) die Zugriffshandlung mit der der Zugriffkategorie zugeordneten Zykluszeit bei einer Verfügbarkeitsfreigabe der Verfügbarkeitssteuerung auf den Schaltkreis ausgeführt wird.

This object is achieved in a method of the aforementioned type according to the invention in that a method for controlling an access time of a micro-controller is provided on a circuit in which:

a) access actions of the microcontroller are sorted according to access categories with a cycle time associated with the respective access category;
b) an access request to the circuit is correlated with an availability control for the desired access circuit; and
c) the access action is performed on the access time associated with the cycle time on availability control availability control on the circuit.

Auf diese Weise werden die möglichen Zugriffshandlungen insoweit kategorisiert, als ihnen innerhalb derselben Kategorie dieselbe Zykluszeit zugeordnet wird, wodurch eine effizientere Aneinanderreihung von Zugriffshandlungen ermöglicht ist. Weiter werden zu lange Wartezeiten für eine Zugriffhandlung unterbunden, weil die Verfügbarkeitssteuerung den Zeitpunkt bis zu einem erneuten Zugriff avisiert. Die Logik des Mikrocontrollers kann dann entscheiden, ob sie wartet bis die Verfügbarkeitssteuerung die Freigabe für den Zugriff auf den Schaltkreis signalisiert oder zwischenzeitlich eine andere Zugriffshandlung auf einen Schaltkreis ausführt, für welchen der Zugriff freigegeben ist. In Summe wird daher eine verbesserte Performance und zugleich die Einhaltung der Schutzzeiten erreicht.On this way become the possible ones Access actions are categorized insofar as they are within the same Category is assigned the same cycle time, which makes a more efficient Stringing of access actions is possible. Continue to become long waiting times for prevented an access action, because the availability control the time until a new access. The logic of the microcontroller can then decide if she waits until the availability control the Released for signaled access to the circuit or in the meantime performs another access action on a circuit for which the Access is enabled. In sum, therefore, an improved performance and at the same time the observance of the guard times achieved.

Zwei besonders einfach implementierbare Zugriffkategorien sehen als erste Zugriffskategorie einen Lesezugriff auf den Schaltkreis und als zweite Zugriffskategorie einen Schreibzugriff auf den Schaltkreis vor. Damit können je nach Schaltkreis erheblich unterschiedliche Zykluszeiten beim Lesen und beim Schreiben abgefahren werden, was einen mit der Anzahl der Schreibzugriffe proportionalen Performancegewinn erzielen lässt. In diesem Zusammenhang kann die Zykluszeit des Schreibzugriffs erheblich kürzer als die Zykluszeit des Lesezugriffs gesetzt sein.Two especially easy to implement access categories see first Access category to read the circuit and as second access category a write access to the circuit in front. With that you can depending on the circuit considerably different cycle times Reading and writing are done, which is one with the number the write accesses can achieve proportional performance gain. In In this context, the cycle time of write access can be significant shorter be set as the cycle time of the read access.

Eine besonders einfache Umsetzung einer Verfügbarkeitssteuerung ergibt sich in Form eines (durch Software und/oder Hardware realisierbaren) Zählers für die Schutzzeit für den Schaltkreis, wobei eine Verfügbarkeitsfreigabe erfolgt, wenn der Zähler auf die Dauer der vorgesehenen Schutzzeit hoch gezählt wurde. Bei einer Vielzahl von durch einen Microcontroller zu steuernden Schaltkreise kann daher für jeden Schaltkreis ein Schaltkreis-Auswahlzeiger (Chip Select) vorgesehen werden, wobei jedem Schaltkreis-Auswahlanzeiger ein Zähler für die jeweilige Schutzzeit des Schaltkreises zugeordnet wird. Bei einer geeigneten Umsetzung kann es daher der Logiksteuerung des Microcontrollers bekannt sind, für welchen Schaltkreis noch mit welcher Wartezeit für den nächsten Zugriff zu rechnen ist.A Particularly simple implementation of an availability control results in the form of a (by software and / or hardware feasible) counter for the protection period for the Circuit, with an availability release takes place when the counter is on the duration of the scheduled protection period has been counted up. In a variety can be controlled by a microcontroller circuits therefore for Each circuit provided a circuit select pointer (Chip Select) with each circuit selection indicator being a counter for the respective one Protection time of the circuit is assigned. In a suitable Therefore, it can be implemented by the logic controller of the microcontroller are known for which circuit is still to be expected with which waiting time for the next access.

Mit besonders geringem Aufwand und mit wenig fehleranfälliger Ausgestaltung kann die Steuerungslogik zur Steuerung der Zugriffszeitpunkte des Microcontrollers in Form eines FPGA (Free Programmable Gate Array) realisiert werden. Dem FPGA kann dabei zusätzlich ein interner Buffer-Speicher zugeordnet werden, sodass auch eine schnelle Datenverarbeitung der zum Controller-Bus geführten oder der vom Controller-Bus erhaltenen Daten erzielt ist.With particularly low effort and with little error-prone design The control logic can be used to control the access times of the microcontroller be realized in the form of an FPGA (Free Programmable Gate Array). The FPGA can additionally be allocated an internal buffer memory, so that also one fast data processing led to the controller bus or the data obtained from the controller bus is achieved.

Weiter kann die Steuerlogik für den Microcontroller dahingestellt ausgestaltet sein, dass eine Festlegung der Zykluszeiten für mindestens eine der Zugriffkategorien dynamisch in Abhängigkeit von dem Auftreten der Häufigkeit einer Zugriffanfrage dieser Zugriffskategorie vorgenommen wird. Dabei kann die Zykluszeit für eine Zugriffskategorie mit zunehmendem Auftreten von Zugriffanfragen dieser Zugriffskategorie verkürzt werden. Auf diese Weise können die Zugriffzyklen temporär an besondere Ereignisse, wie zum Beispiel einen Leitungsausfall mit erhöhtem Interrupt-Verkehr angepasst werden, damit die Funktionalität des Schaltkreises bzw. einer Gruppe von Schaltkreisen aufrechterhalten werden kann.Further can the control logic for the microcontroller can be designed undecided that a determination the cycle times for at least one of the access categories dynamically dependent from the occurrence of frequency an access request of this access category is made. The cycle time for an access category as access requests increase this access category is shortened become. That way you can the access cycles temporarily to special events, such as a line failure with elevated Interrupt-Verkehr be adjusted so that the functionality of the circuit or a group of circuits can be maintained.

Weitere vorteilhafte Ausgestaltungen der Erfindung können den übrigen Unteransprüchen entnommen werden.Further advantageous embodiments of the invention can be taken from the remaining subclaims become.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung erläutert. Dabei zeigen:embodiments The invention will be explained below with reference to the drawing. Showing:

1 ein strukturelles Blockschaltbild eines Microcontrollers zur Durchführung des erfindungsgemässen Verfahrens; und 1 a structural block diagram of a microcontroller for carrying out the inventive method; and

2 einen Ablaufplan des erfindungsgemässen Verfahrens. 2 a flow chart of the inventive method.

1 zeigt ein strukturelles Blockschaltbild eines Microcontrollers 2, der eine zentrale Prozessoreinheit CPU sowie eine als FPGA ausgestaltete Steuerlogik 4 für den Zugriff auf externe Schaltkreise IC1 bis ICn. Es ist hierbei die Aufgabe der Steuerlogik 4 für jeden Zugriff auf einen der externen Schaltkreise IC1 bis ICn eine optimalen Zeitpunkt zu definieren. Es muss also im Detail für eine von der Prozessoreinheit CPU abgesetzte Zugriffsanfrage ein optimaler Zeitpunkt für jedes Chip Select Signal CS1 bis CSn gefunden werden bzw. die Dauer der Zugriffszeit auf einen der externen Schaltkreise IC1 bis ICn entsprechend gesteuert werden. Für diese letztgenannte Steuerung verfügt die Prozessoreinheit CPU über einen Eingang für ein Ready-Signal RS, mit dem ein bestehender Zugriff auf einen der externen Schaltkreise IC1 bis ICn beendet wird. 1 shows a structural block diagram of a microcontroller 2 , the central processor unit CPU and a control logic designed as FPGA 4 for access to external circuits IC1 to ICn. It is the task of the control logic 4 to define an optimum time for each access to one of the external circuits IC1 to ICn. It must therefore be found in detail for a remote from the processor unit CPU access request an optimal time for each chip select signal CS1 to CSn or the duration of the access time to one of the external circuits IC1 to ICn be controlled accordingly. For this latter control, the processor unit CPU has an input for a ready signal RS, with which an existing access to one of the external circuits IC1 to ICn is terminated.

Eine von der Prozessoreinheit CPU abgesetzte Zugriffsanfrage löst danach eine der Zugriffskategorie zugeordnete Zykluszeit für den Zugriff aus, der mittels des in Abhängigkeit von der ermittelten Zykluszeit abgesetzten Ready-Signals RS beendet wird. Dabei wird nun zusätzlich für jedes einzelne Chip Select Signal CS1 bis CSn in der Steuerlogik 4 ein interner Zähler implementiert, der die Schutzzeit für den Zugriff auf den Schaltkreis IC1 bis ICn überwacht. Wenn nun die Prozessoreinheit CPU einen neuen Zugriff auf einen der Schaltkreise IC1 bis ICn anfragt, wartet die Steuerlogik 4 nun mit dem Zugriff bis der vorgesehene Endwert des Zählers erreicht ist und ermöglicht anschliessend die Sequenz des Zugriffs, die je nach der vorliegenden Kategorie des Zugriffs unterschiedliche Zykluszeiten vorsieht. Anders wird bei einem Ablauf des dem zugehörigen Schaltkreises zugeordneten Zählers sofort auf den entsprechenden Schaltkreis IC1 bis ICn zugriffen, da der Ablauf des Zählers die Freigabe für den Zugriff signalisiert.An access request issued by the processor unit CPU then triggers an access category associated cycle time for the access, which is terminated by means of the ready signal RS which is output as a function of the determined cycle time. In addition, for each individual chip select signal CS1 to CSn in the control logic 4 implements an internal counter that monitors the guard time for accessing IC1 through ICn. Now, when the processor unit CPU requests a new access to one of the circuits IC1 to ICn, the control logic waits 4 Now with the access until the intended end value of the counter is reached and then allows the sequence of access, which provides different cycle times depending on the present category of access. Otherwise, when the counter associated with the associated circuit expires, access is immediately made to the corresponding circuit IC1 to ICn, since the expiration of the counter signals the release for access.

2 zeigt nun in schematischer Darstellung den Ablauf des erfindungsgemässen Verfahrens. In einem ersten Schritt ST1 stellt die Prozessoreinheit CPU eine Zugriffsanfrage auf einen der Schaltkreise IC1 bis ICn. In einem zweiten Schritt ST2 wird dieses Zugriffanfrage im FPGA dahingehend analysiert, welcher Kategorie von Zugriffen diese Zugriffsanfrage zugeordnet werden. Diese Kategorisierung kann selbstverständlich auch hardwaremässig im FPGA implementiert sein, beispielsweise wenn hier nur zwischen einem Schreib- und Lesezugriff unterschieden wird. Die Kategorisierung soll auch im Sinne dieser Anmeldung nur dahingehend verstanden werden, dass es möglicherweise eine Reihe von Zugriffsarten gibt, die sich hinsichtlich ihrer funktionalen Auswirkungen auf das Gesamtsystem unterscheiden und so gruppenweise separat für diese Verfahren betrachtet werden sollen. 2 now shows a schematic representation of the sequence of the inventive method. In a first step ST1, the processor unit CPU makes an access request to one of the circuits IC1 to ICn. In a second step ST2, this access request in the FPGA is analyzed as to which category of access this access request is assigned to. Of course, this categorization can also be implemented in hardware in the FPGA, for example, if only a distinction is made here between read and write access. For the purposes of this application, the categorization should also be understood as meaning that there may be a number of types of access which differ in terms of their functional effects on the overall system and should be considered in groups separately for these methods.

In einem dritten Schritt ST3 erfolgt nun mehr aufgrund der erkannten Zugriffsanfrage eine Zuordnung der Zykluszeit des Zugriff, sei es direkt aus der Zuordnung einer Zykluszeit aufgrund der festgestellten Zugriffskategorie oder sei es direkt in einer hardware-mässig im FPGA ausgestalteten Zuordnung aufgrund der gewünschten Zugriffsart. In einem vierten Schritt ST4 schaut nun die Steuerlogik, beispielsweise die im FPGA implementierte Steuerlogik, nach, ob der als Verfügbarkeitssteuerung des Schaltkreises ausgestaltete Zähler auf den vorgesehenen Endwert heraufgezählt oder von einem Anfangswert auf Null herabgezählt hat. Wird nun in einem Schritt ST5 festgestellt, dass eines der beiden voranstehend genannten Ereignisse eingetreten ist, erfolgt in einem Schritt ST6 der Zugriff mit der zuvor zugeordneten Zykluszeit auf den betreffenden Schaltkreis IC1 bis ICn. Für den Fall, dass bisher keines der beiden voranstehend genannten Ereignisse eingetreten ist, wird in einem Schritt ST5a zunächst abgewartet, bis der vorgesehenen Zählwert im Zähler erreicht ist, wonach dann ebenfalls im Schritt ST6 auf den Schaltkreis mit dem gewünschten Zugriff zugegriffen wird. In einem Schritt ST7 übermittelt die Steuerlogik der Prozessoreinheit CPU nach dem Ablauf der vorher bestimmten Zykluszeit das Ready-Signal RS, wodurch der Zugriff auf diesen bestimmten Schaltkreis beendet wird und ein neues Chip-Select Kommando ausgesprochen werden kann. Einzigallein der Schaltkreis, auf welchen unmittelbar zuvor zugegriffen wurde, kann nun aufgrund der vorgesehenen Schutzzeit nicht unmittelbar wieder zur Verfügung stehen. D.h. bei einer erneuten Zugriffsanfrage auf diesen Schaltkreise würde der Schritt ST5a unmittelbar wieder beschritten werden müssen, weil der Ablauf des Zählers erst abgewartet werden muss.In a third step ST3 is now done more due to the detected Access request an assignment of the cycle time of access, be it directly from the assignment of a cycle time based on the determined Access category or be it directly in a hardware-moderate in the FPGA configured assignment due to the desired access type. In one fourth step ST4 now looks the control logic, such as the in the FPGA implemented control logic, according to whether as an availability control of the circuit configured counter to the intended final value incremented or has counted down from an initial value to zero. Will now be in one Step ST5 found that one of the above two Events has occurred, in a step ST6 the access with the previously assigned cycle time to the relevant circuit IC1 to ICn. For the case that so far none of the above two events has occurred, is first waited in a step ST5a until the intended count in the counter is reached, then then also in step ST6 on the circuit with the desired Access is accessed. In a step ST7 transmits the control logic the processor unit CPU after the lapse of the predetermined cycle time the ready signal RS, which stops access to that particular circuit and a new chip-select command can be pronounced. Alone in the circuit, accessed immediately before now can not immediately because of the provided protection time again available stand. That upon a renewed request for access to these circuits would the Step ST5a must be taken immediately because the expiry of the counter only has to wait.

Aufgrund dieses voranstehend beschriebenen Verfahrens kann daher eine besonders effiziente Steuerung der Zugriffe eines Microcontrollers CPU auf die Schaltkreise IC1 bis ICn erreicht werden. Zum einen wird dabei anhand der Kategorisierung oder einfacher gesprochen anhand der bedarfsgerechten Zuordnung von Zykluszeiten zu Zugriffsarten eine Dauer des Zugriffs erreicht, die auf die gerade erforderliche Zeitdauer zugeschnitten ist und somit Wartezeiten anderer Zugriffsanfragen vermeidet. Weiter trägt der implementierte Zähler dazu bei, dass die Zugriffe und ggfs. sogar die Reihenfolge von Zugriffen auf verschiedene Schaltkreise in Abhängigkeit von der Dauer bis zur jeweiligen Zugriffsfreigabe für die den Zähler zugeordneten Schaltkreise gesteuert wird, wodurch sich die anfangs geforderten Performanceverbesserungen ergeben.by virtue of This method described above can therefore be a particularly efficient control of accesses of a microcontroller CPU the circuits IC1 to ICn are reached. For one thing is there based on the categorization or more simply speaking on the basis of needs-based assignment of cycle times to access types a duration of access to the currently required period of time is tailored and thus waiting times of other access requests avoids. Next carries the implemented counter in addition, that the accesses and if necessary. even the order of Accesses to various circuits depending on the duration until for the respective access release for the circuits associated with the counter is controlled, resulting in the initially required performance improvements result.

Weitere Ausgestaltungen und Modifikationen der vorliegenden Erfindung sind für einen Fachmann auf diesem Gebiet neben den hier erläuterten Ausführungsbeispielen durchaus realisierbar. Der Umfang der vorliegenden Erfindung wird aber durch die nachfolgenden Patentansprüche ersichtlich.Further Embodiments and modifications of the present invention are for one Professional in this field in addition to the embodiments described here quite realizable. The scope of the present invention will be but can be seen by the following claims.

Claims

Method for controlling an access time a microcontroller (CPU) to a circuit (IC1 to ICn), in which: a) Access actions of the microcontroller (CPU) after Access categories associated with one of the respective access categories Cycle time to be sorted; b) an access request to the Circuit (IC1 to ICn) with an availability control for the circuit (IC1 to ICn) for the wished Access is correlated; and c) the access activity with the the access category associated cycle time in an availability release the availability control is performed on the circuit (IC1 to ICn).

Method according to claim, characterized a first access category provides read access to the circuit and a second access category is a write access to the Circuit (IC1 to ICn) is.

Method according to claim 2, characterized in that that the cycle time of the write access is shorter than the cycle time read access.

Method according to one of claims 1 to 3, characterized that the availability control as a counter a protection period for the circuit (IC1 to ICn) is configured, wherein an availability release takes place when the counter counted up for the duration of the scheduled protection from this back counted to zero has been.

Method according to claim 4, characterized in that that when using a plurality of circuits (IC1 to ICn) for each Circuit a circuit selection pointer (CS1 to CSn) provided with each circuit selection indicator (CS1 to CSn) on counter for the respective protection time of the circuit is assigned.

Method according to one of claims 1 to 5, characterized that the control logic (FPGA) to control the access times is realized in the form of an FPGA.

Method according to Claim 6, characterized that the FPGA is assigned an internal buffer memory (buf).

Method according to one of claims 1 to 7, characterized that a determination of the cycle times for at least one of the access categories dynamically dependent from the occurrence of frequency an access request of this access category is made.

Method according to claim 8, characterized in that that the cycle time for an access category with increasing occurrence of access requests Access category shortened becomes.