DE10136662A1

DE10136662A1 - Adapting clock rate of digital signals for SDH network or optical transport network, by buffering and inserting or removing bits or bit sequences from pulse frame

Info

Publication number: DE10136662A1
Application number: DE2001136662
Authority: DE
Inventors: Horst Mueller
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2001-07-27
Filing date: 2001-07-27
Publication date: 2003-02-13
Also published as: WO2003017546A2; WO2003017546A3

Abstract

The clock rate of a first digital signal (DS1) that is inserted into pulse frames (PR), is adapted to a second clock rate. The first signal is continuously read into a buffer memory (PS1), and several bits or bit sequences are buffered. The first signal is then read from the buffer at the second clock rate, and a number of selected bits or bit sequences are inserted or removed from the pulse frame, to provide a second signal (DS2) with a changed number of bits or bit sequences, but with the substantially the same pulse frame period. Independent claims are also included for an apparatus for adapting clock rate, and for an apparatus for reconverting the second signal into the first signal.

Description

Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1 und eine Anordnung nach dem Oberbegriff der Ansprüche 9 und 11. The invention relates to a method according to the preamble of Claim 1 and an arrangement according to the preamble of Claims 9 and 11.

Es ist bekannt, digitale Signale mit einer periodischen Rahmenstruktur in größere Pulsrahmen einzufügen und zu übertragen. Dies geschieht unter anderem bei der Übertragung eines Synchronous Digital Hierarchie (SDH)- Signals nach ITU Norm G.707, Fassung vom (10/2000), Seiten 11, 15, 16, 64-71 über das Optische Transportnetz mittels eines Optischen Transportnetz Signals nach ITU Norm G.709, Fassung vom (02/2001), Seiten 15-25 u. 67-71. It is known to insert and transmit digital signals with a periodic frame structure in larger pulse frames. This is done, inter alia, in transmission of a Synchronous Digital Hierarchy (SDH) - signal in accordance with ITU standard G.707, version of (10/2000), pages 11, 15, 16, 64-71 through the optical transport network by means of an optical transport network signal according to ITU norm G.709, version from (02/2001), pages 15-25 u. 67-71.

Nun werden verstärkt Datensignale über das für die Telekommunikation (Sprachdienste) entwickelte SDH Netz und/oder über das Optische Transportnetz, OTN, übertragen. Now data signals are amplified via the for the Telecommunications (voice services) developed SDH network and / or over the optical transport network, OTN.

In der Empfehlung IEEE Draft P802.3ae, Fassung vom December 1, 2000, Seiten 158-160, 310-312 werden für Datengeräte, wie z. B. Router, Bridges oder Switches, 10 Gbit/s Ethernet Schnittstellen für verschiedene Anwendungsfälle festgelegt. Für die Anwendung in WAN-Netzen (Wide Area Network) wird eine 10 Gbit/s Ethernet Schnittstelle 100BASE-W definiert. Diese Schnittstelle basiert auf einer Verkapselung der Nutzdaten in einem OC-192c bzw. VC4-64c Signal der Synchronous Optical Network Hierarchie (SONET) bzw. Synchronous Digital Hierarchie (SDH) nach ITU Norm G.707, Fassung vom (10/2000), Seite 11, 67. In the recommendation IEEE draft P802.3ae, version of December 1 , 2000 , pages 158-160, 310-312 for data devices, such as. B. routers, bridges or switches, 10 Gbit / s Ethernet interfaces for different applications. A 10 Gbit / s Ethernet interface 100 BASE-W is defined for use in wide area network (WAN) networks. This interface is based on an encapsulation of the payload in a OC-192c or VC4-64c signal of the Synchronous Optical Network Hierarchy (SONET) or Synchronous Digital Hierarchy (SDH) according to ITU standard G.707, version of (10/2000), Pages 11, 67.

Abweichend von den bei SONET und SDH definierten Toleranzen für die Bitraten der Übertragungssignale, die bei SONET maximal +-20 ppm (parts per million) und bei SDH maximal +-4,6 ppm betragen dürfen, lässt man in der IEEE Draft P802.3ae, Fassung vom December 1, 2000, Seite 370 für das 10GBASE-W Signal eine Toleranz von +-100 ppm zu. Die größere Toleranz hat man hier gewählt, um die Geräte nicht unnötig zu verteuern, da konventionelle Datennetze, im Gegensatz zu den auf Sprachübertragung basierenden SONET/SDH Netzen, mit dieser erweiterten Toleranz zurecht kommen. Deviating from the tolerances defined for SONET and SDH for the bit rates of the transmission signals, which may be a maximum of + -20 ppm (parts per million) for SONET and a maximum of + -4.6 ppm for SDH, the IEEE draft P802.3ae , Version of December 1 , 2000 , page 370 for the 10GBASE-W signal to a tolerance of + -100 ppm. The larger tolerance was chosen here in order not to make the devices unnecessarily expensive, since conventional data networks, in contrast to the SONET / SDH networks based on voice transmission, can cope with this extended tolerance.

Bei ITU hat man ferner in der Empfehlung G.709, Fassung vom (02/2001), Seite 15-25 u. 67-71 ein Verfahren festgelegt, wie SONET/SDH Signale im Optischen Transportnetz OTN übertragen werden können. Die ankommenden SONET/SDH Signale werden hierzu mittels eines Stopfprinzips (Justification) an die Bitrate des Übertragungssignals OTU (Optical Transport Unit) angepasst. Die Bitratenanpassung mit Hilfe des Stopfprinzips funktioniert aber nur, solange das ankommende Signal eine Toleranz von kleiner 45 ppm aufweist. Für Standard SONET/SDH Signale ist dies ausreichend, nicht aber für die 10GBASE-W Signale. At ITU, recommendation G.709, version dated (02/2001), page 15-25 u. 67-71 established a procedure such as SONET / SDH signals are transmitted in the OTN optical transport network can be. The incoming SONET / SDH signals are for this, using a justification principle to the bit rate the transmission signal OTU (Optical Transport Unit) customized. The bit rate adjustment using the stuffing principle but only works as long as the incoming signal is one Tolerance of less than 45 ppm. For standard SONET / SDH This is sufficient for signals, but not for the 10GBASE-W Signals.

Der im Patentanspruch 1 angegebenen Erfindung liegt deshalb die Aufgabe zugrunde, in Pulsrahmen eingefügte Signale mit einer größeren Toleranz der Taktrate über Netze mit geringer Toleranz der Taktrate zu übertragen. The invention specified in claim 1 is therefore based on the task of using signals inserted in pulse frames a greater tolerance of the clock rate over networks with less Transfer tolerance of the clock rate.

Dieses Problem wird durch die im Patentanspruch 1 aufgeführten Merkmale gelöst. This problem is solved by the in claim 1 listed features solved.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass Datensignale, die in Pulsrahmen wie der SDH oder SONET Hierarchie eingepackt sind und einen erweiterten Toleranzbereich der Bitraten besitzen, ohne Synchronisierung der einzelnen Geräte einer Übertragungskette mit kleinerem Toleranzbereich übertragen werden können, zum Beispiel 10GBASE-W Signale mit einer Frequenztoleranz von +-100 ppm über das Optischen Transportnetz mit einer Frequenztoleranz von +-45 ppm. The advantages achieved with the invention exist in particular, that data signals in pulse frames like the SDH or SONET hierarchy are packed and an expanded one Have tolerance range of the bit rates, without synchronization of the individual devices in a transmission chain with a smaller one Tolerance range can be transferred, for example 10GBASE-W signals with a frequency tolerance of + -100 ppm over the optical transport network with a frequency tolerance from + -45 ppm.

Vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Verfahrensansprüchen 2-8 angegeben. Advantageous embodiments of the invention are specified in the dependent method claims 2-8 .

Vorteilhafte Anordnungen der Erfindung sind in den Ansprüchen 9 bis 13 angegeben. Advantageous arrangements of the invention are in the claims 9 to 13 specified.

Es wird eine Anordnung als stand alone Lösung sowie eine integrierte Lösung angegeben. There is an arrangement as a stand alone solution as well as a integrated solution specified.

Ebenso eine Anordnungen, bei der vorteilhaft mittels einer PLL eine Takterzeugung erfolgt. Likewise an arrangement in which advantageously by means of a PLL a clock is generated.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im folgenden beschrieben. Embodiments of the invention are in the figures are shown and are described below.

Es zeigen: Show it:

Fig. 1 eine Anordnung zum Anpassen eines digitalen ersten Signals an ein digitales zweites Signal, Fig. 1 shows an arrangement for adapting a digital first signal to a digital second signal,

Fig. 2 eine Anordnung zum Rückgewinnen eines digitalen ersten Signals aus dem digitalen zweiten Signal, Fig. 2 shows an arrangement for recovering a digital signal from the first digital second signal,

Fig. 3 eine Anordnung zum Anpassen des digitalen ersten Signals und zum Einfügen in ein digitales drittes Signal als integrierte Lösung, Fig. 3 shows an arrangement for adapting the digital first signal, and for inserting in a digital third signal as an integrated solution,

Fig. 4 eine Anordnung zum Rückgewinnen eines digitalen ersten Signals aus dem digitalen dritten Signal als integrierte Lösung und Fig. 4 shows an arrangement for recovering a digital first signal from the digital third signal as an integrated solution and

Fig. 5 den Aufbau eines STM64-Signals. Fig. 5 shows the structure of an STM64 signal.

Das in Fig. 1 dargestellte Blockschaltbild zeigt eine Anordnung zum Anpassen eines digitalen ersten Signals DS1, z. B. 100BASE-W, an ein digitales zweites Signal DS2, z. B. SDH- Signal, welches in einem nicht dargestellten OTN-Gerät OTNX weiterverarbeitet werden kann. In Senderichtung wird nach einer optisch/elektrischen Wandlung des digitalen ersten Signals DS1 zunächst ein Taktsignal T1S durch eine Taktrückgewinnungsschaltung TRG1 gewonnen, das im Fall von 10GBASE-W Signalen eine Toleranz von bis zu +-100 ppm aufweisen kann. Das erste Signals DS1 wird außerdem einer Synchronisierschaltung SYNC1 zugeführt, die die A1/A2 Rahmenkennungsinformation der Rahmen des SDH-Signals erkennt und ein Synchronisiersignal an eine Steuerschaltung ST1 abgibt. Das digitale erste Signal DS1 wird byteweise mit dem Taktsignal T1 in einen Pufferspeicher PS1 eingeschrieben. Aus dem Pufferspeicher werden die Daten mittels eines zweiten Taktsignals T2, der im gezeigten Fall eine Genauigkeit von mindestens +-20 ppm aufweist und von einem Taktgenerator TG1 erzeugt wird, ausgelesen und als zweites Signal DS2 abgegeben. Der Füllstand des Pufferspeichers wird in einem Füllstandscontroller FSC laufend kontrolliert und bei Abnahme des Füllstandes werden durch eine Steuerschaltung ST1 Bitfolgen (Bytes) (oder ausgewählte Bits) hinzugefügt, z. B. werden zu den 192 A1-Bytes weitere A1-Bytes hinzugefügt. Die Anzahl der zugefügten Bitfolgen oder ausgewählten Bits ist abhängig davon, wie stark der Pufferspeicher entleert ist. Hat das ankommende erste Signal DS1 hingegen eine positive Frequenzabweichung, so wird der Füllstand des Pufferspeichers zunehmen. In diesem Fall werden ausgewählte Bits oder Bitfolgen entfernt, z. B. A1-Bytes. Die Anzahl der Bitfolgen oder entfernten Bits ist vom Füllstand des Pufferspeichers abhängig. Das Hinzufügen oder Entfernen der ausgewählten Bitfolgen oder Bits wird durch die Steuerschaltung ST1 gesteuert, welche von der Füllstandskontrollschaltung FSC ein Füllstandssignal und von der Synchronisierschaltung SYNC1 ein Synchronisiersignal über die Position des Rahmenkennwortes, hier den Übergang von A1- auf A2-Bytes erhält. Das Entfernen oder Hinzufügen von ausgewählten Bits oder Bitfolgen geschieht z. B. durch Änderung von Schreib- oder Leseadressen des Pufferspeichers, wodurch doppeltes Auslesen ausgewählter Bits oder Bitfolgen oder Überspringen von ausgewählten Bits oder Bitfolgen erfolgt. The block diagram shown in Fig. 1 shows an arrangement for adapting a digital first signal DS1, z. B. 100BASE-W, to a digital second signal DS2, e.g. B. SDH signal, which can be further processed in an OTNX device (not shown). In the transmission direction, after an optical / electrical conversion of the digital first signal DS1, a clock signal T1S is first obtained by a clock recovery circuit TRG1, which in the case of 10GBASE-W signals can have a tolerance of up to + -100 ppm. The first signal DS1 is also fed to a synchronization circuit SYNC1, which recognizes the A1 / A2 frame identification information of the frames of the SDH signal and outputs a synchronization signal to a control circuit ST1. The digital first signal DS1 is written byte by byte with the clock signal T1 into a buffer memory PS1. The data are read out of the buffer memory by means of a second clock signal T2, which in the case shown has an accuracy of at least + -20 ppm and is generated by a clock generator TG1, and is output as a second signal DS2. The fill level of the buffer memory is continuously checked in a fill level controller FSC, and when the fill level is decreased, bit sequences (bytes) (or selected bits) are added by a control circuit ST1, e.g. For example, additional A1 bytes are added to the 192 A1 bytes. The number of added bit sequences or selected bits depends on how much the buffer memory is emptied. However, if the incoming first signal DS1 has a positive frequency deviation, the fill level of the buffer memory will increase. In this case, selected bits or bit strings are removed, e.g. B. A1 bytes. The number of bit sequences or removed bits depends on the fill level of the buffer memory. The addition or removal of the selected bit sequences or bits is controlled by the control circuit ST1, which receives a level signal from the level control circuit FSC and a synchronization signal from the synchronization circuit SYNC1 via the position of the frame password, here the transition from A1 to A2 bytes. The removal or addition of selected bits or bit sequences takes place e.g. B. by changing write or read addresses of the buffer memory, whereby double reading of selected bits or bit sequences or skipping of selected bits or bit sequences takes place.

Damit die Empfangsseite die Anzahl der entfernten oder hinzugefügten ausgewählten Bits oder Bitfolgen richtig ermitteln kann, werden Bitfolgen oder spezielle Bits des Pulsrahmens entsprechend codiert oder gekennzeichnet. Dies geschieht z. B. durch Invertierung eines der letzten A2-Bytes oder durch Übertragung der Anzahl der modifizierten Bits oder Bitfolgen in einem der A2 Bytes. Falls A1-Bytes als ausgewählte Bits oder Bitfolgen verwendet werden kann diese Codierung entfallen und der Übergang A1/A2 dient als Kennzeichnung. So that the receiving side the number of removed or correctly determine the added selected bits or bit sequences can be bit sequences or special bits of the pulse frame coded or labeled accordingly. This happens e.g. B. by inverting one of the last A2 bytes or by Transmission of the number of modified bits or bit sequences in one of the A2 bytes. If A1 bytes as selected bits or bit sequences can be used this coding omitted and the transition A1 / A2 serves as identification.

Das in Fig. 2 dargestellte Blockschaltbild zeigt eine Anordnung zum Rückgewinnen eines digitalen ersten Signals DS1, z. B. 10GBASE-W, aus einem digitalen zweiten Signal DS2, z. B. einem modifizierten SDH Signal, welches aus einem OTN-Gerät kommen kann. Nach einer optisch/elektrischen Wandlung wird in einer Taktrückgewinnungsschaltung TRG2 das Taktsignal T2E vom ankommenden digitalen zweiten Signal DS2 abgeleitet. In einer Synchronisierschaltung SYNC2 wird mittels der Rahmenkennungsinformation, im Beispiel der A1/A2-Übergang, der Rahmen des zweiten digitalen Signals erkannt. Die Daten werden mit dem zugehörigen Takt T2E in einen Pufferspeicher PS2 eingeschrieben. Die Steuerschaltung ST2 oder die Synchronisierschaltung SYNC2 gibt bei jedem empfangenen Pulsrahmen ein Signal an den Taktgenerator TG2 ab. Dieser Taktgenerator TG2 kann mit Hilfe einer PLL-Schaltung realisiert sein. Es wird ein Taktsignal T1E mit der mittleren Frequenz des sendeseitigen Taktsignals T1S erzeugt mit dem dann das erste Signal DS1 aus dem Pufferspeicher PS2 ausgelesen wird. Beim Auslesen wird durch die Steuerschaltung ST2 die ursprüngliche Rahmenstruktur wieder hergestellt, indem ausgewählte Bitfolgen (oder Bits) durch Steuerung der Ausleseadresse hinzugefügt oder entfernt werden. Damit ist das ursprüngliche digitale erste Signal DS1 wieder hergestellt. Bei einer Variante wird ein genormter Pulsrahmen gebildet, in den die Daten eingefügt werden. The block diagram shown in Fig. 2 shows an arrangement for recovering a digital first signal DS1, z. B. 10GBASE-W, from a digital second signal DS2, z. B. a modified SDH signal, which can come from an OTN device. After an optical / electrical conversion, the clock signal T2E is derived from the incoming digital second signal DS2 in a clock recovery circuit TRG2. The frame of the second digital signal is recognized in a synchronization circuit SYNC2 by means of the frame identification information, in the example the A1 / A2 transition. The data is written into a buffer memory PS2 with the associated clock T2E. The control circuit ST2 or the synchronization circuit SYNC2 emits a signal to the clock generator TG2 for each pulse frame received. This clock generator TG2 can be implemented with the aid of a PLL circuit. A clock signal T1E with the average frequency of the transmission-side clock signal T1S is generated, with which the first signal DS1 is then read out from the buffer memory PS2. When reading out, the original frame structure is restored by the control circuit ST2 by adding or removing selected bit sequences (or bits) by controlling the readout address. The original digital first signal DS1 is thus restored. In one variant, a standardized pulse frame is formed in which the data is inserted.

Das in Fig. 3 dargestellte Blockschaltbild zeigt eine Anordnung zum Anpassen eines digitalen ersten Signals DS1 an ein digitales zweites Signal DS2 und Mapping oder Einfügen des zweiten Signals DS2 in einen weiteren Pulsrahmen, wodurch ein digitales drittes Signal DS3 (z. B. OTN-Signal) erzeugt wird. Die Anordnung besteht aus der in Fig. 1 bereits dargestellten Anordnung A1 und einer nachgeschalteten ersten OTN-Einheit OTN1, der das digitale zweite Signal DS2 zugeführt wird, welches in der ersten OTN-Einheit OTN1 durch Einfügen in einen weiteren Pulsrahmen in ein digitales drittes Signal DS3 umgesetzt wird. Dieser ersten OTN-Einheit ist eine Taktzentrale TZ1 zugeordnet, die das zweite Taktsignal T2 erzeugt und dieses dem Pufferspeicher PS1 zuführt. Mit dem zweiten Taktsignal T2 wird das zweite Signal DS2 aus dem Pufferspeicher PS1 ausgelesen. Der Taktgenerator TG1 aus der Anordnung A1 in Fig. 1 entfällt in diesem Fall. The block diagram shown in FIG. 3 shows an arrangement for adapting a digital first signal DS1 to a digital second signal DS2 and mapping or inserting the second signal DS2 into a further pulse frame, whereby a digital third signal DS3 (e.g. OTN signal ) is produced. The arrangement consists of the arrangement A1 already shown in FIG. 1 and a downstream first OTN unit OTN1, to which the digital second signal DS2 is supplied, which is inserted into a digital third signal in the first OTN unit OTN1 by insertion into a further pulse frame DS3 is implemented. A clock center TZ1 is assigned to this first OTN unit, which generates the second clock signal T2 and feeds it to the buffer memory PS1. The second clock signal T2 is used to read the second signal DS2 from the buffer memory PS1. The clock generator TG1 from the arrangement A1 in FIG. 1 is omitted in this case.

Das in Fig. 4 dargestellte Blockschaltbild zeigt eine Anordnung zum Rückgewinnen eines digitalen ersten Signals DS1 aus einem digitalen zweiten Signal DS2, welches aus einem digitalen dritten Signal DS3 (OTN-Signal) gewonnen wurde, als Bestandteil eines Gerätes zur Rückgewinnung des zweiten Signals aus dem dritten Signal. The block diagram shown in Fig. 4 shows an arrangement for recovering a digital first signal DS1 from a digital second signal DS2, which was obtained from a digital third signal DS3 (OTN signal), as part of a device for recovering the second signal from the third signal.

Die Anordnung besteht aus der in Fig. 2 bereits dargestellten Anordnung A2 und einer vorgeschalteten zweiten OTN-Einheit OTN2. Der zweiten OTN-Einheit wird ein digitales drittes Signal DS3 zugeführt. Diese entfernt Overhead-Bits des Pulsrahmens des dritten Signals DS3 und erzeugt damit das zweite Signal DS2 (Demapping). Der zweiten OTN-Einheit OTN2 ist eine Taktzentrale TZ2 zugeordnet, die ein dem zweiten Signal DS2 zugeordnetes Taktsignal T2E erzeugt. Die Taktrückgewinnungsschaltung TRG2 aus der Anordnung A2 entfällt deshalb. Dieses Taktsignal T2E und das zweite Signal DS2 werden der Anordnung A2 nach Fig. 2 zugeführt, die das zweite Signal DS2 in das erste Signal DS1 umsetzt. The arrangement consists of the arrangement A2 already shown in FIG. 2 and an upstream second OTN unit OTN2. A digital third signal DS3 is fed to the second OTN unit. This removes overhead bits of the pulse frame of the third signal DS3 and thus generates the second signal DS2 (demapping). A clock center TZ2 is assigned to the second OTN unit OTN2 and generates a clock signal T2E assigned to the second signal DS2. The clock recovery circuit TRG2 from the arrangement A2 is therefore omitted. This clock signal T2E and the second signal DS2 are supplied to the arrangement A2 according to FIG. 2, which converts the second signal DS2 into the first signal DS1.

Fig. 5 zeigt den Section Overhead SOH eines Pulsrahmens eines STM-64 Signals. Der SOH-Rahmen besteht aus einer Folge von 576 Bytes pro Zeile und 9 Zeilen pro Rahmen. Die 9 Zeilen mit 576 Bytes pro Zeile werden als Rechteck dargestellt. Fig. 5 shows the section overhead SOH of a pulse frame of a STM-64 signal. The SOH frame consists of a sequence of 576 bytes per line and 9 lines per frame. The 9 lines with 576 bytes per line are represented as a rectangle.

Die ersten Bytes eines Rahmens mit der Bezeichnung A1 und A2 bilden das Rahmenkennwort. Die anderen Bytes enthalten Daten oder Overheadinformationen. Durch Weglassen der schraffierten A1-Bytes wird ein verkürzter Rahmen bei gleicher Rahmendauer erzeugt. The first bytes of a frame labeled A1 and A2 form the framework password. The other bytes contain data or overhead information. By omitting the hatched A1 bytes becomes a shortened frame with the same frame duration generated.

Claims

1. Method for adapting the clock rate of a digital first signal (DS1) inserted in pulse frame (PR) to a second clock rate, in which
the first signal (DS1) is continuously written into a buffer (PS1), several bits or bit sequences being buffered, and
the first signal (DS1) is read out from the buffer (PS1) at the second clock rate, a certain number of selected bits or bit sequences (BA) being added to or removed from the pulse frame, so that a second signal (DS2) with a changed number of bits or bit sequences but essentially the same duration of the pulse frame (PR) is generated.

2. The method according to claim 1, characterized, that as selected bits or bit strings (BA) each redundant and / or irrelevant and / or unused bits or Bit strings and / or overhead information such as Synchronization information and / or media dependent bits or bit sequences and / or bits or bit sequences reserved for national use and / or bits or bit sequences reserved for inband FEC be used.

3. The method according to any one of the preceding claims, characterized, that the first signal (DS1) is a 10GBASE-W (10GBASE-W) signal is used, which to the clock rate of a signal of the Synchronous Digital Hierarchy (SDH) or the synchronous Optical Network Hierarchy (SONET) is adjusted.

4. The method according to any one of the preceding claims, characterized, that the number of removed or added selected bits or bit sequences and / or the end of the removed or added selected bits or bit sequences Flag bits or flag bit strings (BC) is specified.

5. The method according to any one of the preceding claims, characterized, that the A2 bytes of the Frame password can be used.

6. The method according to claim 5, characterized, that the flag bits or flag bit strings (BC) instead of the A2 bytes.

7. The method according to claim 1, 2 or 3, characterized, that the synchronization bytes A1 of the frame password are used and the transition between A1 and A2 bytes as identifier bit sequence (BC) is used.

8. The method according to any one of the preceding claims, characterized, that the original frame structure on the receiving side inverse addition or omission of the selected bits or Bit sequences or by using a standardized pulse frame is restored.

9. Arrangement for adjusting the clock rate in a pulse frame (PR) inserted digital first signal (DS1) to a second clock rate, with a buffer memory (PS1) in which the first digital signal (DS1) is registered and with one of a clock generator (TG1) generated second clock signal (T2) is read out with the second clock rate, with a Level control circuit (FSC), which determines the filling level of the Buffer memory (PS1) determined with a first control circuit (ST1) which is a fill level signal from the Level control circuit (FSC) receives, and with a Synchronization circuit (Sync1), which is the beginning of the pulse frame and / or one Frame password (RKW) recognizes and a corresponding signal outputs to the control circuit (ST1), characterized, that the control circuit (ST1) is designed such that depending on the fill level of the buffer tank selected bits or bit sequences (BA) from the pulse frame (PR) removed or added to the pulse frame (PR) so that a second Signal (DS2) with a changed number of the selected Bits or bit sequences but essentially of the same duration Pulse frame (PR) is generated.

10. Arrangement according to claim 9, characterized, that it's a first Optical Transport Network (OTN) unit (OTN1) is connected downstream, the second signal (DS2) is supplied by inserting it into another pulse frame (PR) is converted into a third signal (DS3), and the one Clock center (TZ1) having the second clock signal (T2) for reading out the digital second signal (DS2) from the Buffer memory (PS1) generated.

11. Arrangement for converting the second signal (DS2) into the first signal (DS1),
which has been converted into the second digital signal (DS2) in accordance with claim 9 or 10,
with a buffer memory (PS2), in which the second digital signal (DS2) is written with a second clock signal (T2E) derived from a clock recovery circuit (TRG2) from the received second signal (DS2) at the second clock rate,
with a second synchronization circuit (Sync2), which is also supplied with the second signal (DS2) and detects the start of the pulse frame and / or frame password (RKW) and outputs a corresponding signal to a second control circuit (ST2),
with a second clock generator (TG2) which generates a derived first clock signal (T1E) with which the data are read out from the buffer memory (PS2),
characterized,
that the second control circuit (ST2) is designed such that
a standardized pulse frame (PR) with the original number of the selected bits or bit sequences (BA) is produced, and
that the second clock generator (TG2) has a control input via which it is controlled by the control circuit (ST2) or synchronizing circuit (Sync2) such that the average clock rate of the derived first clock signal (T1E) corresponds to the clock rate of the first clock signal (T1S).

12. Arrangement according to claim 11, characterized, that you have a second OTN unit (OTN2) on the receiving side Recovery of the second digital signal (DS2) from the third digital signal (DS3) with a clock center (TZ2) is connected upstream of the digital third signal (DS3) as Input signal is supplied, which is a derived second Clock signal (T2E) with the clock rate of the second digital Signals (DS2) generated.

13. Arrangement according to claim 11 or 12, characterized, that the second clock generator (TG2) as a PLL circuit (PLL) is trained.