DE10132920B4 - Speichervorrichtung mit einer Speicherzelle und einer Bewertungsschaltung - Google Patents

Speichervorrichtung mit einer Speicherzelle und einer Bewertungsschaltung Download PDF

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Abstract

Speichervorrichtung mit einer Speicherzelle (MC) und einer Bewertungsschaltung (SA),
wobei die Speicherzelle (MC) über eine Bitleitung (BL) mit der Bewertungsschaltung (SA) verbunden und eine Referenzleitung (BL) an die Bewertungsschaltung (SA) angeschlossen ist,
wobei innerhalb der Bewertungsschaltung (SA) die Bitleitung (BL) (SA) an eine erste Signalleitung (SL) und die Referenzleitung (BL) an eine zweite Signalleitung (SL) angeschlossen ist, und
wobei die Bewertungsschaltung (SA) die Differenz zwischen den elektrischen Potentialen der Bitleitung (BL) und der Referenzleitung (BL) verstärkt,
dadurch gekennzeichnet, dass
die erste und die zweite Signalleitung (SL, SL) innerhalb der Bewertungsschaltung (SA) einen Kreuzungsbereich (10) aufweisen, wobei sich die Kapazitäten der durch den Kreuzungsbereich (10) in Bitleitungsrichtung gebildeten Abschnitte der Bewertungsschaltung (SA) im wesentlichen gegenseitig entsprechen.

Description

  • Die Erfindung betrifft eine Speichervorrichtung mit einer Speicherzelle und einer Bewertungsschaltung gemäß dem Oberbegriff des Anspruchs 1. Eine solche Speichervorrichtung ist aus der JP 02244485 A bekannt. Diese Druckschrift zeigt einen DRAM mit einer Folded-Bitline-Struktur, bei der jedes zweite Bitleitungspaar zur Symmetrierung der Störkapazitäten zwischen benachbarten Bitleitungen ungefähr in der Mitte gekreuzt wird.
  • Dynamischer Speicher mit wahlfreiem Zugriff (DRAMs) bestehen aus einer Vielzahl von Speicherzellen, die jeweils aus einem Speicherkondensator und einem Auswahltransistor bestehen. Diese Speicherzellen werden über Wort- und Bitleitungen adressiert, die spalten- und zeilenförmig ausgebildet sind. Das Beschreiben einer Speicherzelle erfolgt durch Aufladen des zugehörigen Speicherkondensators der Speicherzelle mit einer, der jeweiligen binären Dateneinheit entsprechenden elektrischen Ladung.
  • Bei einer Ausleseoperation wird die gespeicherte Ladung dann durch eine Bewertungsschaltung, die an die Bitleitung der Speicherzelle angeschlossen ist, ausgelesen und verstärkt, wobei da s. elektrische Potential der Bitleitung mit dem elektrischen Potential einer zugehörigen Referenzleitung verglichen wird. In Abhängigkeit von der Potentialdifferenz werden beide elektrische Potentiale auf zwei vorgegebene Potentialwerte verstärkt, wobei das höhere Potential der beiden Leitungen im Allgemeinen auf das Potential der Versorgungsspannung und das niedrigere Potential auf das Erdungs-Potential gezogen wird.
  • Durch Leckströme innerhalb der Speicherzelle verliert der Speicherkondensator mit der Zeit seine Ladung. Aus diesem Grund muss die Ladung einer Speicherzelle durch Lesen und Wiederbeschreiben in kurzen Zeitabständen ständig wieder aufgefrischt werden (Refresh).
  • Die Signale bei hochintegrierten Speicherzellenanordnungen sind insbesondere innerhalb der Bitleitungen, die die Speicherzellen mit den Bewertungsschaltungen verbinden, zahlreichen Störquellen ausgesetzt. Dabei tritt in erster Linie eine Kopplungskapazität zwischen zueinander parallel verlaufenden Bitleitungen als Störfaktor auf. Das elektrische Potential einer Bitleitung wird durch die elektrischen Potentiale benachbarter Bitleitungen beeinflusst. Die zeitliche Schwankung dieses parasitären Kopplungssignals verursacht ein Rauschen, das als Kopplungsrauschen bezeichnet wird, und das sich aufgrund der Überlagerung mit dem eigentlichen Signal störend beim Auslesen der Speicherzelle auswirkt.
  • Aufgrund der durch die Miniaturisierung bedingten abnehmenden Abständen zwischen benachbarten Bitleitungen einer hochintegrierten Speicherzellenanordnung steigt die Kopplungskapazität der Bitleitungen untereinander an, so dass sie bei heutigen Speicherkonzepten die Kapazität der Speicherzellen oft um ein Mehrfaches übertrifft. Das Kopplungsrauschen erreicht dann die Größenordnung der eigentlichen Signale, so dass es im ungünstigen Fall zur Fehlinterpretation des tatsächlichen Ladungszustandes des Speicherkondensators durch die Bewertungsschaltung kommen kann.
  • Zur Erhöhung der Zuverlässigkeit solcher Speichervorrichtungen wird deshalb in erster Linie versucht, die Kopplungskapazitäten der Bitleitungen zwischen den Bewertungsschaltungen und den Speicherzellen zu verringern. Eine Bitleitung mit verringerten Kopplungskapazität weist ein günstigeres Signal-Rausch Verhältnis auf, was sich wiederum in der Reduktion der Fehlerquote bei der Interpretation der Speicherzelleninformation ausdrückt.
  • Die stetige Tendenz zu immer höheren Speicherdichten macht jedoch weitere Maßnahmen erforderlich. Insbesondere zeigt sich, dass auch weitere, bislang weitgehend unbekannte Stör faktoren bei der Fehlerquote der Informationsbewertung der Speicherzellen eine Rolle spielen.
    •
  • Aufgabe der vorliegenden Erfindung ist es, die Kopplungskapazitäten der Signalleitungen innerhalb einer Speicherzellenanordnung weiter zu reduzieren und eine Speichervorrichtung herzustellen, die eine minimale Fehlerquote bei der Bewertung der Speicherzelleninformation aufweist.
  • Diese Aufgabe wird durch eine Speichervorrichtung gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Es hat sich gezeigt, dass insbesondere auch die parallelen Signalleitungen innerhalb einer Bewertungsschaltung, die mit einer Bitleitung und einer zugehörigen Referenzleitung verbunden sind, störende Kopplungskapazitäten aufweisen. Das hieraus resultierende Kopplungsrauschen kann hier ebenfalls zu Fehlinterpretationen der Ladungszustandes des zugehörigen Speicherkondensators und damit zu Lesefehlern führen.
  • Gemäß der Erfindung weisen deshalb die erste und die zweite Signalleitung innerhalb der Bewertungsschaltung wenigstens einen Kreuzungsbereich auf, der die Bewertungsschaltung entlang der Bitleitungsrichtung in wenigstens zwei Abschnitte unterteilt, deren Kopplungskapazitäten sich gegenseitig kompensieren. Vorzugsweise weisen die Signalleitungen der Bewertungsschaltung genau einen Kreuzungsbereich auf, der genau in dem kapazitiven Mittelpunkt der Bewertungsschaltung angeordnet ist, so dass aufgrund des Positionswechsels der Signalleitungen beider Abschnitte die von einer benachbarten Leitung in den einen der beiden Abschnitte eingekoppelte Potentialdifferenz den gleichen Betrag jedoch ein entgegengesetztes Vorzeichen aufweist. Hiermit lässt sich das Kopplungsrauschen innerhalb der Bewertungsschaltung minimieren.
  • In einer weiteren vorteilhaften Ausführungsform der Erfindung sind die Eingangsbereiche der Bewertungsschaltung für die Bitleitung und die Referenzleitung hochohmig ausgebildet. Hierdurch "spürt" die Bewertungsschaltung das Kopplungsrauschen außerhalb der Bewertungsschaltung, d.h. auf der Bitleitung und der Referenzleitung, nicht und kann daher für den kurzen Zeitraum der Bewertung praktisch als von diesen Leitungen entkoppelt angesehen werden. Somit kann die parasitäre Kopplungskapazität allein mit dem erfindungsgemäßen Kreuzungsbereich der Leitungen innerhalb der Bewertungsschaltung weitgehend kompensiert werden. Neben der Reduktion der Fehlerquote kann damit auch nochmals die Geschwindigkeit des Bewertungsvorgangs erhöht werden, was der Zugriffsgeschwindigkeit im Speicher zugute kommt.
  • In einer weiteren vorteilhaften Ausführungsform der Erfindung sind die Bewertungsschaltungen zeilen- und spaltenförmig angeordnet. Da die Kapazität zweier Leitungen sich reziprok zum Abstand der Leitungen verhält, tragen die Kopplungskapazitäten der Signalleitungen zweier nicht unmittelbar benachbarter Bewertungsschaltungen deutlich geringer zum Kopplungsrauschen bei als die unmittelbar benachbarten Signalleitungen. Daher genügt es in der Regel die erfindungsgemäße Kreuzung der Signalleitungen in jeder zweiten Bewertungsschaltung entlang der Wortleitung auszubilden.
    •
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.
  • Es zeigen:
  • 1 eine schematische Darstellung einer Anordnung von erfindungsgemäßen Bewertungsschaltungen eines dynamischen Schreib/Lesespeichers mit wahlfreiem Zugriff.
  • 2 eine detaillierte Darstellung von zwei, in Wortleitungsrichtung benachbarten Bewertungsschaltungen der erfindungsgemäßen Anordnung mit gekreuzten Signalleitungen innerhalb einer der Bewertungsschaltungen.
  • Die erfindungsgemäße Speichervorrichtung wird am Beispiel eines DRAM-Speichers mit bidirektionalen differenziellen Leseverstärkern dargestellt, bei dem der Leseverstärker ein beidseitig kontaktierendes, differenzielles Bitleitungspaar (Bitline-Shared Sense-Amplifier) aufweist. Die erfindungsgemäße Kreuzung der Signalleitungen innerhalb des einen Leseverstärkers lässt sich jedoch auch auf einseitig kontaktierte Leseverstärker, die z.B. am Rand einer regelmäßigen Anordnung von Speichervorrichtungen ausgebildet sind, sowie andere bekannte Schaltungen zum Auslesen von Speicherzellen anwenden. Die Erfindung ist ferner nicht nur auf DRAM-Speicher beschränkt, sondern umfasst auch andere Speicherelemente, bei denen zur Bewertung der Speicherzelleninformation Bewertungsschaltungen der o. g. Art verwendet werden.
  • 1 zeigt einen Ausschnitt aus einer regelmäßigen Anordnung von Speichervorrichtungen eines bekannten DRAM-Speichers mit sechs Lese- bzw. Messverstärkern SA1-SA6 und acht Bitleitungen BL1-BL4, BL1-BL4, wobei die Leseverstärker SA1, SA3, SA5 in einer ersten Reihe und die Leseverstärker SA2, SA4, SA6 in einer zweiten Reihe entlang der Bitleitungsrichtung angeordnet sind.
  • Zwischen den in Bitleitungsrichtung angeordneten Leseverstärkern SA1-SA6 verläuft eine Vielzahl von Wortleitungen WL, WL, in deren Kreuzungsbereichen mit den Bitleitungen BL1-BL4, BL1-BL4 jeweils eine aus einem, hier nicht dargestellten Speicherkondensator und Transfertransistor bestehende Speicherzelle MC, MC ausgebildet ist. Hierbei sind die Speicherzellen MC vorzugsweise in den Kreuzungsbereichen von jeweils einer der Wortleitung WL und einer der Bitleitungen BL eines Bitleitungspaares und die Speicherzellen MC in den Kreuzungsbereichen einer der Wortleitung WL benachbarten Wortleitung WL und der anderen Bitleitung BL eines Bitleitungspaares angeordnet.
  • Der Übersichtlichkeit wegen sind in 1 nur zwei Wortleitungen WL1, WL1 und acht Speichezellen MC1-MC4 , MC1-MC4 zwischen den Leseverstärkern SA1, SA3 und SA2, SA4 dargestellt. Die Speicherzellen MC zwischen den Leseverstärkern SA1, SA5 und SA2, SA6 sind in dem hier dargestellten Ausführungsbeispiel nach dem gleichen Schema angeordnet.
  • Die Leseverstärker SA1, SA2 sind bidirektional ausgebildet, wobei die innerhalb der Leseverstärker SA1, SA2 ausgebildeten Signalleitungen SL1, SL1, SL2, SL2, deren Verlauf in 1 vereinfacht dargestellt ist, von jeweils zwei ein Paar bildenden Bitleitungen BL1, BL1 und BL2, BL2 an beiden Seiten der Leseverstärker SA1, SA2 kontaktiert werden. Da die innere Beschaltung der Leseverstärker SA3-SA6 für das Verständnis der Erfindung nicht weiter relevant ist, sind die Leseverstärker SA3-SA6 in 1 lediglich als Black Box dargestellt. Abhängig von ihrer Position innerhalb der regelmäßigen Anordnung von Speichervorrichtungen sind diese Leseverstärker SA3-SA6 jedoch beidseitig oder einseitig von den Bitleitungen BL3, BL3 und BL4, BL4 kontaktiert und weisen vorzugsweise eine den Leseverstärkern SA1 oder SA2 analoge Beschaltungen auf. Das in 1 gezeigte Verbindungsschema, wobei die Leseverstärker SA1-SA6 über die acht paarweise zusammengefassten Bitleitungen BL1-BL4, BL1- BL4 alternierend miteinander verbunden sind, setzt sich in Bitleitungsrichtung fort, so dass jeweils jeder zweite Leseverstärker SA einer Reihe in Bitleitungsrichtung jeweils von demselben Bitleitungspaar BL1/BL1-BL4/BL4 kontaktiert wird.
  • An den Eingangsbereichen der Bitleitungen BL1, BL1, BL2, BL2 weist jeder Leseverstärker SA1, SA2 jeweils einen als n-Kanal Feldeffekttransistor (N-FET) ausgebildeten Transistorschalter TR1-TR8 (Isolating Transistor) auf, der den Leseverstärker SA1, SA2 von der jeweiligen Bitleitung BL1, BL1, BL2, BL2 iso liert. Die Transistorschalter TR1, TR2, TRS, TR6 der einen Seite der Leseverstärker SA1, SA2 werden über eine erste Auswahlleitung AL1 und die Transistorschalter TR3, TR4, TR7, TR8 der anderen Seite der Leseverstärker SA1, SA2 über eine zweite Auswahlleitung AL2 angesteuert, so dass bei einer Lese/Schreib-Operation die Leseverstärker SA1, SA2 selektiv mit den Speicherzellen der einen oder der anderen Seite der Bitleitungen BL1, BL1, BL2, BL2 verbunden werden können.
  • Aufgrund der hohen Integrationsdichte und der daraus resultierenden kleinen Dimensionen der N-FET Transistorschalter TR1-TR8 in den Leseverstärkern SA1, SA2 sind die Eingangsbereiche der Leseverstärker SA1, SA2 selbst im durchgeschalteten Zustand relativ hochohmig (mehrere kΩ).
  • Jede der Speicherzellen MC, MC der Speicheranordnung weist eine einer der beiden logischen Dateneinheiten "0" oder "1" entsprechende Ladung auf, die zuvor über die jeweilige Bitleitung BL, BL in die Speicherzelle MC, MC geschrieben wurde.
  • Bei einem Auslesevorgang einer Speicherzelle MC, MC wird durch Aktivieren der entsprechenden Wortleitung WL, WL der Transfertransistor der Speicherzelle MC, MC durchgeschaltet, so dass sich das Potential der die Speicherzelle MC, MC kontaktierenden Bitleitung BL, BL von einem durch einen Kurzschluss mit der komplementären Bitleitung BL, BL erzeugten Ausgleichspotential entsprechend dem jeweiligen Ladungszustand der Speicherzelle MC, MC verändert.
  • Da die Kapazität der Bitleitung BL, BL um ein Mehrfaches größer ist als die Kapazität einer einzelnen Speicherzelle MC , MC, bewegt sich das Potential der Bitleitung BL, BL aufgrund der Ladung der Speicherzelle MC, MC nur geringfügig, zumal diese ursprünglich in die Speicherzelle MC, MC enthaltene Ladung durch innere Störfaktoren wie z.B. Leckströme innerhalb der Speicherzelle MC, MC reduziert wird.
  • Die durch die Ladung der Speicherzelle MC, MC erzeugte Potentialdifferenz zwischen den Bitleitungen BL, BL eines Bitleitungspaares fällt daher relativ gering aus, und kann durch eine kapazitive Einkopplung von Signalen benachbarter Bitleitungen zum Zeitpunkt des Lesevorgangs derart verändert werden, dass sie durch den Leseverstärker SA fehlinterpretiert wird, was zu einem Lesefehler führt.
  • Zur Reduktion des Kopplungsrauschens können die Kopplungskapazitäten der Bitleitungen BL1-BL4, BL1-BL4 zwischen den Leseverstärkern SA1-SA6 durch Kreuzung der Bitleitungen BL1-BL4, BL1-BL4 untereinander reduziert werden.
  • Die Bewertung der Potentialdifferenz einer Bitleitung BL und ihrer Referenz-Bitleitung BL findet in der Regel in einer sehr kurzen Zeit statt. Der bei DRAM-Speicher üblicherweise als symmetrischer Sensor-Flipflop F ausgebildete Leseverstärker SA reagiert unmittelbar auf die Potentialdifferenz der beiden Bitleitungen BL, BL und zieht die Bitleitungen BL, BL entsprechend ihrer Differenz auf das Erdungs- bzw. das volle Bitleitungspotential. Aufgrund dieser Eigenschaft des Leseverstärkers SA sowie der hochohmig ausgebildeten Transistorschalter TR in seinen Eingangsbereichen "spürt" der Leseverstärker SA das Kopplungsrauschen auf den Bitleitungen BL, BL in einem viel geringeren Maße als das Kopplungsrauschen auf seinen internen Signalleitungen SL, SL. Der Leseverstärker SA kann daher für das kurze Zeitintervall der Bewertung praktisch als von den Bitleitungen BL, BL entkoppelt betrachtet werden.
  • Ziel der Erfindung ist es deshalb das störenden Kopplungsrauschen innerhalb des Leseverstärkers SA1, das durch die Einkopplung der Potentiale der benachbarten Bitleitungen BL2, BL2 verursacht wird, zu reduzieren und damit das Signal/Störsignal-Verhältnis des Leseverstärkers SA1 deutlich zu verbessern. Hierzu weisen die Signalleitungen SL1, SL1 innerhalb des Leseverstärkers SA1 eine erfindungsgemäße Kreu zung 10 auf. Dieser Kreuzungsbereich 10 ist dabei im wesentlichen in der kapazitiven Mitte des Leseverstärkers SA1 angeordnet, so dass sich die z.B. durch die Einkopplung des elektrischen Potentials einer benachbarten Signalleitung SL2, SL2 bedingten Änderungen der Potentialdifferenz der Signalleitungen SL1, SL1 auf den beiden durch den Kreuzungsbereich 10 gebildeten Teilbereiche der Signalleitungen SL1 , SL1 gegenseitig aufheben.
  • Da sich die Kapazität zwischen den Signalleitungen SL1 , SL1, SL2, SL2 reziprok zu ihren Abstand verhält und die in einer Ebene benachbarten Signalleitungspaare SL1, SL1, SL2, SL2 sich gegenseitig abschirmen, genügt es im Allgemeinen nur bei jedem zweiten Leseverstärker SA in Wortleitungsrichtung eine erfindungsgemäße Kreuzung 10 der zugehörigen Signalleitungen SL, SL vorzusehen. Wie in 1 gezeigt ist, weist daher der Leseverstärker SA2 keine Kreuzung 10 seiner Signalleitungen SL2, SL2 auf. Diese Anordnung von gekreuzten Signalleitungen SL1, SL1 und nicht gekreuzten Signalleitungen SL2, SL2 innerhalb der Leseverstärker SA1 und SA2 setzt sich in Wortleitungsrichtung systematisch fort, so dass nur jeder zweite Leseverstärker SA ein gekreuztes Signalleitungspaar SL, SL aufweist.
  • 2 zeigt beispielhaft den inneren Aufbau der beiden Leseverstärker SA1, SA2 aus 1. Hierbei ist der Leseverstärker SA2 als eine an sich bekannte, beidseitig ankontaktierte bistabile Kippschaltung (Latch-Flipflop) ausgebildet, wobei die beiden Signalleitungen SL2, SL2 innerhalb des Leseverstärkers SA2 parallel zueinander verlaufen. Da der Leseverstärker SA1 im wesentlichen wie der Leseverstärker SA2 ausgebildet ist und sich lediglich durch die erfindungsgemäße Kreuzung der Signalleitungen SL1, SL1 von diesem unterscheidet, wird im weiteren Verlauf der Funktionsbeschreibung der Leseverstärker SA1, SA2 lediglich der Leseverstärker SA2 näher erläutert.
  • Der Leseverstärker SA2 weist einen nahezu symmetrischen Aufbau auf und besteht im wesentlichen aus vier die Eingangsbereiche der Bitleitungen BL2, BL2 bildenden Transistorschaltern TR5-TR8, die paarweise von den Auswahlleitungen AL1, AL2 kontaktiert werden, und einer in einem mittleren Bereich des Leseverstärkers SA2 zwischen zwei parallel zueinander verlaufenden Signalleitungen SL2, SL2 angeordneten, als symmetrische Flipflop-Schaltung ausgebildeten Bewertungseinrichtung F2. Diese Bewertungseinrichtung F2 ist, wie in 2 gezeigt, in zwei Teilbereiche F2n und F2p unterteilt, die über die Signalleitungen SL2, SL2 miteinander verbunden sind. Dabei weist der eine Teilbereich F2n einen ersten und einen zweiten n-Kanal MOS-Transistor, deren Source-Elektroden über eine Negativ-Sense Leitung NS und weitere, hier nicht näher dargestellte Elemente mit einem niedrigen Versorgungspotential (z.B. Erdungs-Potential) der Speichervorrichtung verbunden sind, während der andere Teilbereich F2p einen ersten und einen zweiten p-Kanal MOS-Transistor aufweist, deren Source-Elektroden über eine Positiv-Sense Leitung PS und weitere, hier ebenfalls nicht näher dargestellte Elemente mit einem hohen Versorgungspotential verbunden sind. Bei beiden Teilbereichen F2n, F2p kontaktieren jeweils die Drain-Elektrode des ersten MOS-Transistors sowie die Gate-Elektrode des zweiten MOS-Transistors die eine der Signalleitungen SL2, SL2 und die Drain-Elektrode des zweiten MOS-Transistors sowie die Gate-Elektrode des ersten MOS-Transistors die andere der Signalleitungen SL2, SL2.
  • Die bistabile Kippschaltung F2 des Leseverstärkers SA2 weist zwei stabile Zustände auf, wobei die MOS-Transistoren der jeweiligen Teilbereiche F2n, F2p so durchgeschaltet werden, dass das hohe Versorgungspotential an der einen der beiden Signalleitungen SL2, SL2 und das niedrige Versorgungspotential an der anderen der beiden Signalleitungen SL2, SL2 des Leseverstärkers SA2 anliegt.
  • Die sich aus der Potentialdifferenz des Bitleitungspaares BL2/BL2 ergebenden Zustände der bistabilen Kippschaltung werden dabei durch Aktivierung der PS- und der NS-Leitung initiiert. Die Kippschaltung bewegt sich dann selbständig in den einen oder den anderen stabilen Endzustand.
  • Ist z.B. die Potentialdifferenz zwischen den Signalleitungen SL2, SL2 aufgrund der auf die Bitleitungen BL2, BL2 einwirkenden Ladung einer Speicherzelle MC2, MC2 derart polarisiert, dass die Signalleitung SL2 positiver ist als die Signalleitung SL2, dann bewegen sich die n-Kanal MOS Transistoren FT6 und FT7 in Richtung zunehmender Leitfähigkeit und die p-Kanal MOS Transistoren FT5 und FT8 in Richtung zunehmender Sperrung, so dass die Signalleitung SL2 auf das positive Versorgungspotential und die Signalleitung SL2 auf das negative Versorgungspotential (bzw. Erdungs-Potential) gezogen wird. Bei einer umgekehrten Anfangspolarität der beiden Signalleitungen SL2, SL2 stellt sich der umgekehrte Zustand ein, wobei die Signalleitung SL2 auf das negative Versorgungspotential (bzw. Erdungs-Potential) und die Signalleitung SL2 auf das positive Versorgungspotential gezogen wird. Hierbei wird die Schaltung aufgrund der gegenseitigen Kopplung der Transistoren FT5-FT8 in dem erreichten Zustand verriegelt, so dass selbst größere Störsignale, die aufgrund von Einkopplungen auf den Leseverstärker einwirken, die auseinandergezogene Potentialdifferenz an den beiden Signalleitungen SL2, SL2 nicht mehr verändern können.
  • Außerhalb der Eingangbereiche TR5-TR8 weist der Leseverstärker SA2 auf jeder Seite der Bitleitungen BL2, BL2 jeweils eine Precharge-Schaltung EQ3, EQ4 auf, die über eine Precharge-Auswahlleitung EQL1, EQL2 gesteuert wird. Diese Precharge-Schaltungen EQ3, EQ4 stellen einen Potentialausgleich der beiden Bitleitungen BL2, BL2 vor einer Ausleseoperation her, indem die Bitleitungen BL2, BL2 durch die über die Leitungen EQL1, EQL2 aktivierten Precharge- Schaltungen EQ3, EQ4 kurzgeschlossenen und auf ein Ausgleichpotential VBLEQ gebracht werden.
  • Zwischen dem rechten Teilbereich F2p der Bewertungsschaltung F2 und den Eingangsbereichen TR7, TR8 weist der Leseverstärker weiterhin eine über eine Spaltenauswahlleitung CSL (Column Select Line) aufsteuerbare Spaltenauswahl-Torschaltung CS2 (Column Select) auf, die eine erste Datenleitung LDQ mit der ersten Signalleitung SL2 und eine zweite Datenleitung LDQ mit der zweiten Signalleitung SL2 verbindet, wobei die Datenleitungen LDQ, LDQ zur Nachrichtenquelle bzw. Nachrichtensenke führen.
  • Der Leseverstärker SA1 weist einen dem Leseverstärker SA2 analogen inneren Aufbau auf. In dem kapazitiven Mittelpunkt des Leseverstärkers SA1, der sich aufgrund der Symmetrie der Schaltung des Leseverstärkers 10 ungefähr im mittleren Bereich der Schaltung befindet, weisen die beiden im wesentlichen parallel zueinander verlaufenden Signalleitungen SL1, SL1 jedoch eine erfindungsgemäße Kreuzung 10 miteinander auf.
  • Da die Signalleitungen SL, SL bei deaktivierten Sense-Leitungen NS, PS voneinander elektrisch isoliert sind, stellen sie in einer vereinfachten Betrachtungsweise je eine Elektrode einer zur Bitleitungsrichtung senkrechten angeordneten Kapazität dar. Die beiden durch den Kreuzungspunkt gebildeten Teilbereiche der Schaltung des Leseverstärkers SA1 wirken daher wie zwei parallel angeordnete Kondensatoren, deren Elektroden über kreuz miteinander verbunden sind.
  • Die in beide Kondensatoren des Leseverstärkers SA1 einkoppelnden Potentialdifferenzen sind dem Betrag nach gleich, besitzen jedoch unterschiedliche Vorzeichen, so dass sie sich gegenseitig aufheben.
  • Die Lage des Kreuzungspunktes kann je nach Layout der Bewertungsschaltung SA1 variieren. Maßgebend dabei ist, dass der Kreuzungspunkt in dem kapazitiven Mittelpunkt angeordnet ist, zu dessen Bestimmung neben den Signalleitungen SL1, SL1 auch die kapazitiven Eigenschaften der gesamten Bewertungsschaltung SA1, also auch der Bauelemente und ihren Zuleitungen berücksichtigt werden müssen. Ferner können sich je nach Layout die beiden Signalleitungen SL, SL innerhalb der Bewertungsschaltung SA auch mehrfach miteinander kreuzen. Hierbei sind die Kreuzungspunkte so angeordnet, dass sich die Kapazitäten der durch die Kreuzungspunkte gebildeten Teilbereiche der Bewertungsschaltung SA gegenseitig kompensieren.
  • Durch eine erfindungsgemäße Kreuzung 10 der Signalleitungen SL, SL in dem kapazitiven Mittelpunkt einer Bewertungsschaltung SA wird die Einkopplung von Störsignalen benachbarter Bitleitungen BL, BL minimiert. Dabei genügt es in Wortleitungsrichtung in jeder zweiten Bewertungsschaltung SA die Signalleitungen SL, SL zu kreuzen.
  • Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.
    • SA1-6
    Bewertungsschaltung
    TR1-8
    hochohmiger Eingang (Transistorschalter)
    10
    Bitleitung-Twist innerhalb des SA
    TR1-8
    Auswahltransistor
    BL1-4
    Bitleitung
    BL1-4
    Referenzleitungen
    MC, MC
    Speicherzelle
    WL, WL
    Wortleitung
    VBLh
    hohes Versorgungspotential
    VGRD
    niedriges Versorgungspotential
    ΔV
    Potentialdifferenz von BL und BL
    AL1, AL2
    Leitung des Auswahltransistors
    EQ1-4
    Precharge-Schaltung
    F1, F2
    Bewertungseinrichtung
    F1n, F1p
    Teilbereich der Bewertungseinrichtung
    F2n, F2p
    Teilbereich der Bewertungseinrichtung
    NS
    Negativ Sense Leitung
    PS
    Positiv Sense Leitung
    CS1, CS2
    Column-Select Torschaltung
    CSL
    Column-Select Leitung
    FT1-8
    Feldeffekttransistor eines Flipflops

Claims (7)

  1. Speichervorrichtung mit einer Speicherzelle (MC) und einer Bewertungsschaltung (SA), wobei die Speicherzelle (MC) über eine Bitleitung (BL) mit der Bewertungsschaltung (SA) verbunden und eine Referenzleitung (BL) an die Bewertungsschaltung (SA) angeschlossen ist, wobei innerhalb der Bewertungsschaltung (SA) die Bitleitung (BL) (SA) an eine erste Signalleitung (SL) und die Referenzleitung (BL) an eine zweite Signalleitung (SL) angeschlossen ist, und wobei die Bewertungsschaltung (SA) die Differenz zwischen den elektrischen Potentialen der Bitleitung (BL) und der Referenzleitung (BL) verstärkt, dadurch gekennzeichnet, dass die erste und die zweite Signalleitung (SL, SL) innerhalb der Bewertungsschaltung (SA) einen Kreuzungsbereich (10) aufweisen, wobei sich die Kapazitäten der durch den Kreuzungsbereich (10) in Bitleitungsrichtung gebildeten Abschnitte der Bewertungsschaltung (SA) im wesentlichen gegenseitig entsprechen.
  2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste und die zweite Signalleitung (SL, SL) sich durch die Bewertungsschaltung (SA) erstreckt, wobei die Bitleitung (BL) die erste Signalleitung (SL) und die Referenzleitung (BL) die zweite Signalleitung (SL) an beiden Seiten der Bewertungsschaltung (SA) kontaktiert und die Bitleitung (BL) auf jeder Seite der Bewertungsschaltung (SA) mit einer Speicherzelle (MC) verbunden ist.
  3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Bewertungsschaltung (SA) jeweils einen hochohmigen Eingangsbereich (TR) für die Bitleitung (BL) und die Referenzleitung (BL) aufweist.
  4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Bewertungsschaltung (SA) ein Mess- oder Leseverstärker ist, der die elektrischen Potentiale der Bitleitung (BL) und der Referenzleitung (BL) entsprechend ihrer Differenz auf zwei vorgegebene Potentialwerte verstärkt.
  5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Referenzleitung (BL) die Bitleitung einer weiteren Speicherzelle (MC) ist.
  6. Speichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Speicherzelle (MC) ein dynamischer Schreib/Lesespeicher mit wahlfreiem Zugriff ist.
  7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass Bewertungsschaltungen (SA) matrixförmig angeordnet sind, wobei zwischen jeweils zwei Bewertungsschaltungen (SA) entlang einer Bitleitung (BL) eine Vielzahl von Speicherzellen (MC) ausgebildet sind, und wobei in Wortleitungsrichtung jede zweite Bewertungsschaltung (SA) eine Kreuzung (10) der zugehörigen ersten und zweiten Signalleitung (SL, SL) aufweist.
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