DE10131277A1

DE10131277A1 - On Chip Scrambling

Info

Publication number: DE10131277A1
Application number: DE10131277A
Authority: DE
Inventors: Ralf Schneider; Norbert Wirth; Evangelos Stavrou; Tobias Hartner
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-16
Also published as: US20030048672A1; US6826111B2

Abstract

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit DOLLAR A - zumindest einem Speicherzellenfeld (10), welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen (12) aufweist, wobei jeder der Speicherzellen (12) eine physikalische Adresse (X; Y) entsprechend der physikalischen Position der Speicherzelle (12) in dem Speicherzellenfeld (10) und eine elektrische Adresse (X'; Y') entsprechend der elektrischen Adressierung der Speicherzelle (12) in dem Speicherzellenfeld (10) zugeordnet ist; DOLLAR A - zumindest einer Adresseingabeeinrichtung zur Adresseingabe der physikalischen (X; Y) oder der elektrischen (X'; Y') Adresse einer anzusprechenden Speicherzelle (12) des Speicherzellenfeldes (10) und DOLLAR A - zumindest einer mit der Adresseingabeeinrichtung und dem Speicherzellenfeld (10) in Signalverbindung stehenden Adressdecodereinrichtung (18), DOLLAR A wobei die Adressdecodereinrichtung (18) in einem Adressdecodermodus ausgelegt ist, bei Adresseingabe der physikalischen Adresse (X; Y) der anzusprechenden Speicherzelle (12) die dieser zugeordnete elektrische Adresse (X'; Y') an das Speicherzellenfeld (10) auszugeben, um die anzusprechende Speicherzelle (12) zu adressieren.

Description

Die Erfindung betrifft ein Verfahren zum adressdecodierten Betrieb einer Halbleiterspeichervorrichtung gemäß Anspruch 1 sowie eine Halbleiterspeichervorrichtung gemäß Anspruch 4.
Halbleiterspeichervorrichtungen, beispielsweise DRAM-Speicher, umfassen typischerweise zumindest ein Speicherzellenfeld, in welchem eine Vielzahl von Speicherzellen matrixartig angeordnet sind. Eine einzelne Speicherzelle ist zur Speicherung binärer Daten, d. h. einer logischen "0" bzw. einer logischen "1", ausgelegt. Diese Speicherzellen lassen sich in dem matrixartigen Speicherzellenfeld durch die Angabe ihrer zugeordneten elektrischen Adresse adressieren. Die elektrische Adresse besteht vereinfacht aus einer Reihen- und einer Spaltenangabe, d. h. einem X-Wert und einem Y-Wert.
Moderne Halbleiterspeichervorrichtungen weisen jedoch komplexe Speicherzellenfelder auf, bei denen sich die sogenannte elektrische Adresszählung von der physikalischen Adresszählung unterscheidet. Unter einer physikalischen Adresse wird hierbei eine mit X- und Y-Koordinaten spezifizierte physikalische Position einer jeweiligen Speicherzelle in dem matrixartigen Speicherzellenfeld verstanden. Soll somit eine bestimmte Speicherzelle mit einer physikalischen Adresse (X; Y) adressiert werden, so muß die dieser Speicherzelle zugeordnete elektrische Adresse (X'; Y') bekannt sein. Nur wenn die physikalische mit der elektrischen Adressierung zusammenfällt, kann die Adressierung beispielsweise einer Speicherzelle mit der physikalischen Position (X = 5; Y = 1) durch Eingabe der elektrischen Adresse (X' = 5; Y' = 1) erfolgen. Im allgemeinen muß jedoch - um die Speicherzelle mit der angegebenen physikalischen Adresse zu adressieren - eine davon abweichende elektrische Adresse, z. B. (X' = 7; Y' = 9), eingegeben werden.
Dieses Auseinanderfallen von physikalischer und elektrischer Adresszählung verursacht beim Testen des Speicherzellenfeldes, welches sich an die Herstellung der Halbleitervorrichtung anschließt, erhebliche Probleme. So ist beim Testen des Speicherzellenfeldes besonderes Augenmerk auf eine möglicherweise funktionsschädliche Wechselwirkung benachbarter Speicherzellen zu richten. Beispielsweise kann der physikalische Speicherzustand einer Speicherzelle (z. B. ein positiv oder negativ geladener Speicherkondensator) einen derartigen Einfluß auf eine benachbarte Speicherzelle haben, daß ein Schreib- oder Lesevorgang dieser Speicherzelle zu einem falschen Ergebnis führen würde. Um derartige gegebenenfalls funktionsschädliche Nachbarschaftseffekte von Speicherzellen in dem Speicherzellenfeld ausschließen zu können, muß beim Testen der Halbleitervorrichtung das Zellenfeld in vorbestimmte Datentopologien gebracht werden können. Bei einem Test des Speicherzellenfeldes kann beispielsweise geprüft werden, ob ein fehlerfreier Betrieb des Speicherzellenfeldes auch dann möglich ist, wenn in dem Speicherzellenfeld eine Schachbretttopologie von Speicherzellen in einem ersten und einem zweiten physikalischen Speicherzustand (beispielsweise negativ und positiv geladene Speicherkondensatoren) erzeugt wird.
In gleicher Weise muß beim Testen des Speicherzellenfeldes auch auf die Zugriffsreihenfolge auf die Speicherzellen geachtet werden. Zusätzlich zu der Beschreibung des Testablaufs der Halbleiterspeichervorrichtung, dem sogenannten Pattern, welches die Zugriffsart, Zugriffsreihenfolge und Datentopologie umfaßt, muß jedoch bei modernen Halbleiterspeichervorrichtungen, bei denen die physikalische und die elektrische Adresszählung auseinanderfallen, ein sogenanntes Adress-Scrambling in dem verwendeten Testsystem programmiert werden. Soll nämlich beispielsweise eine Schachbrett-Topologie in dem Speicherzellenfeld erzeugt werden, so muß dem Testsystem die Abbildung bzw. Zuordnung der elektrischen auf die physikalischen Adressen der Speicherzellen bekannt sein. Um eine bestimmte Speicherzelle mit einer physikalischen Adresse (X; Y) in einen bestimmten physikalischen Speicherzustand zu bringen, muß das externe Testsystem die Zuordnungsinformation besitzen, um die zur Adressierung dieser Speicherzelle notwendige elektrische Adresse an die Halbleiterspeichervorrichtung ausgeben zu können.
Aufgrund der ständigen fortschreitenden Optimierung von Chipfläche und Leistungsfähigkeit moderner Halbleiterspeichervorrichtungen weist typischerweise jede neue Halbleiterspeichervorrichtung eine neue, eigene Speicherarchitektur auf, wodurch sich die Zuordnungsinformationen zwischen physikalischer und elektrischer Adresszählung ändern. Folglich benötigt jede neue Halbleiterspeichervorrichtung ein unterschiedliches Adress-Scrambling, welches individuell für diese Halbleiterspeichervorrichtung in dem externen Testsystem programmiert werden muß. Die Programmierung der externen Testsysteme ist somit abhängig von den jeweiligen, zu testenden Halbleiterspeichervorrichtungen (den sogenannten DUT (device under test)). Bei manchen, insbesondere älteren Testsystemen reicht aufgrund der immer komplexer werdenden, notwendigen Datentopologien deren Programmflexibilität für das notwendige Adress- Scrambling nicht mehr aus. In jedem Fall ist die Programmierung der Testsysteme sehr aufwendig und fehleranfällig.
Da externe Testsysteme keinem einheitlichen Standard unterliegen, muß zudem die Programmierung jedes Testsystems individuell erfolgen. Typischerweise durchläuft eine Halbleiterspeichervorrichtung jedoch unterschiedliche Testbereiche (beispielsweise Bench, Front-End-Test, Back-End-Test und Burn- In), wobei in jedem Testbereich unterschiedliche externe Testsysteme Verwendung finden. Erschwerend kommt hinzu, daß innerhalb dieser Testbereiche eventuell mehrere verschiedene Testsysteme verwendet werden. Beispielsweise wird für den Bench-Test HP, Mosaid, IMS, für den Front-End- und Back-End Test Advantest und Teradyne und für den Burnln-Test MTX und ANDO verwendet. Für all diese unterschiedlichen Testsysteme müssen gegebenenfalls individuelle Adress-Scramblingverfahren programmiert werden.
Angesichts der oben genannten Nachteile ist es eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung anzugeben, welche in einfacher Weise von unterschiedlichen externen Testsystemen getestet werden kann. Ferner ist es Aufgabe der Erfindung, ein entspechendes Verfahren anzugeben.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 sowie durch eine Halbleiterspeichervorrichtung gemäß Anspruch 4 gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß umfaßt ein Verfahren zum adressdecodierten Betrieb einer Halbleiterspeichervorrichtung, insbesondere einer erfindungsgemäßen Halbleiterspeichervorrichtung, die Schritte:

- Bereitstellen der Halbleiterspeichervorrichtung mit zumindest einem Speicherzellenfeld, welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen aufweist, wobei jeder der Speicherzellen eine physikalische Adresse (X; Y) entsprechend der physikalischen Position der Speicherzelle in dem Speicherzellenfeld und eine elektrische Adresse (X'; Y') entsprechend der elektrischen Adressierung der Speicherzelle in dem Speicherzellenfeld zugeordnet ist;
- Eingeben einer physikalischen Adresse (X; Y) einer anzusprechenden Speicherzeile des Speicherzellenfeldes in eine Adresseingabeeinrichtung der Halbleiterspeichervorrichtung;
- Decodieren der eingegebenen physikalischen Adresse (X; Y) in die zugeordnete elektrische Adresse (X'; Y') der anzusprechenden Speicherzelle durch eine Adressdecodereinrichtung der Halbleiterspeichervorrichtung; und
- Ausgeben der elektrischen Adresse (X'; Y') zu dem Speicherzellenfeld, um die anzusprechende Speicherzelle zu adressieren.

Das erfindungsgemäße Verfahren zum adressdecodierten Betrieb bezieht sich demgemäß auf eine Halbleiterspeichervorrichtung, die ein zumindest bereichsweise matrixartiges Speicherzellenfeld aufweist. Jede Speicherzelle des Speicherzellenfeldes besitzt somit eine physikalische Adresse, welche ihrer physikalischen Position in dem Speicherzellenfeld entspricht. Beispielsweise weist die oberste linke Speicherzelle die physikalische Adresse (X = 0; Y = 0) auf. Jeder Speicherzelle ist auch eine elektrische Adresse zugeordnet, welche - vereinfacht ausgedrückt - an die Zeilen- und Spaltendecoder des Speicherzellenfeldes angelegt werden muß, um diese Speicherzelle wirksam ansprechen zu können. Wenn bei der Halbleitervorrichtung die physikalische und elektrische Adresszählung auseinanderfallen, so weicht die elektrische Adresse (X'; Y') gegebenenfalls von der physikalischen Adresse (X; Y) der anzusprechenden Speicherzelle ab.
Um eine bestimmte Speicherzelle mit der physikalischen Adresse (X; Y) zu adressieren, gestattet das erfindungsgemäße Verfahren im adressdecodierten Betrieb jedoch eine einfache Adressierung dieser Speicherzelle. So kann - beispielsweise von einem externen Testsystem - direkt die physikalische Adresse der anzusprechenden Speicherzelle in eine Adresseingabeeinrichtung der Halbleiterspeichervorrichtung eingegeben werden. Die Halbleiterspeichervorrichtung umfaßt eine Adressdecodereinrichtung, welche diese eingegebene physikalische Adresse in die zugeordnete elektrische Adresse der anzusprechenden Speicherzelle dekodiert. Das "Adress-Scrambling" erfolgt somit direkt durch die Adressdecodereinrichtung auf der Halbleiterspeichervorrichtung. Die so decodierte elektrische Adresse wird nachfolgend an das Speicherzellenfeld (d. h. insbesondere an die Zeilen- und Spaltendecoder) ausgegeben, um die anzusprechende Speicherzelle zu adressieren.
In dem externen Testsystem müssen somit vorteilhafterweise keine Zuordnungs- bzw. Abbildungsinformationen zwischen physikalischer und elektrischer Adresszählung vorliegen. Vielmehr ist es ausreichend, daß das externe Testsystem die anzusprechende Speicherzelle direkt mit seiner physikalischen Adresse (X; Y) anspricht, da die Adressdecodereinrichtung dafür sorgt, daß die dieser physikalischen Adresse zugeordnete elektrische Adresse zur ordnungsgemäßen Adressierung der anzusprechenden Speicherzelle ausgegeben wird. Hierdurch vereinfacht sich die Programmierung externer Testsysteme erheblich, da die aufwendige und fehleranfällige Programmierung des Adress-Scramblings vollständig entfallen kann. Vorteilhafterweise kann die Halbleiterspeichervorrichtung auch in einem Adressnormalmodus betrieben werden, bei welchem die Adressdecodereinrichtung keine derartige Decodierung eingegebener Adressen vornimmt. Statt dessen können in einem derartigen Modus - wie üblich - eingegebene Adressen direkt als elektrische Adressen an das Speicherzellenfeld ausgegeben werden.
Gemäß der Erfindung wird ferner ein Verfahren zum datendekodierten Betrieb einer Halbleiterspeichervorrichtung vorgeschlagen, welches vorzugsweise mit dem erfindungsgemäßen Verfahren zum adressdecodierten Betrieb kombinierbar ist und folgende Schritte umfaßt:

- Bereitstellen der Halbleiterspeichervorrichtung mit zumindest einem Speicherzellenfeld, welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen aufweist, - Eingeben von in die anzusprechende Speicherzelle zu schreibende, zwei logische Datenzustände aufweisende Daten in eine Dateneingabeeinrichtung der Halbleiterspeichervorrichtung;
- Decodieren der eingegebenen Daten durch eine Datendecodereinrichtung der Halbleitervorrichtung derart, daß
bei Dateneingabe des ersten logischen Datenzustandes ein derartiger decodierter Datenzustand erzeugt wird, welcher einem vorbestimmten ersten physikalischen Speicherzustand der anzusprechenden Speicherzelle zugeordnet ist, und
bei Dateneingabe des zweiten logischen Datenzustandes ein derartiger decodierter Datenzustand erzeugt wird, welcher einem vorbestimmten zweiten physikalischen Speicherzustand der anzusprechenden Speicherzelle zugeordnet ist; und
- Ausgeben des decodierten Datenzustands an das Speicherzellenfeld, um die anzusprechende Speicherzelle in den jeweiligen physikalischen Speicherzustand zu bringen.

Zusätzlich zu einem intern in der Halbleiterspeichervorrichtung oder extern in einem Testsystem implementiertem "Adress-Scrambling" ist bei modernen Speicherarchitekturen oftmals auch ein sogenanntes "Daten-Scrambling" notwendig. So wird bei bestimmten Speicherarchitekturen beispielsweise eine logische "0" je nach Speicherzelle in Form eines ersten physikalischen Zustands (beispielsweise eines negativ geladenen Speicherkondensators) bzw. eines zweiten physikalischen Zustands (beispielsweise eines positiv geladenen Speicherkondensators) gespeichert. Insbesondere können in dem Speicherzellfeld "normale" Speicherzellen, bei welchen eine logische "0" durch den ersten physikalischen Speicherzustand gespeichert werden, und "invertierte" Speicherzellen, bei welchen eine logische "0" durch den zweiten physikalischen Zustand gespeichert werden, vorhanden sein. Um bestimmen zu können, ob eine anzusprechende Speicherzelle eine "normale" oder eine "invertierte" Speicherzelle ist, muß die elektrische und/oder physikalische Adresse dieser Speicherzelle bekannt sein.
Um in dem Zellenfeld einer Halbleiterspeichervorrichtung mit einer derartigen Architektur eine vorbestimmte Datentopologie erzeugen zu können, muß somit ein Daten-Scrambling durchgeführt werden. Herkömmlicherweise erfolgte dies dadurch, daß in dem externen Testsystem die für das "Daten-Scrambling" notwendigen Informationen programmiert wurden. Um beispielsweise gemäß einem herkömmlichen Verfahren eine einheitlich-solide Datentopologie von Speicherzellen mit positiv geladenen Speicherkondensatoren zu erzeugen, wurden durch das externe Testsystem an die "normalen" Speicherzellen jeweils eine logische "0" und an die "invertierten" Speicherzellen jeweils eine logische "1" ausgegeben. Durch dieses "Daten-Scrambling" ergab sich eine komplizierte und fehleranfällige Programmierung der externen Testsysteme.
Gemäß dem bevorzugten erfindungsgemäßen Verfahren erfogt das "Daten- Scrambling" durch eine Datendecodereinrichtung, welche Bestandteil der Halbleitervorrichtung ist. Die "Daten-Scrambling"-Informationen müssen somit nicht mehr Bestandteil des externen Testsystems sein. Stattdessen kann für alle Speicherzellen - unabhängig davon, ob es sich um "normale" oder "invertierte" Speicherzellen handelt - ein erster logischer Datenzustand beispielsweise von dem externen Testsystem in die Dateneingabeeinrichtung der Halbleitervorrichtung eingegeben werden, wenn in der anzusprechenden Speicherzelle der vorbestimmte erste physikalische Speicherzustand erzeugt werden soll. Umgekehrt kann der zweite logische Datenzustand in die Datenengabeeinrichtung der Halbleiterspeichervorrichtung eingegeben werden, wenn die anzusprechende Speicherzelle in den vorbestimmten zweiten physikalischen Speicherzustand gebracht werden soll.
Gemäß einer weiteren bevorzugten Ausführungsform ist das erfindungsgemäße Verfahren zusätzlich zum topologieerzeugenden Betrieb der Halbleiterspeichervorrichtung ausgelegt und umfaßt die weiteren Schritte:

- Eingeben von in die anzusprechende Speicherzelle zu schreibende, zwei logische Datenzustände aufweisende Daten in eine Dateneingabeeinrichtung der Halbleiterspeichervorrichtung;
- Ausgeben derartiger Daten an das Speicherzellenfeld, daß zumindest in einem Teil des Speicherzellenfeldes eine vorbestimmte und/oder programmierbare Datentopologie, insbesondere eine Schachbrett-, Linien-, Mehrfachlinien- und/oder eine einheitlich-solide Topologie von Speicherzellen in einem ersten und einem zweiten physikalischen Speicherzustand, bevorzugt unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten erzeugt wird.

Hierdurch wird ein "halbautomatisches" Topologieerzeugungsverfahren bereitgestellt, wodurch oft wiederkehrende, typische Datentopologien in ein einfacher Weise in dem Speicherzellenfeld implementiert werden können. Beispielsweise wird zu Testzwecken das Speicherzellenfeld einer Halbleiterspeichervorrichtung oftmals in eine sogenannte Schachbrett-Topologie versetzt, bei dem sich die Speicherzellen in einem schachbrettartigen Muster in dem ersten bzw. dem zweiten physikalischen Speicherzustand (beispielsweise ein negativ bzw. positiv geladener Speicherkondensator) befinden.
Im topologieerzeugenden Betrieb braucht beispielsweise das externe Testsystem keine einem Schachbrettmuster entsprechende Daten an die Halbleiterspeichervorrichtung auszugeben. Stattdessen ist es beispielsweise ausreichend, wenn beliebige Daten in die Dateneingabeeinrichtung der Halbleiterspeichervorrichtung eingegeben werden, da im topologieerzeugenden Betrieb automatisch derartige Daten an das Speicherzellenfeld ausgegeben werden, daß zumindest in einem Teil des Zellenfeldes die vorbestimmte und/oder programmierbare Datentopologie (halbautomatisch) erzeugt wird. Die an das Speicherzellenfeld auszugebenden, der zu erzeugenden Datentopologie entsprechende Daten werden bevorzugt von der Datendecodereinrichtung bereitgestellt.
Vorzugsweise sind im topologieerzeugenden Betrieb unterschiedliche Erzeugungsverfahren fest in die Datendecodereinrichtung vorprogrammiert und auswählbar, insbesondere entsprechende Verfahren zur Erzeugung einer Schachbrett-, Linien-, Mehrfachlinien- und/oder einheitlich-solider Topologien. Hierbei kann vorgesehen sein, daß die vorbestimmten bzw. vorbestimmbaren und/oder programmierbarten Topologien durch einzugebende Steuersignale gegebenenfalls in Verbindung mit einem ebenfalls einzugebenden Datensignal ausgewählt werden. Beispielsweise kann durch das Steuersignal die Grundtopologie (z. B. eine Schachbretttopologie) und über das einzugebende Datensignal eine spezielle Topologie dieser Grundtopologie (z. B. eine Schachbretttopologie mit einer logischen "1" bzw. "0" in der linken oberen Ecke) ausgewählt werden, so daß über die einzugebenden Daten eine Auswahl zwischen komplementären Topologien möglich ist. Die Auswahl der Topologien kann jedoch auch völlig unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten ausschließlich anhand des Steuersignals erfolgen.
Besonders bevorzugt ist die Möglichkeit, die Datentopologie, welche beim topologieerzeugenden Betrieb erstellt werden soll, extern in die Halbleiterspeichervorrichtung programmieren zu können. Beispielsweise wird zu Beginn des topologieerzeugenden Betriebs zunächst von dem externen Testsystem die Geometrie der zu erzeugenden Datentopologie an die Halbleiterspeichervorrichtung übermittelt, und nachfolgend erzeugt.
Erfindungsgemäß umfaßt eine Halbleiterspeichervorrichtung

- zumindest ein Speicherzellenfeld, welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen aufweist, wobei jede der Speicherzellen eine physikalische Adresse entsprechend der physikalischen Position der Speicherzelle in dem Speicherzellenfeld und eine elektrische Adresse entsprechend der elektrischen Adressierung der Speicherzelle in dem Speicherzellenfeld zugeordnet ist;
- zumindest eine Adresseingabeeinrichtung zur Adresseingabe der physikalischen oder der elektrischen Adresse einer anzusprechenden Speicherzelle des Speicherzellenfeldes; und
- zumindest eine mit der Adresseeingabeeinrichtung und dem Speicherzellenfeld in Signalverbindung stehende Adressdecodereinrichtung,
- wobei die Adressdecodereinrichtung in einem Adressdecodermodus ausgelegt ist, bei Adresseingabe der physikalischen Adresse der anzusprechenden Speicherzelle die dieser zugeordnet elektrische Adresse an das Speicherzellenfeld auszugeben, um die anzusprechende Speicherzelle zu adressieren.

Erfindungsgemäß weist die Adressdecodereinrichtung der Halbleiterspeichervorrichtung einen Adressdecodermodus auf, in welchem ein "Adress-Scrambling" von Adressen, welche in die Adresseingabeeinrichtung eingegeben werden, vorgenommen wird. Somit kann beispielsweise ein externes Testsystem unmittelbar eine anzusprechende Speicherzelle des Speicherzellenfeldes dadurch adressieren, daß die physikalische Adresse der anzusprechenden Speicherzelle in die Adresseingabeeinrichtung eingegeben wird. Die Adressdecodereinrichtung decodiert diese eingegebene physikalische Adresse in die der anzusprechenden Speicherzelle zugeordnete elektrische Adresse und gibt diese zugeordnete elektrische Adresse an das Speicherzellenfeld (beispielsweise die Reihen- und Spaltendecoder) aus, um die anzusprechende Speicherzelle zu adressieren. Dadurch, daß das externe Testsystem in einfacher Weise die Speicherzellen durch Ausgabe der physikalischen Adressen ansprechen kann, entfällt vorteilhafterweise die aufwendige Programmierung des "Adress-Scramblings" in dem externen Testsystem.
Die Adresseingabeeinrichtung der Halbleiterspeichervorrichtung ist gleichermaßen auch zur Adresseingabe von elektrischen Adressen anzusprechender Speicherzellen ausgelegt. Eine derartige Adresseingabe der elektrischen Adressen erfolgt insbesondere dann, wenn sich die Adressdecodereinrichtung nicht in dem Adressdecodermodus befindet.
Gemäß einer bevorzugten Ausführungsform weist die Adressdecodereinrichtung zumindest den Adressdecoder- und einen Adressnormalmodus auf, welche vorzugsweise extern auswählbar sind, wobei
in dem Adressdecodermodus bei Adresseingabe der physikalischen Adresse der anzusprechenden Speicherzelle die zugeordnete elektrische Adresse an das Speicherzellenfeld ausgegeben wird und
in dem Adressnormalmodus die angegebene Adresse an das Speicherzellenfeld ausgegeben wird.
Während in dem Adressdecodermodus der Adressdecodereinrichtung ein "Adress-Scrambling" der eingegebenen physikalischen Adressen in die zugeordneten elektrischen Adressen erfolgt, verhält sich die Halbleiterspeichervorrichtung in dem Adressnormalmodus der Adressdecodereinrichtung wie eine herkömmliche Halbleiterspeichervorrichtung. In dem Adressnormalmodus werden die eingegebenen Adressen - welche elektrische Adressen von Speicherzellen des Speicherzellenfeldes sind - direkt zur Adressierung an das Speicherzellenfeld ausgegeben, ohne daß eine zusätzliche Decodierung dieser eingegebenen Adressen erfolgen würde. Beispielsweise werden hierzu die im Adressnormalmodus in die Adresseingabeeinrichtung eingegebenen Adressen unter Umgehung der Adressdecodereinrichtung unmittelbar zu dem Speicherzellenfeld durchgeschleift, wobei die eingegebenen Adressen gegebenenfalls anderen signalverarbeitenden Prozessen unterworfen werden können.
Vorzugsweise lassen sich der Adressdecoder- und der Adressnormalmodus der Adressdecodereinrichtung extern auswählen, beispielsweise durch ein in die Halbleiterspeichervorrichtung einzugebendes Kontrollsignal. Damit der Benutzer der Halbleiterspeichervorrichtung nicht versehentlich in den Adressdecodermodus gelangt, empfiehlt es sich, das Kontrollsignal, welches zur Aktivierung des Adressdecodermoduses dient, geeignet zu verschlüsseln. Es ist möglich, nach Abschluß sämtlicher Testverfahren der Halbleiterspeichervorrichtung die Adressdecodereinrichtung dauerhaft in den Adressnormalmodus zu bringen, in dem beispielsweise dafür vorgesehene Auswahlsicherungen der Halbleiterspeichervorrichtung zerstört werden.
Gemäß einem weiteren Aspekt der Erfindung umfaßt die Halbleiterspeichervorrichtung, welche vorzugsweise wie oben beschrieben ausgeführt sein kann,

- zumindest ein Speicherzellenfeld, welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen aufweist,
- zumindest eine Dateneingabeeinrichtung für in die anzusprechende Speicherzelle zu schreibende, zwei logische Datenzustände aufweisende Daten,
- zumindest eine mit der Dateneingabeeinrichtung, einer Adresseingabeeinrichtung und dem Speicherzellenfeld in Signalverbindung stehenden Datendecodereinrichtung, wobei die Adresseingabeeinrichtung bevorzugt über eine Adressdecodereinrichtung mit der Datendecodereinrichtung verbunden ist, wobei die Datendecodereinrichtung in einem Datendecodermodus ausgelegt ist,
bei Dateneingabe des ersten logischen Datenzustandes einen derartig dekodierten Datenzustand an das Speicherzellenfeld auszugeben, daß die anzusprechende Speicherzelle in einen vorbestimmten ersten physikalischen Speicherzustand gebracht wird, und
bei Dateneingabe des zweiten logischen Datenzustandes einen derartig dekodierten Datenzustand an das Speicherzellenfeld auszugeben, daß die anzusprechende Speicherzelle in einen vorbestimmten zweiten physikalischen Speicherzustand gebracht wird.

Die Datendecodereinrichtung ermöglicht somit in ihrem Datendecodermodus ein "Daten-Scrambling" von in die Dateneingabeeinrichtung einzugebenden logischen Daten. Da die Datendecodereinrichtung in die Halbleiterspeichervorrichtung integriert ist, braucht beispielsweise in einem externen Testsystem kein aufwendiges und fehleranfälliges "Daten-Scrambling"-Verfahren programmiert zu werden. Stattdessen kann das externe Testsystem in einfacher Weise einen ersten logischen Datenzustand an die Halbleitervorrichtung ausgeben, wenn die anzusprechende Speicherzelle in einen ersten physikalischen Speicherzustand gebracht werden soll. Dementsprechend kann - unabhängig ob es sich bei der anzusprechenden Speicherzelle um eine "normale" oder eine "invertierte" Speicherzelle handelt - ein zweiter logischer Datenzustand an die Halbleiterspeichervorrichtung ausgegeben werden, um die anzusprechende Speicherzelle in den zweiten physikalischen Speicherzustand zu überführen. Um entscheiden zu können, ob es sich bei der anzusprechenden Speicherzelle um eine "normale" oder ein "invertierte" Speicherzelle handelt, benötigt die Datendecodereinrichtung die Adressinformation der anzusprechenden Speicherzelle. Diese Adressinformation erhält die Datendecodereinrichtung bevorzugt von der Adressdecodereinrichtung oder - wenn das Adressscrambling nicht in der Halbleiterspeichervorrichtung integriert ist - direkt von einer Adressdecodereinrichtung des externen Testsystems.
Gemäß einer weiteren bevorzugten Ausführungsform umfaßt die Halbleiterspeichervorrichtung zumindest eine Datenausgabeeinrichtung für aus der anzusprechenden Speicherzelle zu lesende, zwei logische Datenzustände aufweisende Daten, wobei die Datendecodereinrichtung mit der Datenausgabeeinrichtung in Signalverbindung steht und ausgelegt ist,
Daten mit dem ersten logischen Datenzustand an die Datenausgabeeinrichtung auszugeben, wenn sich die anzusprechende Speicherzelle in dem ersten physikalischen Speicherzustand befindet und
Daten mit dem zweiten logischen Datenzustand an die Datenausgabeeinrichtung auszugeben, wenn sich die anzusprechende Speicherzelle in dem zweiten physikalischen Speicherzustand befindet.
In dem Datendecodermodus erfolgt somit ein "Entscrambeln" von aus dem Speicherzellenfeld gelesenen Daten, bevor diese an die Datenausgabeeinrichtung der Halbleiterspeichervorrichtung ausgegeben werden. Unabhängig davon, ob es sich bei der anzusprechenden Speicherzelle, welche ausgelesen werden soll, um eine "normale" oder eine "invertierte" Zelle handelt, werden somit logische Datenzustände an die Datenausgabeeinrichtung ausgegeben, welche den physikalischen Speicherzuständen der anzusprechenden Speicherzelle direkt entsprechen. Empfängt ein externes Testsystem beispielsweise einen ersten logischen Datenzustand von der Datenausgabeeinrichtung der Halbleiterspeichervorrichtung, so kann es direkt rückschließen, daß sich die ausgelesene Speicherzelle in dem ersten physikalischen Speicherzustand befunden haben muß. Ein herkömmlicherweise notwendiges invertiertes "Daten- Scrambling" muß somit nicht in dem externen Testsystem programmiert werden.
Vorzugsweise steht die Datendecodereinrichtung mit einem Adressregister der Adressdecodereinrichtung in Signalverbindung. Um das "Daten-Scrambling" durchführen zu können, benötigt - wie bereits oben dargestellt - die Datendecodereinrichtung die Adressinformationen der anzusprechenden Speicherzelle, um beurteilen zu können, ob es sich um eine "normale" oder eine "invertierte" Speicherzelle handelt. Diese Adressinformationen werden der Datendecodereinrichtung von der Adressdecodereinrichtung durch das Adressregister zur Verfügung gestellt.
Gemäß einer weiteren bevorzugten Ausführungsform weist die Datendecodereinrichtung zumindest den Datendecoder- und einen Datennormalmodus auf, welche vorzugsweise extern auswählbar sind, wobei lediglich in dem Datendecodermodus ein Decodieren von Daten erfolgt.
Das "Daten-Scrambling" durch die Datendecodereinrichtung erfolgt somit lediglich dann, wenn beispielsweise durch ein von extern einzugebendes Kontrollsignal der Datendecodermodus der Datendecodereinrichtung ausgewählt worden ist. Eine derartige Aktivierung des Datendecodermoduses kann beispielsweise ähnlich wie die Aktivierung des Adressdecodermoduses der Adressdecodereinrichtung erfolgen. Wenn sich die Datendecodereinrichtung in dem Datennormalmodus befindet, verhält sie sich ähnlich wie eine herkömmliche Halbleiterspeichervorrichtung, d. h. die eingegebenen bzw. ausgegebenen Daten werden keinem zusätzlichen "Daten-Scrambling"-Verfahren durch die Datendecodereinrichtung unterworfen.
Gemäß einer weiteren bevorzugten Ausführungsform weist die Datendecodereinrichtung einen bevorzugt extern auswählbaren Topologieerzeugungsmodus auf, welcher derart ausgelegt ist, daß vorzugsweise unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten derartige Daten zu dem Speicherzellenfeld ausgegeben werden, daß zumindest in einem Teil des Zellenfeldes eine vorbestimmte und/oder programmierbare Datentopologie, insbesondere eine Schachbrett-, Linien-, Mehrfachlinien- und/oder eine einheitlich-solide Topologie von Speicherzellen in dem ersten und den zweiten physikalischen Speicherzustend erzeugt wird.
In dem Topologieerzeugungsmodus kann somit in einfacher Weise das Speicherzellenfeld in eine vorbestimmte bzw. vorbestimmbare und/oder programmierbare Topologie von physikalischen Speicherzuständen der Speicherzellen gebracht werden. Vorzugsweise brauchen die Daten, welche von dem externen Testsystem in die Dateneingabeeinrichtung der Halbleiterspeichervorrichtung eingegeben werden, nicht zur Erzeugung der gewünschten Datentopologie ausgelegt zu sein. Vielmehr können vorzugsweise beliebige Daten von dem Testsystem in die Dateneingabeeinrichtung der Halbleiterspeichervorrichtung eingegeben werden, da in dem Topologieerzeugungsmodus die Datendecodereinrichtung entsprechend der gewünschten Datentopologie geeignete Daten zu dem Speicherzellenfeld ausgibt. Hierbei kann vorgesehen sein, daß die vorbestimmten bzw. vorbestimmbaren und/oder programmierbarten Topologien durch einzugebende Steuersignale gegebenenfalls in Verbindung mit einem ebenfalls einzugebenden Datensignal ausgewählt werden. Beispielsweise kann durch das Steuersignal die Grundtopologie (z. B. eine Schachbretttopologie) und über das einzugebende Datensignal eine spezielle Topologie dieser Grundtopologie (z. B. eine Schachbretttopologie mit einer logischen "1" bzw. "0" in der linken oberen Ecke) ausgewählt werden, so daß über die einzugebenden Daten eine Auswahl zwischen komplementären Topologien möglich ist. Die Auswahl der Topologien kann jedoch auch völlig unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten ausschließlich anhand des Steuersignals erfolgen.
Die Erfindung wird nachfolgend beispielhaft anhand begleitender Zeichnungen einer synchronen Halbleiterspeichervorrichtung beschrieben. Es zeigt:
Fig. 1 eine stark schematisierte Aufsicht einer Ausführungsform einer erfindungsgemäßen Halbleiterspeichervorrichtung;
Fig. 2 eine stark schematisierte Aufsicht eines Eingangsbereichs der Halbleiterspeichervorrichtung von Fig. 1; und
Fig. 3 eine stark schematisierte Aufsicht eines Ausgangsbereichs der Halbleiterspeichervorrichtung von Fig. 1.
In Fig. 1 ist eine stark schematisierte Aufsicht einer Ausführungsform einer erfindungsgemäßen Halbleiterspeichervorrichtung dargestellt. Die Halbleiterspeichervorrichtung umfaßt ein Speicherzellenfeld 10, welches durch eine Vielzahl einzelner Speicherzellen 12 gebildet wird. Die Speicherzellen 12 sind matrixartig angeordnet, so daß die physikalische Position jeder Speicherzelle 12 durch die Angabe einer Reihe und einer Spalte des Speicherzellenfeldes 10 eindeutig beschrieben werden kann. Jeder der Speicherzellen 12 kommt somit eine eindeutige physikalische Adresse (X; Y) zu. Bei dem Speicherzellenfeld 10 handelt es sich beispielsweise um ein Zellenfeld eines DRAM-Speichers.
Um einen Schreib- oder Lesevorgang in Bezug auf eine der Speicherzellen 12 ausführen zu können, muß diese Speicherzelle 12 elektrisch mittels nicht dargestellter Zeilen- und Spaltendecoder adressiert werden. Die hierzu dem Speicherzellenfeld 10 zu übermittelnde elektrische Adresse (X'; Y') fällt nicht bei allen Speicherzellen 12 mit der physikalischen Adresse (X; Y), welche der geometrischen Position der Speicherzelle in dem matrixartigen Speicherzellenfeld 10 entspricht, zusammen. Physikalische und elektrische Adresszählung unterscheiden sich demgemäß bei dem Speicherzellenfeld 10.
Die Halbleiterspeichervorrichtung umfaßt ferner einen Chipeingangsbereich 14 und einen Chipausgangsbereich 16. Der Chipeingangsbereich 14, welcher vergrößert in Fig. 2 dargestellt ist, weist insbesondere Eingänge für ein Clock-, Adressen-, Control- und Datensignal auf. Insbesondere umfaßt der Chipeingangsbereich 14 eine (nicht dargestellte) Adresseingabeeinrichtung sowie eine (nicht dargestellte) Dateneingabeeinrichtung. Die Adresseingabeeinrichtung ist mit einer Adressdecodereinrichtung 18 und die Dateneingabeeinrichtung mit einer Datendecodereinrichtung 20 verbunden.
Um einen Adressdecodermodus der Adressdecodereinrichtung 18 extern aktivieren zu können, weist die Adressdecodereinrichtung ferner einen Control- Signaleingang auf. Durch eine Eingabe von Steuersignalen in die Adressdecodereinrichtung 18 über den Control-Signaleingang kann so zwischen dem Adressdecodermodus und einem Adressnormalmodus umgeschaltet werden. Wenn die Adressdecodereinrichtung 18 sich in dem Adressdecodermodus befindet, erfolgt ein "Adress-Scrambling" von Adressen, welche in die Adresseingabeeinrichtung eingegeben werden.
Eine anzusprechende Speicherzelle 12 des Speicherzellenfeldes 10 kann in dem Adressdecodermodus in einfacher Weise dadurch adressiert werden, daß die physikalische Adresse dieser Speicherzelle 12 über die Adresseingabeeinrichtung in die Adressdecodereinrichtung eingegeben wird. Die Adressdecodereinrichtung 18 decodiert nachfolgend die physikalische Adresse der Speicherzelle 12 und gibt die dieser Speicherzelle 12 zugeordnete elektrische Adresse zur Adressierung an das Speicherzellenfeld 10 (d. h. an die Zeilen- und Spaltendecoder) aus. Soll beispielsweise durch ein externes Testsystem die linke obere Speicherzelle 12 (physikalische Adresse (X = 0; Y = 0)) adressiert werden, so genügt es, diese physikalische Adresse in die Halbleiterspeichereinrichtung einzugeben.
Wenn der Adressdecodermodus deaktiviert ist, d. h. der Adressnormalmodus aktiviert ist, verhält sich die Adressdecodereinrichtung 18 passiv. Eingegebene Adressen werden in dem Adressnormalmodus ohne zusätzliches Adress- Scrambling durch die Adressdecodereinrichtung 18 durchgeschleift, so daß sich die Halbleiterspeichervorrichtung so verhält, als wäre keine Adressdecodereinrichtung 18 vorhanden. Der Default-Zustand der Halbleiterspeichervorrichtung ist der Adressnormalmodus, welcher immer vorliegen wird, wenn ein Benutzer auf die Halbleiterspeichervorrichtung zugreift. Der Adressdecodermodus läßt sich nur bei Kenntnis der (bevorzugt) kodierten Aktivierungssequenz auswählen, welche lediglich beim Testen der Halbleiterspeichervorrichtung notwendig ist.
Die dekodierten Adressen, welche in Fig. 2 als "scrambled Adressen" bezeichnet sind, werden von der Adressdecodereinrichtung 18 im Fall einer synchronen Halbleiterspeichervorrichtung zu einem Latch 22 geleitet, von wo aus sie in Richtung des Speicherzellenfeldes 10 weitergeführt werden. Gleichzeitig werden diese "scrambled Adressen" in einem Register 21 zwischengespeichert, so daß - wie in Zusammenhang mit Fig. 3 beschrieben werden wird - die Adressinformationen beim "Zurückscrambeln" der gelesenen Daten zur Verfügung stehen.
Der Chipeingangsbereich 14 umfaßt ferner die Datendecodereinrichtung 20, welche - wenn der Datendecodermodus aktiviert ist - für das "Datenscrambling" eingegebener Daten zuständig ist. Abhängig davon, ob die anzusprechende Speicherzelle 14 eine "normale" (beispielsweise eine Speicherzelle, bei der eine logische "0" als negativ geladener Speicherkondensator dargestellt wird) oder eine "invertierte" (beispielsweise eine Speicherzelle, bei der eine logische "0" als positiv geladener Speicherkondensator dargestellt wird) handelt, wird der logische Datenzustand, welcher in Richtung des Speicherzellenfeldes 10 von der Datendecodereinrichtung 20 ausgegeben wird, invertiert oder nicht.
Ist der Datendecodermodus der Datendecodereinrichtung 20 nicht durch ein entsprechendes Aktivierungssignal (control) aktiviert, so erfolgt keine Decodierung eingegebener Daten. In diesem Datennormalmodus verhält sich die Halbleiterspeichereinrichtung so als ob keine Datendecodiereinrichtung 20 vorhanden wäre. Die von der Datendecodereinrichtung 20 ausgegebenen Daten, welche in Fig. 2 als "scrambled Daten" bezeichnet sind, werden im Fall einer synchronen Halbleiterspeichervorrichtung zu einem Latch 24 und von dort zu dem Speicherzellenfeld 10 geleitet. Im Fall von asynchronen Halbleiterspeichervorrichtungen kann eine von den ausgangsseitigen Latches 22 und 24 abweichende Schaltung vorgesehen sein.
Es ist gleichermaßen möglich, lediglich die Datendecodereinrichtung ohne die Adressdecodereinrichtung in dem Chipeingangsbereich 14 der Halbleiterspeichervorrichtung zu implementieren. Die für das Datenscrambling notwendigen Adressinformationen können in diesem Fall beispielsweise direkt von einem externen Testsystem, welches das Adress-Scrambling vornimmt, bereitgestellt werden.
In Fig. 3 ist der Chipausgangsbereich 16 der Halbleiterspeichervorrichtung vergrößert dargestellt. Im Fall einer synchronen Halbleiterspeichervorrichtung gelangen über ein Latch 26, welches mit einem (internen) Clock-Signal in Signalverbindung steht, Daten einer angesprochenen Speicherzelle 12 des Speicherzellenfeldes 10 als "interne Daten" in einen zweiten Teil der Datendecodiereinrichtung 20. Dieser Teil der Datendecodiereinrichtung 20 braucht nicht von der in Fig. 2 dargestellten Datendecodiereinrichtung 20 räumlich beabstandet zu sein, sondern kann als zusammenhängende Datendecodiereinrichtung angeordnet sein. In die Datendecodiereinrichtung 20 von Fig. 3 gehen als weitere Signaleingänge die den ausgelesenen Daten zugeordnete Adressinformation (scrambled Adressen) aus dem Register 21 ein, welche die Datendecodiereinrichtung 20 benötigt, um in einem Datendecodiermodus ein "Zurückscrambeln" der gelesenen Daten zu ermöglichen. Je nachdem, ob es sich bei der angesprochenen Speicherzelle 12, welche gelesen wurde, um eine "normale" oder eine "invertierte" Speicherzelle handelt, erfolgt in der Datendecodiereinrichtung 20 von Fig. 3 gegebenenfalls eine Inversion des logischen Datenzustands, so daß anhand des ausgegebenen Datenzustands (vom Ausgangstreiber 28 ausgegebene externe Daten in Fig. 3) in einfacher Weise ein direkter Rückschluß getroffen werden kann, ob sich die angesprochene Speicherzelle 12 in dem ersten oder dem zweiten physikalischen Speicherzustand befindet.
Bei einem Betrieb der in den Figs. 1 bis 3 dargestellten Ausführungsform der erfindungsgemäßen Halbleiterspeichervorrichtung muß berücksichtigt werden, daß die aufwendigen Logikprozesse, welche zum "Adress-Scrambling" bzw. "Datenscrambling" in der Adressdecodiereinrichtung 18 und der Datendecodiereinrichtung 20 notwendig sind, eine Zeitverzögerung Δt zwischen eingehenden und ausgehenden Signalen erfolgen wird. In anderen Worten liegt eine angegebene Adresse bzw. eingegebene Daten erst mit einer typischen Verzögerungszeit von Δt am eigentlichen Eingang des Speicherbauteils an.
Folglich muß darauf geachtet werden, daß die durch das "Scrambling" verursachte Verzögerungszeit Δt nicht dazu führt, daß eine Kollision mit der Zeit tSETUP der Halbleiterspeichervorrichtung auftritt. Vereinfacht ausgedrückt ist die Zeit tSETUP eines Speicherbauteils diejenige Zeit, in welcher die einzugebenden Adressen bzw. Daten bereits vor dem Clock-Signal am entsprechenden Eingang anliegen müssen, damit sie ordnungsgemäß gelesen werden können. Normalerweise erfolgt ein Leseprozess der Zustände der Eingabeeinrichtungen der Halbleiterspeichervorrichtung getriggert zu der aufsteigenden Flanke des Clock-Signals, wobei es zum ordnungsgemäßen Betrieb notwendig ist, daß einzugebende Daten und Adressen bereits eine Zeitspanne tSETUP vor dieser Signalflanke des Clock-Signals am Eingang anliegen.
Wenn die Zeitverzögerung Δt der Adressdecodereinrichtung 18 bzw. der Datendecodereinrichtung 20 konstant ist, so verursacht die durch das Scrambling bedingte Zeitverzögerung Δt lediglich eine zeitliche Vorverschiebung der einzugebenden Adress- bzw. Datensignale. Ähnlich verursacht das "Zurückscrambeln" der Daten in dem Ausgangsbereich 16 ebenfalls lediglich eine konstante Zeitverschiebung. Hierbei ist zu beachten, daß die Adressdecodereinrichtung 18 sowie die Datendecodereinrichtung 20 des Eingangsbereichs 14 und die Datendecodereinrichtung 20 des Ausgangsbereichs unterschiedliche Zeitverzögerungen Δt verursachen können. Die Halbleiterspeichervorrichtung kann somit - trotz Adress- und/oder Datenscramblings - mit voller Frequenz getestet werden. Bei Testverfahren des Speicherzellenfeldes 10 werden typischerweise keine zeitkritischen Interface- Parameter, wie der genannte Eingangsparameter tSETUP, tHOLD oder die Ausgangsparameter wie tAC, tOH, tHZ und tLZ benutzt. Vorteilhafterweise kann die Verzögerung Δt, welche das chipinterne Scrambling verursacht, in diese Zeiten gelegt werden. Bezugszeichenliste 10 Speicherzellenfeld
12 Speicherzelle
14 Eingangsbereich
16 Ausgangsbereich
18 Adressdecodereinrichtung
20 Datendecodereinrichtung
21 Register
22 Latch
24 Latch
26 Latch
28 Ausgangstreiber

Claims

1. Verfahren zum adressdecodierten Betrieb einer Halbleiterspeichervorrichtung, insbesondere einer Halbleiterspeichervorrichtung nach einem der Ansprüche 4 bis 10, mit den Schritten:

- Bereitstellen der Halbleiterspeichervorrichtung mit zumindest einem Speicherzellenfeld (10), welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen (14) aufweist, wobei jeder der Speicherzellen (14) eine physikalische Adresse (X; Y) entsprechend der physikalischen Position der Speicherzelle (12) in dem Speicherzellenfeld (14) und eine elektrische Adresse (X'; Y') entsprechend der elektrischen Adressierung der Speicherzelle (12) in dem Speicherzellenfeld (10) zugeordnet ist;

- Eingeben einer physikalischen Adresse (X; Y) einer anzusprechenden Speicherzelle (12) des Speicherzellenfeldes (10) in eine Adresseingabeeinrichtung der Halbleiterspeichervorrichtung;

- Decodieren der eingegebenen physikalischen Adresse (X; Y) in die zugeordnete elektrische Adresse (X'; Y') der anzusprechenden Speicherzelle (12) durch eine Adressdecodereinrichtung (18) der Halbleiterspeichervorrichtung; und

- Ausgeben der elektrischen Adresse (X'; Y') zu dem Speicherzellenfeld (10), um die anzusprechende Speicherzelle (12) zu adressieren.

2. Verfahren insbesondere nach Anspruch 1 zum datendecodierten Betrieb einer Halbleiterspeichervorrichtung mit den weiteren Schritten:

- Bereitstellen der Halbleiterspeichervorrichtung mit zumindest einem Speicherzellenfeld (10), welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen (14) aufweist,

- Eingeben von in die anzusprechende Speicherzelle (12) zu schreibende, zwei logische Datenzustände aufweisende Daten in eine Dateneingabeeinrichtung der Halbleiterspeichervorrichtung;

- Decodieren der eingegebenen Daten durch eine Datendecodereinrichtung (20) der Halbleitervorrichtung derart, daß
bei Dateneingabe des ersten logischen Datenzustandes ein derartiger decodierter Datenzustand erzeugt wird, welcher einem vorbestimmten ersten physikalischen Speicherzustand der anzusprechenden Speicherzelle (12) zugeordnet ist, und
bei Dateneingabe des zweiten logischen Datenzustandes ein derartiger decodierter Datenzustand erzeugt wird, welcher einem vorbestimmten zweiten physikalischen Speicherzustand der anzusprechenden Speicherzelle (12) zugeordnet ist; und

- Ausgeben des decodierten Datenzustands an das Speicherzellenfeld (10), um die anzusprechende Speicherzelle (12) in den jeweiligen physikalischen Speicherzustand zu bringen.

3. Verfahren nach Anspruch 1 oder 2 zum topologieerzeugenden Betrieb der Halbleiterspeichervorrichtung mit den weiteren Schritten:

- Ausgeben derartiger Daten an das Speicherzellenfeld (10), daß zumindest in einem Teil des Speicherzellenfeldes (10) eine vorbestimmte und/oder programmierbare Datentopologie, insbesondere eine Schachbrett-, Linien-, Mehrfachlinien- und/oder eine einheitlich- solide Topologie von Speicherzellen (12) in einem ersten und einem zweiten physikalischen Speicherzustand, bevorzugt unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten erzeugt wird.

4. Halbleiterspeichervorrichtung mit
zumindest einem Speicherzellenfeld (10), welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen (12) aufweist,
wobei jeder der Speicherzellen (12) eine physikalische Adresse (X; Y) entsprechend der physikalischen Position der Speicherzelle (12) in dem Speicherzellenfeld (10) und eine elektrische Adresse (X'; Y') entsprechend der elektrischen Adressierung der Speicherzelle (12) in dem Speicherzellenfeld (10) zugeordnet ist;
zumindest einer Adresseingabeeinrichtung zur Adresseingabe der physikalischen (X; Y) oder der elektrischen (X'; Y') Adresse einer anzusprechenden Speicherzelle (12) des Speicherzellenfeldes (10); und
zumindest einer mit der Adresseingabeeinrichtung und dem Speicherzellenfeld (10) in Signalverbindung stehenden Adressdecodereinrichtung (18),
wobei die Adressdecodereinrichtung (18) in einem Adressdecodermodus ausgelegt ist, bei Adresseingabe der physikalischen Adresse (X; Y) der anzusprechenden Speicherzelle (12) die dieser zugeordnete elektrische Adresse (X'; Y') an das Speicherzellenfeld (10) auszugeben, um die anzusprechende Speicherzelle (12) zu adressieren.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Adressdecodereinrichtung (18) zumindest den Adressdecoder- und einen Adressnormalmodus, welche vorzugsweise extern auswählbar sind, aufweist, wobei
in dem Adressdecodermodus bei Adresseingabe der physikalischen Adresse (X; Y) der anzusprechenden Speicherzelle (12) die zugeordnete elektrische Adresse (X'; Y') an das Speicherzellenfeld (10) ausgegeben wird und
in dem Adressnormalmodus die eingegebene Adresse (X'; Y') an das Speicherzellenfeld ausgegeben wird.

6. Halbleiterspeichervorrichtung insbesondere nach Anspruch 4 oder 5 mit
zumindest einem Speicherzellenfeld (10), welches eine Vielzahl von zumindest bereichsweise matrixartig angeordneten Speicherzellen (12) aufweist,
zumindest einer Dateneingabeeinrichtung für in die anzusprechende Speicherzelle (12) zu schreibende, zwei logische Datenzustände aufweisende Daten,
zumindest einer mit der Dateneingabeeinrichtung, einer Adresseingabeeinrichtung und dem Speicherzellenfeld (10) in Signalverbindung stehenden Datendecodereinrichtung (20), wobei die Adresseingabeeinrichtung bevorzugt über eine Adressdecodereinrichtung (18) mit der Datendecodereinrichtung (20) verbunden ist,
wobei die Datendecodereinrichtung (20) in einem Datendecodermodus ausgelegt ist,
bei Dateneingabe des ersten logischen Datenzustandes einen deratig decodierten Datenzustand an das Speicherzellenfeld (10) auszugeben, daß die anzusprechende Speicherzelle (12) in einen vorbestimmten ersten physikalischen Speicherzustand gebracht wird, und
bei Dateneingabe des zweiten logischen Datenzustandes einen deratig decodierten Datenzustand an das Speicherzellenfeld (10) auszugeben, daß die anzusprechende Speicherzelle (12) in einen vorbestimmten zweiten physikalischen Speicherzustand gebracht wird.

7. Halbleiterspeichervorrichtung nach Anspruch 6 mit zumindest einer Datenausgabeeinrichtung für aus der anzusprechenden Speicherzelle (12) zu lesende, zwei logische Datenzustände aufweisende Daten, wobei die Datendecodereinrichtung (20) mit der Datenausgabeeinrichtung in Signalverbindung steht und ausgelegt ist,
Daten mit dem ersten logischen Datenzustand an die Datenausgabeeinrichtung auszugeben, wenn sich die anzusprechende Speicherzelle (12) in dem ersten physikalischen Speicherzustand befindet und
Daten mit dem zweiten logischen Datenzustand an die Datenausgabeeinrichtung auszugeben, wenn sich die anzusprechende Speicherzelle (12) in dem zweiten physikalischen Speicherzustand befindet.

8. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, wobei die Datendecodereinrichtung (20) mit einem Adressregister der Adressdecodereinrichtung (18) in Signalverbindung steht.

9. Halbleiterspeichervorrichtung nach Anspruch 6 bis 8, wobei die Datendecodereinrichtung (20) zumindest den Datendecoder- und einen Datennormalmodus, welche vorzugsweise extern auswählbar sind, aufweist, wobei lediglich in dem Datendecodermodus ein Decodieren von Daten erfolgt.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 9, wobei die Datendecodereinrichtung (20) einen bevorzugt extern auswählbaren Topologieerzeugungsmodus aufweist, welcher derart ausgelegt ist, daß vorzugsweise unabhängig von den in die Dateneingabeeinrichtung eingegebenen Daten derartige Daten zu dem Speicherzellenfeld (10) ausgegeben werden, daß zumindest in einem Teil des Speicherzellenfeldes (10) eine vorbestimmte und/oder programmierbare Datentopologie, insbesondere eine Schachbrett-, Linien-, Mehrfachlinien- und/oder eine einheitlich-solide Topologie von Speicherzellen (12) in dem ersten und dem zweiten physikalischen Speicherzustand, erzeugt wird.