DE10042223A1

DE10042223A1 - Testing integrated semiconducting circuit involves connecting monitor circuit to data pins and simultaneously evaluating state of semiconducting circuit in monitor circuit

Info

Publication number: DE10042223A1
Application number: DE2000142223
Authority: DE
Inventors: Andreas Baenisch
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2002-03-14

Abstract

The circuit has at least one pad (4) to which a monitoring circuit of a tester (3) can be connected and a number of data pins via which data can be written into the circuit (1) and read out of it. The method involves connecting the monitor circuit (5) to the data pins (DQ1-DQ16) and simultaneously evaluating the state of the semiconducting circuit in the monitor circuit.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Testen einer integrierten Halbleiterschaltungsanordnung mit wenig stens einem Pad (Kontaktfleck), an das eine Monitor- bzw. Diagnoseschaltung eines Testers anschließbar ist, und mit einer Vielzahl von Datenpins bzw. -anschlüssen, über die Daten in die Halbleiterschaltungsanordnung einschreibbar und aus dieser auslesbar sind.The present invention relates to a method for testing an integrated semiconductor circuit arrangement with little at least one pad (contact patch) to which a monitor or Diagnostic circuit of a tester can be connected, and with a variety of data pins or connections, about the data writable in and out of the semiconductor circuit arrangement these are readable.

Derzeit wird zum Testen eines DRAMs als einem Beispiel einer derzeitigen integrierten Halbleiterschaltungsanordnung eine Monitorschaltung verwendet, die an ein spezielles Pad des DRAMs, beispielsweise mit Hilfe einer Kontaktnadel, an schließbar ist. Damit ist es möglich, über den Zustand der integrierten Halbleiterschaltungsanordnung Information zu ge winnen. Die Monitorschaltung legt mit Hilfe der Kontaktnadel an das spezielle Pad der integrierten Halbleiterschaltungsan ordnung ein Testsignal, das in der integrierten Halbleiter schaltungsanordnung einen Testvorgang auslöst, der mit der Monitorschaltung ausgewertet wird.Currently, for testing a DRAM, one is used as an example current integrated semiconductor circuit arrangement a Monitor circuit used, which is connected to a special pad of the DRAMs, for example with the help of a contact needle is closable. It is possible to know about the state of the Integrated semiconductor circuit arrangement Information to ge winnen. The monitor circuit attaches with the help of the contact needle to the special pad of the integrated semiconductor circuit order a test signal in the integrated semiconductor circuit arrangement triggers a test process that with the Monitor circuit is evaluated.

Ein Nachteil eines derartigen Vorgehens ist darin zu sehen, daß es allenfalls die gleichzeitige Messung von maximal le diglich zwei bis drei Signalen erlaubt, wodurch ein Testvor gang an einer integrierten Halbleiterschaltungsanordnung nicht unerheblich verzögert wird.One disadvantage of such an approach is that that it is at most the simultaneous measurement of maximum le only two to three signals allowed, which makes a test not on an integrated semiconductor circuit arrangement is delayed insignificantly.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Testen einer integrierten Halbleiterschaltungsanordnung anzugeben, das einen raschen Testdurchlauf erlaubt, so daß die integrierte Halbleiterschaltungsanordnung zuverlässig innerhalb einer kurzen Zeitdauer möglichst vollständig gete stet werden kann. It is therefore an object of the present invention to provide a method for testing an integrated semiconductor circuit arrangement specify that allows a rapid test run, so that the Integrated semiconductor circuit arrangement reliable as complete as possible within a short period of time can be steady.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die Monitorschaltung an die Datenpins angeschlossen und über diese gleichzeitig der Zustand der integrierten Halbleiterschaltungsanordnung ausgewertet wird.This task is carried out in a method of the aforementioned Art solved according to the invention in that the monitor circuit connected to the data pins and simultaneously the State of the semiconductor integrated circuit arrangement is evaluated.

Bei dem erfindungsgemäßen Verfahren wird also die bei einem Test gewonnene Information über den Zustand der integrierten Halbleiterschaltungsanordnung direkt über die Datenpins nach außen weitergegeben. Hierfür werden in bevorzugter Weise die DQ-Pins verwendet, so daß beispielsweise bei einem DRAM ins gesamt 16 DQ-Pins als Datenpins zur Verfügung stehen. Damit können dann gleichzeitig 16 Testsignale gemessen und ausge wertet werden.In the method according to the invention, therefore, the one Test obtained information about the state of the integrated Semiconductor circuit arrangement directly via the data pins passed on outside. For this, the DQ pins are used, so that for example in a DRAM A total of 16 DQ pins are available as data pins. In order to can then measure and test 16 test signals at the same time be evaluated.

Durch die Erfindung ist es möglich, bei einem Test an einer integrierten Halbleiterschaltungsanordnung, wie insbesondere einem DRAM, aktualisierte Informationen über den Zustand der Halbleiterschaltungsanordnung zu gewinnen. Diese Informationen werden in der Monitorschaltung ausgewertet. Dabei kann die Monitorschaltung getrennt von der integrierten Halblei terschaltungsanordnung vorgesehen werden oder aber auch in diese integriert sein.The invention makes it possible to carry out a test on a integrated semiconductor circuit arrangement, such as in particular a DRAM, updated information about the state of the Win semiconductor circuit arrangement. This information are evaluated in the monitor circuit. The Monitor circuit separate from the integrated semi-lead Circuit arrangement can be provided or in these be integrated.

Da gegenwärtig mittels eines Testers allenfalls zwei bis drei Signale gleichzeitig gemessen werden können, während das er findungsgemäße Verfahren eine gleichzeitige Auswertung von bis zu 16 DQ-Signalen oder mehr erlaubt, wird mit der Erfindung eine erhebliche Verkürzung der Testzeit erreicht. Dies ist beispielsweise insbesondere bei DRAMs von Bedeutung, da diese in hohen Stückzahlen gefertigt werden, so daß schon eine relativ geringe Verkürzung der Testzeit nicht unerhebliche Vorteile mit sich bringt. Since currently two or three at most by means of a tester Signals can be measured simultaneously while he inventive methods a simultaneous evaluation of up allowed to 16 DQ signals or more is with the invention achieved a significant reduction in test time. This is for example, particularly important for DRAMs, since these are manufactured in large numbers, so that already one relatively small shortening of the test time not insignificant Brings advantages.

Nachfolgend wird die Erfindung anhand der Zeichnung näher er läutert, in deren einziger Figur ein Blockschaltbild zur Er läuterung des erfindungsgemäßen Verfahrens dargestellt ist.The invention is based on the drawing he he clarifies in their single figure a block diagram for Er purification of the method according to the invention is shown.

Ein DRAM 1 als Beispiel einer integrierten Halbleiterschal tungsanordnung weist neben anderen, nicht gezeigten Pins noch 16 DQ-Pins (Datenpins) DQ1 bis DQ16 auf und ist mit einem Testpad 4 versehen, über das in herkömmlicher Weise mit Hilfe einer Kontaktnadel 2 ein Tester 3 an den DRAM 1 angeschaltet werden kann. Der Tester 3 enthält eine Monitorschaltung 5, über die dem DRAM 1 bestimmte Testsignale zuführbar sind, so daß der Zustand des DRAMs 1 mit dieser Monitorschaltung 3 in gewissen Grenzen überwacht werden kann.A DRAM 1 as an example of an integrated semiconductor circuit arrangement has, in addition to other pins, not shown, 16 DQ pins (data pins) DQ1 to DQ16 and is provided with a test pad 4 , via which a tester 3 is connected in a conventional manner with the aid of a contact needle 2 the DRAM 1 can be switched on. The tester 3 contains a monitor circuit 5 , via which certain test signals can be fed to the DRAM 1 , so that the state of the DRAM 1 can be monitored within certain limits with this monitor circuit 3 .

Es sei angemerkt, daß anstelle von 16 DQ-Pins auch mehr DQ- Pins beispielsweise 32 DQ-Pins, vorhanden sein können. Ebenso kann die Erfindung auch bei weniger als 16 DQ-Pins eingesetzt werden. Mit anderen Worten, die Erfindung ist keinesfalls auf eine "Bandbreite" von 16 DQ-Pins begrenzt, sondern ganz allgemein bei einer Halbleiterschaltungsanordnung mit einer Vielzahl von DQ-Pins einsetzbar.It should be noted that instead of 16 DQ pins, more DQ- Pins, for example 32 DQ pins, can be present. As well the invention can also be used with fewer than 16 DQ pins become. In other words, the invention is by no means on a "bandwidth" of 16 DQ pins is limited, but entirely generally in a semiconductor circuit arrangement with a Many DQ pins can be used.

Mit einem derartigen Vorgehen und gegebenenfalls weiteren Kontaktnadeln 2 und entsprechenden Testpads ist es möglich, allenfalls zwei bis drei Signale gleichzeitig dem DRAM 1 zu zuführen, um so dessen Zustand zu überwachen.With such a procedure and possibly further contact needles 2 and corresponding test pads, it is possible to feed two to three signals to the DRAM 1 at the same time in order to monitor its state.

Erfindungsgemäß werden nun die DQ-Pins DQ1 bis DQ16 für diese Überwachung des Zustandes des DRAMs 1 herangezogen. Hierzu ist der Tester 3 mit 16 Anschlüssen 6 ausgestattet, die, wie dies für die DQ-Pins DQ1 und DQ16 durch Strichlinien angedeutet ist, mit den Datenpins DQ1 bis DQ16 verbunden werden können. Damit ist es möglich, mit Hilfe des Testers 3 gleichzeitig 16 Testsignale an die Datenpins DQ1 bis DQ16 des DRAMs 1 zu liefern. Auf diese Weise ist eine wesentlich raschere Überprüfung des DRAMs 1 bzw. Überwachung von dessen Zustand möglich. According to the invention, the DQ pins DQ1 to DQ16 are now used for this monitoring of the state of the DRAM 1 . For this purpose, the tester 3 is equipped with 16 connections 6 , which, as indicated by dashed lines for the DQ pins DQ1 and DQ16, can be connected to the data pins DQ1 to DQ16. It is thus possible to use the tester 3 to simultaneously deliver 16 test signals to the data pins DQ1 to DQ16 of the DRAM 1 . In this way, it is possible to check DRAM 1 or monitor its state much more quickly.

Die Anschlüsse 6 können für einen Testlauf allein mit den Da tenpins DQ1 bis DQ16 des DRAMs 1 verbunden werden. Zusätzlich ist es aber auch möglich, den Tester 3 über die Kontaktnadel 2 noch an das Testpad 4 anzuschließen.The connections 6 can be connected to the data pins DQ1 to DQ16 of the DRAM 1 for a test run alone. But in addition it is also possible to connect the tester 3 via the contact needle 2 is still on the test pad. 4

Im Tester 3 können die Anschlüsse 6 mit der Monitorschaltung 5 verbunden sein. Diese Monitorschaltung 5 kann so ausgebildet sein, daß sie an die Bedürfnisse eines Testlaufes für den DRAM 1 angepaßt ist. Entsprechend ist es möglich, die Moni torschaltung 5 gegebenenfalls auch in dem DRAM 1 unterzubrin gen, so daß nur Ansteuersignale für diese Monitorschaltung 5 von dem Tester 3 zu der dann in dem DRAM 1 vorgesehenen Moni torschaltung 5 geliefert werden, welche ihrerseits intern an die Datenpins DQ1 bis DQ16 angeschlossen ist.In the tester 3 , the connections 6 can be connected to the monitor circuit 5 . This monitor circuit 5 can be designed such that it is adapted to the needs of a test run for the DRAM 1 . Accordingly, it is possible to Moni gate 5 is optionally gen 1 unterzubrin also in the DRAM, so that only drive signals for this monitor circuit 5 gate of the probe 3 to be provided in the DRAM 1 Moni delivered 5, which in turn internally to the data pins DQ1 to DQ16 is connected.

Bevorzugt wird jedoch eine Anordnung, wie diese in der einzi gen Figur dargestellt ist: hier ist die Monitorschaltung 5 im Tester 3 untergebracht und erzeugt spezielle Testsignale, die für die Bedürfnisse des DRAMs 1 ausgewählt sind. Diese Test signale werden von der Monitorschaltung 5 den Datenpins DQ1 bis DQ16 zugeliefert und lösen so einen Testvorgang in dem DRAM 1 aus. Der Testvorgang wird durch die Monitorschaltung 5 überwacht, so daß diese den jeweiligen Zustand des DRAMs 1 festzustellen vermag.However, an arrangement as shown in the sole figure is preferred: here the monitor circuit 5 is accommodated in the tester 3 and generates special test signals which are selected for the needs of the DRAM 1 . These test signals are supplied by the monitor circuit 5 to the data pins DQ1 to DQ16 and thus trigger a test process in the DRAM 1 . The test process is monitored by the monitor circuit 5 so that it can determine the respective state of the DRAM 1 .

Zusätzlich kann die Monitorschaltung 5 des Testers 3 noch über die Kontaktnadel 2 mit dem Testpad 4 verbunden werden, um hier einen weiteren Testvorgang zu bewirken.In addition, the monitor circuit 5 of the tester 3 can also be connected to the test pad 4 via the contact needle 2 in order to effect another test process here.

Die Erfindung ermöglicht so insgesamt einen raschen Testvor gang, da sie gleichzeitig wenigstens 16 Testsignale über die 16 Datenpins dem DRAM 1 zuzuführen vermag. Dies stellt einen erheblichen Fortschritt gegenüber einem Testvorgang dar, bei dem ein Testsignal lediglich über das Testpad 4 an den DRAM 1 angelegt wird. Overall, the invention thus enables a rapid test operation, since it can simultaneously supply the DRAM 1 with at least 16 test signals via the 16 data pins. This represents a significant advance over a test process in which a test signal is only applied to the DRAM 1 via the test pad 4 .

Im Tester 3 kann ohne weiteres ein Testprogramm gespeichert werden, so daß die Monitorschaltung 5 entsprechend diesem Programm mehrere Testzyklen an dem DRAM 1 vorzunehmen vermag.A test program can easily be stored in the tester 3 , so that the monitor circuit 5 can carry out several test cycles on the DRAM 1 in accordance with this program.

Das erfindungsgemäße Verfahren wird in bevorzugter Weise auf Chipebene angewandt, da der Tester 3 ohne weiteres an die Da tenpins DQ1 bis DQ16 angeschlossen werden kann. Dagegen kann ein Testvorgang mittels des Testpads 4 zusätzlich zur Chip ebene auch auf Waferebene durchgeführt werden. Es ist also auch möglich, zunächst auf Waferebene mittels des bestehenden Testpads 4 einen Testlauf auszuführen und sodann auf Chipebene nach Zerteilen des Wafers in die einzelnen Chips weitere Testvorgänge anzuschließen, bei denen die Testsignale von der Monitorschaltung 5 des Testers 3 über die Datenpins DQ1 bis DQ16 dem DRAM 1 zugeliefert werden.The method according to the invention is preferably used at the chip level, since the tester 3 can be easily connected to the data pins DQ1 to DQ16. On the other hand, a test process using the test pad 4 can also be carried out at the wafer level in addition to the chip level. It is therefore also possible to first carry out a test run at the wafer level using the existing test pad 4 and then to connect further test processes at the chip level after dividing the wafer into the individual chips, in which the test signals from the monitor circuit 5 of the tester 3 via the data pins DQ1 to DQ16 be supplied to the DRAM 1 .

Schließlich ist mit dem erfindungsgemäßen Verfahren ein Testen einer Halbleiterschaltungsanordnung auch möglich, wenn diese kein Pad hat, das speziell für den Anschluß eines Testers vorgesehen ist. In diesem Fall erfolgt ein Testvorgang allein über die Datenpins. Finally, the method according to the invention is a test a semiconductor circuit arrangement also possible if this has no pad that is specially designed for connecting a tester is provided. In this case, the test is done alone via the data pins.

LIST OF REFERENCE NUMBERS

11

DRAM
DRAM

22

Kontaktnadel
Contact Adel

33

Tester
tester

44

Testpad
Test area

55

Monitorschaltung
monitor circuit

66

Anschlüsse von Tester Connections from tester

33

DQ1 bis DQ16 Datenpins
DQ1 to DQ16 data pins

Claims

1. A method for testing an integrated semiconductor circuit arrangement ( 1 ) with at least one pad ( 4 ) to which a monitor circuit ( 5 ) of a tester ( 3 ) can be connected, and with a plurality of data pins (DQ1 to DQ16), via the Da th can be read into the semiconductor circuit arrangement (1) inscribed and from this, characterized in that the monitoring circuit (5) of the state of the inte grated semiconductor circuit arrangement (1) is evaluated at the data pins (DQ1-DQ16) to be closed and this at the same time.

2. The method according to claim 1, characterized in that in a DRAM as a semiconductor circuit arrangement ( 1 ), the DQ pins are used as data pins (DQ1 to DQ16).

3. The method according to claim 1 or 2, characterized in that the monitor circuit ( 5 ) in the semiconductor circuit arrangement ( 1 ) is provided.

4. The method according to claim 1 or 2, characterized in that the monitor circuit ( 5 ) is provided in the tester ( 3 ).

5. The method according to any one of claims 1 to 4, characterized in that the monitor circuit ( 5 ) is additionally connected to the pad ( 4 ) for a test process.

6. The method according to any one of claims 1 to 5, characterized in that the monitor circuit ( 5 ) at the chip level with the data pins (DQ1 to DQ16) is connected.