CN1835389B - 一种可以消除数控振荡器频率误差的方法及相位累加器 - Google Patents

Abstract

一种可以消除数控振荡器频率误差的方法以及实现该方法的累加器，用于WCDMA和CDMA2000系统中；所述方法包括以下步骤：A、用相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低2比特值，每三个有效时钟周期对累加相位或所述频率控制字进行一次修正，得到每个时钟周期对应的数字相位；B、所述数字相位经函数处理器处理后，得到相应的正余弦函数。本发明方法和累加器通过对数控振荡器累加相位或频率控制字的自动定时补偿，可以有效地消除数控振荡器频率误差，防止了由于频率误差导致的NCO相位误差累积。

Description

一种可以消除数控振荡器频率误差的方法及相位累加器

技术领域

本发明涉及通信技术领域，尤其涉及一种可以消除数控振荡器频率误差的方法及可以消除频率误差的数控振荡器的相位累加器。

背景技术

近年来，随着直接数字频率合成(DDFS)技术的发展，数控振荡器(NCO)作为其核心器件得到了广泛的应用。由于具有频率分辨率高、切换时间短、相位噪声低等特点，NCO也被广泛应用于WCDMA/CDMA2000基站的软件无线电收发信机中。NCO是一个高精度的正、余弦数字信号发生器，其基本结构如图1所示，主要包括相位累加器和函数发生器两大部分；相位累加器对输入频率控制字F_cw进行累加，得到每个时钟周期对应的数字相位，再将该数字相位输入函数发生器中，进行查表或一系列相位-幅度变换后，就可以得到与输入相位对应的正余弦函数值。假设NCO工作时钟的频率为f_clk，频率控制字位宽为N比特，则NCO输出正、余弦信号的频率f_out为：

$f_{\mathrm{out}}=\frac{F_{\mathrm{cw}}}{2^N}{f}_{\mathrm{clk}}---\left(1\right)$

如图2所示，在实际超大规模集成电路(VLSI)实现时，NCO的相位累加器由两个加法器和两个触发器构成。前一个N比特加法器用于相位累加，若有溢出则将进位舍弃，相位累加器正是利用这种溢出才获得周期性重复的数字序列。后一个L比特(L≤N)加法器用于对相位进行四舍五入处理，处理的目的是为了减小偏差和提高NCO的无杂散动态范围(SFDR)性能。

采用以上现有技术，可能会使实际NCO存在频率偏差，其分析如下：由于NCO频率是通过频率控制字F_cw来设定的，即在相角累加器为N比特、采样频率(基频)为f_clk条件下，NCO的输出信号频率由公式(1)确定；而由于F_cw为一个定位宽的整数，常常会导致NCO输出存在一定的频率偏差，例如，当f_clk＝61.44MHz、N＝32时，f_out＝2.5MHz的NCO其频率控制字应为F_cw＝2.5/61.44*2³²＝174762666.66666667，但实际设计中，F_cw是一个整数值，我们取为174762666(直接截位)或174762667(四舍五入)，这样就不可避免地产生了频率控制字偏差e＝0.66666667或0.33333333，以这个取整后的频率控制字产生的NCO的频率实际上为 $f_{\mathrm{out}}=\frac{F_{\mathrm{cw}}}{2^{32}}{f}_{\mathrm{clk}},$ 即为2.500000004768371582MHz，由此可见，其频率偏差约为0.004768Hz。

从NCO的原理可知，这种频率偏差是由于频率控制字的偏差引起的，其绝对大小与频率控制字的精度(即Fcw的位宽N)和采样频率f_clk相关，当f_clk＝61.44MHz、N＝32时，最大频率偏差e＝0.014305Hz。在大多数应用场合，32比特频率控制字带来的NCO频率偏差是可以忽略的，但在某些特殊的应用中，这种频率偏差可能会带来严重的后果，比如导致相位误差的累积。计算结果表明，在61.44MHz采样频率下，2.5MHz的定点NCO将在1.2885*10¹⁰点(即1.2885*10¹⁰/(61.44*10⁶)＝209.7秒)后完成一次相位累积误差的2π循环。在一些对NCO频率偏差或相位累积误差敏感的算法实现中，这种偏差将导致算法性能的显著恶化。

发明内容

本发明所要解决的技术问题是：提供一种可以消除数控振荡器频率误差的方法，以及采用该方法实现的可以消除频率误差的数控振荡器的相位累加器。

本发明为解决上述技术问题所采用的技术方案为：

一种可以消除数控振荡器频率误差的方法，包括以下步骤：

A、用相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低2比特值，每三个有效时钟周期对累加相位或所述频率控制字进行一次修正，得到每个时钟周期对应的数字相位；

B、所述数字相位经函数处理器处理后，得到相应的正余弦信号。

所述的方法，其中：所述的系统要求：时钟频率为码片速率的R倍，且R＝2^r*R₁，其中r和R₁均为非负整数；所述数控振荡器输出信号频率是10⁴Hz*R₁的整数倍；并且N-n-r＞1，其中：N为频率控制字位宽，n为码片速率的特征位宽。

所述的方法，其中：所述步骤A包括如下处理：当所述频率控制字的低2比特值为1时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为1；当所述频率控制字的低2比特值为2时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为2；当所述频率控制字的低2比特值为3时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为-1；当所述频率控制字的低2比特值为0时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为0。

第一种可消除数控振荡器频率误差的相位累加器，包括第一寄存器、第二寄存器、第一加法器和四舍五入模块；还包括：二选一选择器、四选一选择器、第二加法器、模三计数器和判断模块；频率控制字送入所述第一寄存器，所述第一寄存器和第二寄存器的输出作为所述第一加法器的两个输入；同时第一寄存器输出的所述频率控制字的低二比特值送至所述四选一选择器，用于控制选择相位补偿量；所述第一加法器和四选一选择器的输出作为第二加法器的两个输入，使所述第二加法器的输出为得到补偿后的累加相位值；所述第一加法器和第二加法器的输出分别连接所述二选一选择器的两个输入端，所述二选一选择器的输出与第二寄存器输入相连，模三计数器输出的计数值经所述判断模块判断后控制所述二选一选择器，使所述二选一选择器每三个时钟周期，其输出选择为第二加法器的输出。

所述的第一种累加器，其中：所述四选一选择器的输入端的相位补偿量分别为0、1、2和2^N-1。

所述的第一种累加器，其中：所述的模3计数器，每时钟周期计数值加1，但当计数值等于2时则不加1而返回0；所述的逻辑判断模块对所述模3计数器输出的计数值进行判断，如果计数值等于2就输出为逻辑1，否则输出逻辑0；所述的2选1选择器，当控制端为0时，选择第一加法器的输出，当控制端为1时，选择第二加法器的输出。

第二种用来实现消除数控振荡器频率误差方法的相位累加器，包括：第二寄存器、第三寄存器、第二加法器和四舍五入模块；所述第二寄存器和第三寄存器的输出作为所述第二加法器的两个输入，所述第二加法器的输出送入所述第二寄存器；其特征在于：还包括第一寄存器、第一加法器、二选一选择器、四选一选择器、模三计数器和判断模块；频率控制字送入所述第一寄存器，且所述第一寄存器输出的所述频率控制字的低二比特值送至所述四选一选择器，用于控制选择频率控制字补偿量；所述第一寄存器和四选一选择器的输出作为第一加法器的两个输入，使所述第一加法器的输出为得到补偿后的频率控制字；同时所述第一寄存器的输出和第一加法器的输出分别连接所述二选一选择器的两个输入端，所述二选一选择器的输出与第二寄存器输入相连；模三计数器输出的计数值经所述判断模块判断后控制所述二选一选择器，使所述二选一选择器每三个时钟周期，其输出选择为第一加法器的输出。

所述的第二种累加器，其特征在于：所述四选一选择器的输入端的频率控制字补偿量分别为0、1、2和2^N-1。

所述的第二种累加器，其特征在于：所述的模3计数器，每时钟周期计数值加1，但当计数值等于2时则不加1而返回0；所述的逻辑判断模块对所述模3计数器输出的计数值进行判断，如果计数值等于2就输出为逻辑1值，否则输出逻辑0值；所述的2选1选择器，当控制端为0时，选择第一寄存器的输出，当控制端为1时，选择第一加法器的输出。

本发明的有益效果为：本发明的方法和用于实现该方法的累加器，通过对数控振荡器累加相位或频率控制字的自动定时补偿，可以有效地消除数控振荡器频率误差，防止了由于频率误差导致的NCO相位误差累积。

附图说明

图1为数控振荡器结构图；

图2为相位累加器逻辑电路图；

图3为频率控制字取整值的比较表；

图4为不同频率控制字每三个有效时钟周期对应的的补偿量；

图5为本发明第一种可以消除频率误差的NCO相位累加器逻辑电路

图6为本发明第二种可以消除频率误差的NCO相位累加器逻辑电路

具体实施方式

下面根据附图和实施例对本发明作进一步详细说明：

以下本发明通过分析产生NCO频率偏差的原因，进而推导出偏差的大小及产生规律，并在此基础上提出一种消除NCO频率偏差的方法。

从前面公式1可以看到，NCO频率偏差的绝对值与频率控制字F_cw的位宽N以及采样频率f_clk有关。一般说来，为了达到基本的输出精度，位宽N是一个大于10的整数，实际应用中通常取为32。采样频率f_clk即为NCO的工作时钟频率，在3G系统中，时钟频率通常为码片速率的整数倍。

在WCDMA系统中，码片速率为3.84MHz，假设时钟频率为码片速率的R倍，即R*3.84MHz，R通常取为16或32。以R＝16、N＝32为例，此时NCO频率控制字F_cw为：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{3.84*16*{10}^6}{2}^{32}=\frac{f_{\mathrm{out}}}{3*{10}^4}{2}^{21}$

如果NCO输出信号频率f_out可以被10⁴Hz整除，即为0.01MHz的整数倍，假设f_out/10⁴＝F，因为F是一个整数，再假设F/3＝F_i+X/3，其中F_i为整数部分，X为余数(X＝0、1或2)，则：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{3*{10}^4}{2}^{21}$

$=(F_i+\frac{X}{3})*2^{21}$

${=F}_i*2^{21}+\frac{X}{3}*2^{21}$ (3)

公式3中，F_cw由两部分组成，其中F_i*2²¹为一个低21都是0的二进制数，组成F_cw的高(32-N)比特；2²¹/3或2²²/3取整后组成F_cw的低21比特。由此还可以推导出一般性结论。

(1)在WCDMA系统中，码片速率为3.84MHz，假设时钟频率为码片速率的R倍，即R*3.84MHz，此时NCO频率控制字F_cw为：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{3.84*R*{10}^6}{2}^N=\frac{f_{\mathrm{out}}}{3*R*{10}^4}{2}^{N-7}$

假设R＝2^r*R₁(r、R₁均为非负整数)。如果NCO输出频率f_out可以被10⁴Hz*R₁整除，即为R₁*0.01MHz的整数倍，假设f_out/(R₁*10⁴)＝F，因为F是一个整数，再假设F/3＝F_i+X/3，其中F_i为整数部分，X为余数(X＝0、1或2)，则：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{3*R_1*{10}^4}{2}^{N-7-r}$

$=(F_i+\frac{X}{3})*2^{N-7-r}$

$=F_i*2^{N-7-r}+\frac{X}{3}*2^{N-7-r}$

上式中，F_cw由两部分组成，其中F_i*2^N-7-r为一个低(2^N-7-r)都是0的二进制数，组成F_cw的高(N-7-r)比特，2^N-7-r/3或2^N-6-r/3取整后组成F_cw的低(N-7-r)比特。这里假定N＞7-r。

(2)在CDMA2000系统中，码片速率为1.2288MHz，假设时钟频率为码片速率的R倍，即R*1.2288MHz，此时NCO频率控制字F_cw为：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{1.2288*R*{10}^6}{2}^N=\frac{f_{\mathrm{out}}}{4096*3*R*{10}^4}{2}^N=\frac{f_{\mathrm{out}}}{3*R*{10}^4}{2}^{N-12}$

假设R＝2^r*R₁(r、R₁均为非负整数)。如果NCO输出信号频率f_out可以被10⁴Hz*R₁整除，即为R₁*0.01MHz的整数倍，假设f_out/(R₁*10⁴)＝F，因为F是一个整数，再假设F/3＝F_i+X/3，其中F_i为整数部分，X为余数(X＝0、1或2)，则：

$F_{\mathrm{cw}}=\frac{f_{\mathrm{out}}}{3*R_1*{10}^4}{2}^{N-12-r}$

$=(F_i+\frac{X}{3})*2^{N-12-r}$

$=F_i*2^{N-12-r}+\frac{X}{3}*2^{N-12-r}$

上式中，F_cw由两部分组成，其中F_i*2^N-12-r为一个低(2^N-12-r)都是0的二进制数，组成F_cw的高(N-12-r)比特，2^N-12-r/3或2^N-11-r/3取整后组成F_cw的低(N-12-r)比特。这里假定N＞12-r。

从上面的叙述中可以看到，当NCO输出信号频率f_out满足一定的整除条件，即f_out可以被10⁴Hz*R₁整除时，频率控制字F_cw的低(N-n-r)比特只有确定的三种可能取值(其中n＝7或12，为码片速率的特征位宽)：

(i)0

(ii)2^N-n-r/3

(iii)2^N-(n+1)-r/3

最终的F_cw由上值取整得到，取整可以采取直接截位，也可以采用四舍五入。频率控制字取整值的比较见图3。从图3可以看出，如果N-n-r＞1，有如下结论：

1)当2^N-n-r/3余数为1时，直接截位和四舍五入取整后的低2比特都是1；

2)当2^N-n-r/3余数为2时，直接截位取整后的低2比特值为2，四舍五入取整后的低2比特值为3。

由此可以得到一个普遍的规律：即在WADMA或CDMA2000系统中，如果：

1)时钟频率为码片速率的R倍，且R＝2^r*R₁(r和R₁均为非负整数)；

2)NCO输出信号频率f_out可以被10⁴Hz*R₁整除，即为R₁*0.01MHz的整数倍；

3)频率控制字F_cw位宽为N比特，n为码片速率的特征位宽(WCDMA系统中n＝7，CDMA2000系统中n＝12)，并且N-n-r＞1；

则有如下结论：

1)F_cw的低(N-12-r)比特只有三种可能值：0，2^N-n-r/3或2^N-(n+1)-r/3；

2)F_cw的取整误差只有四种可能值：0、1/3、2/3和-1/3；

3)上述四种误差条件下对应的F_cw的低2比特值分别为：0、1、2和3。

由此可见，无论是直接截位还是四舍五入取整，F_cw的取整误差只有四种可能值：0、1/3、2/3和-1/3；并且这四种误差条件下对应的F_cw的低2比特值分别为：0、1、2和3；因此可以通过对F_cw的低2比特值的判定来对不同的误差分别做不同的补偿，从而达到修正和消除NCO的频率误差的目的。

综上所述，既然NCO频率误差存在上述规律性，消除NCO的频率误差将变的十分简便。本发明采用如下方法：一种可以消除数控振荡器频率误差的方法，所述方法包括以下步骤：

A、相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低二比特值，每三个有效时钟周期(简称：每三点)对累加相位或所述频率控制字进行一次修正，即根据F_cw的低2比特值每3点调整一次相角或F_cw，得到每个时钟周期对应的数字相位；

B、所述数字相位经函数处理器处理后，得到相应的正余弦信号。

由于补偿量要取整数，因此每三点补偿一次。不同频率控制字F_cw每三点对应的的补偿量见图4；当所述频率控制字的低2比特值为1时，F_cw每个时钟的取整误差为1/3，经过三个点的误差为1，因此每三点对所述累加相位或频率控制字的补偿量为1；当所述频率控制字的低2比特值为2时，F_cw每个时钟的取整误差为2/3，每三点对所述累加相位或频率控制字的补偿量为2；当所述频率控制字的低2比特值为3时，F_cw每个时钟的取整误差为-1/3，每三点对所述累加相位或频率控制字的补偿量为-1；当所述频率控制字的低2比特值为0时，每三点对所述累加相位或频率控制字的补偿量为0。

根据上述方法，采用如图5和图6所示的累加器逻辑电路就可以消除NCO的频率误差。

第一种累加器逻辑电路如图5所示，与现有技术相同的是包括：第一寄存器reg1、第二寄存器reg2、第一加法器(加法器1)和四舍五入模块；与现有技术所不同的是还包括：2选1选择器、4选1选择器、第二加法器(加法器2)、模3计数器和判断模块；频率控制字F_cw送入reg1，reg1和reg2的输出作为加法器1的两个输入；同时reg1输出的所述频率控制字的低二比特即F_cw[1:0]送至4选1选择器，用于控制选择相位补偿量；4选1选择器的输入端的相位补偿量分别为0、1、2和2^N-1，当F_cw[1:0]为0、1、2、3时，分别选择相位补偿量为0、1、2、2^N-1；加法器1的输出为累加相位，加法器1和4选1选择器的输出作为加法器2的两个输入，使加法器2的输出为得到补偿后的累加相位值；加法器1和加法器2的输出分别连接2选1选择器的两个输入端，2选1选择器的输出与reg2输入相连，模三计数器输出的计数值经所述判断模块判断后控制2选1选择器，使2选1选择器每三个时钟周期，其输出选择为加法器2的输出。模3计数器，每时钟周期计数值加1，但当计数值等于2时则不加1而返回0；逻辑判断模块对模3计数器输出的的计数值进行判断，如果计数值等于2就输出为逻辑1，否则输出逻辑0；所述的2选1选择器，当控制端为0时，选择第一加法器的输出，当控制端为1时，选择加法器2的输出，即补偿后的输出。因此该累加器可以实现消除频率误差。

第二种累加器逻辑电路如图6所示，与现有技术相同的是包括：包括：第二寄存器reg2、第三寄存器reg3、第二加法器和四舍五入模块；reg2和reg3的输出作为加法器2的两个输入，加法器2的输出送入reg2；与现有技术所不同的是还包括：第一寄存器reg1、加法器1、2选1选择器、4选1选择器、模3计数器和判断模块；频率控制字送入reg1，且reg1输出的所述频率控制字的低二比特即F_cw[1:0]送至4选1选择器，用于控制选择频率控制字补偿量；reg1和4选1选择器的输出作为加法器1的两个输入，使加法器1的输出为得到补偿后的频率控制字；同时reg1的输出和加法器1的输出分别连接2选1选择器的两个输入端，2选1选择器的输出与reg2输入相连；模3计数器输出的计数值经所述判断模块判断后控制2选1选择器，使2选1选择器每三个时钟周期，其输出选择为加法器1的输出。模三计数器、判断模块以及2选1选择器的工作方式与第一种累加器逻辑电路相同；4选1选择器的输入端的频率控制字补偿量分别为0、1、2和2^N-1。同样，该累加器可以实现消除频率误差。

图5所示第一种累加器逻辑电路和图6所示第二种累加器逻辑电路的区别在于：第一种累加器逻辑电路是对累加相位进行修正，而第二种累加器逻辑电路是对参与累加的F_cw寄存器进行修正。由于第二种累加器逻辑电路reg1和reg2两级寄存器之间只有一个N比特加法器(加法器1)，而第一种累加器逻辑电路有两个(加法器1和加法器2)，所以在相同工艺下第二种累加器逻辑电路的时序(Timing)会比第一种累加器逻辑电路好。

本发明所述的方法是以WCDMA和CDMA2000系统为背景进行阐述，但并不排除在其它通信系统中的应用，如TD-SCDMA、OFDM等。

可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (9)

1.一种可以消除数控振荡器频率误差的方法，其特征在于：所述方法包括以下步骤：

A、用相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低2比特值，每三个有效时钟周期对累加相位或所述频率控制字进行一次修正，得到每个时钟周期对应的数字相位；

B、所述数字相位经函数处理器处理后，得到相应的正余弦信号。

2.根据权利要求1所述的方法，其特征在于：时钟频率为码片速率的R倍，且R＝2^r*R₁，其中r和R₁均为非负整数；所述数控振荡器输出信号频率是10⁴Hz*R₁的整数倍；并且N-n-r＞1，其中：N为频率控制字位宽，n为码片速率的特征位宽。

3.根据权利要求1或2所述的方法，其特征在于：所述步骤A包括如下处理：当所述频率控制字的低2比特值为1时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为1；当所述频率控制字的低2比特值为2时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为2；当所述频率控制字的低2比特值为3时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为-1；当所述频率控制字的低2比特值为0时，每三个有效时钟周期对所述累加相位或频率控制字的补偿量为0。

4.一种可消除数控振荡器频率误差的相位累加器，包括第一寄存器、第二寄存器、第一加法器和四舍五入模块；其特征在于：还包括：二选一选择器、四选一选择器、第二加法器、模三计数器和判断模块；频率控制字送入所述第一寄存器，所述第一寄存器和第二寄存器的输出作为所述第一加法器的两个输入；同时第一寄存器输出的所述频率控制字的低二比特值送至所述四选一选择器，用于控制选择相位补偿量；所述第一加法器和四选一选择器的输出作为第二加法器的两个输入，使所述第二加法器的输出为得到补偿后的累加相位值；所述第一加法器和第二加法器的输出分别连接所述二选一选择器的两个输入端，所述二选一选择器的输出与第二寄存器输入相连，模三计数器输出的计数值经所述判断模块判断后控制所述二选一选择器，使所述二选一选择器每三个时钟周期，其输出选择为第二加法器的输出。

5.根据权利要求4所述的相位累加器，其特征在于：所述四选一选择器的输入端的相位补偿量分别为0、1、2和2^N-1。

6.根据权利要求4或5所述的相位累加器，其特征在于：所述的模3计数器，每时钟周期计数值加1，但当计数值等于2时则不加1而返回0；所述的逻辑判断模块对所述模3计数器输出的计数值进行判断，如果计数值等于2就输出为逻辑1，否则输出逻辑0；所述的2选1选择器，当控制端为0时，选择第一加法器的输出，当控制端为1时，选择第二加法器的输出。

7.一种用来实现消除数控振荡器频率误差方法的相位累加器，包括：第二寄存器、第三寄存器、第二加法器和四舍五入模块；所述第二寄存器和第三寄存器的输出作为所述第二加法器的两个输入，所述第二加法器的输出送入所述第二寄存器；其特征在于：还包括第一寄存器、第一加法器、二选一选择器、四选一选择器、模三计数器和判断模块；频率控制字送入所述第一寄存器，且所述第一寄存器输出的所述频率控制字的低二比特值送至所述四选一选择器，用于控制选择频率控制字补偿量；所述第一寄存器和四选一选择器的输出作为第一加法器的两个输入，使所述第一加法器的输出为得到补偿后的频率控制字；同时所述第一寄存器的输出和第一加法器的输出分别连接所述二选一选择器的两个输入端，所述二选一选择器的输出与第二寄存器输入相连；模三计数器输出的计数值经所述判断模块判断后控制所述二选一选择器，使所述二选一选择器每三个时钟周期，其输出选择为第一加法器的输出。

8.根据权利要求7所述的相位累加器，其特征在于：所述四选一选择器的输入端的频率控制字补偿量分别为0、1、2和2^N-1。

9.根据权利要求7或8所述的相位累加器，其特征在于：所述的模3计数器，每时钟周期计数值加1，但当计数值等于2时则不加1而返回0；所述的逻辑判断模块对所述模3计数器输出的计数值进行判断，如果计数值等于2就输出为逻辑1值，否则输出逻辑0值；所述的2选1选择器，当控制端为0时，选择第一寄存器的输出，当控制端为1时，选择第一加法器的输出。

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