CN1208731C - 并行运算、交换、控制多用平台 - Google Patents

Abstract

本发明公开了一种并行运算、交换、控制多用平台，由数据、地址、命令总线及总线控制、命令寄存器、外设接口和双端口RAM及一全互联控制电路组成，其中，命令寄存器、外设接口及总线控制均挂在所述的总线上，外设接口与双端口RAM的一端口之间有双向入出的数据端口及读写控制相连，一具有三个双向入出端口的逻辑可逆运算器，其三个双向端口分别与双端口RAM的另一端口相连，命令寄存器全部连到所述的全互联控制电路，另有读写控制分别到双端口RAM。

Description

并行运算、交换、控制多用平台

技术领域

本发明属于数据处理技术领域，具体涉及一种可广泛应用于并行控制、并行数据处理、并行通信交换、计算机网络及智能模拟等领域的多用智能平台。

背景技术

代表数据处理先端技术的计算机自40年代问世以来，一直沿袭着冯·诺依曼机的体系结构，其主要特点是：第一，程序内存、串行处理；第二，存储地址与存储内容分开；第三，只能被动执行确定程序。50多年来尽管计算机技术取得了突飞猛进的发展，但人们也越来越深刻地感受到传统计算机体系结构所带来的限制。例如科学技术的发展对计算机提出了越来越多的要求，某些应用领域甚至需要每秒运算1万亿次甚至更快的高性能计算机。诸如新型药物设计、生物分子结构、催化剂和酶的性质、人类基因、新材料性质、湍流、海洋回流、核聚变能源系统设计、核爆炸模拟、量子色动力学、密码学、全球天气预报、灾害性风暴预报、地震预测、石油勘探中的三维地震资料处理等。

而计算机自问世以来一直遵循着循序串行的运算方法。为了提高计算机的速度，人们通过提高时钟频率减少指令的执行时间，但这总要有一个局限。因此开拓了并行运算的研究，使多个向量处理机和一个中央存储器连接在一起，构成了超级计算机。高性能处理器的出现和价格的逐渐降低，使大规模并行处理(MPP)机的体系结构具有一定的发展潜力。但真正使MPP的潜力得到充分的发挥，还需在系统设计和应用设计上找到有效驱动大量处理器协同工作的原理与途径。应该说，这一问题的解决，在冯型机框架下有一定的难度，原因在于冯型机是按地址方式工作的，各计算机之间没有内在的联系，即没有自组织性，因而在多机之间，不论是任务分配还是实时通信都是难以解决的问题，它在本质上只面对1个信息源。因而必须创造一种机制，使有多少个外设，就允许多少个外设直接面向环境同步接受并处理信息，且保证子系统之间能够实时并行交互作用。

发明内容

本发明的目的就在于突破串行工作、地址操作及程序化运行方式的框架，而提供一种以自组织原理为基础，实现读写算同步，可开放性并行读写算，具有子系统透明化功能耦合、且能串并行自适应交互作用的多用智能平台。

本发明的进一步目的是结合具有多值态的逻辑可逆运算器，而提供一种具有多值态的、模数统一的、系统结构与功能可扩展的多功能一体化多用智能平台。

本发明是一种并行运算、并行交换、并行控制，人脑智能模拟多用平台，由数据、地址、命令总线及总线控制、命令寄存器、六个外设接口和双端口RAM、全互联控制电路组成，其中，命令寄存器、外设接口及总线控制均挂在所述的总线上，该等外设接口与双端口RAM的一端口之间有双向入出的数据端口及读写控制相连；一具有三端口的逻辑可逆运算器，其每个端口各有一输入端口和输出端口，该逻辑可逆运算器的三个输入端口分别通过一二选一电路而与双端口RAM的另一端口的输出两两相连，三个输出端口分别通过一一二分配器而与双端口RAM的另一端口的输入两两相连；所述的命令寄存器有读写控制分别到双端口RAM，有方向选择控制分别到二选一电路、一二分配器。

根据上述技术方案，其中一个逻辑可逆运算器六端口与六个外设接口和六个双端口RAM一一对应，以此单元为基础可并行扩展2、3、4……个单元组，所述命令寄存器的字长亦相应地跟着扩展到12、18、24位……。

并行扩展的单元组之间通过全互联控制电路联通各个单元组的各个端口，每两个端口之间均有一联通控制开关，联通控制开关信号由命令寄存器的存储内容决定。

逻辑可逆运算器由一个加法运算器与两个减法运算器构成。

逻辑可逆运算器的位片可多位级联或通过拼接扩展一个位片的进制值域，如由8扩展到16进制，或由16扩展到32进制。

进一步可有一工作模式控制电路联到命令寄存器，及进制设定电路，控制平台的工作状态--运算或交换。

本发明并行运算、交换、控制多用平台用于运算的优点是并行、适应多种进制代码运算交换，适应连续模拟量运算，具有实时性，可逆向逻辑运算；用于交换的优点是并行、高速、实时双向、自选路由；用于控制的优点是互为因果，实时双向，模数统一，任意一个端机都能做为主机实施全局控制。

发明并行运算、交换、控制多用平台可用于多子系统功能随机耦合，多存储器交互存取及联想读写，可在运算、交换、控制领域，体现其多用性及多功能性，因而适用面广，且具有极强的自开发性--除上述并行运算、并行交换、并行控制以外，用于人脑智能模拟领域的应用开发。

附图说明

下面结合附图及具体实施例对本发明再作进一步详细的说明。

图1是本发明的电路原理示意图；

图2是本发明的并行处理原理示意图；

图3是本发明的逻辑可逆运算器的实施例连接示意图；

图4是本发明的全互联的控制电路。

具体实施方式

首先，

请参见图1，本发明是以逻辑可逆运算器1为核心，配合二选一电路2、一二分配器3、双端口RAM 4、命令寄存器6及总线控制10和外设接口5组成。

其中，命令寄存器6、外设接口5及总线控制10均挂在由数据、地址、控制线组成的三总线11上。外设接口5与双端口RAM 4的一端口之间通过双向入出的数据端口与读写控制9相连，双端口RAM 4的另一端口的输出分别两两连接于二选一电路2的输入端，其输入亦分别两两连接于一二分配器3的输出端。

该逻辑可逆运算器1的三个输入端口分别与一二选一电路2的输出端相连，三个输出端口分别与一一二分配器3的输入端相连。命令寄存器6有读写控制8与双端口RAM 4连接，实现面向运算器的读写控制，有方向选择控制7与二选一电路2、一二分配器3相连，实现对二选一电路2、一二分配器3的逻辑控制，将面向逻辑可逆运算器1的单向入出转变为面向双端口RAM 4的双向入出，使本发明多用智能平台可通过命令寄存器6，实现串并读写、串并交换、串并运算、串并控制，及实时双向读写、实时双向交换、实时并行运算、实时双向控制。

参见图3所示，逻辑可逆运算器1具体可由一加法运算器A1+B1＝C1和二减法运算器C2-B2＝A2、C3-A3＝B3组成，将其中的输入端口A1与A3并接、B1与B2并接、C2与C3并接，组成一具有三个输入端口A1(A3)、B1(B2)、C2(C3)，三个输出端口C1、A2、B3的运算器，体现了一种A+B＝C、C-A＝B、C-B＝A的逻辑可逆运算关系。图中，A1(A3)、A2为A口，B1(B2)、B3为B口，C2(C3)、C1为C口，设A与B入则C出，C与A入则B出，C与B入则A出，运算器具逻辑可逆性，可双向同步人出、同步加减运算。具体应用时，可三口同时入，三口同时出，可逆向逻辑推理及运算。

逻辑可逆运算器1与外设接口5及双端口RAM 4可呈对应关系的扩展，命令寄存器可相应地扩展字长或增加控制级数，使本发明在命令寄存器的读写控制8的控制下，可完成并行运算、交换与控制。

参见图1所示，当把外设接口5视为端机，总线控制10视为主机，主机或端机，对于各口双口RAM 4的并行读写，与地址选通，是同一信号，且并行读写信号，是通过命令寄存器6以位为单位读写相应的双口RAM 4(此对应关系是可编程的，当然也可以是固定的)。因并行读写只能对各双口RAM的O地址操作，所以各双口RAM，都配有地址发生器，读时向外推出数据，写时向里推入数据。主机与端机、端机与端机的数据交换，则是通过双口RAM确定其通讯协议的，且这种协议具有并行性。各双口RAM的并行读写，还有一层含义，即各口的双口RAM，在同时读写时，交换与运算的过程隐含在内，即完成双向读写的同时，亦完成了双向交换及运算，即读写算同步完成。

本发明多用智能平台的各个端机都能通过总线共享命令寄存器6，并行读写各口的双口RAM 4，至于哪一个端机能占用命令寄存器，由总线控制10按优先申请原则裁决。

命令寄存器6中的命令字决定哪些双口RAM读或写，各双口RAM的读写及相应的运算、交换、控制功能都通过一条命令在一个时钟周期完成。

如实现运算，并行读A、B口，则A、B的运算结果写在C口，并行读A、C口，则A、C的运算结果写在B口，并行读B、C口，则B、C的运算结果写在A口。

如实现交换或控制，可在A口给一设置，由A、B、C三口的运算关系决定，B、C两口可双向同步交换或控制，具体是交换还是控制，由外设确定。如是交换，各外设接口接群入群出设备或主被叫用户；如是控制，各外设接口接传感器或执行器。同样的，在B口给一设置，A、C两口可双向同步交换或控制，在C口给一设置，A、B两口可双向同步交换或控制。

4个运算器通过全互联控制电路，可在24个端口之间实现任意两个端口的交换，及任意两个端口中的任意两个脚的交换，可通过一条指令在一个时钟周期实现8个端口之间的双向同步交换(24个端口中任意组合)。

本发明多用智能平台通过模式切换，运算与交换两种功能模式可选；通过串并行读写控制，交换与运算串行、并行两种模式可选；通过模式切换，固定主机与多主机两种模式可选。另外，主机串行读写、与并行读写两种模式可选，主机参与交换、运算，和不参与而只进行设定控制两种模式可选。其关健在于主机与端机都能共用命令寄存器，并行读写各口的双口RAM，至于哪一个端机能并行读写，由总线控制10来分配解决。

参见图4所示，命令寄存器按交换需求接节点控制。命令寄存器的输出命令直接通过与门控制互联节点，通过交换模式控制直接接到设置端口。如1与4交换1与4与后控制2与5节点开关，再通过交换模式控制，使1与4直接控制设置端3与6。设置端可以是恒高，1与4作为开关控制。

组成本发明的核心运算器—逻辑可逆运算器1的加法运算器和减法运算器，更可是具有多值态的加法运算器和减法运算器，此项技术已另案申请，在此不予赘述。

上述的多用智能平台，具有多值运算、交换、多种进制代码选择设定、互为因果关系控制等功能。具有多值态，适应多种进制代码运算处理及交换，如8、16以至32、64……进制代码。具有开放性，可随意以运算器位片为基础级联拼接使用，具体可根据需要在片级，以位为单位多位级联，又可在板级以片为单位多片级联。且不管怎样级联，都不存在进借位累加延迟时间问题。

上述的多用智能平台，具模数统一、储算一体化的特点，可实时非程序化数据处理及控制。具地址与数据口统一、运算与交换功能合一的特点，可实现互为因果关系控制。系统各端口的参量，可动态交互定义及互补定义，因而体现了系统的自组织及互为因果目的性。相对于冯机及其运算器，它解决了多值态、多种进制代码运算问题，解决了系统自组织透明化、及非程序化功能耦合问题，解决了因扩展字长而产生的进借位累加延迟时间问题，解决了系统的自组织及开放性问题，解决了信息处理系统的时空统一、模数统一、逻辑可逆、与不可逆的统一问题。

上述的多用智能平台的核心逻辑可逆运算器，用于交换，一个可实现6大口之间的任意交换-(1+6)×6/2＝21种交换关系。4个逻辑可逆运算器通过全互联控制电路、可实现24个端口之间的任意交换-(1+24)×24/2＝300种交换关系。用于运算，一个运算器可实现3口并行输入、3口并行输出，以八进制多值态逻辑可逆运算器位片为例，它可满足八位二进制码的并行运算，满足除2进制代码以外，3、4、5、6、7、8进制代码的一位加减运算，多位片组合即可满足多位、多种进制代码的并行运算，且可和差同时输出。4个运算器组合可实现12个口同时输入，12个口同时输出，满足12个操作数的12种加减运算。用于控制，以八进制多值态逻辑可逆运算器位片为例，可实现多值态(2-8)之间的，互为因果关系双向控制。多位片组合，可16值或32至64、128值态……可选，及多口多脚之间的并行控制、互补控制，及互为因果关系控制。

上述多用智能平台的最大特点：一是具有开放性，片级板级都可根据实际需要，随意增加大口的数量，及增加各口管脚的数量或多值状态，还可将主板做成可随意级联扩展形式的。扩展后各大口与各管脚之间，如上所述同样可以(1+N)×N/2的关系，实现全互联双向交换及控制。二是具有并行性，即可通过并行读写各口的双口RAM，实现全并行运算，又可通过设置某个口，实现并行双向交换，或并行双向控制。三是各端机，均可作为主机，实施全局控制。

Claims (6)

1、一种并行运算、交换、控制多用平台，由数据、地址、命令总线及总线控制、命令寄存器、六个外设接口和双端口RAM、组成，其特征在于：还进一步包括一全互联控制电路，其中所述的命令寄存器、外设接口及总线控制均挂在所述的总线上，该等外设接口与双端口RAM的一端口之间有双向入出的数据端口及读写控制相连；一具有三端口的逻辑可逆运算器，其每个端口各有一输入端口和输出端口，该逻辑可逆运算器的三个输入端口分别通过一二选一电路而与双端口RAM的另一端口的输出两两相连，三个输出端口分别通过一一二分配器而与双端口RAM的另一端口的输入两两相连；所述的命令寄存器全部连到所述的全互联控制电路，另有读写控制分别到双端口RAM，有方向选择控制分别到二选一电路、一二分配器。

2、根据权利要求1所述的并行运算、交换、控制多用平台，其特征在于：所述的一个逻辑可逆运算器六端口与六个外设接口和六个双端口RAM一一对应，以此单元为基础可并行扩展2、3、4......个单元组，所述命令寄存器的字长亦相应地跟着扩展到12、18、24位......。

3、根据权利要求1、2所述的并行运算、交换、控制多用平台，并行扩展的单元组之间通过全互联控制电路连通各个单元组的各个端口，每两个端口之间均有一连通控制开关，连通控制开关信号由命令寄存器的存储内容决定。

4、根据权利要求1或2所述的并行运算、交换、控制多用平台，其特征在于：所述的逻辑可逆运算器由一个加法运算器与两个减法运算器构成。

5、根据权利要求1所述的并行运算、交换、控制多用平台，其特征在于：所述的逻辑可逆运算器的位片可多位级联或通过拼接扩展一个位片的进制值域。

6、根据权利要求1所述的并行运算、交换、控制多用平台，其特征在于：有一工作模式控制电路连到命令寄存器，及进制设定电路，控制平台的运算或交换工作状态。

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