CN116935910A - 用于存储系统接口电路的信号处理方法和装置 - Google Patents

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Abstract

本申请涉及用于存储系统接口电路的信号处理方法，包括：对接收信号进行预处理，以得到输入信号；从输入信号中去除加权反馈信号以得到输出信号；基于预定基准信号对输出信号进行判决以生成数字输出信号；生成串扰链路相关的干扰数字输出信号；经由所述FIR滤波器的滤波系数矩阵对所述干扰数字输出信号进行加权，以得到加权反馈信号；将所述输出信号与参考信号进行比较以产生误差信号；以及根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数，以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号，以至少部分地减小由所述串扰链路的传输特性引入所述接收信号中的码间干扰。

Description

用于存储系统接口电路的信号处理方法和装置
技术领域
本申请涉及一种信号处理技术，具体而言，涉及一种用于存储系统接口电路的信号处理方法和装置。
背景技术
随着计算机系统对存储数据的性能要求越来越高，存储系统的信号链路上的数据读写频率也越来越高。目前的双倍速率(DDR)存储系统通常采用单端信号并行传输，因而难以避免大量的信号串扰影响信号传输。这些信号串扰例如是线与线之间的串扰、或者过孔等垂直结构之间的串扰，等等。另一方面，系统的多点(multi-drop)传输会导致阻抗不匹配，这会引起串扰信号的严重反射，串扰引起的码间干扰也比较大。因此，对于存储系统信号链路中的命令地址信号和数据信号，它们的远端串扰都显著缩小了接收端眼图的裕量。
常规连续时间串扰消除(continuous time crosstalk cancellation，CTXC)技术和自适应连续时间串扰消除技术通过电路实现串扰源(aggressor)信号对受干扰(victim)信号的微分补偿，可以消除串扰对时序裕量的影响。但是，微分补偿电路的调节需要额外的模拟电路硬件开销和功耗开销。此外，对于串扰反射严重、拖尾较长的DDR存储系统而言，CTXC电路的效果也是有限的。
目前的DDR存储系统开始考虑在CPU封装上优化串扰，以及在印刷电路板上利用一种特殊的Tabbed Routing技术来减小串扰，但是在接收端并未针对信号串扰做特别地处理。
有鉴于此，需要一种改进的用于存储系统的信号处理方法及机制。
发明内容
本申请的一个目的是提供一种用于存储系统接口电路的信号处理方法，用于改善信号完整性。
根据本申请的一方面，提供一种用于存储系统接口电路的信号处理方法。所述存储系统接口电路包括至少两个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，所述方法包括：对目标信号引脚的目标信号接收链路的接收端处产生的接收信号进行预处理，以得到输入信号，其中所述目标信号引脚是所述至少两个信号引脚中的一个信号引脚；从所述输入信号中去除加权反馈信号以得到输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；基于预定基准信号对所述输出信号进行判决以生成数字输出信号；生成串扰链路相关的干扰数字输出信号，其中所述串扰链路是邻近所述目标信号接收链路的信号接收链路，其对应于所述至少两个信号引脚中的另一信号引脚，并且所述串扰链路的传输特性干扰所述目标信号接收链路并使得所述接收信号中产生码间干扰；经由所述FIR滤波器的滤波系数矩阵对所述干扰数字输出信号进行加权，以得到加权反馈信号；将所述输出信号与参考信号进行比较以产生误差信号；以及根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数，以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号，以至少部分地减小由所述串扰链路的传输特性引入所述接收信号中的码间干扰。
根据本申请的另一方面，提供了一种用于接口电路的信号处理装置，其特征在于，所述存储系统接口电路包括具有至少两个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，针对所述至少两个信号引脚中的一个目标信号引脚，所述信号处理装置包括：预处理模块，其配置成对所述目标信号引脚的目标信号接收链路的接收端处产生的接收信号进行预处理，以得到输入信号；判决反馈均衡器，所述判决反馈均衡器包括其中耦接有输出采样器的输出路径、以及其中耦接有有限长单位冲激响应FIR滤波器的反馈路径；所述判决反馈均衡器被配置成从所述输入信号中去除加权反馈信号以得到输出信号，并且由所述输出采样器基于预定基准信号对所述输出信号进行判决以生成数字输出信号；其中所述加权反馈信号是由所述FIR滤波器的滤波系数矩阵对干扰数字输出信号进行加权得到的，其中所述串扰链路是邻近所述目标信号接收链路的信号接收链路，其对应于所述至少两个信号引脚中的另一信号引脚，并且所述串扰链路的传输特性干扰所述目标信号接收链路并使得所述接收信号中产生码间干扰；误差采样器，其配置成将所述输出信号与参考信号进行比较以产生误差信号；以及自适应处理模块，其配置成根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数，以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号，以至少部分地减小由所述串扰链路的传输特性引入所述接收信号中的码间干扰。
以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。
附图说明
通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。
图1示出了根据本申请的一个实施例的存储器系统；
图2示出了根据本申请一个实施例的用于存储系统接口电路的信号处理方法；
图3示出了根据本申请一个实施例的用于存储系统接口电路的信号处理装置。
具体实施方式
在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施方式，并且可以做出其他变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。
图1示出了根据本申请一个实施例的存储器系统100。在一些实施例中，存储器系统100可以是符合JEDEC双倍速率同步动态随机存取存储器(SDRAM)标准的存储器系统，这些存储器标准例如包括JEDEC DDR、DDR2、DDR3、DDR4、DDR5以及其他双倍速率存储器标准。此外，存储器系统100也可以是符合其他标准或协议的内部存储器，例如RAMBUS内部存储器，或者可以是符合未来存储器标准或协议的存储器。
如图1所示，该存储器系统100包括多个存储模块102(图中示例性地标示为DRAM)，其中每个存储模块102都包括以阵列排布的多个存储单元。一些实施例中，存储模块可以包括易失性存储器(例如，动态随机存储器)、非易失性存储器(快闪存储器，例如NAND或NOR快闪存储器)或者这两者的组合。在另一些实施例中，存储模块还可以是采用不同的生产工艺制造的新型存储器，包括但不限于：磁阻式存储器、相变存储器、电阻式存储器、半浮栅存储器，或者任意类型的其他存储器结构。需要说明的是，在此所述的存储模块可以是一颗存储器颗粒，也可以包括两颗或更多颗存储器颗粒。在图1所示的存储器系统100中，多个存储模块102被排列为2组存储模块，并且每一组存储模块构成存储器系统100的一个存储器通道以存储数据。
存储器系统100还包括中央缓冲器104和数据缓冲器(data buffer，DB)106。在一些实施例中，中央缓冲器104可以是寄存时钟驱动器(register clock driver，RCD)。具体地，中央缓冲器104可以通过存储器接口108耦接到主控制器150，并且经由存储器接口108接收包括目标地址和访问类型的访问命令。访问命令可以是对存储模块102中的一个或多个目标地址进行访问(例如读取或写入)的控制命令。此外，经由存储器接口108，数据缓冲器106也可以耦接到主控制器150，以从其接收访问命令和/或待写入到存储器系统100中的数据，或向主控制器150发送从存储器系统100中读取出的数据。在一些实施例中，中央缓冲器104通过命令/地址(Command/Address，C/A)总线110接收访问命令。中央缓冲器104还通过存储模块控制总线116耦接到每个存储模块102，以控制这些存储模块102经由数据缓冲器106写入或读出数据。
数据缓冲器106耦接在存储模块102与存储器接口108之间以在其间交互数据。例如，经由数据缓冲器106，存储在存储模块102中的数据可以被读取出并发送给存储器接口108，或者经由数据缓冲器106从存储器接口108接收的数据可以被写入到存储模块102中对应的存储单元。数据缓冲器106包括多个子模块(例如，在图1所示的实施例中为10个)，并且每个子模块耦接对应的两个存储模块102，包括多个并行设置的子模块的数据缓冲器106可以提高存储器系统100的数据访问带宽。可以理解，本申请并不限制数据缓冲器106子模块的数量。
存储器接口108具有多个信号引脚，其中一部分耦接到中央缓冲器104，而另一部分则耦接到数据缓冲器106。可以理解，这些信号引脚需要传输高频率(例如1600MHz、2666MHz、3200MHz或更高)的数字信号，而在信号传输时，不同信号引脚接收的信号可能相互干扰。例如，对于某一信号引脚，其信号接收链路可能包括金属层的一些连线以及互连结构，而这些连线与互连结构可能邻近其他信号引脚的信号接收链路中的连线和/或互连结构，从而有可能受到这些邻近的信号接收链路干扰，并且在其传输的信号中产生码间干扰。这些相邻信号接收链路之间相互的信号串扰需要通过特定的信号处理技术来消除。
根据本申请的一方面，提供一种信号处理方法，其可以用于存储系统中的接口电路，诸如存储器控制器的接口电路。例如，该信号处理方法可以应用于图1所示的中央缓冲器104和/或数据缓冲器106的存储器接口108。如上所述，存储器接口包括的多个信号引脚中的每个引脚可以经由各自的信号接收链路(换言之，接收链路的数量可以等于引脚的数量)接收外部控制器(例如图1所示的主控制器150)提供的发送信号并在各自信号接收链路的接收端产生接收信号。另外，该信号处理方法也可以应用于该存储系统中的其他接口电路，例如应用于存储模块102的接口电路，其是数据缓冲器106与存储模块102之间的信号接收链路；或者应用于数据缓冲器106与中央缓冲器104之间的接口电路112，以及中央缓冲器104与存储模块102之间的接口电路116。需要说明的是，尽管本申请以存储器系统为例对本申请的信号处理方法的过程进行说明，但是本领域普通技术人员可以理解，本申请的信号处理方法可以应用于其他各种类型电路的接口电路，例如串并行转换电路。
图2示出了根据本申请一个实施例的用于存储系统接口电路的信号处理方法200，而图3示出了根据本申请一个实施例的用于存储系统接口电路的信号处理装置300，其可以用于执行例如图2所示的信号处理方法200。在一些实施例中，信号处理装置300可以集成在例如对应的接口电路中，例如存储器控制器的接口电路中。可以理解，由于接口电路通常包括至少两个引脚，因此每个引脚可以具有分别的一个信号处理装置300。优选地，每个引脚对应的信号处理装置300的一部分模块可以集成在一起。
接下来，结合图2和图3，对本申请的实施例进行具体说明。
如图2和图3所示，来自发送方301(例如图1所示的主控制器150)的发送信号经由信号接收链路302传输至接口电路中一个引脚的接收端。图3中还示出了另一发送方401发出的干扰发送信号经由串扰链路402传输至接口电路中的另一个引脚的接收端。由于链路相邻，串扰链路402可能会干扰信号接收链路302的信号传输，并且在信号接收链路302的接收端中的接收信号中产生码间干扰。需要说明的是，尽管串扰链路402在图3中示出为与信号接收链路302同种类型的信号链路，但是在实际应用中串扰链路也可以是其他会对信号接收链路302产生干扰的信号链路；此外，在另外的例子中，发送方401也可以与发送方301是同一发送方，例如发送方301和发送方401均是主控制器。在一些例子中，信号接收链路302对应的引脚例如是命令/地址引脚中的一个，则串扰链路402对应的引脚可以是另一个命令/地址引脚，它们以相同的频率和时刻共同传输命令/地址信号中的一部分字符。可以理解，如果不经处理，串扰链路引入的码间干扰会导致在信号接收链路302的接收端收到的接收信号劣化，这对于在高频率下工作的电路系统显然是不利的。需要说明的是，由于串扰链路402和信号接收链路302相邻，因而其可能互相干扰。
具体地，信号处理方法200始于步骤S202，接收端处接收的接收信号被进行预处理，以得到输入信号。可选地，这一预处理过程可以不针对信号中的码间干扰进行特别处理，码间干扰可以在后续的步骤中处理。在本申请的一些实施例中，在步骤S202中执行的预处理可以包括由连续时间线性均衡器(continuous time linear equalizer,CTLE)303进行的连续时间线性均衡处理，以及由自动增益模块(variable gain amplifier,VGA)304进行的增益处理，例如信号放大处理，等等。可选地，也可以仅进行前述连续时间线性均衡处理以及增益处理中的一种。可以理解，根据实际需要，信号处理方法200在步骤S202中还可以执行其他形式的预处理操作。接收信号经过以上一种或多种预处理后形成的信号将作为判决反馈均衡器(decision feedback equalizer,DFE)的输入信号。
接着，在步骤S204中，通过判决反馈均衡器来对输入信号进行处理，以得到输出信号。具体地，判决反馈均衡器可以从输入信号中去除加权反馈信号。关于加权反馈信号将在下文中具体说明。如图3所示，判决反馈均衡器包括滤波器305和加和器312。其中，滤波器305具有滤波系数矩阵，其耦接在判决反馈均衡器的反馈路径中，并且进一步地耦接到加和器312。在一些实施例中，滤波系数矩阵具有多级，每级能够以可配置的滤波系数将接收自其他信号引脚的信号处理电路的干扰数字输出信号(将在下文中具体说明)反馈至加和器312，从而由加和器312将这些反馈的信号从输入信号中抵消。这样，输出信号中的干扰(特别是其他信号引脚的信号接收链路所引入的码间干扰)可以被处理，从而至少部分地消除码间干扰。在实际应用中，滤波器305是有限长单位冲激响应(FIR)滤波器，其能够通过调整滤波系数矩阵中的一个或多个滤波参数来使得输出的信号与目标信号接近或相等。如在下文将详细描述的，滤波器305的滤波系数矩阵中的各个滤波系数可以基于先前解码得到的干扰数字输出信号、以及干扰数字输出信号与误差信号之间的相关性来调整，这一调整过程可以在DFE的预校准过程中进行。
在步骤S206中，输出信号被提供给误差采样器306，并被误差采样器306将其与接收的参考信号进行比较，以产生误差信号。在一些实施例中，参考信号是根据加和器312输出的输出信号中符号“1”的模拟电压进行平均或类似的统计运算而得到的，因而可以随着接收到的信号中“1”的电平的模拟电压的变化而变化。最终的期望是参考信号将收敛为某个固定的值，或者大体在某个固定的范围内波动。在一些实施例中，可以根据当前时刻数字输出信号和误差信号的取值来确定是否需要更新参考信号。
在步骤S208中，输出信号还被提供给输出采样器307，并由输出采样器307基于预定基准信号对输出信号进行判决以生成数字输出信号。继续参考图3，输出采样器307耦接在判决反馈均衡器的输出路径中，加和器312的输出信号将由输出采样器307接收并处理。在一些实施例中，输出采样器307可以是1-bit的量化器。在一些实施例中，输出采样器307接收预定基准信号(其可以是固定电位的基准信号)，并将输出信号与该预定基准信号比较，从而对该输出信号进行判决，例如判决为“0”或“1”。可以理解，在一些其他的实施例中，输出采样器307也可以是多位量化器，其可以采用例如模数转换器实现。输出采样器307的判决结果为数字信号，在本申请的上下文中亦称为数字输出信号。换言之，输出采样器307将模拟信号格式的输出信号转换为数字格式的数字输出信号。相应地，预定基准信号可以是符合存储器系统规定的参考电压值。经由误差采样器306、输出采样器307处理后生成的信号都是数字信号，其将被提供给自适应处理模块308作进一步处理。
本申请可以在信号接收链路302的后级信号处理电路中消除串扰链路的影响。具体地，在步骤S210中，可以经由能够对信号接收链路产生串扰的串扰链路402接收干扰发送信号，并由后级信号处理电路对干扰发送信号进行处理，以得到干扰数字输出信号。得到的干扰数字输出信号将作为反推串扰信号的来源，并在后续步骤中将其滤除。具体地，加和器312会接收由滤波器305反馈来的加权反馈信号，并将其从输入信号中去除。
正如前述，步骤S210即用于产生步骤204所需的加权反馈信号。在本申请的一些实施例中，在步骤S210中串扰链路中信号的后级处理可以采用类似信号接收链路的后级电路的处理方式。在串扰链路402实现与信号接收链路302相同的功能的情况下，串扰链路402上的其他单元模块可以仿照信号接收链路302上的配置进行。例如，可以由连续时间线性均衡器(CTLE)403进行连续时间线性均衡处理，由自动增益模块(VGA)404进行增益处理，以及由加和器412去除相应的干扰加权反馈信号。该干扰加权反馈信号可以是干扰数字输出信号经延迟器410延迟以及经滤波器415的滤波系数阵列加权后生成的。滤波器415可以采用类似于滤波器305类似的构造，并且其滤波系数也可以基于干扰数字输出信号与干扰误差信号以最小均方LMS算法或符号符号最小均方(SS-LMS)算法来更新，这与滤波器305中系数更新方式大体类似。其中，串扰链路402的后级电路还包括误差采样器406和数模转换器409，其以类似误差采样器306和数模转换器309的方式产生干扰误差信号，并且用于确定干扰参考信号。同样地，干扰参考信号也可以基于干扰数字输出信号与干扰误差信号以最小均方LMS算法或符号符号最小均方(SS-LMS)算法来更新。
在步骤S212中，由滤波器的滤波系数矩阵对干扰数字输出信号进行加权，以得到加权反馈信号。加权反馈信号被提供给加和器312以用于对输入信号的滤波处理。具体地，滤波器305可以接收干扰数字输出信号，并且可以采用对应的滤波系数对干扰数字输出信号进行加权处理。在一些实施例中，滤波系数矩阵也包括多级，作为多个分别的反馈支路，每个反馈支路可以接收分别的干扰数字输出信号(来源于串扰链路)，进而由其反馈给加和器312。在一些实施例中，每个反馈支路还可以包括一个延迟子模块，每个延迟子模块可以将其接收的干扰数字输出信号延迟一个或多个周期，这样干扰数字输出信号中相邻或相近位可以一同被提供给滤波系数矩阵。
可以理解，对于多级滤波系数矩阵，其每一级可以耦接到分别的一个其他信号引脚的信号处理电路来接收其所提供的信号，也可以多级中的两个或更多个级耦接到一个其他的信号引脚的信号处理电路并接收其所提供的信号(这种情况下，这两个或更多个级可以具有不同的延迟)。在实际应用中，滤波器305耦接到哪些其他的信号引脚，取决于这些信号引脚的信号接收链路对信号接收链路302的信号干扰情况，而该情况可以根据建模仿真结果确定，或者可以根据实际检测结果来确定。在一些实施例中，可以提供电路连接切换模块，用于将一个或多个其他信号引脚的信号处理电路的干扰数字输出信号可选择地耦接到滤波器305；这样，可以根据实际需要选择接收全部或部分干扰数字输出信号，用于至少部分地消除对应的码间干扰。另外，可以理解，对于某一个信号引脚的信号接收链路而言，其他信号引脚的信号接收链路可以是串扰链路；反之，对于其他信号接收链路而言，该信号引脚的信号接收链路也可以是串扰链路；也即，信号的干扰是相互的。
接着，在步骤S214中，自适应处理模块308根据误差采样器306提供的误差信号和输出采样器307提供的数字输出信号的相关性来确定参考信号，还根据延迟器410提供的干扰数字输出信号与误差信号之间的相关性来确定滤波系数矩阵的一组优化滤波系数。在一些实施例中，自适应处理模块308可以被实现为FPGA或者其他信号处理装置，其能够被载入特定的程序/代码来执行特定的自适应处理算法。
在图3所示的实施例中，示出了自适应处理模块308所在的多个“回路”，其中用于处理串扰链路引入的码间干扰的自适应“回路”包括两个：上方“回路”包括误差采样器306、自适应处理模块308和数模转换器309，该回路经过多个时刻/周期的计算操作可以更新参考信号；其中，数模转换器309用于将自适应处理模块308输出的数字信号转换为模拟信号形式的参考信号。另一方面，自适应处理模块308所在的下方“回路”包括误差采样器306、串扰链路后级电路中的输出采样器407和延迟器410、自适应处理模块308和滤波器305，该回路经过多个时刻/周期的计算可以根据干扰数字输出信号以及目标信号接收链路后级电路中的误差信号更新滤波器305的滤波系数矩阵中的多个滤波系数。具体地，自适应处理模块308可以根据干扰数字输出信号与误差信号之间的相关性来确定是否更新，以及如果需要更新以何种方向和步长更新滤波系数矩阵中的滤波系数和/或参考信号，从而在多次更新后期望滤波系数和参考信号将逐渐收敛至优化值。在配置了该组优化值的情况下，串扰链路的固有传输特性引入信号接收链路302的接收端处接收信号中的码间干扰可以被至少部分地消除。在此所述的信号相关性可以表现为各种可行的数学关系，且数学关系的运算结果将可以度量干扰数字输出信号或数字输出信号、误差信号的“相关性”程度。本申请不对相关性的度量方式作具体限定，只要满足能够定性或者定量地描述干扰数字输出信号或数字输出信号与误差信号的相关程度即可。
在本申请的一些实施例中，在步骤S214中根据数字输出信号与误差信号之间的相关性来确定参考信号可以具体实现为：根据当前时刻数字输出信号与误差信号的取值来确定是否需要更新参考信号，以及基于更新参考信号的指示(也即，确定需要更新参考信号)以预定参考步长更新参考信号。反之，若数字输出信号与误差信号的当前时刻的取值确定不需要更新参考信号，则可以保持原有的参考信号。在一些情况下，如果参考信号在若干个周期内保持不变或基本不变，则可以认为参考信号已经收敛为某个值。预定参考步长大体决定了参考信号的增加/减少的最小分辨率。较小的预定参考步长可以使得参考信号更精确地收敛到某个参考信号值，但这也意味着较长的收敛时间。因而，可以根据精度要求和时间要求折中地选取预定参考步长值，使得在收敛精度和收敛时间上都能够达到可接受的标准。在本申请的一些实施例中，以预定参考步长更新参考信号可以基于数字输出信号与误差信号以最小均方LMS算法或符号符号最小均方(SS-LMS)算法来确定参考信号。可以理解，其他适合的自适应算法也可以被应用于本申请的实施例中，这些算法为本领域技术人员所了解，本申请不对这些算法本身的内容进行详述。
在本申请的一些实施例中，自适应处理模块308可以采用最小均方LMS算法或符号符号最小均方SS-LMS算法，相应地，在步骤S214中，对于最小均方LMS算法，可以根据下式更新参考信号：
dLevn+1＝dLevn+udLev*en*dn_vict (1)
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值。举例而言，若dLevn＝8.2，udLev＝0.2，en＝0.2，dn＝1；那么更新后的参考信号dLevn+1＝8.2+0.2*0.2*1＝8.24。
类似地，对于符号符号最小均方SS-LMS算法，可以根据下式更新参考信号：
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值，sign为数学符号函数。这里可以定义sign(1)＝1，sign(0)＝-1。举例而言，若dLevn＝8.2，udLev＝0.2，en＝0.2，dn＝1；那么更新后的参考信号dLevn+1＝8.2+0.2*1*1＝8.4。
在本申请的一些实施例中，若滤波器包括m级，其中m为正整数，则在步骤S214中根据干扰数字输出信号与误差信号之间的相关性来确定滤波系数矩阵的一组优化滤波系数可以包括下述步骤：根据误差信号的当前时刻的取值与干扰数字输出信号的之前第k个时刻的取值来确定是否需要更新滤波器的第k级的滤波系数，其中k为小于或等于m的正整数；以及基于更新第k级的滤波系数的指示以预定滤波步长更新第k级的滤波系数。例如，假设滤波器包括6级(阶)，那么根据误差信号的当前时序的取值与干扰数字输出信号之前第2个时刻的取值来确定是否需要更新滤波器305中的第2级的滤波系数。在本申请的一些实施例中，以预定滤波步长更新第k级的滤波系数具体而言可以基于干扰数字输出信号与误差信号以最小均方LMS算法或符号符号最小均方SS-LMS算法来确定第k级的滤波系数。
在本申请的一些实施例中，自适应处理模块308可以采用最小均方LMS算法，相应地，在步骤S214中可以根据下式更新滤波系数：
w[k]n+1＝w[k]n+udfe*en*d(n-k)_aggr (3)
其中，w[k]n+1为当前时刻更新后的第k级的滤波系数，w[k]n为当前时刻更新前的第k级的滤波系数，udfe为预定滤波步长，en为误差信号在当前时刻的取值，以及d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值。举例而言，若w[3]n＝1,udLev＝-0.1，en＝0.2，d(n-3)_aggr＝1；那么更新后的第3级的滤波系数w[3]n+1＝1+(-0.1)*0.2*1＝0.98。
在本申请的一些实施例中，自适应处理模块308可以采用符号符号最小均方SS-LMS算法，相应地，在步骤S214中可以根据下式更新滤波系数：
其中，w[k]n+1为当前时刻更新后的第k级的滤波系数，w[k]n为当前时刻更新前的第k级的滤波系数，udfe为预定滤波步长，en为误差信号在当前时刻的取值，以及d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值。举例而言，若w[3]n＝1,udLev＝-0.1，en＝0.2，d(n-3)_aggr＝1；那么更新后的第3级的滤波系数w[3]n+1＝1+(-0.1)*1*1＝0.9。
在一些例子中，本申请的信号处理方法和装置可以应用于存储器系统。相应地，上述滤波系数和参考信号的更新可以在存储器系统的初始化阶段进行。经过一定时间的计算后，滤波系数和参考信号可以分别“自适应地”收敛到一个较为稳定的值，例如在相邻周期之间的变化小于5％，或者小于2％。可以理解，可以提供一预设阈值，例如2％或更小，作为收敛的判断标准。如果系数或信号在相邻周期之间的变化小于该预设阈值，则可以认为该校准过程已完成，可得到一组优化滤波系数以及对应的参考信号，它们反映了自适应滤波器为了抵消或补偿串扰链路402中的信号对发送信号造成的干扰所设置的滤波性能。需要说明的是，在本文中，优化的滤波系数和参考信号可以有效地降低前述码间干扰，但这并不意味着码间干扰可以减少为零，也不意味着每个引脚都能以同等程度降低码间干扰。例如，自适应滤波系数和参考信号的迭代次数越多，码间干扰的降低效果也会更好，但是这会增加预先校准系数和参考信号的时间。
可以理解，由于串扰链路的固有传输特性对信号接收链路的干扰相对稳定，因此在存储器系统运行期间，滤波系数和参考信号并不需要频繁地调整或校准。
在本申请的一些实施例中，发送方生成的发送信号或者干扰发送信号可以为随机信号，例如伪随机二进制序列(Pseudo Random Binary Sequence，PRBS)信号。因为随机信号会尽可能地模拟各种出现的数据组合，所以利用随机信号而非特意设置的信号可以更准确地表征信号接收链路的传输特性，从而得到的滤波器的滤波系数矩阵的滤波系数也更准确。
在本申请的一些实施例中，信号处理方法200还包括：可以根据随机生成的发送信号、干扰发送信号以预定时间间隔重新确定滤波器的滤波系数。由于温度等外部条件影响，如图3所示的串扰链路402对信号接收链路302的干扰在较长时间范围内仍然可能是变化的，因此优选地在一段较长的时间之后更新滤波器的滤波系数。为此，可以以一定的周期重复以上步骤S202～S214，使得新产生的滤波器的滤波系数适配于串扰链路逐渐变化的传输特性，并最大限度地优化信号的眼图裕量。
在本申请的一些实施例中，串扰链路可以包括多条，并且干扰发送信号包括在串扰链路的每一条上传输的信号。例如，与信号接收链路相邻的串扰链路可以包括两条串扰链路，其分别传输来自另两个发送方的分别的干扰发送信号。这两个串扰链路可以采用类似图3的串扰链路的形式，并且生成分别的干扰数字输出信号。进一步地，这两个干扰数字输出信号可以被提供给滤波器305，并经分别的滤波系数加权后，共同生成加权反馈信号。加权反馈信号可以提供给加和器作为反馈，用于抵消这两个串扰链路引入对信号接收链路302中传输信号中的码间干扰。
在一些可选的实施例中，除了通过自适应滤波器抑制相邻信号接收链路在信号中引入的码间干扰，每个信号接收链路的后级处理电路还可以通过类似的方式来抑制自己的信号接收链路在信号中引入的码间干扰。例如，可以通过设置延迟器310来将数字输出信号反馈给附加滤波器315，和/或通过设置延迟器410来将干扰数字输出信号反馈该滤波器415，从而通过以最小均方LMS算法或符号符号最小均方SS-LMS算法或其他自适应滤波算法来确定分别的滤波系数以及参考信号(干扰参考信号)。
本申请的另一方面提供了一种计算机可读存储介质，其中存储有指令，当所述指令由处理器执行时，使得所述处理器执行如上文所述的任意一种信号处理方法。本申请中所称的计算机可读介质包括各种类型的计算机存储介质，可以是通用或专用计算机能够存取的任何可用介质。举例而言，计算机可读介质可以包括RAM、ROM、EPROM、E2PROM、寄存器、硬盘、可移动盘、CD-ROM或其他光盘存储器、磁盘存储器或其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码单元并能够由通用或专用计算机、或者通用或专用处理器进行存取的任何其他临时性或者非临时性介质。如本文所使用的盘通常磁性地复制数据，而碟则用激光来光学地复制数据。上述的组合也应当包括在计算机可读介质的保护范围之内。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。
综上所述，本申请提供的用于存储系统接口电路的信号处理方法和装置采用了改进的DFE算法来减小不同信号引脚的信号接收链路之间的相互干扰，并且其可以将DFE中滤波系数矩阵的校准时间由秒级缩短到毫秒级，这显著降低了系统上电时初始化校准判决反馈均衡器占用的时间。进一步地，由于判决反馈均衡器的校准时间被显著降低，因此电路系统可以根据需求每隔一段时间就进行校准，从而能够大体实时、高效地调整滤波系数，补偿由于温度或电压引起的偏移。
应当注意，尽管在上文详细描述中提及了用于存储系统接口电路的信号处理方法的若干步骤，和信号处理装置的若干模块或子模块，但是这种划分仅仅是示例性的而非强制性的。实际上，根据本申请的实施例，上文描述的两个或更多模块的特征和功能可以在一个模块中具体化。反之，上文描述的一个模块的特征和功能可以进一步划分为由多个模块来具体化。
本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (30)

1.一种用于存储系统接口电路的信号处理方法，其特征在于，所述存储系统接口电路包括至少两个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，所述方法包括：
对目标信号引脚的目标信号接收链路的接收端处产生的接收信号进行预处理，以得到输入信号，其中所述目标信号引脚是所述至少两个信号引脚中的一个信号引脚；
从所述输入信号中去除加权反馈信号以得到输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；
基于预定基准信号对所述输出信号进行判决以生成数字输出信号；
生成串扰链路相关的干扰数字输出信号，其中所述串扰链路是邻近所述目标信号接收链路的信号接收链路，其对应于所述至少两个信号引脚中的另一信号引脚，并且所述串扰链路的传输特性干扰所述目标信号接收链路并使得所述接收信号中产生码间干扰；
经由所述FIR滤波器的滤波系数矩阵对所述干扰数字输出信号进行加权，以得到加权反馈信号；
将所述输出信号与参考信号进行比较以产生误差信号；以及
根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数，以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号，以至少部分地减小由所述串扰链路的传输特性引入所述接收信号中的码间干扰。
2.根据权利要求1所述的方法，其特征在于，所述预处理包括以下至少一种：连续时间线性均衡处理、增益处理或这两者的组合。
3.根据权利要求1所述的方法，其特征在于，根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号包括：
根据当前时刻所述数字输出信号与所述误差信号的取值来确定是否需要更新所述参考信号；以及
基于更新所述参考信号的指示以预定参考步长更新所述参考信号。
4.根据权利要求3所述的方法，其特征在于，以预定参考步长更新所述参考信号包括：
基于所述数字输出信号与所述误差信号以最小均方算法或符号符号最小均方算法来确定所述参考信号。
5.根据权利要求4所述的方法，其特征在于，以最小均方算法来确定所述参考信号包括以下式更新所述参考信号：
dLevn+1＝dLevn+udLev*en*dn_vict，
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值。
6.根据权利要求4所述的方法，其特征在于，以符号符号最小均方算法来确定所述参考信号包括以下式更新所述参考信号：
dLevn+1＝dLevn+udLev*sign(en)*sign(dn_vict)
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值，sign为数学符号函数。
7.根据权利要求1所述的方法，其特征在于，所述FIR滤波器包括m级，其中m为正整数，根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数包括：
根据误差信号的当前时刻的取值与干扰数字输出信号的之前第k个时刻的取值来确定是否需要更新滤波器的第k级的滤波系数，其中k为小于或等于m的正整数；以及
基于更新第k级的滤波系数的指示以预定滤波步长更新第k级的滤波系数。
8.根据权利要求7所述的方法，其特征在于，以预定滤波步长更新所述第k级的滤波系数包括：
基于所述干扰数字输出信号与所述误差信号以最小均方算法或符号符号最小均方算法来确定所述第k级的滤波系数。
9.根据权利要求8所述的方法，其特征在于，以最小均方算法来确定所述第k级的滤波系数包括以下式更新所述滤波系数：
w[k]n+1＝w[k]n+udfe*en*d(n-k)_aggr
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值。
10.根据权利要求8所述的方法，其特征在于，以符号符号最小均方算法来确定所述第k级的滤波系数包括以下式更新所述滤波系数：
w[k]n+1＝w[k]n+udfe*sign(en)*sign(d(n-k)_aggr)
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值，sign为数学符号函数。
11.根据权利要求1所述的方法，其特征在于，所述发送信号为随机生成的信号或伪随机序列。
12.根据权利要求1所述的方法，其特征在于，所述方法被以预定时间间隔重复地执行，以重新确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数以及所述参考信号。
13.根据权利要求1所述的方法，其特征在于，所述存储系统接口电路被集成在存储器控制器的存储器接口中。
14.根据权利要求1所述的方法，其特征在于，所述存储系统接口电路被集成在存储模块的接口中。
15.根据权利要求1所述的方法，其特征在于，生成串扰链路相关的干扰数字输出信号包括：
由串扰链路接收干扰发送信号并在所述串扰链路的接收端产生干扰接收信号；
对所述干扰接收信号进行预处理，以得到干扰输入信号；
从所述干扰输入信号中去除加权反馈信号以得到干扰输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；以及
基于预定基准信号对所述干扰输出信号进行判决以生成所述干扰数字输出信号。
16.根据权利要求15所述的方法，其特征在于，所述干扰发送信号与所述发送信号是相同类型的并行信号。
17.一种用于接口电路的信号处理装置，其特征在于，所述存储系统接口电路包括具有至少两个信号引脚，其中每个信号引脚经由分别的信号接收链路接收发送信号并在所述信号接收链路的接收端产生接收信号，针对所述至少两个信号引脚中的一个目标信号引脚，所述信号处理装置包括：
预处理模块，其配置成对所述目标信号引脚的目标信号接收链路的接收端处产生的接收信号进行预处理，以得到输入信号；
判决反馈均衡器，所述判决反馈均衡器包括其中耦接有输出采样器的输出路径、以及其中耦接有有限长单位冲激响应FIR滤波器的反馈路径；所述判决反馈均衡器被配置成从所述输入信号中去除加权反馈信号以得到输出信号，并且由所述输出采样器基于预定基准信号对所述输出信号进行判决以生成数字输出信号；其中所述加权反馈信号是由所述FIR滤波器的滤波系数矩阵对干扰数字输出信号进行加权得到的，其中所述串扰链路是邻近所述目标信号接收链路的信号接收链路，其对应于所述至少两个信号引脚中的另一信号引脚，并且所述串扰链路的传输特性干扰所述目标信号接收链路并使得所述接收信号中产生码间干扰；
误差采样器，其配置成将所述输出信号与参考信号进行比较以产生误差信号；以及
自适应处理模块，其配置成根据所述干扰数字输出信号与所述误差信号之间的相关性来确定所述FIR滤波器的滤波系数矩阵的一组优化滤波系数，以及根据所述数字输出信号与所述误差信号之间的相关性来确定所述参考信号，以至少部分地减小由所述串扰链路的传输特性引入所述接收信号中的码间干扰。
18.根据权利要求17所述的信号处理装置，其特征在于，所述自适应处理模块被配置为以最小均方算法来确定所述参考信号，其基于下式更新所述参考信号：
dLevn+1＝dLevn+udLev*en*dn_vict，
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值。
19.根据权利要求17所述的信号处理装置，其特征在于，所述自适应处理模块被配置为以符号符号最小均方算法来确定所述参考信号，其基于下式更新所述参考信号：
dLevn+1＝dLevn+udLev*sign(en)*sign(dn_vict)，
其中，dLevn+1为当前时刻更新后的参考信号，dLevn为当前时刻更新前的参考信号，udLev为预定参考步长，en为误差信号在当前时刻的取值，以及dn_vict为数字输出信号在当前时刻的取值，sign为数学符号函数。
20.根据权利要求17所述的信号处理装置，其特征在于，所述FIR滤波器包括m级，其中m为正整数，所述自适应处理模块配置成以最小均方算法来确定所述滤波系数，其基于下式更新所述滤波系数：
w[k]n+1＝w[k]n+udie*en*d(n-k)_aggr
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值。
21.根据权利要求17所述的信号处理装置，其特征在于，所述FIR滤波器包括m级，其中m为正整数，所述自适应处理模块配置成以符号符号最小均方算法来确定所述滤波系数，其基于下式更新所述滤波系数：
w[k]n+1＝w[k]n+udfe*sign(en)*sign(d(n-k)_aggr)
其中，w[k]n+1为当前时刻更新后的所述第k级的滤波系数，w[k]n为当前时刻更新前的所述第k级的滤波系数，udfe为所述预定滤波步长，en为所述误差信号在当前时刻的取值，d(n-k)_aggr为干扰数字输出信号在之前第k个时刻的取值，sign为数学符号函数。
22.根据权利要求17所述的信号处理装置，其特征在于，所述发送信号为随机生成的信号或伪随机信号。
23.根据权利要求22所述的信号处理装置，其特征在于，所述发送信号是循环移位寄存器产生的伪随机信号。
24.根据权利要求17所述的信号处理装置，其特征在于，所述自适应处理模块配置成根据随机生成的发送信号以预定时间间隔重新确定所述FIR滤波器的滤波系数。
25.根据权利要求17所述的信号处理装置，其特征在于，所述干扰数字输出信号是通过下述方式生成的：
由串扰链路接收干扰发送信号并在所述串扰链路的接收端产生干扰接收信号；
对所述干扰接收信号进行预处理，以得到干扰输入信号；
从所述干扰输入信号中去除加权反馈信号以得到干扰输出信号，其中所述加权反馈信号是通过反馈路径中的有限长单位冲激响应FIR滤波器提供的；以及
基于预定基准信号对所述干扰输出信号进行判决以生成所述干扰数字输出信号。
26.根据权利要求25所述的方法，其特征在于，所述干扰发送信号与所述发送信号是相同类型的并行信号。
27.一种存储器控制器，包括根据权利要求17至26中任一项所述的信号处理装置。
28.根据权利要求27所述的存储器控制器，其特征在于，所述存储器控制器是寄存时钟驱动器或数据缓冲器。
29.一种存储模块，包括根据权利要求17至26中任一项所述的信号处理装置。
30.一种计算机可读存储介质，其中存储有指令，当所述指令由处理器执行时，使得所述处理器执行如权利要求1-16中任一项所述的信号处理方法。
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