CN116266167A - 一种数据处理系统及方法 - Google Patents

Abstract

一种数据处理系统及方法，本申请中，计算子系统与内存子系统之间通过高速并行总线连接。计算子系统中，处理器可以通过第一总线接口与高速并行总线的一端连接。处理器通过第一总线接口将需要发送的数据、经过高速并行总线传输到内存子系统；通过第一总线接口、接收经过高速并行总线传输的数据。内存子系统中第二总线接口连接高速并行总线。内存子系统通过第二总线接口、经过高速并行总线传输的数据；通过第二总线接口将数据、经过高速并行总线传输到计算子系统。高速并行总线的数据传输速率更高，高速并行总线两端的总线接口能够实现高阶调制，在一个周期内能够传输的数据量更多，提升计算子系统与内存子系统之间的数据传输效率。

Description

一种数据处理系统及方法

相关申请的交叉引用

本申请要求在2021年12月17日提交中华人民共和国知识产权局、申请号为202111550014.7、发明名称为“传输数据的方法及存储装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本申请涉及通信技术领域，尤其涉及一种数据处理系统及方法。

背景技术

随着计算机技术的高速发展，处理器的性能逐年提升，运算速度越来越快，这就要求与处理器连接的存储器(通常为内存)需要与处理器的性能相匹配，该存储器需要具备较高的数据存取速度，以及较高带宽。但是存储器的带宽的提升速度依然无法追赶上处理器性能的提升速度。

发明内容

本申请提供一种数据处理系统及方法，用以提升内存与处理器之间的传输效率。

第一方面，本申请实施例提供了一种数据处理系统，该数据处理系统包括计算子系统以及内存子系统，计算子系统主要用于进行数据运算，内存子系统用于存储系统。计算子系统与内存子系统之间通过高速并行总线连接，计算子系统与内存子系统可以通过高速并行总线实现数据传输。

计算子系统包括处理器和第一总线接口，处理器可以通过第一总线接口与高速并行总线的一端连接。这样处理器可以通过第一总线接口将需要发送的数据、经过高速并行总线传输到内存子系统，还可以通过第一总线接口、接收经过高速并行总线传输的数据(该数据可以为内存子系统发送的数据)。

示例性的，计算子系统可以通过第一总线接口向内存子系统发送数据访问命令；其中，第一总线接口在基于高阶调制对数据访问命令进行调制之后，可以发送该数据访问命令。计算子系统还可以通过第一总线接口接收内存子系统发送的数据，其中，第一总线接口在接收到该数据后，可以基于高阶调制对该数据进行解调。

内存子系统包括第二总线接口和内存模组，高速并行总线的另一端连接第二总线接口。这样内存子系统可以通过第二总线接口、经过高速并行总线传输的数据，还可以通过第二总线接口将需要发送的数据、经过高速并行总线传输到计算子系统。

示例性的，内存子系统可以通过第二总线接口接收数据访问命令，根据数据访问命令访问内存模组中的数据；其中，在接收到该数据访问命令之后、根据该数据访问命令访问该内存模组中的数据之前，第二总线接口可以基于高阶调制对接收的数据访问命令进行解调。内存子系统还可以通过第二总线接口向计算子系统发送数据，其中，第二总线接口可以在基于高阶调制对发送的数据进行调制后，发送该数据。

本申请实施例中并不限定计算子系统以及内存子系统的数量。本申请实施例中可以将包括一个计算子系统和一个内存子系统子的系统称为一个子系统，该数据处理系统中可以包括一个或多个子系统。一个子系统中的内存子系统之间可以通过总线(如高速并行总线)连接，这样一个子系统的计算子系统可以经过该子系统中的高速并行总线、以及内存子系统之间的总线，与另一个子系统的内存子系统进行数据传输。

通过上述系统，计算子系统与内存子系统之间通过高速并行总线连接，相较于传统总线，高速并行总线的数据传输速率更高，高速并行总线两端的总线接口(第一总线接口以及第二总线接口)能够实现高阶调制，使得在一个信号传输周期内能够传输的数据量更多，使得计算子系统与内存子系统之间可以进行高速的数据传输，提升计算子系统与内存子系统之间的数据传输效率。

在一种可能的实施方式中，内存子系统中的内存模组可以包括一种类型的内存模组，也可以包括多种类型的内存模组。当内存子系统包括一种类型的内存模组，该内存模组可以直接连接该第二总线接口，内存模组可以与计算子系统直接进行数据传输。当内存子系统包括多种类型的内存模组，内存子系统还包括多个分层内存控制器，一个分层内存控制器与一种类型内存模组连接；分层内存控制器通过第二总线接口连接高速并行总线。

分层内存控制器可以通过第二总线接口接收数据访问命令，根据该数据访问命令访问内存模组中的数据，还可以将从内存模组中获取的数据通过第二总线接口发送给计算子系统。

通过上述系统，内存子系统的构成较为灵活，适用于不同的场景。内存子系统中允许存在多种类型的内存模组，能够有效扩展内存子系统的存储空间。

在一种可能的实施方式中，第一总线接口包括多个信号引脚组，每个信号引脚组中传输接地信号的引脚数量与传输数据的引脚的数量的比值大于1，且小于2，数据包括数据信号、控制信号以及时钟信号。其中，数据信号为承载数据面的数据(如读取的数据或需要写入的数据)的信号，控制信号为承载控制面的数据(如读取的数据的地址或需要写入的数据的地址)的信号。

通过上述系统，第一总线接口的传输接地信号的引脚数量与传输数据的引脚的数量的比值处于特定范围内，经试验模拟，该特定范围内的信号的串扰小、数据传输速度较高。

在一种可能的实施方式中，每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚数量的比值为3比5，该比值也可以是与3比5存在较小波动的值。

通过上述系统，该比值下的第一总线接口抗干扰能力更强，数据传输速度也更高。

在一种可能的实施方式中，每个信号引脚组中的引脚呈阵列排布，这里的阵列是指以行、列进行排布的方式，且该信号引脚组可以满足如下条件的部分或全部：

条件一、相邻行的引脚不对齐(或相邻列的引脚不对齐)。

条件二、多个间隔行的引脚对齐，多个间隔行是阵列中每间隔一行取一行所形成的多行(或多个间隔列的引脚对齐，多个间隔列是阵列中每间隔一列取一列所形成的多列)。

条件三、任一行中任一引脚到相邻行的垂线与相邻行中两个相邻引脚的中垂线重合；

条件四、任一行中任一引脚与相邻的两个引脚构成等边三角形，其中，相邻的两个引脚位于同一行。

通过上述系统，每个信号引脚组中引脚的排布方式并不是传统的矩形方阵，而是呈现一定的排布规律，按照该排布规律，第一总线接口能够实现数据的高速传输。

在一种可能的实施方式中，本申请并不限定每个信号引脚组中引脚的数量，每个信号引脚组包括32个引脚，第一总线接口中包括较多引脚能够传输较多的数据，保证第一总线接口的传输效率。

在一种可能的实施方式中，本申请并不限定每个信号引脚组中引脚的数量，例如，每个信号引脚组包括8个传输数据信号的引脚、2个传输控制信号的引脚、2个传输时钟信号的引脚、20个传输接地信号的引脚。不同类型的引脚也可以按照如上数量成比例增大，在一些场景中允许减少传输接地信号的引脚的数量。

通过上述系统，每个信号引脚组中包括特定数量的不同类型的引脚，引脚数量也成一定规律，以保证第一总线接口的性能。

在一种可能的实施方式中，本申请并不限定该第一总线接口中信号引脚组的数量，信号引脚组的数量与第一总线接口的带宽相匹配。例如，第一总线接口中可以包括8个信号引脚组。这样能够保证第一总线接口适用于不同的带宽要求的传输场景中。

在一种可能的实施方式中，计算子系统中还包括时钟电路，时钟信号用于向第一总线接口提供时钟信号，时钟电路中包括电感以及信号源，电感与信号源呈T型结构。

通过上述系统，电感与信号源呈T型结构，能有效减少时钟电路的面积，便于时钟电路的部署。

在一种可能的实施方式中，时钟电路通过频率调整电路连接第一总线接口，频率调整电路用于提高时钟信号的频率，第一总线接口基于提高频率的时钟信号进行高阶调制。本申请实施例并不限定频率调整电路的具体类型。凡是能够提升时钟信号的频率的电路均适用于本申请实施例。

通过上述系统，时钟电路产生的时钟信号除了能够传输到第一总线接口的引脚中，还可以通过提升时钟信号的频率，以便第一总线接口基于提高频率的时钟信号进行高阶调制，这样第一总线接口不需要连接其他电路以获得高频的时钟信号，时钟信号能够得到有效利用。

第二方面，本申请实施例提供了一种数据处理方法，方法应用于数据处理系统，数据处理系统包括计算子系统以及内存子系统，计算子系统与内存子系统通过高速并行总线连接；计算子系统包括处理器和第一总线接口，处理器通过第一总线接口与高速并行总线的一端连接，内存子系统包括第二总线接口和内存模组，高速并行总线的另一端连接第二总线接口，有益效果可以参见第一方面的相关说明，此处不再赘述。在该方法中：处理器可以通过第一总线接口向内存子系统发送数据访问命令，其中，第一总线接口在基于高阶调制对数据访问命令进行调制后发送数据访问命令。内存子系统可以通过第二总线接口接收数据访问命令，根据数据访问命令访问内存模组中的数据，其中，第二总线接口在接收到数据访问命令后基于高阶调制对数据访问命令进行解调。

在一种可能的实施方式中，内存子系统可以通过第二总线接口向计算子系统发送数据，其中，第一总线接口在基于高阶调制对数据进行调制后发送数据。处理器可以通过第一总线接口接收数据，其中，第一总线接口在接收到数据后基于高阶调制对数据进行解调。

在一种可能的实施方式中，内存子系统包括多种类型的内存模组，内存子系统还包括多个分层内存控制器，一个分层内存控制器与一种类型的内存模组连接；分层内存控制器通过第二总线接口连接高速并行总线，内存子系统通过第二总线接口接收数据访问命令时，分层内存控制器可以通过第二总线接口接收数据访问命令，根据数据访问命令访问内存模组中的数据。

在一种可能的实施方式中，内存子系统包括多种类型的内存模组，内存子系统还包括多个分层内存控制器，一个分层内存控制器与一种类型的内存模组连接；分层内存控制器通过第二总线接口连接高速并行总线，内存子系统通过第二总线接口向计算子系统发送数据时，分层内存控制器可以通过第二总线接口向计算子系统发送数据。

在一种可能的实施方式中，第一总线接口包括多个信号引脚组，每个信号引脚组中传输接地信号的引脚数量与传输数据的引脚的数量的比值大于1，且小于2，数据包括数据信号、控制信号以及时钟信号。

在一种可能的实施方式中，每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚数量的比值为3比5。

第三方面，本申请实施例还提供了一种计算设备，该计算设备包括第一方面所提及的数据处理系统。

第四方面，本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述第二方面以及第二方面的各个可能的实施方式中所述的方法。

第五方面，本申请还提供一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第二方面以及第二方面的各个可能的实施方式中所述的方法。

第六方面，本申请还提供一种计算机芯片，所述芯片与存储器相连，所述芯片用于读取并执行所述存储器中存储的软件程序，执行上述第二方面以及第二方面的各个可能的实施方式中所述的方法。

附图说明

图1为本申请提供的一种数据处理系统的架构示意图；

图2为本申请提供的一种数据处理系统的架构示意图；

图3为本申请提供的一种数据处理系统的架构示意图；

图4为本申请提供的一种第一总线接口的结构示意图；

图5为本申请提供的一种第一总线接口的引脚排布示意图；

图6为本申请提供的一种高速并行总线的示意图；

图7为本申请提供的一种时钟电路的结构示意图；

图8为本申请提供的一种第一总线接口与时钟电路连接的示意图；

图9为本申请提供的一种第二总线接口的结构示意图；

图10为本申请提供的一种数据处理方法的示意图。

具体实施方式

如图1所示，本申请实施例提供了一种数据处理系统，该数据处理系统包括计算子系统100和内存子系统200。计算子系统100以及内存子系统200之间通过高速并行总线300连接。该数据处理系统可以位于服务器、移动终端等设备中。

计算子系统100主要用于实现运算。内存子系统200用于缓存数据。计算子系统100可以从内存子系统200中读取数据，利用读取的数据进行运算。计算子系统100也可以将运算后的数据写入到内存子系统200中。

计算子系统100和内存子系统200之间需要进行数据交互。在本申请实施例中，为了保证计算子系统100和内存子系统200之间能够进行高效的数据交互，使得计算子系统100能够表现较佳的计算性能。在本申请实施例中，计算子系统100通过高速并行总线300与内存子系统200进行连接。高速并行总线300能够保证计算子系统100与内存子系统200之间能够在短时间内进行大量的数据交互，这样内存子系统200的读写速度能够与计算子系统100的计算能力相匹配。

在本申请实施例中，除了在计算子系统100和内存子系统200之间设置高速并行总线300，为了匹配该高速并行总线300，在计算子系统100和内存子系统200中还设置了相应的总线接口，以保证计算子系统100和内存子系统200之间需要交互的数据经过总线接口的处理后，可以通过高速并行总线300进行传输。为了方便区分计算子系统100和内存子系统200中设置的总线接口，将计算子系统100中的总线接口称为第一总线接口110，将内存子系统200中的总线接口称为第二总线接口210。

下面对计算子系统100以及内存子系统200的结构进行说明：

计算子系统100包括处理器120、时钟电路130以及第一总线接口110。处理器120中可以包括一个或多个核，还可以包括缓存，如L1缓存、L2缓存以及L3缓存。处理器120的核之间可以通过处理器内部的总线进行数据传输。处理器120连接第一总线接口110，时钟电路130与第一总线接口110连接，该时钟电路130用于产生时钟信号，时钟电路130产生的时钟信号可以传输至第一总线接口110，通过第一总线接口110传输至高速串行总线。处理器120通过该第一总线接口110与高速串行总线连接。处理器120可以通过第一总线接口110与内存子系统200进行交互，例如，处理器120生成的数据访问命令可以通过第一总线接口110，经由高速串行总线发送至内存子系统200。处理器120也可以通过该第一总线接口110，接收来自内存子系统200的、经由高速串行总线传输的数据访问响应。数据访问命令包括用于请求读取数据的数据读取命令、用于请求写入数据的数据写入命令。针对数据读取命令反馈的数据访问响应可以携带从内存子系统200中读取的数据，针对数据写入命令反馈的数据访问响应可以指示数据写入成功或失败。

内存子系统200包括第二总线接口210以及内存模组230。在内存子系统200中，第二总线接口210连接高速串行总线。内存模组230是内存子系统200中用于存储数据的模组。本申请实施例并不限该内存模组230的类型，例如该内存模组230可以为双倍速率同步动态随机存取存储器(double data synchronous dynamic random access memory，DDR)、存储级存储器(storage-class memory，SCM)、以及同步动态随机存取存储器(synchronousdynamic random access memory，SDRAM)等。

在图1所示的内存子系统200中，内存模组230直接通过第二总线接口210连接高速串行总线，这样，内存模组230可以通过该第二总线接口210接收来自处理器120的数据访问命令，内存模组230可以根据该数据访问命令访问内存模组230所存储的数据。内存模组230也可以通过第二总线接口210将需要发送给处理的数据，经由高速串行总线发送给处理器120。

图1所示的内存子系统200适用于内存子系统200中包括一种类型的内存模组230，这样，内存模组230可以通过相同的第二总线接口210连接该高速并行总线300。

本申请实施例提供中计算子系统100和内存子系统200的连接方式也适用于内存子系统200包括多种不同类型的内存模组230的情况。

如图2所示，为本申请实施例提供的一种数据处理系统，该数据处理系统包括计算子系统100和内存子系统200。计算子系统100以及内存子系统200之间通过高速并行总线300连接。

关于计算子系统100的说明可以前述内容，此处不再赘述。

内存子系统200包括分层内存控制器220、第二总线接口210以及内存模组230。在图2中，在内存子系统200中，分层内存控制器220通过第二总线接口210连接高速串行总线，分层内存控制器220与内存模组230连接。本申请实施例并不限定分层内存控制器220的数量。例如，内存子系统200中可以包括多个分层内存控制器220，一个分层内存控制器220可以与一种类型的内存模组230连接。又例如，内存子系统200中可以包括一个分层内存控制器220，该分层内存控制器220可以连接该不同类型的内存模组230。例如，分层内存控制器220上可以配置与不同类型的内存模组230匹配的插槽或接口，这样不同的内存模组230可以通过相应的插槽或者接口连接到分层内存控制器220上。

在如图2所示的数据处理系统中，分层内存控制器220可以通过该第二总线接口210接收来自处理器120的数据访问命令。分层内存控制器220在接收到该数据访问后命令，解析该数据访问命令，根据该数据访问命令访问内存模组230中存储的数据。分层内存控制器220也可以从内存模组230中获取数据，将获取的数据通过第二总线接口210、经由高速串行总线发送给处理器120。

另外，该数据处理系统可以包括多个子系统，每个子系统中包括一个计算子系统100以及一个内存子系统200。计算子系统100以及内存子系统200的结构可以与图1或图2中所示的计算子系统100以及内存子系统200的结构相同。

每个子系统之间存在连接。对于任一子系统可以通过与其连接的子系统中的内存子系统200交互，访问与其连接的子系统中的内存子系统200中的数据。

下面以数据处理系统中包括两个子系统为例，对数据处理系统中包括多个子系统时，子系统之间的连接方式进行说明，这里仅侧重描述子系统之间的而连接方式，子系统中计算子系统100以及内存子系统200的功能、计算子系统100中各个组成部分(如第一总线接口110、处理器120、时钟电路130)的功能、内存子系统200中各个组成部分(如第二总线接口210、内存模组230以及分层内存控制器220)的功能可以参见前述说明，此处不再赘述：

如图3所示，数据处理系统包括子系统A和子系统B，子系统A中包括计算子系统100A和内存子系统200A。计算子系统100A以及内存子系统200A之间通过高速并行总线300A连接。计算子系统100A包括处理器120A、时钟电路130A以及第一总线接口110A。时钟电路130A与第一总线接口110A连接，处理器120A连接第一总线接口110A。内存子系统200A包括分层内存控制器220A、第二总线接口210A以及内存模组230A。在内存子系统200A中，分层内存控制器220A通过第二总线接口210A连接高速串行总线，分层内存控制器220A与内存模组230A连接。

子系统B内部结构与子系统A类似，为了方便区分，子系统B中组成部分的标识最后均标有B。

子系统A中内存子系统200A与子系统B中内存子系统200B之间通过高速并行总线300C连接。本申请实施例并不限定高速并行总线300C连接内存子系统200A和内存子系统200B的方式，例如，该内存子系统200A中的第二总线接口210A可以通过高速并行总线300C与内存子系统200B中的第二总线接口210B连接。

这样，对于子系统A中的计算子系统100A可以与子系统B中的内存子系统200B交互，计算子系统100A向内存子系统200B发送的数据访问命令可以经过第一总线接口110A、高速并行总线300A、高速并行总线300C、第二总线接口210B传输至内存子系统200B。内存子系统200B向计算子系统100A反馈的数据访问响应可以经过第二总线接口210B、高速并行总线300C、高速并行总线300A、第一总线接口110A传输至内存子系统200A。

子系统A中计算子系统100A与子系统B中计算子系统100B之间也可以通过总线D连接。这样，计算子系统100A与计算子系统100B能够配合执行一些运算。本申请实施例并不限定总线D连接计算子系统100A和计算子系统100B的方式以及总线D的类型。

例如，计算子系统100A中的处理器120A可以通过总线D与计算子系统100B中的处理器120B连接。该总线D可以为对称多处理(symmetrical multi-processing，SMP)总线。

从图1、图2以及图3所示的数据处理系统可以发现，在内存子系统200以及计算子系统100之间构建的新的高速并行总线300，并在内存子系统200以及计算子系统100中配置的相应的总线接口。下面对本申请实施例提供计算子系统100中包括的组件以及高速并行总线300进行相应说明。

(1)、第一总线接口110，如图1以及图2中所示的第一总线接口110以及第二总线接口210，这两个接口的结构以及功能类似，这里仅是以第一总线接口110为例进行说明。

如图4所示，为本申请实施例提供的一种第一总线接口110的结构示意图。第一总线接口110包括数据处理模块111、以及数据传输模块112。

数据处理模块111连接处理器120，可以接收处理器120传输的数据访问命令。数据处理模块111可以对数据访问命令进行处理，产生信号。数据传输模块112可将数据处理模块111产生的信号传输至高速并行总线300上。数据处理模块111与数据传输模块112连接，数据传输模块112从高速并行总线300接收数据访问响应，将接收到的数据访问响应传输至数据处理模块111；数据处理模块111可以对数据传输模块112接收的数据访问响应进行处理，将处理后的数据访问响应传输给处理器120。

数据处理模块111对数据访问命令提及数据访问响应所进行的处理包括调制、解调。数据处理模块111从数据访问命令中携带的数据进行调制，将数据调制到载波信号上，产生信号；对于请求写入数据的数据写入命令，该数据写入命令中携带的数据包括需要写入到内存子系统200中的数据、以及该数据在内存子系统200中的地址。数据处理模块111对需要写入到内存子系统200中的数据进行调制，可以产生数据信号，对该数据在内存子系统200中的地址进行调制，可以产生控制信号。对于请求读取数据的数据读取命令，该数据读取命令中携带的数据包括需要从内存子系统200中读取的数据的地址。数据处理模块111对需要读取的数据的地址进行调制，可以产生控制信号。

数据处理模块111所产生的控制信号可以理解为处理器120与内存子系统200交互的控制面的信号。该数据信号为处理器120与内存子系统200交互的数据面的信号。

数据处理模块111从数据传输模块112传输的信号进行解调，将获得承载在信号上的数据；将获得的数据传输至处理器120。数据传输模块112传输的信号包括但不限于：承载有数据的数据信号或内存子系统200发送的控制信号，例如，该控制信号可以为内存子系统200向处理器120反馈的响应，如在读取内存子系统200中的数据时该响应可以指示读取失败或成功，在从内存子系统200中写入数据时，该响应可以指示数据写入成功或失败。数据信号承载的数据为处理器120需要从内存子系统200读取的数据。

在本申请实施例中，数据处理模块111实现高阶调制以及解调，如数据处理模块111可以采用脉冲振幅调制3(3pulse amplitude modulation，PAM3)或脉冲振幅调制4(4pulse amplitude modulation，PAM4)实现调制与解调。高阶调制能够利用多个信号电平来进行信号传输，每个周期可以传输多个比特的数据，相较于低阶调制，每个周期所能传输的数据更多，传输速率更高。

本申请实施例并不限定数据处理模块111的内部结构，凡是能够实现处理器120或内存子系统200传输的数据进行处理的模块均适用于本申请实施例。

数据传输模块112能够将信号传输至高速并行总线300，还可以从高速并行总线300中接收信号。数据传输模块112包括多个信号引脚(pin)组。每个信号引脚组在一个信号传输周期(信号传输周期可以理解为时钟信号的周期)可以传输的数据量为1个字节(byte)，每个信号引脚组中传输接地信号的引脚的数量与传输数据的引脚的数量的比值大于1，小于2。例如，每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚的数量的比值为3比5。

传输数据的引脚是指该引脚所传输的信号上承载为一些重要信息，如数据本身、地址、时钟等。为了方便说明，传输该数据的引脚包括数据引脚、控制引脚以及时钟引脚。数据引脚用于传输数据信号，该数据信号上承载的即为需要存储在内存子系统200中的数据，或处理器120运算所需的数据(也即处理器120需要从内存子系统200中读取的数据)。控制引脚用于传输控制信号。时钟引脚用于传输时钟信号，该时钟信号用于同步控制信号或数据信号的频率，该时钟信号可以由计算子系统100中的时钟电路130产生。

传输接地信号的引脚可以称为接地引脚，该接地信号用于防止信号引脚组信号引脚中在传输信号时产生串扰。接地信号可以由电源模块(电源模块是指设备中用于提供电力的模块)的接地接口产生，接地引脚可以直接连接接地接口，也可以通过其他组件连接该接地接口。

在本申请实施例中每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚的数量的比值可以维持在3比5。需要说明的是，在本申请实施例中允许每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚的数量的比值与3比5存在一定的波动。例如，在设计总线接口时，可以减少一些接地引脚，这样会导致信号引脚组中传输数据的引脚的数量与传输接地信号的引脚的数量的比值大于3比5。也就是说，在本申请实施例中每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚的数量的比值与3比5存在一定的差值，该差值小于阈值。

本申请实施例并不限定每个信号引脚组中不同类型的引脚的数量。例如，每个信号引脚组中包括8个数据引脚、2个控制引脚、2个时钟引脚、20个接地引脚。本申请实施例并限定信号引脚组的数量。

在本申请实施例中，信号引脚组所包括的引脚呈阵列的方式进行排布，也就是说，该信号引脚组中的引脚排成行、列的形式。

该阵列满足下列条件的部分或全部：

条件一：该阵列中相邻行的引脚不对齐，或该阵列中相邻列的引脚不对齐。

该阵列中相邻行的引脚不对齐是指相邻行的引脚位于不同的列上，该阵列中相邻列的引脚不对齐是指相邻列的引脚位于不同的行上。

条件二：该阵列中多个间隔行的引脚对齐，该阵列多个中间隔列的引脚对齐。多个间隔行是指阵列中每间隔一行取一行所形成的多行；多个间隔列是指阵列中每间隔一列取一列所形成的多列。

该阵列中多个间隔行的引脚对齐是指每个间隔行中排序位置相同的引脚位于同一列中。例如，每个间隔行中第二个引脚位于同一列。该阵列中多个间隔列的引脚对齐是指每个间隔列中排序位置相同的引脚位于同一行中。例如，每个间隔列中第一个引脚位于同一列。

条件三：该阵列中任一行中任一引脚到相邻行的垂线与相邻行中两个相邻引脚的中垂线重合。

条件四：该阵列中任一行中任一引脚与相邻的两个引脚构成等边三角形，其中与该引脚中相邻的两个引脚位于同一行。

经测试，满足上述条件的部分或全部，可以提高该第一总线接口110的信号质量，保证该第一总线接口110的信号完整性；该第一总线接口110能够保证高的信号传输速率。

如图5所述为本申请实施例中数据传输模块112中引脚的一种排布方式，在图5中，白色圆圈表示接地引脚，黑色圆圈表示数据引脚，虚线圆圈用于表示控制引脚，纹路填充的圆圈用于表征时钟引脚。

图5中，一个信号引脚组中包括32个引脚，该32个引脚呈阵列排布，该阵列中包括8行引脚，每行引脚中四个信号引脚。该阵列中相邻行不对齐，也即相邻两行的引脚存在错位，并不在同一列中。间隔行的引脚呈对齐状态，也即间隔行中排序位置相同的引脚为与同一行。

(2)、高速并行总线300。

如图6所示，为计算子系统100与内存子系统200之间的高速并行总线300的示意图，高速并行总线300包括连接第一总线接口110以及第二总线接口210之间的多组信号线。每组信号线用于连接第一总线接口110中的一个信号引脚组和第二总线接口210的一个信号引脚组，每组信号线包括多条信号线，其中一条信号线用于连接第一总线接口110的一个引脚和第二总线接口210的引脚。

该高速并行总线300中允许该多组信号线同时传输信号，以实现信号的并行传输。采用高速并行总线300能够有效提高计算子系统100与内存子系统200之间的数据传输速率。

(3)、时钟电路130。

如图1、图2以及图3中，第一总线接口110与时钟电路130链接，时钟电路130用于产生时钟信号。在计算子系统100中，处理器120的运行程序指令，执行操作都是需要遵循时钟信号，有了时钟信号，可以使得处理器120能够有序的执行各个操作。对于第一总线接口110而言，在发送数据以及接收数据时，也需要遵循时钟信号。通过时钟信号，第一总线接口110能够有序的进行信号的发送以及接收。时钟信号可以简单认为是脉冲信号或者是包括上升沿和下降沿的方波。脉冲信号的间隔越短，时钟的频率也就越高，数据收发速率也就越高。

在本申请实施例中，时钟电路130可以采用LC架构(其中，L表示电感(inductor)，C表示电容(capacitor))，该时钟电路130为振荡电路，该时钟电路130中包括是电容、电感以及电流源。在时钟电路130中电流源与电感的位置关系可以呈T型结构。

时钟电路130中电流源与电感的位置关系呈T型结构的实现方式有很多种，本申请实施例并不限定该T型结构的实现方式。如图7所示为本申请实施例提供的一种时钟电路130。该时钟电路中包括电容、电感、三个信号源(如信号源A、信号源B以及信号源C)以及三极管，该电路的输出端可参见图7所标识的位置，图7中箭头方向表征电路的方向。在图7所示的电路图中信号源A与两个电感呈T型结构。采用这种电路结构能够有效减少时钟电路130的面积。

如图8所示为本申请实施例中时钟电路130与第一总线接口110的连接方式，时钟电路130可以连接数据传输模块112中的时钟引脚，这样，时钟电路130可以将时钟信号传输至时钟引脚。时钟电路130还可以通过频率调整电路连接数据处理模块111，频率调整电路能够提高时钟信号频率，这样，第一时钟信号可以通过频率调整电路向数据处理模块111提供频率较高的时钟信号，数据处理模块111可以利用该频率较高的时钟信号实现调制解调。本申请实施例并不限定频率调整电路的具体结构，例如频率调整电路可以为时钟恢复电路(clock and data recovery，CDR)，也可以为其他电路，凡是能够提升时钟信号频率的电路均可作为频率调整电路。在图8中以频率调整电路为CDR。

下面对内存子系统200中第二总线接口210和分层内存控制器220的结构进行说明：

(4)、第二总线接口210。

参见图9，为本申请实施例提供的一种第二总线接口210的结构示意图。第二总线接口210包括数据处理模块211、以及数据传输模块212。

数据处理模块211连接分层内存控制器220(适用于如图2所示的数据处理系统)，或直接连接内存模组230(适用于如图1所示的数据处理系统)，可以接收分层内存控制器220(或内存模组230)发送的数据访问响应。数据处理模块211可以对数据访问响应进行处理，产生信号。数据传输模块212可将数据处理模块211产生的信号传输至高速并行总线300上。数据处理模块211与数据传输模块212连接，数据传输模块212从高速并行总线300接收数据，将接收到的数据访问命令传输至数据处理模块211；数据处理模块211可以对数据传输模块212接收的数据访问命令进行处理，将处理后的数据访问命令传输给分层内存控制器220或内存模组230。

数据处理模块211对数据访问命令以及数据访问响应所进行的处理包括调制、解调。数据处理模块211从数据访问响应中携带的数据进行调制，将数据调制到载波信号上，产生信号。针对数据写入请求反馈的数据访问响应，该数据访问响应可以指示数据写入成功或失败，数据处理模块211该数据访问响应进行调制，产生控制信号。针对数据读取命令反馈的数据访问响应，该数据访问响应中携带的数据包括内存子系统200中读取的数据址。数据处理模块211对需要读取的数据进行调制，可以产生数据信号。

数据处理模块211所产生的控制信号可以理解为处理器120与内存子系统200交互的控制面的信号。该数据信号为处理器120与内存子系统200交互的数据面的信号。

数据处理模块211从数据传输模块212传输的信号进行解调，将获得承载在信号上的数据；将获得的数据传输至处理器120。数据传输模块212传输的信号包括但不限于：承载有数据的数据信号或计算子系统100发送的控制信号。例如，当计算子系统100需要读取内存子系统200中的数据时，该控制信号可以指示需要从内存子系统200中读取的数据的地址。当计算子系统100在内存子系统200中写入数据时，该控制信号可以指示需要写入到内存子系统200的数据的地址。该数据信号上可以承载需要写入到内存子系统200的数据。

在本申请实施例中，数据处理模块211实现高阶调制以及解调，如数据处理模块211可以采用PAM3或PAM4实现调制与解调。

本申请实施例并不限定数据处理模块211以及数据传输模块212的内部结构与第一总线接口110中数据处理模块111以及数据传输模块112的内部结构类似，具体可以参见前述说明，此处不再赘述。

(5)分层内存控制器220。

本申请实施例并不限定该分层内存控制器220的结构，分层内存控制器220可以处理数据访问命令，从内存模组230中读取数据，或向内存模组230中写入数据，分层内存控制器220还可以反馈数据访问响应，以向计算子系统100反馈读取的数据，或通知内存子系统200数据写入成功或失败。本申请实施例并不限定分层内存控制器220的结构，凡是能够处理数据访问命令、反馈数据访问响应的模块均可以作为分层内存控制器220。

基于如图1～图3所示的数据处理器120系统，本申请实施例提供了一种数据处理方法，在该方法中，计算子系统100可以通过第一总线接口110向内存子系统200发送数据访问命令，内存子系统200也可以通过第二总线接口210接收该数据访问命令，并处理该数据访问命令。内存子系统200也可以通过第二总线接口210向计算子系统100发送数据，计算子系统100可以通过第一总线接口110接收该数据，该方法可以包括如下步骤：

步骤1001：处理器120需要访问内存子系统200的数据时，处理器120生成数据访问命令。

步骤1002：该处理器120通过第一总线接口110将数据访问命令发送至内存子系统200。

第一总线接口110对该数据访问命令进行高阶调制，将该数据访问命令转换信号，如第一总线接口110可以将该数据访问命令为控制信号(如该数据访问命令为数据读取命令)、或将该数据访问命令转换为控制信号与数据信号(如该数据访问命令为数据写入命令的情况下)。第一总线接口110将转换后的信号通过该第一总线接口110的各个引脚传输至高速并行总线300。转换后的信号经过高速并行总线300传输至内存子系统200。

步骤1003：内存子系统200通过第二总线接口210接收该数据访问命令。处理该数据访问命令，根据该数据访问命令访问内存模组230中的数据。

内存子系统200在访问内存模组230中的数据时，当该数据访问命令为数据读取命令，内存子系统200可以从内存模组230中读取数据，并将读取的数据携带在数据访问响应中。

当该数据访问命令为数据写入命令，内存子系统200可以将数据访问命令中携带的数据写入到内存模组230中。若写入成功，内存子系统200生成指示数据写入成功的数据访问响应，若写入失败，内存子系统200生成指示数据写入失败的数据访问响应。

内存子系统200内部，这里以内存子系统200包括分层内存控制器220为例进行说明，第二总线接口210接收到通过高速并行总线300中传输的信号，如接收控制信号(数据访问命令为数据读取命令)、或接收控制信号以及数据信号(数据访问命令为数据写入命令)。第二总线接口210可以对接收的信号进行高阶解调，确定该信号中承载的数据。对于内存子系统200不包括分层内存控制器220的情况，可以由内存模组230处理该数据访问命令，也即在这种情况下，内存模组230可以具备分层内存控制器220的功能。

若接收到的是控制信号，也即接收到数据读取命令，控制信号中承载的数据为地址，分层内存控制器220可以根据地址从内存模组230中读取数据，生成携带有数据的数据访问响应。若接收到的是控制信号和数据信号，也即接收到数据写入命令，控制信号中承载的数据为地址，数据信号中承载的是待写入的数据，分层内存控制器220可以根据地址将待写入的数据写入到内存模组230中，分层内存控制器220可以生成数据访问响应，该数据访问响应可以用于指示数据写入成功或失败。

在本申请实施例中，携带数据的数据访问响应、指示数据写入成功的数据访问响应以及指示数据写入失败的数据访问响应都可以作为内存子系统200可以发送给计算子系统100的数据。为方便说明，下文中用数据访问响应指代内存子系统200需要发送给计算子系统100的数据。

步骤1004：内存子系统200通过第二总线接口210向计算子系统100发送该数据访问响应。

第二总线接口210可以在发送该数据访问响应之前对该数据访问响应进行高阶调制，将该数据访问响应转换信号，如第二总线接口210可以将该数据访问响应为控制信号(如该数据访问响应指示数据写入成功或失败)、或将该数据访问响应转换为控制信号与数据信号(如该数据访问响应携带有数据，数据信号中携带有数据，控制信号可以承载控制面的数据)。第一总线接口110将转换后的信号通过该第一总线接口110的各个引脚传输至高速并行总线300。转换后的信号经过高速并行总线300传输至计算子系统100。

步骤1005：计算子系统100通过第一总线接口110接收该数据访问响应，根据该数据访问响应确定数据访问的结果，如获取读取的数据、确定数据是否写入成功。

计算子系统100内部，第一总线接口110接收到通知高速并行总线300中传输的信号，如接收控制信号(数据访问响应用于指示数据写入成功或失败)、或接收控制信号以及数据信号(数据访问响应携带有数据)。第二总线接口210可以对接收的信号进行高阶解调，确定该信号中承载的数据，处理器120可以从第二总线接口210获取信号中的承载的数据，确定数据访问的结果。

上述各个附图对应的流程的描述各有侧重，某个流程中没有详述的部分，可以参见其他流程的相关描述。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。计算机程序产品包括计算机程序指令，在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例图7所述的流程或功能。

上述实施例，可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载或执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集合的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质。半导体介质可以是固态硬盘(solid state drive，SSD)。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (16)

1.一种数据处理系统，其特征在于，所述系统包括计算子系统以及内存子系统，所述计算子系统与所述内存子系统通过高速并行总线连接；

所述计算子系统包括处理器和第一总线接口，所述处理器通过所述第一总线接口与所述高速并行总线的一端连接；

所述计算子系统，用于通过所述第一总线接口向所述内存子系统发送数据访问命令；以及通过所述第一总线接口接收所述内存子系统发送的数据，其中，所述第一总线接口用于基于高阶调制对所述数据访问命令进行调制以及对接收的所述数据进行解调；

所述内存子系统包括第二总线接口和内存模组，所述高速并行总线的另一端连接所述第二总线接口；

所述内存子系统，用于通过所述第二总线接口接收所述数据访问命令，根据所述数据访问命令访问所述内存模组中的数据；以及通过所述第二总线接口向所述计算子系统发送数据，其中，所述第二总线接口用于基于高阶调制对接收的所述数据访问命令进行解调以及对发送的所述数据进行调制。

2.如权利要求1所述的系统，其特征在于，所述内存子系统包括多种类型的所述内存模组，内存子系统还包括多个分层内存控制器，一个所述分层内存控制器与所述一种类型内存模组连接；所述分层内存控制器通过所述第二总线接口连接所述高速并行总线；

所述分层内存控制器，用于通过所述第二总线接口接收所述数据访问命令或向所述计算子系统发送数据。

3.如权利要求1或2所述的系统，其特征在于，所述第一总线接口包括多个信号引脚组，每个信号引脚组中传输接地信号的引脚数量与传输数据的引脚的数量的比值大于1，且小于2，所述数据包括数据信号、控制信号以及时钟信号。

4.如权利要求3所述的系统，其特征在于，所述每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚数量的比值为3比5。

5.如权利要求1或2所述的系统，其特征在于，所述每个信号引脚组中的引脚呈阵列排布，满足如下条件的部分或全部：

相邻行的引脚不对齐；

多个间隔行的引脚对齐，所述多个间隔行是所述阵列中每间隔一行取一行所形成的多行；

任一行中任一引脚到相邻行的垂线与相邻行中两个相邻引脚的中垂线重合；

任一行中任一引脚与相邻的两个引脚构成等边三角形，其中，所述相邻的两个引脚位于同一行。

6.如权利要求3～5任一项所述的系统，其特征在于，所述每个信号引脚组包括32个引脚。

7.如权利要求3～6任一项所述的系统，其特征在于，所述每个信号引脚组包括8个传输数据信号的引脚、2个传输控制信号的引脚、2个传输时钟信号的引脚、20个传输接地信号的引脚。

8.如权利要求3～7任一项所述的系统，其特征在于，所述第一总线接口包括8个信号引脚组。

9.如权利要求1-8任一项所述的系统，其特征在于，所述计算子系统中还包括时钟电路，所述时钟信号用于向所述第一总线接口提供时钟信号，所述时钟电路中包括电感以及信号源，所述电感与所述信号源呈T型结构。

10.如权利要求9所述的系统，其特征在于，所述时钟电路通过频率调整电路连接所述第一总线接口，所述频率调整电路用于提高所述时钟信号的频率，所述第一总线接口基于提高频率的所述时钟信号进行高阶调制。

11.一种数据处理方法，其特征在于，所述方法应用于数据处理系统，所述数据处理系统包括计算子系统以及内存子系统，所述计算子系统与所述内存子系统通过高速并行总线连接；所述计算子系统包括处理器和第一总线接口，所述处理器通过所述第一总线接口与所述高速并行总线的一端连接，所述内存子系统包括第二总线接口和内存模组，所述高速并行总线的另一端连接所述第二总线接口，所述方法包括：

所述处理器通过所述第一总线接口向所述内存子系统发送数据访问命令，其中，所述第一总线接口在基于高阶调制对所述数据访问命令进行调制后发送所述数据访问命令，

所述内存子系统通过所述第二总线接口接收所述数据访问命令，根据所述数据访问命令访问所述内存模组中的数据，其中，所述第二总线接口在接收到所述数据访问命令后基于高阶调制对所述数据访问命令进行解调。

12.如权利要求11所述的方法，其特征在于，所述方法还包括：

所述内存子系统通过所述第二总线接口向所述计算子系统发送数据，其中，所述第一总线接口在基于高阶调制对所述数据进行调制后发送所述数；

所述处理器通过所述第一总线接口接收所述数据，其中，所述第一总线接口在接收到所述数据后基于高阶调制对所述数据进行解调。

13.如权利要求11所述的方法，其特征在于，所述内存子系统包括多种类型的所述内存模组，内存子系统还包括多个分层内存控制器，一个所述分层内存控制器与一种类型的所述内存模组连接；所述分层内存控制器通过所述第二总线接口连接所述高速并行总线，所述内存子系统通过所述第二总线接口接收所述数据访问命令，包括：

所述分层内存控制器通过所述第二总线接口接收所述数据访问命令，根据所述数据访问命令访问所述内存模组中的数据。

14.如权利要求12所述的方法，其特征在于，所述内存子系统包括多种类型的所述内存模组，内存子系统还包括多个分层内存控制器，一个所述分层内存控制器与一种类型的所述内存模组连接；所述分层内存控制器通过所述第二总线接口连接所述高速并行总线，所述内存子系统通过所述第二总线接口向所述计算子系统发送数据，包括：

所述分层内存控制器通过所述第二总线接口向所述计算子系统发送数据。

15.如权利要求11～14任一项所述的方法，其特征在于，所述第一总线接口包括多个信号引脚组，每个信号引脚组中传输接地信号的引脚数量与传输数据的引脚的数量的比值大于1，且小于2，所述数据包括数据信号、控制信号以及时钟信号。

16.如权利要求15所述的方法，其特征在于，所述每个信号引脚组中传输数据的引脚的数量与传输接地信号的引脚数量的比值为3比5。

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