CN114912399A - 制程技术评估的方法、系统及用于制程技术评估的方法 - Google Patents

制程技术评估的方法、系统及用于制程技术评估的方法 Download PDF

Info

Publication number
CN114912399A
CN114912399A CN202110756900.9A CN202110756900A CN114912399A CN 114912399 A CN114912399 A CN 114912399A CN 202110756900 A CN202110756900 A CN 202110756900A CN 114912399 A CN114912399 A CN 114912399A
Authority
CN
China
Prior art keywords
scaling factor
process technology
original
capacitance
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110756900.9A
Other languages
English (en)
Inventor
欧纮誌
李国辅
陈文豪
张克正
张湘和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114912399A publication Critical patent/CN114912399A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/30—Computing systems specially adapted for manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

提供了一种制程技术评估的方法、系统及用于制程技术评估的方法，制程技术评估的方法包括：定义此制程技术评估的范围，该范围包含原始制程技术及第一制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此第一制程技术，产生第一电阻缩放因数及第一电容缩放因数；以及由电子设计自动化(electronic design automation,EDA)工具利用此第一电阻缩放因数及此第一电容缩放因数来进行该集成电路的模拟。此外，一种制程技术评估的系统及产生用于制程技术评估的新技术文件的方法亦在此揭露。

Description

制程技术评估的方法、系统及用于制程技术评估的方法
技术领域
本揭示内容是有关于一种制程技术评估的方法、系统及产生用于制程技术评估的新技术文件的方法。
背景技术
半导体集成电路(integrated circuit,IC)工业经历了快速的增长。IC材料及设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小且更复杂的电路。然而，该些进步增加了IC处理及制造的复杂性，且为了实现该些进步，需要IC处理及制造中的类似发展。在IC发展的主流过程中，功能密度(亦即，单位晶片面积的互连元件的数量)大体增加了，而几何尺寸(即，可使用制造制程制造的最小元件)减小了。然而，此主流发展需要遵循莫耳定律(Moore's rule)，对设施建设进行巨额投资。因此，一直需要开发具有更小晶片面积、更低成本及更短周转时间的IC。
发明内容
本揭示内容是关于一种制程技术评估的方法。此方法包括：定义制程技术评估的范围，此范围包含原始制程技术及第一制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此第一制程技术，产生第一电阻缩放因数及第一电容缩放因数；以及由电子设计自动化(EDA)工具利用此第一电阻缩放因数及此第一电容缩放因数来进行此集成电路的模拟。
本揭示内容是关于一种产生用于制程技术评估的新技术文件的方法。此方法包括：定义制程技术评估的范围，此范围包括原始制程技术及新制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此新制程技术，产生第一电阻缩放因数及第一电容缩放因数；将此第一电阻缩放因数及此第一电容缩放因数与对应于此原始制程技术的原始技术文件整合，以产生此新技术文件。
本揭示内容是关于一种制程技术评估的系统。此系统包括：处理器；以及处理器可存取的记忆体，此记忆体储存指令，此指令在由处理器执行时执行一种方法。此方法包括：定义制程技术评估的范围，此范围包含原始制程技术及第一制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此第一制程技术，产生第一电阻缩放因数及第一电容缩放因数；以及由电子设计自动化(EDA)工具利用此第一电阻缩放因数及此第一电容缩放因数来进行此集成电路的模拟。
附图说明
当与随附附图一起阅读时，根据以下详细描述可最好地理解本揭露的各态样。注意，根据此工业中的标准实务，各种特征未按比例绘制。实际上，为了使论述清晰，可任意地增加或减小各种特征的尺寸。另外，作为本揭示内容的实施例的实例，附图为说明性的，而无意于进行限制。
图1A为示出根据一些实施例的快速制程技术评估的方法的流程图；
图1B为示出根据一些实施例的快速制程技术评估的方法的流程图；
图2A为根据一些实施例的实例原始技术文件的图；
图2B为根据一些实施例的实例RC缩放因数的图；
图2C为根据一些实施例的实例新技术文件的图；
图3A为根据一些实施例的应用了图1A的方法的实例布局的图；
图3B为根据一些实施例的对应于图3A的布局的新技术文件的图；
图4为根据一些实施例的计算机系统的方块图；
图5为根据一些实施例的IC制造系统的方块图。
【符号说明】
100a:方法
100b:方法
102:步骤
104:步骤
106:步骤
108:步骤
112:步骤
114:步骤
116:步骤
118:步骤
122:步骤
124:缩放因数
126:步骤
128:技术文件
130:新技术文件
132:步骤、EDA工具
310:布局
312-1:物件
312-2:物件
312-3:物件
320:IC
400:系统
401:处理器
402:记忆体
404:总线
406:网络接口(I/F)
408:输入/输出(I/O)装置
410:储存器
414:核心
416:使用者空间
418:硬件元件
500:系统
520:设计公司
522:IC设计布局图
530:遮罩公司
532:数据准备
544:遮罩制造
545:遮罩
550:IC制造商/制造者(fab)
552:晶圆制造
553:半导体晶圆
560:IC元件
具体实施方式
以下揭露提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下面描述部件及布置的特定实例以简化本揭露。当然，该些仅为实例，而无意于进行限制。例如，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包括第一特征与第二特征直接接触形成的实施例，且亦可包括额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复是出于简单及清晰的目的，且其本身并不指示所论述各个实施例及/或配置之间的关系。
此外，为了便于描述，在本文中可使用诸如“在……下方”、“在……下面”、“在……之下”、“在……上方”、“在……之上”等空间相对术语来描述一个元素或特征与另一元素或特征的关系，如图中所示。除了在图中描述的定向之外，空间相对术语亦旨在涵盖元件在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中使用的空间相对描述词。
半导体元件可根据制程来制造。半导体制造制程需要致力于制造任务很长一段时间的实质实体厂房基础建设。对此类制程的改变可能需要对厂房基础建设进行昂贵的重新配置，且若对制程的改变未能达成预期的结果，则此类失败在大量时间及资源支出之后才会明显。因此，在实际实施此类改变之前，采用分析技术来识别制程改变的负面影响。鉴于要对由制造制程形成的现代半导体元件进行精确模型化所需的大量变数，分析技术本身可能需要执行数周。
在进阶技术节点(例如，N10、N7、N5)中，可采用及应用各种制程技术。然而，亦取决于客户的产品，制程技术的不同组合的效能可能会有所不同。因此，技术评估对于集成电路(IC)厂房及其如无晶圆厂半导体公司的客户两者而言都很重要。自开始定义范围至最后得出结果，技术评估通常需要很长的周转时间。技术评估通常需要大量熟练工程师来得出制程目标模型且产生所需的技术文件。例如，可能需要十个熟练工程师团队花费大约一个多月才能完成此项工作。
特定言之，技术评估可能由多种因素触发。此可能由IC厂房及其客户触发，以探索技术变化的可能性及其影响。在非限制性实例中，技术评估可由设计规则变更(诸如金属层及垂直互连通路(通孔)层上之间距及外壳规则的变更)来触发，此等变更将影响设计的最终功率、效能及面积(power,performance,and area,PPA)。PPA包括用于决定如何最佳化半导体设计的此三个变数。在另一非限制性实例中，技术评估可由后段制程(back end ofline,BEOL)中的金属方案变更来触发。更多的金属层及通孔层可能提供更多的后端资源，且亦可能增加总成本。因此，当BEOL中的金属方案变更时，期望在保持相似PPA的同时将总成本降至最低。
根据一些实施例，提供了一种快速制程技术评估方法。此方法可通过采用选择性电阻电容(resistance-capacitance,RC)缩放技术来缩短技术评估的周转时间。无需自制程研发(research and development,R&D)团队得出实体目标。模型化团队无需基于模拟电子电路模拟器(例如，SPICE)的制程模型。RC分析团队未产生真实的技术文件。照此，通过应用此方法，可将周转时间自一个多月减少至几天。
图1A为示出根据一些实施例的快速制程技术评估的方法100a的流程图。大体上，通过采用选择性RC缩放技术，方法100a可避免虚线所示的几个习知步骤112、114、116及118，因此减少了制程技术评估的周转时间。
方法100a开始于步骤102，在步骤102中提供了制程技术评估请求。技术评估请求由IC厂房或其客户(诸如无晶圆厂半导体公司)提供。在步骤104中，定义制程技术评估的范围。制程技术评估的范围包括原始制程技术及新制程技术。换言之，根据原始制程技术来评估新制程技术(亦即，评估制程技术的变化)。制程技术评估的范围可基于在步骤102中提供的制程技术评估请求来定义。在一非限制性实例中，制程技术评估的范围为评估改变IC的第一金属层(M1层)的间距及宽度的影响。在另一非限制性实例中，制程技术评估的范围为评估在BEOL中添加多个金属层的影响。在又一非限制性实例中，制程技术评估的范围为评估在BEOL中移除多个金属层的影响。
在制程技术评估的习知方法中，步骤104进行至虚线所示的习知步骤112、114、116及118，以产生技术文件128。技术文件大体提供晶片制造不同阶段的技术要求信息，诸如线宽、几何形状限制及布局规则。产生的技术文件128随后将用于步骤132中的电子设计自动化(EDA)工具，例如Cadence、Synopsys及Mentor Graphics。在方法100a中避免或绕过习知步骤112、114、116及118，因此减少了制程技术评估的周转时间。
习知地，在步骤112中，得出光学接近修正(optical proximity correction,OPC)目标。OPC为一种微影增强技术，用于补偿由于绕射或制程效应引起的影像误差。特定言之，OPC解决了如下事实：晶圆上印制特征的最终尺寸及放置将不只随遮罩上相应特征的尺寸及放置而变化。对于典型电路设计中存在的小特征尺寸及高特征密度，给定特征的特定边缘的位置将在一定程度上受到其他相邻特征存在与否的影响。该些邻近效应是由微量光自一个特征耦合至另一个特征而产生。类似地，邻近效应可能是由曝光后烘烤(post-exposure bake,PEB)、抗蚀剂显影及大体在微影曝光后的蚀刻期间的扩散及其他化学效应而产生。为了确保根据给定目标电路设计的要求在半导体基板上产生特征，需要利用复杂的数值模型来预测邻近效应，且在成功制造高端元件成为可能之前，校正或预失真需要应用于遮罩的设计。在习知步骤112之后，得出OPC目标。
习知地，在步骤114中，基于在步骤112产生的OPC目标得出整合目标(亦即，真实目标)。随后，在习知步骤116中，进行整合目标的模型化。随后，在习知步骤118中，基于步骤116中的模型化来提取RC模型。在一些实施例中，提取RC模型以确定用于时序模拟的布局中的互连的寄生参数(例如，寄生电阻及寄生电容)。此类寄生参数不是电路设计者想要的，而是由于布局中的图案的配置及/或材料而导致的。在步骤118中提取RC模型之后，产生技术文件128。随后，EDA工具132可使用技术文件128进行模拟。在一些实施例中，可提取寄生参数，且随后将提取的寄生参数添加至网络连线表以输出修改的网络连线表。网络连线表为一种设计形式，特别为对由模拟电子电路模拟器(例如，SPICE)产生的电子电路的连接性的描述。对网络连线表执行布局前模拟，以确定设计是否符合预定规格。随后，基于网络连线表产生布局。可执行布局与示意图(layout-versus-schematic,LVS)提取或检查，以确保产生的布局与设计相对应。
在EDA工具132利用技术文件128进行模拟之后，在步骤106中分析模拟数据。基于数据分析，可在步骤108中获得制程技术评估结果。例如，制程技术评估结果可提供有关哪个配方组合最适合制程流程的不同制程边界的信息。制程边界是指在应用IC设计中使用的制造参数的变动。制程边界代表该些参数变动的极限，在此些极限内，IC可正常运行。
然而，在图1A的方法100a中，此方法通过采用选择性电阻电容(RC)缩放技术而自步骤104进行至步骤122、126。不进行习知步骤112，方法100a进行至步骤122。在步骤122中，将根据范围及目标的特征对范围及目标进行分析，且将IC的物件(例如，如BEOL中的金属导轨的特征)直接模型化为电阻及电容域(亦即，RC模型化)。由于将物件直接(亦即，在步骤104中定义范围之后立即)模型化为电阻及电容域，因此在步骤122中不需要实体目标、制程模型或真实技术文件。“在……之后立即”是指步骤122紧接在步骤104之后，且在步骤104与步骤122之间没有其他步骤。应当注意，IC的物件可为IC的任何适合特征。在一个实例中，物件为BEOL中的金属层中的金属导轨。在另一实例中，物件为鳍状结构。在又一实例中，物件为栅极结构(亦即，多晶硅栅极结构)。在又一实例中，物件为垂直互连通路(通孔)结构。应当注意，可将IC的多个物件直接模型化为具有不同RC缩放因数的电阻及电容域，这将在下面进行详细描述。
在一个实施例中，由一些转换函数来达成RC模型化。在一个非限制性实例中，已改变第一金属层(M1层)上的间距及宽度，且可通过RC模型化来将间距及宽度变化模型化。在另一非限制性实例中，在BEOL中已添加几个金属层，且可通过RC模型化来将金属层的添加模型化。在又一非限制性实例中，在BEOL中已移除几个金属层，且亦可通过RC模型化来将金属层的移除模型化。RC模型化可通过预测制程技术变化来完成，特别通过比较原始制程技术与下一制程技术之间的差异来完成。
如上所述，可由一些转换函数来达成RC模型化。特定言之，通过金属或垂直互连通路(通孔)结构的电阻及电容的变化来将制程技术变化模型化。特定言之，可分别通过一系列电阻缩放因数及电容缩放因数(统称为RC缩放因数124)来将电阻及电容变化模型化。可根据以下方程式计算随制程技术变化而模型化的电阻R’：
Figure BDA0003148044320000081
其中R为在任何制程技术变化之前设计的原始电阻，xi为根据步骤104中定义的范围的第i次制程技术变化，且
Figure BDA0003148044320000082
为对应于第i次制程技术变化的电阻缩放因数(亦称为电阻变换函数)。类似地，可根据以下方程式计算随制程技术变化而模型化的电容C’：
Figure BDA0003148044320000083
其中C为任何制程技术变化之前设计的原始电容，xi为根据步骤104中定义的范围的第i次制程技术变化，且
Figure BDA0003148044320000084
为对应于第i次制程技术变化的电容缩放因数(亦称为电容变换函数)。因此，可分别通过电阻缩放因数及电容缩放因数来计算模型化的电阻R’及模型化的电容C’。因此，在步骤122之后，可基于步骤122的模型化、原始制程技术及新制程技术来产生(选择性)RC缩放因数124。
在一个非限制性实例中，存在多个金属层{Mi,Mi+1,…,Mn}，且对应于多个金属层的金属间距为{Pi,Pi+1,…,Pn}，而对应于多个金属层的金属宽度为{Wi,Wi+1,…,Wn}。在制程技术变化之后，将对应于多个金属层的金属间距减小为{P’i,P’i+1,…,P’n}，而将对应于多个金属层的金属宽度减小为{W’i,W’i+1,…,W’n}。换言之，在新制程技术中，金属间距愈来愈小，而金属宽度亦愈来愈小。结果，可由以下方程式计算对应于金属层Mi的电阻
Figure BDA0003148044320000085
Figure BDA0003148044320000086
其中，
Figure BDA0003148044320000087
为对应于金属层Mi的原始电阻，
Figure BDA0003148044320000088
为对应于金属层Mi的电阻缩放因数。电阻缩放因数等于
Figure BDA0003148044320000089
换言之，电阻
Figure BDA00031480443200000810
与金属宽度W’i成反比。在制程技术变化之后，金属宽度变得愈小，电阻则变得愈大。另一方面，可由以下方程式计算对应于金属层Mi的电容
Figure BDA00031480443200000811
Figure BDA00031480443200000812
其中，
Figure BDA00031480443200000813
为对应于金属层Mi的原始电容，
Figure BDA00031480443200000814
为对应于金属层Mi的电容缩放因数。电容缩放因数等于
Figure BDA0003148044320000091
换言之，电容
Figure BDA0003148044320000092
与金属宽度W’i成比例，而与金属间距P’i成反比。在制程技术变化之后，金属宽度变得愈小，电容则变得愈小(由于平行板电容器的面积较小)；在制程技术变化之后，金属间距变得愈小，电容则变得愈大(由于同一金属层中相邻金属之间存在边缘效应)。照此，一旦知晓每个金属层的金属宽度减小及金属间距减小，则可相应地得出每个金属层的RC缩放因数124。应当注意，此仅为在步骤122中的RC模型化之后产生RC缩放因数124的一个非限制性实例，且其他RC模型化方法及对应的RC缩放因数124在本揭露的范围内。此外，在一些实施例中，RC缩放因数124为选择性的，这意味着RC缩放因数124对于整个制程技术变化而言为不一致的。对于不同特征(例如，不同金属层、不同形状)，可存在不同RC缩放因数124。
随后，方法100a进行至步骤126，其中将RC缩放因数124及对应于原始制程技术的原始技术文件128整合在一起，以产生对应于新制程技术的新技术文件130。图2A为根据一些实施例的实例原始技术文件128的图。图2B为根据一些实施例的实例RC缩放因数124的图。图2C为根据一些实施例的实例新技术文件130的图。在图2A所示的实例中，原始技术文件128包括用于多个项目的条目，每个条目包括电阻参数及电容参数。例如，项目1包括电阻参数(例如，10)及电容参数(例如，5)；项目2包括电阻参数(例如，15)及电容参数(例如，0.1)。在图2B所示的实例中，RC缩放因数124亦包括用于多个项目的多个条目，每个条目包括缩放因数1及缩放因数2。缩放因数1为电阻缩放因数(亦即，R’/R)；缩放因数2为电容缩放因数(亦即，C’/C)。例如，项目1包括缩放因数1(例如，1.0)及缩放因数2(例如，0.98)；项目2包括缩放因数1(例如，1.5)及缩放因数2(例如，0.77)。项目1及项目2的RC缩放因数124为不同的(亦即，选择性的)。在步骤126的整合之后，在图2C所示的实例中，新技术文件130包括用于多个项目的条目，每个条目包括电阻参数、电容参数、缩放因数1及缩放因数2。例如，项目1包括电阻参数(例如，10)、电容参数(例如，5)、缩放因数1(例如，1.0)及缩放因数2(例如，0.98)；项目2包括电阻参数(例如，15)、电容参数(例如，0.1)、缩放因数1(例如，1.5)及缩放因数2(例如，0.77)。
再次参考图1A，随后，方法100a进行至步骤132，在步骤132中，EDA工具利用新技术文件130进行模拟。EDA工具能够处理RC缩放因数124，且因此与新技术文件130兼容。随后，方法100a进行至步骤106，在步骤106中，分析模拟的数据，如上所述。基于步骤106的数据分析，可在步骤108中获得制程技术评估结果，如上所述。照此，方法100a可通过采用选择性RC缩放技术来避免虚线所示的几个习知步骤112、114、116及118。因此，减少了制程技术评估的周转时间。
图1B为示出根据一些实施例的快速制程技术评估的方法100b的流程图。大体上，通过采用选择性RC缩放技术，方法100b可避免虚线所示的几个习知步骤112、114、116及118，因此减少了制程技术评估的周转时间。方法100b与图1A的方法100a相似，不同之处在于RC缩放因数124及原始技术文件128在由EDA工具132利用之前未经整合。而将RC缩放因数124及原始技术文件128两者皆输入至EDA工具132中。随后，EDA工具132利用RC缩放因数124(例如，包括电阻缩放因数及电容缩放因数)及原始技术文件128来进行模拟。换言之，除了原始技术文件128之外，RC缩放因数124亦单独用作辅助文件。为了简单起见，不再重复与图1A的方法100a的那些态样相同的方法100b的其他态样。照此，方法100b可通过采用选择性RC缩放技术来避免虚线所示的几个习知步骤112、114、116及118。因此，减少了制程技术评估的周转时间。
图3A为根据一些实施例的应用图1A的方法100a的实例布局310的图。图3B为根据一些实施例的对应于图3A的布局310的新技术文件的图。如上所述，(选择性)RC缩放因数可用于EDA工具，且当前制程技术下的设计物件可转换为新制程技术下的设计物件。
特定言之，如图3A的实例所示，布局310包括在Y方向上延伸的多个物件312(即物件312-1～312-3的统称)。物件312为IC 320的元件。在一个实例中，物件312为BEOL中的金属导轨。在另一实例中，物件312为用作晶体管栅极的多边形线。应当注意，物件312可为其他物件，诸如垂直互连通路(通孔)结构。不同的物件312可具有不同的相邻条件。因此，不同的物件312可具有不同的RC模型及不同的RC缩放因数。例如，在图3A所示的实例中，物件312-1的宽度为A，与右相邻物件的间距为A，且与左相邻物件的间距为A；物件312-2的宽度为A，与右相邻物件的间距为3A，且与左相邻物件的间距为3A；物件312-3的宽度为A，与右相邻物件的间距为A，且与左相邻物件的间距为3A。每个物件312具有电阻模型及电容模型。通过比较当前制程技术及新制程技术下的电阻模型及电容模型，可自每个物件的电阻模型及电容模型中得出其RC缩放因数。在图3B的实例中，对应于图3A的布局310的新技术文件130包括针对每个物件的两个态样。例如，物件312-1具有对应于电阻模型的电阻态样(亦即，“Res/1”)及对应于电容模型的电容态样(亦即，“Cap/1”)。对于电阻态样及电容态样两者，参数(在此实例中，间距参数“宽度”、“间距1”及“间距2”)皆相同。电阻态样具有两个缩放因数：缩放因数1(例如，1.03)及缩放因数2(例如，1.05)。电容态样亦具有两个缩放因数：缩放因数1(例如，0.93)及缩放因数2(例如，0.95)。换言之，尽管参数相同，但电阻态样及电容态样具有不同的缩放因数。物件312-2及312-3类似于物件312-1。
图4为根据一些实施例的计算机系统400的方块图。在一些实施例中，由图4的一或多个计算机系统400来实现关于图1A至图3B描述的工具及/或系统及/或操作中的一或多者。系统400包含处理器401、记忆体402、网络接口(interface,I/F)406、储存器410、输入/输出(input/output,I/O)装置408及经由总线404或其他互连通信机构通信耦合的一或多个硬件元件418。
在一些实施例中，记忆体402包括耦合至总线404以储存将由处理器401执行的数据及/或指令的随机存取记忆体(random access memory,RAM)及/或其他动态储存装置及/或只读记忆体(read only memory,ROM)及/或其他静态储存元件，例如，核心414、使用者空间416、核心及/或使用者空间的部分及其元件。在一些实施例中，记忆体402亦用于在执行将由处理器401执行的指令期间储存暂时变数或其他中间信息。
在一些实施例中，诸如磁盘或光盘的储存器410耦合至总线404以储存数据及/或指令，例如，核心414、使用者空间416等。I/O装置408包含输入装置、输出装置及/或组合的输入/输出装置，以使使用者能够与系统400进行交互。输入装置包含例如键盘、键板、鼠标、轨迹球、触控板及/或游标方向键，用于将信息及命令传达至处理器401。输出装置包含例如显示器、列印机、语音合成器等，用于将信息传达至使用者。
在一些实施例中，相对于图1A至图3B描述的工具及/或系统的一或多个操作及/或功能由处理器401实现，处理器401经程序化用于执行此类操作及/或功能。记忆体402、I/F406、储存器410、I/O装置408、硬件元件418及总线404中的一或多者可操作以接收指令、数据、设计规则、网络连线表、布局、模型及/或其他参数以供处理器401处理。
在一些实施例中，相对于图1A至图3B描述的工具及/或系统的操作及/或功能中的一或多者由与处理器401分离或代替处理器401的特定配置硬件(例如，由包括的一或多个特定应用集成电路或ASIC(application specific integrated circuit))来实施。一些实施例在单ASIC中并入了超过一个所描述操作及/或功能。
在一些实施例中，操作及/或功能经实施为储存在非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包括但不限于外部/可移除及/或内部/内置储存或忆体单元，例如以下中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆卡或其他适合的非暂时性计算机可读记录媒体。
图5为根据一些实施例的IC制造系统500的方块图。在图5中，IC制造系统500包括在与制造IC元件560有关的设计、开发及制造循环及/或服务中彼此交互的实体，诸如设计公司520、遮罩公司530及IC制造商/制造者(“fabricator,fab”)550(例如，包括图3A所示的物件312-1、312-2及312-3的IC 320)。系统500中的实体由通信网络连接。在一些实施例中，通信网络为单网络。在一些实施例中，通信网络为各种不同的网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每个实体与一或多个其他实体进行交互，且向一或多个其他实体提供服务及/或自一或多个其他实体接收服务。在一些实施例中，设计公司520、遮罩公司530及IC fab 550中的两者或更多者由单个较大公司拥有。在一些实施例中，设计公司520、遮罩公司530及IC fab 550中的两者或更多者在共用设施中共存且使用共用资源。
设计公司(或设计团队)520产生IC设计布局图522。IC设计布局图522包括各种几何图案或设计用于IC元件560的IC布局图。在一个实施例中，IC设计布局图522对应于如图1A及图1B所示的制程技术评估之后的新制程技术。几何图案对应于构成将制造的IC元件560的各种元件的金属、氧化物或半导体层的图案。各种层组合形成各种IC特征。例如，IC设计布局图522的部分包括将形成于半导体基板(诸如硅晶圆)及布置在半导体基板上的各种材料层的各种IC特征，诸如主动区、栅电极、源极及漏极、层间互连的玻膏面或通孔以及用于接合垫的开口。设计公司520实施设计程序以形成IC设计布局图522。设计程序包括逻辑设计、实体设计或布局及布线中的一或多者。IC设计布局图522呈现于具有几何图案信息的一或多个数据文件中。例如，IC设计布局图522可以GDSII文件格式或DFII文件格式表示。
遮罩公司530包括数据准备532及遮罩制造544。遮罩公司530使用IC设计布局图522来制造一或多个遮罩545，以用于根据IC设计布局图522来制造IC元件560的各种层。遮罩公司530执行遮罩数据准备532，其中IC设计布局图522经转换为代表性数据文件(“representative data file,RDF”)。遮罩数据准备532将RDF提供至遮罩制造544。遮罩制造544包括遮罩写入器。遮罩写入器将RDF转换为基板上的影像，此基板诸如遮罩(主光罩)545或半导体晶圆553。由遮罩数据准备532操纵设计布局图522以符合遮罩写入器的特定特性及/或IC Fab 550的要求。在图5中，遮罩数据准备532及遮罩制造544经示出为单独元件。在一些实施例中，遮罩数据准备532及遮罩制造544可统称为遮罩数据准备。
在一些实施例中，遮罩数据准备532包括遮罩规则检查器(mask rule checker,MRC)，此遮罩规则检查器使用一组遮罩创建规则来检查已在OPC中进行处理的IC设计布局图522，此遮罩创建规则含有某些几何及/或连接性限制以确保充分边限，以考虑到半导体制造制程中的可变性等。在一些实施例中，MRC修改IC设计布局图522以补偿遮罩制造544期间的限制，这可抵消由OPC执行的修改的部分以满足遮罩创建规则。
在一些实施例中，遮罩数据准备532包括微影制程检查(lithography processchecking,LPC)，此微影制程检查模拟将由IC Fab 550实施以制造IC元件560的处理。LPC基于IC设计布局图522模拟此处理，以创建模拟的制造元件，诸如IC元件560。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关的参数，与用于制造IC的工具相关的参数及/或制造制程的其他态样。LPC考虑了各种因素，诸如航空影像对比、焦点深度(“depth offocus,DOF”)、遮罩误差增加因数(“mask error enhancement factor,MEEF”)、其他适合的因素等或其组合。在一些实施例中，在由LPC创建了模拟的制造元件之后，若模拟的元件在形状上不够接近以满足设计规则，则重复OPC及/或MRC以进一步改善IC设计布局图522。
应当理解，为了清楚起见，已经简化遮罩数据准备532的以上描述。在一些实施例中，数据准备532包括诸如逻辑运算(logic operation,LOP)的附加特征，以根据制造规则来修改IC设计布局图522。另外，可以各种不同的次序执行在数据准备532期间应用于IC设计布局图522的制程。
在遮罩数据准备532之后且在遮罩制造544期间，基于修改的IC设计布局图522制造遮罩545或一组遮罩545。在一个实施例中，遮罩制造544对应于图1A及图1B所示的制程技术评估之后的新制程技术。在一些实施例中，遮罩制造544包括基于IC设计布局图522执行一或多次微影曝光。在一些实施例中，基于修改的IC设计布局图522，电子束或多个电子束的机构用于在遮罩(光罩或主光罩)545上形成图案。遮罩545可以各种技术形成。在一些实施例中，使用二元技术形成遮罩545。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于曝光已涂覆在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如紫外线(ultraviolet,UV)束)经不透明区域阻挡且透射通过透明区域。在一个实例中，遮罩545的二元遮罩版本包括透明基板(例如，熔融石英)及涂覆在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成遮罩545。在遮罩545的相转移遮罩(phase shift mask,PSM)版本中，在相转移遮罩上形成的图案中的各种特征经配置为具有适当相差以增强解析度及影像品质。在各种实例中，相转移遮罩可为衰减式PSM或交替式PSM。由遮罩制造544产生的遮罩用于各种制程中。例如，此类遮罩用于离子植入制程中，以在半导体晶圆553中形成各种掺杂区域，用于蚀刻制程中，以在半导体晶圆553中形成各种蚀刻区域，及/或用于其他适合制程中。
IC fab 550包括晶圆制造552。IC fab 550为IC制造企业，其包括一或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC Fab 550为半导体厂房。例如，可能有制造设施用于多个IC产品的前端制造(FEOL制造)，而第二制造设施可提供用于IC产品互连及封装(BEOL制造)的后端制造，且第三制造设施可为厂房企业提供其他服务。
IC fab 550使用由遮罩公司530制造的遮罩545来制造IC元件560。因此，IC fab550至少间接地使用IC设计布局图522来制造IC元件560。在一些实施例中，半导体晶圆553由IC fab 550使用遮罩545制造以形成IC元件560。在一些实施例中，IC制造包括至少间接地基于IC设计布局图522来执行一或多个微影曝光。半导体晶圆553包括硅基板或具有在其上形成的材料层的其他适合基板。半导体晶圆553进一步包括各种掺杂区域、介电特征、多级互连等中的一或多者(在随后的制造步骤中形成)。
根据一些揭露的实施例，提供了一种制程技术评估的方法。此方法包括：定义制程技术评估的范围，此范围包含原始制程技术及第一制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此第一制程技术，产生第一电阻缩放因数及第一电容缩放因数；以及由电子设计自动化(EDA)工具利用此第一电阻缩放因数及此第一电容缩放因数来进行此集成电路的模拟。在一些实施例中，利用的操作包含：将该第一电阻缩放因数及该第一电容缩放因数与对应于该原始制程技术的一原始技术文件整合，以产生对应于该第一制程技术的一第一技术文件；以及由该电子设计自动化工具利用该第一技术文件来进行该集成电路的该模拟。在一些实施例中，该利用的操作包含：将该第一电阻缩放因数及该第一电容缩放因数输入至该电子设计自动化工具中；将对应于该原始制程技术的一原始技术文件输入至该电子设计自动化工具中；以及由该电子设计自动化工具利用该第一电阻缩放因数、该第一电容缩放因数及对应于该原始制程技术的一原始技术文件来进行该集成电路的该模拟。在一些实施例中，方法进一步包含：接收一制程技术评估请求，其中该范围是基于该制程技术评估请求来定义。在一些实施例中，方法进一步包含：分析该集成电路的该模拟的数据；以及产生一评估结果。在一些实施例中，在该定义该范围的操作之后，立即进行该将该第一物件模型化。在一些实施例中，该第一物件为一金属层中的一金属导轨。在一些实施例中，第一电阻缩放因数与该金属导轨的一宽度成反比。在一些实施例中，第一电容缩放因数与该金属导轨的一宽度成比例，且与该金属导轨的一间距成反比。在一些实施例中，第一物件为一鳍状结构。在一些实施例中，第一物件为一栅极结构。在一些实施例中，方法进一步包含：将该集成电路中的一第二物件直接模型化为该电阻域及该电容域；基于该模型化、该原始制程技术及该第一制程技术，产生一第二电阻缩放因数及一第二电容缩放因数；以及由该电子设计自动化工具利用该第二电阻缩放因数及该第二电容缩放因数来进行该集成电路的该模拟。在一些实施例中，制程技术评估请求是由一设计规则变更触发。在一些实施例中，制程技术评估请求是由一金属方案变更触发。
根据一些揭露的实施例，提供了一种产生用于制程技术评估的新技术文件的方法。此方法包括：定义制程技术评估的范围，此范围包括原始制程技术及新制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此新制程技术，产生第一电阻缩放因数及第一电容缩放因数；将此第一电阻缩放因数及此第一电容缩放因数与对应于此原始制程技术的原始技术文件整合，以产生此新技术文件。在一些实施例中，新技术文件由一电子设计自动化工具利用来进行该集成电路的模拟，以产生一评估结果。在一些实施例中，第一物件为一金属层中的一金属导轨，该第一电阻缩放因数与该金属导轨的一宽度成反比，且该第一电容缩放因数与该金属导轨的一宽度成比例且与该金属导轨的一间距成反比。
根据进一步揭露的实施例，提供了一种制程技术评估的系统。此系统包括：处理器；以及处理器可存取的记忆体，此记忆体储存指令，此指令在由处理器执行时执行一种方法。此方法包括：定义制程技术评估的范围，此范围包含原始制程技术及第一制程技术；将集成电路中的第一物件模型化为电阻域及电容域；基于此模型化、此原始制程技术及此第一制程技术，产生第一电阻缩放因数及第一电容缩放因数；以及由电子设计自动化(EDA)工具利用此第一电阻缩放因数及此第一电容缩放因数来进行此集成电路的模拟。在一些实施例中，该利用之操作包含：将该第一电阻缩放因数及该第一电容缩放因数与对应于该原始制程技术的一原始技术文件整合，以产生对应于该第一制程技术的一第一技术文件；以及由该电子设计自动化工具利用该第一技术文件来进行该集成电路的该模拟。在一些实施例中，该利用之操作包含：将该第一电阻缩放因数及该第一电容缩放因数输入至该电子设计自动化工具中；将对应于该原始制程技术的一原始技术文件输入至该电子设计自动化工具中；以及由该电子设计自动化工具利用该第一电阻缩放因数、该第一电容缩放因数及对应于该原始制程技术的一原始技术文件来进行该集成电路的该模拟。
本揭露概述了各种实施例，使得熟悉此项技术者可更好地理解本揭露的各态样。熟悉此项技术者应当理解，其可容易地将本揭露用作设计或修改其他制程及结构的基础，以实施与本文介绍的实施例相同的目的及/或实现与本文介绍的实施例相同的优点。熟悉此项技术者亦应当认识到，此类等效构造不脱离本揭露的精神及范围，且在不脱离本揭露的精神及范围的情况下，其可进行各种改变、替换及变更。

Claims (10)

1.一种制程技术评估的方法，其特征在于，包含：
定义该制程技术评估的一范围，该范围包含一原始制程技术及一第一制程技术；
将一集成电路中的一第一物件模型化为一电阻域及一电容域；
基于该模型化、该原始制程技术及该第一制程技术，产生一第一电阻缩放因数及一第一电容缩放因数；以及
由一电子设计自动化工具利用该第一电阻缩放因数及该第一电容缩放因数来进行该集成电路的模拟。
2.如权利要求1所述的方法，其特征在于，该利用的操作包含：
将该第一电阻缩放因数及该第一电容缩放因数与对应于该原始制程技术的一原始技术文件整合，以产生对应于该第一制程技术的一第一技术文件；以及
由该电子设计自动化工具利用该第一技术文件来进行该集成电路的该模拟。
3.如权利要求1所述的方法，其特征在于，该利用的操作包含：
将该第一电阻缩放因数及该第一电容缩放因数输入至该电子设计自动化工具中；
将对应于该原始制程技术的一原始技术文件输入至该电子设计自动化工具中；以及
由该电子设计自动化工具利用该第一电阻缩放因数、该第一电容缩放因数及对应于该原始制程技术的一原始技术文件来进行该集成电路的该模拟。
4.如权利要求1所述的方法，其特征在于，该第一物件为一金属层中的一金属导轨，以及该第一电阻缩放因数与该金属导轨的一宽度成反比。
5.如权利要求1所述的方法，其特征在于，进一步包含：
将该集成电路中的一第二物件直接模型化为该电阻域及该电容域；
基于该模型化、该原始制程技术及该第一制程技术，产生一第二电阻缩放因数及一第二电容缩放因数；以及
由该电子设计自动化工具利用该第二电阻缩放因数及该第二电容缩放因数来进行该集成电路的该模拟。
6.一种产生用于制程技术评估的一新技术文件的方法，其特征在于，包含：
定义该制程技术评估的一范围，该范围包含一原始制程技术及一新制程技术；
将一集成电路中的一第一物件模型化为一电阻域及一电容域；
基于该模型化、该原始制程技术及该新制程技术，产生一第一电阻缩放因数及一第一电容缩放因数；以及
将该第一电阻缩放因数及该第一电容缩放因数与对应于该原始制程技术的一原始技术文件整合，以产生该新技术文件。
7.如权利要求6所述的方法，其特征在于，该第一物件为一金属层中的一金属导轨，该第一电阻缩放因数与该金属导轨的一宽度成反比，且该第一电容缩放因数与该金属导轨的一宽度成比例且与该金属导轨的一间距成反比。
8.一种制程技术评估的系统，其特征在于，包含：
一处理器；
该处理器可存取的一记忆体，该记忆体储存多个指令，所述多个指令在由该处理器执行时执行一方法，该方法包含：
定义该制程技术评估的一范围，该范围包含一原始制程技术及一第一制程技术；
将一集成电路中的一第一物件模型化为一电阻域及一电容域；
基于该模型化、该原始制程技术及该第一制程技术，产生一第一电阻缩放因数及一第一电容缩放因数；以及
由一电子设计自动化工具利用该第一电阻缩放因数及该第一电容缩放因数来进行该集成电路的模拟。
9.如权利要求8所述的系统，其特征在于，该利用的操作包含：
将该第一电阻缩放因数及该第一电容缩放因数与对应于该原始制程技术的一原始技术文件整合，以产生对应于该第一制程技术的一第一技术文件；以及
由该电子设计自动化工具利用该第一技术文件来进行该集成电路的该模拟。
10.如权利要求8所述的系统，其特征在于，该利用的操作包含：
将该第一电阻缩放因数及该第一电容缩放因数输入至该电子设计自动化工具中；
将对应于该原始制程技术的一原始技术文件输入至该电子设计自动化工具中；以及
由该电子设计自动化工具利用该第一电阻缩放因数、该第一电容缩放因数及对应于该原始制程技术的一原始技术文件来进行该集成电路的该模拟。
CN202110756900.9A 2021-04-15 2021-07-05 制程技术评估的方法、系统及用于制程技术评估的方法 Pending CN114912399A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/231,194 US11604915B2 (en) 2021-04-15 2021-04-15 Semiconductor process technology assessment
US17/231,194 2021-04-15

Publications (1)

Publication Number Publication Date
CN114912399A true CN114912399A (zh) 2022-08-16

Family

ID=82762142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110756900.9A Pending CN114912399A (zh) 2021-04-15 2021-07-05 制程技术评估的方法、系统及用于制程技术评估的方法

Country Status (3)

Country Link
US (2) US11604915B2 (zh)
CN (1) CN114912399A (zh)
TW (1) TW202242698A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11604915B2 (en) * 2021-04-15 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor process technology assessment

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8818785B2 (en) * 2011-11-03 2014-08-26 Globalfoundries Inc. Method and apparatus for simulating gate capacitance of a tucked transistor device
US9218448B2 (en) * 2014-01-20 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive capacitance determination method for multiple-patterning-multiple spacer integrated circuit layout
US10223483B1 (en) * 2016-12-23 2019-03-05 Intel Corporation Methods for determining resistive-capacitive component design targets for radio-frequency circuitry
US10553275B2 (en) * 2017-04-18 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Device having write assist circuit including memory-adapted transistors and method for making the same
US11604915B2 (en) * 2021-04-15 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor process technology assessment

Also Published As

Publication number Publication date
TW202242698A (zh) 2022-11-01
US11928416B2 (en) 2024-03-12
US20230205974A1 (en) 2023-06-29
US20220335196A1 (en) 2022-10-20
US11604915B2 (en) 2023-03-14

Similar Documents

Publication Publication Date Title
US7698676B1 (en) Method and system for improving manufacturability of integrated devices
US11907636B2 (en) Integrated circuit layout generation method
US11275886B2 (en) Integrated circuit and method of forming same and a system
CN114444434A (zh) 预测难以修复的设计规则检查违规的方法与系统
CN110852032A (zh) 产生集成电路元件的布局图的方法
US20230325575A1 (en) Method of manufacturing semiconductor device and system for same
US20240126973A1 (en) Post-Routing Congestion Optimization
CN113742795A (zh) 对集成电路中的半导体存储器的安全级别进行认证的方法
US11928416B2 (en) Semiconductor process technology assessment
US11429775B1 (en) Automatic generation of sub-cells for an analog integrated circuit
CN114781301A (zh) 模拟集成电路布局的产生系统与方法
TWI735961B (zh) 積體電路佈局圖產生系統及其產生方法
US11844205B2 (en) Semiconductor device including trimmed-gates and method of forming same
US20100162188A1 (en) Method and system performing block-level rc extraction
CN113011122A (zh) 用于减少迁移错误的方法和系统
US20240176944A1 (en) Semiconductor process technology assessment
US20230394216A1 (en) Integrated circuit device and manufacturing method of the same
CN220984174U (zh) 半导体装置及集成电路
CN118070743A (zh) 执行设计流程的方法、存储媒体与制造半导体组件的系统
CN115114879A (zh) 用于最佳化集成电路装置的实体布局的方法及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication