CN114244399B - 一种适用于高速跳频系统的接口装置及信号同步处理方法 - Google Patents

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Abstract

本发明公开了一种适用于高速跳频系统的接口装置及信号同步处理方法，接口装置设置在数据链端机与信号化接收装置之间，接口装置包括：N路比较模块，每一路比较模块的输入连接至调测接口输入端，每一路比较模块的输出连接至调测接口输出端，单端信号输入至所述调测接口输入端，从所述调测接口输出端输出M路差分信号。接口装置的供电由为信道化接收装置提供，同时还可以增强闭锁信号的驱动能力。接口装置的状态包括发送时序和接收时序。信道化接收装置根据接口装置的状态进行相应的抗干扰处理，经过干扰处理后的信号，通过射频信号形式传递给数据链端机。提供高速跳频系统抗阻塞干扰能力。

Description

一种适用于高速跳频系统的接口装置及信号同步处理方法
技术领域
本发明属于数据链抗干扰技术领域，更具体地，涉及一种适用于高速跳频系统的接口装置及信号同步处理方法。
背景技术
高速跳频系统主要通过信道编码、直序扩频、高速跳频、分布式无中心组网等方式完成抗干扰，目前，针对该系统的恶意干扰方式，主要分为跟踪式干扰、欺骗式干扰和阻塞式干扰。目前，针对通信系统的恶意干扰方式，主要分为跟踪式干扰、欺骗式干扰和阻塞式干扰。
（1）跟踪式干扰
跟踪式干扰的侦收和发送干扰需要在跳频的一个驻留时间内完成， JIDS数据链采用窄带脉冲通信方式，脉冲驻留时间为6.4us，跟踪干扰采用同频干扰，干扰信号必须在驻留时间内达到通信接收机，才能实现有效干扰。而电磁波在6.4us传播距离为1.92KM，要求敌方干扰机距离JIDS数据链设备很近，则容易暴露目标从而被摧毁。因此，敌方干扰机很难实施转发跟踪干扰。
（2）欺骗式干扰
欺骗式干扰是指由干扰机发出与JIDS十分相似的干扰信号，使接收者真假难辨，从而干扰通信。JIDS具有传输保密机制，通信采用的跳频图案和扩频码由密码机控制选择，并与时间、网号、库号等参数相关，收发双方的跳频图案和扩频码必须完全对应才能正常通信。而密码机采用序列密码算法，算法强度大于2256，工作密钥每16天自动更换，以现有的计算机计算能力，破译至少需要三十年。因此，干扰机无法产生跳频图案和扩频码完全正确的欺骗式干扰信号，只能产生“相似”的信号。而对于接收者来说，“相似”的信号会被直接忽略，无法达到欺骗的目的。因此，无法对JIDS实施有效的欺骗式干扰。
（3）部分频带阻塞式干扰
部分频带阻塞式干扰是把功率集中在通信的部分频带上，施加多频点的压制干扰来破坏通信。 JIDS采用51个频点跳频发射脉冲字符，由于RS编码具有较强的纠错能力，高速跳频与RS纠错编码相结合，能够抵抗部分频带干扰， JIDS 采用RS(31,15)可以对抗25.8％（8/31）的频点干扰，即在完整的51个频点上进行跳频通信干扰，12个频点以上跳频点干扰才能影响JIDS数据链；若能可靠获知被干扰的频点，可对抗51.2％（16/31）的频点干扰，25个频点以上跳频点干扰才能影响JIDS数据链。
（4）全频带阻塞式干扰
全频带阻塞式干扰是对通信的整个频带施加干扰，需要将干扰功率均匀地分布在所有可能的通信频点上，是一种最不灵巧、对抗效益较低的干扰方式。 JIDS采用了直序扩频技术，接收信号经过解扩处理使信干比改善8dB以上。对MSK调制方式来说，误码率低于2%的检测信干比为10dB，要求解扩前的单个通信频点信干比高于2dB。采用全频带阻塞式干扰压制JIDS通信至少需要几十千瓦的干扰功率，对干扰机要求较高。
通过分析，目前针对阻塞式干扰抗干扰能力不足。因此，需要提高抗阻塞干扰能力。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种适用于高速跳频系统的接口装置及信号同步处理方法，旨在解决现有技术中由于阻抗不匹配导致信号出现震荡、畸变，抗阻塞干扰能力不足的问题。
本发明提供了一种适用于高速跳频系统的接口装置，设置在数据链端机与信号化接收装置之间，接口装置包括：N路比较模块，每一路比较模块的输入连接至调测接口输入端，每一路比较模块的输出连接至调测接口输出端，单端信号输入至所述调测接口输入端，从所述调测接口输出端输出M路差分信号，其中（N-M）路为备用；N的取值为大于等于2的正整数，N大于M；比较模块包括：比较器、阻抗匹配单元、电阻R3、电阻R4和电阻R5；电阻R4和电阻R5依次串联在电源与地之间；比较器的第一输入端通过电阻R3连接至阻抗匹配单元的输出端，比较器的第二输入端连接至所述电阻R4与所述电阻R5的串联连接端，所述比较器的电源输入端连接所述电源，比较器的输出端作为比较模块的输出端，阻抗匹配单元的输入端作为比较模块的输入端。
更进一步地，接口装置还包括设置在比较模块的输出端与所述调测接口输出之间的RS422发送器，RS422发送器用于实现由单端到差分信号的转换，延长信号的传输距离。
更进一步地，阻抗匹配单元包括：依次串联连接在所述电源与地之间的电阻R1和电阻R2，电阻R1与电阻R2的串联连接端作为阻抗匹配单元的输入端和输出端。
更进一步地，接口装置的接地线同时与所述数据链端机调测接口的地以及数据链端机的机壳地连接。
更进一步地，数据链端机和接口装置之间输出接口类型包括：频率控制字、发射门控和置入脉冲。
本发明还提供了一种基于上述接口装置的信号同步处理方法，包括下述步骤：
将数据链端机的控制信号通过接口板的驱动能力输出；
信道化接收装置根据接口装置的发送时序和接收时序状态进行相应的抗干扰处理，经过抗干扰处理后的信号通过射频信号形式传递给数据链端机。
更进一步地，信道化接收装置根据所述接口装置提供的置入脉冲信号与频率控制字信号的发送时序关系，利用发射时隙间隔进行干扰取样和干扰感知，并记录干扰状态，待接收时序时再进行抗干扰处理；其中，发送时序关系包括：时隙信号的间隔周期为7.8125ms，发门控的最大脉冲数量为444个，发门控的脉冲宽度为8us，发门控的脉冲间隔为5us，发射脉冲数据最大脉冲数量为444个，发射脉冲的脉冲宽度为6.4us，发射脉冲的脉冲间隔为6.6us，频率控制字的最大脉冲数量为444个，每个频率控制字的脉冲宽度为8us，每个频率控制字的脉冲间隔为5us。
更进一步地，信道化接收装置根据所述接口装置提供的置入脉冲信号与频率控制字信号的接收时序关系，对接收的脉冲数据进行抗干扰处理，处理后脉冲数据返回至所述数据链端机；其中，接收时序关系包括：时隙信号的间隔周期为7.8125ms，接收脉冲数据最大脉冲数量为444个，接收脉冲的脉冲宽度为6.4us，接收脉冲的脉冲间隔为6.6us，频率控制字的最大脉冲数量为428个，每个频率控制字的脉冲宽度为8us，每个频率控制字的脉冲间隔为5us。
更进一步地，在下个时隙到达之前先送出前4个频率控制字用于粗同步，然后在后续每个跳频频率到达之前处理好频率控制字；
Figure 379897DEST_PATH_IMAGE001
；其中，n表示第n个跳频频率，
Figure 26779DEST_PATH_IMAGE002
为频率控制字传输时钟，
Figure 335401DEST_PATH_IMAGE003
。
通过本发明所构思的以上技术方案，与现有技术相比，本发明的有益效果在于：
（1）本发明提供了一种适用于高速跳频系统的同步方法与接口装置，接口装置的输入为数据链端机的接口，输出作为信道化接收装置的信息参数注入接口；其中接口装置的供电由为信道化接收装置提供，同时还可以增强闭锁信号的驱动能力；降低了系统实现复杂度。
（2）本发明控制逻辑简单，信道化接收装置根据接口装置的发送时序和接收时序状态进行相应的抗干扰处理，经过干扰处理后的信号，通过射频信号形式传递给数据链端机。
（3）本发明的接口装置包括频率控制字、发控、置入脉冲等控制信号，设计频率控制字串行传输方式和数据链端机接收时隙使能信号时序关系，通过数据链端机信号时序关系试验验证，解决盲信号拼接条件下FPGA资源占用量大难题。
附图说明
图1为现有技术提供的数据链抗干扰系统的原理框图；
图2为现有技术提供的接口装置的原理框图；
图3是本发明实施例提供的接口装置的原理框图；
图4是本发明实施例提供的接口装置的电路图；
图5为本发明的接口装置与数据链的端机的信号传输示意图；
图6 频率控制字串行传输方式示意图；
图7 数据链端机接收时隙使能信号时序关系；
图8 为本发明实施例提供的发送时序关系示意图；
图9 为本发明实施例提供的接收时序关系示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明的基本思路是将数据链端机的频率控制字、发控、置入脉冲等控制信号，通过接口板的驱动能力，输出作为信道化接收装置，信道化接收装置根据接口装置的发送时序和接收时序状态进行相应的抗干扰处理，经过干扰处理后的信号，通过射频信号形式传递给数据链端机。设计频率控制字串行传输方式和数据链端机接收时隙使能信号时序关系，开展数据链端机信号时序关系试验验证，解决盲信号拼接条件下FPGA资源占用量大难题。
图1示出了现有技术提供的数据链抗干扰系统的原理框图；数据链抗干扰系统包括：信道化接收装置、数据链端机和接口装置，其中，接口装置的输入连接数据链端机，接口装置的输出作为信道化接收装置的信息参数注入接口。
图2示出了现有技术提供的接口装置的原理框图；现有技术中的接口装置由多路差分转换芯片以及电压保持芯片组成，具体工作过程为：从端机引出信号后直接输入电压保持芯片，将信号高电平保持在3.3V，然后由差分转换芯片转成差分信号输出；数据链端机调测口输出阻抗为14Ω，而电压保持芯片输入阻抗为高阻抗，阻抗不匹配引起信号出现震荡、畸变等情况。具体地，以闭锁信号、频率控制字信号为例，阻抗不匹配情况下的测试结果显示：闭锁信号在上升沿出现震荡，震荡过程持续约400ns，过程中最高电平5.88V，最低电平1.72V；频率控制字信号由于脉宽为ns级，整个传输过程都处于震荡状态。
对消装置的数字信号采集触发电平为：高电平2V触发，低电平0.8V触发。以闭锁信号为例，在震荡过程中，会多次经过触发电平，导致采集的数字信号出现错误，而频率控制字信号基本无法准确采集。
为了解决上述技术问题，本发明提供了一种新的接口装置，如图3所示，适用于高速跳频系统的接口装置设置在数据链端机与信号化接收装置之间，接口装置包括：N路比较模块，每一路比较模块的输入连接至调测接口输入端，每一路比较模块的输出连接至调测接口输出端，单端信号输入至所述调测接口输入端，从所述调测接口输出端输出M路差分信号，其中（N-M）路为备用；N的取值为大于等于2的正整数，N大于M。
本发明实施例中，之所以采用多路比较模块，其目的是可以尽量避免信号完整性导致的震荡问题。
在本发明实施例中，接口装置还包括设置在所述比较模块的输出端与所述调测接口输出之间的RS422发送器，RS422发送器用于实现由单端到差分信号的转换，延长信号的传输距离。
如图4所示，比较模块包括：比较器、阻抗匹配单元、电阻R3、电阻R4和电阻R5；电阻R4和电阻R5依次串联在电源与地之间，比较器的第一输入端通过电阻R3连接至阻抗匹配单元的输出端，比较器的第二输入端连接至电阻R4与电阻R5的串联连接端，比较器的电源输入端连接电源，比较器的输出端作为比较模块的输出端。
作为本发明的一个实施例，阻抗匹配单元包括：依次串联连接在电源与地之间的电阻R1和电阻R2，电阻R1与电阻R2的串联连接端作为阻抗匹配单元的输出端。
为了更进一步地说明本发明实施例提供的接口装置，通过对阻抗匹配单元进行仿真，电阻R1和电阻R2的阻值分别为84Ω和127Ω，组成戴维南端接电路，电源为3.3V，输出电阻约为5ohms，仿真结果表明，端接后输出高为3V，低为180mV。根据比较器性能参数，输出电压高电平3.270V，低电平0.03V。仿真结果电平、波形均可以满足对消装置数字信号采样需求。
现以闭锁信号和频率控制字信号为例，详细说明本发明的接口装置中接入阻抗匹配单元后对信号波形的改善。接入阻抗匹配单元后，从闭锁信号采集结果中可以看出：震荡过程的最高电平为2.98V，最低电平为2.34V，稳定之后的电平为2.58V，阻抗匹配单元可以有效抑制信号在上升沿的震荡程度，最高和最低电平均不会使数字信号采集出现错误；频率控制字信号采集结果可以得出：可以较为清晰地识别出频率控制字信息，震荡引起的最高电平为3.4V，最低电平为2.3V，不会使数字信号采集出现错误。
因此，本发明实施例中的接口装置中的阻抗匹配单元可以有效抑制信号在上升和下降沿出现的震荡。
为了解决现有技术中因接口板接地问题引起的信号间串扰的问题，本发明做了如下改进：将干扰信号的接地从接口板上转移到数据链端机机壳上时，串扰信号幅度明显下降。另外，当接地线连接在机壳地后，串扰强度明显下降。因此，本发明实施例提供的接口装置的接地线同时与数据链端机调测接口的地以及数据链端机的机壳地连接。
接口装置与数据链端机接口：接口装置与数据链端机的信号传输示意图如图5所示，数据链端机和接口装置之间输出接口类型包括：（1）频率控制字；（2）发射门控；（3）置入脉冲。
其中，频率控制字传输方式：数据链端机使能信号传输选用收发单元的接口，由于可用线数量有限，所以频率控制字采用串行差分传输。传输方式如图6所示，每位频率控制字的第1位至第9位，从低位到高位传输，每个频率控制字有起始位和结束位，每两个相邻频率控制字之间有550ns置空时间。
频率控制字传输时钟：设频率控制字传输时钟为
Figure 143957DEST_PATH_IMAGE002
，根据数据链端机的频率控制字传输方式，428个频率控制字传输总时间：
Figure 905239DEST_PATH_IMAGE004
例如：当频率控制字传输时钟为10MHz时，频率控制字传输时间为706.2us。
根据数据链端机的使能信号时序测试结果，如图7所示，频率控制字开始传输到时隙开始的时间间隔为280us，到粗同步成功标志信号Cp_flag的时间间隔为：280us+286us=566us。
关于频率控制字传输的时钟，现有技术提出了两种方案：
（1）在下个时隙到来之前将全部频率控制字信息处理完毕，这种情况下有：
Figure 355812DEST_PATH_IMAGE005
，其中，X为DX装置数字部分处理频率控制字的时间；即使不考虑数字部分处理频率控制字信息的时间X，也有
Figure 518940DEST_PATH_IMAGE006
，由于频率过高，该方案不可取。
（2）在下个时隙的粗同步成功信号Cp_flag到达之前将全部频率控制字信息处理完毕，这种情况下有：
Figure 436081DEST_PATH_IMAGE007
；若不考虑数字部分处理频率控制字信息的时间X，则有
Figure 576337DEST_PATH_IMAGE008
，该方案不可取。
由于采用上述方案（1）和方案（2）时，频率控制字信号传输距离均不到10米，因此本发明提供了一种数据链端机频率控制字传输的改进方案（3）：在下个时隙到达之前先送出前4个频率控制字用于粗同步，然后在后续每个跳频频率到达之前处理好该频率控制字信息。这种情况下有：
Figure 174809DEST_PATH_IMAGE009
；其中，n表示第n个跳频频率，
Figure 317077DEST_PATH_IMAGE002
为频率控制字传输时钟，
Figure 670698DEST_PATH_IMAGE003
；如果不考虑数字部分处理频率控制字信息时间，有
Figure 406573DEST_PATH_IMAGE010
。且RSS422信号可靠传输距离d（米）与频率控制字传输时钟
Figure 667790DEST_PATH_IMAGE002
（MHz）有关系：
Figure 805510DEST_PATH_IMAGE011
；因此，采用本发明改进后的方案（3）时频率控制字传输时钟频率最低，电气可靠性最高，留给数字部分处理频率的时间最充裕，例如，当
Figure 657929DEST_PATH_IMAGE012
时，留给数字部分处理频率控制字的时间为1.187ms。
本发明实施例还提供了一种适用于高速跳频系统的接口装置的信号同步处理方法，包括下述步骤：
将数据链端机的控制信号通过接口板的驱动能力输出；
信道化接收装置根据接口装置的发送时序和接收时序状态进行相应的抗干扰处理，经过抗干扰处理后的信号通过射频信号形式传递给数据链端机。
作为本发明的一个实施例，信道化接收装置根据接口装置提供的置入脉冲信号与频率控制字信号的发送时序关系，利用发射时隙间隔进行干扰取样和干扰感知，并记录干扰状态，待接收时序时再进行抗干扰处理。
其中，发送时序关系如图7所示，具体包括：
（1）时隙信号的间隔周期是7.8125ms；
（2）发门控的最大脉冲数量为444个，发射脉冲的开始时刻是时隙信号开始后的固定时间，发门控的脉冲宽度是8us，脉冲间隔是5us；
（3）发射脉冲数据最大脉冲数量为444个，与发门控一一对应，脉冲宽度是6.4us，脉冲间隔是6.6us；
（4）频率控制字用于配合发射脉冲数据，其中频率控制字是在提前预知的，在上一个时隙进行预先设定，频率控制字的最大脉冲数量为444个，其中每个频率控制字的脉冲宽度是8us，脉冲间隔是5us；
（5）置入脉冲与频率控制字一一对应，用于控制频率合成单元和开关单元进行工作；
（6）信道化接收装置根据接口装置提供的置入脉冲与频率控制字等信号时序关系，利用发射时隙间隔，进行干扰取样和干扰感知，记录干扰状态，待接收时序时候再进行抗干扰处理。
作为本发明的一个实施例，信道化接收装置根据接口装置提供的置入脉冲信号与频率控制字信号的接收时序关系，对接收的脉冲数据进行抗干扰处理，处理后脉冲数据返回至所述数据链端机。
其中，接收时序关系如图8所示，具体包括：
（1）时隙信号的间隔周期是7.8125ms；
（2）接收脉冲数据最大脉冲数量为444个，接收脉冲数据的起始时间T是随机时间，随通信双方的距离而变化，接收脉冲的脉冲宽度是6.4us，脉冲间隔是6.6us；
（3）频率控制字用于配合接收脉冲数据，其中频率控制字是在提前预知的，在上一个时隙进行预先设定，其中每个频率控制字的脉冲宽度是8us，脉冲间隔是5us。频率控制字的最大脉冲数量为428个，其中前面4个频率控制字对应接收脉冲数据的前20个秒冲，后面424个频率控制字对应接收脉冲数据的前424个秒冲；
（4）置入脉冲与频率控制字一一对应，用于控制频率合成单元和开关单元进行工作；
（5）信道化接收装置根据接口装置提供的置入脉冲与频率控制字等信号时序关系，对接收的脉冲数据进行抗干扰处理，处理后脉冲数据返回给数据链端机。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种适用于高速跳频系统的接口装置，设置在数据链端机与信号化接收装置之间，其特征在于，所述接口装置包括：N路比较模块，每一路比较模块的输入连接至调测接口输入端，每一路比较模块的输出连接至调测接口输出端，单端信号输入至所述调测接口输入端，从所述调测接口输出端输出M路差分信号，其中（N-M）路为备用；N的取值为大于等于2的正整数，N大于M；
所述比较模块包括：比较器、阻抗匹配单元、电阻R3、电阻R4和电阻R5；
所述电阻R4和所述电阻R5依次串联在电源与地之间；
所述比较器的第一输入端通过所述电阻R3连接至所述阻抗匹配单元的输出端，所述比较器的第二输入端连接至所述电阻R4与所述电阻R5的串联连接端，所述比较器的电源输入端连接所述电源，所述比较器的输出端作为所述比较模块的输出端，所述阻抗匹配单元的输入端作为所述比较模块的输入端。
2.如权利要求1所述的接口装置，其特征在于，所述接口装置还包括设置在所述比较模块的输出端与所述调测接口输出之间的RS422发送器，所述RS422发送器用于实现由单端到差分信号的转换，延长信号的传输距离。
3.如权利要求1所述的接口装置，其特征在于，所述阻抗匹配单元包括：依次串联连接在所述电源与地之间的电阻R1和电阻R2，所述电阻R1与所述电阻R2的串联连接端作为所述阻抗匹配单元的输入端和输出端。
4.如权利要求1所述的接口装置，其特征在于，所述接口装置的接地线同时与所述数据链端机调测接口的地以及数据链端机的机壳地连接。
5.如权利要求1所述的接口装置，其特征在于，数据链端机和接口装置之间输出接口类型包括：频率控制字、发射门控和置入脉冲。
6.一种基于权利要求1-5任一项所述接口装置的信号同步处理方法，其特征在于，包括下述步骤：
将数据链端机的控制信号通过接口板的驱动能力输出；
信道化接收装置根据接口装置的发送时序和接收时序状态进行相应的抗干扰处理，经过抗干扰处理后的信号通过射频信号形式传递给数据链端机。
7.如权利要求6所述的信号同步处理方法，其特征在于，所述信道化接收装置根据所述接口装置提供的置入脉冲信号与频率控制字信号的发送时序关系，利用发射时隙间隔进行干扰取样和干扰感知，并记录干扰状态，待接收时序时再进行抗干扰处理；
所述发送时序关系包括：时隙信号的间隔周期为7.8125ms，发门控的最大脉冲数量为444个，发门控的脉冲宽度为8us，发门控的脉冲间隔为5us，发射脉冲数据最大脉冲数量为444个，发射脉冲的脉冲宽度为6.4us，发射脉冲的脉冲间隔为6.6us，频率控制字的最大脉冲数量为444个，每个频率控制字的脉冲宽度为8us，每个频率控制字的脉冲间隔为5us。
8.如权利要求6或7所述的信号同步处理方法，其特征在于，所述信道化接收装置根据所述接口装置提供的置入脉冲信号与频率控制字信号的接收时序关系，对接收的脉冲数据进行抗干扰处理，处理后脉冲数据返回至所述数据链端机；
所述接收时序关系包括：时隙信号的间隔周期为7.8125ms，接收脉冲数据最大脉冲数量为444个，接收脉冲的脉冲宽度为6.4us，接收脉冲的脉冲间隔为6.6us，频率控制字的最大脉冲数量为428个，每个频率控制字的脉冲宽度为8us，每个频率控制字的脉冲间隔为5us。
9.如权利要求6所述的信号同步处理方法，其特征在于，在下个时隙到达之前先送出前4个频率控制字用于粗同步，然后在后续每个跳频频率到达之前处理好所述频率控制字；
Figure 685451DEST_PATH_IMAGE001
；其中，n表示第n个跳频频率，
Figure 264200DEST_PATH_IMAGE002
为频率控制字传输时钟，
Figure 42800DEST_PATH_IMAGE003
。
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