CN112667551B

CN112667551B - 一种基于相位自适应的qspi传输数据的方法及系统

Info

Publication number: CN112667551B
Application number: CN202110284302.6A
Authority: CN
Inventors: 李阳; 阳芬; 刘斌
Original assignee: Wuhan Jingce Electronic Group Co Ltd; Wuhan Jingli Electronic Technology Co Ltd
Current assignee: Wuhan Jingce Electronic Group Co Ltd; Wuhan Jingli Electronic Technology Co Ltd
Priority date: 2021-03-17
Filing date: 2021-03-17
Publication date: 2021-07-06
Anticipated expiration: 2041-03-17
Also published as: CN112667551A

Abstract

本发明公开了一种基于相位自适应的QSPI传输数据的方法及系统。它通过相位自适应方法确定QSPI总线各通道的写延时值和读延时值；根据所述写延时值和读延时值分别确定QSPI总线各通道的发送虚拟时钟和接收虚拟时钟；基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输。本发明有效提高了数传输过程中的信号质量、提高了数据发送速度以及准确性。

Description

一种基于相位自适应的QSPI传输数据的方法及系统

技术领域

本发明属于信号处理技术领域，具体涉及一种基于相位自适应的QSPI传输数据的方法及系统。

背景技术

作为存储芯片的一种，flash不仅具备电子可擦除可编程（EEPROM）的性能，还可以快速读取数据（NVRAM的优势），使数据不会因为断电而丢失。由于Flash以上优点，所以在对于LCD/OLED模组进行修复时，可以用Flash来存储模组端相关参数，实现Demura的功能。

其实际运用场景如下：模组进行Demura修复动作，需先由烧录器（即FPGA）（采用QSPI总线方式通信）将算法演算的数据烧录到模组Flash中。开电时，TCONN MST芯片会通过SPI总线去读取模组端的数据，获得Demura数据并在模组上显示出来。在此应用场景中，FPGA与Flash需要经过中继器件，PCB与PCB之间采用导线连接，随着中继器件的增加以及导线的长度增加，所以FPGA与Flash之间存在较大延时。这个延时导致现有技术只能以20M左右的速率对Flash进行读写。

由于场景需求，FPGA与Flash之间传输距离较远，且中间还存在多级中继器件，如图1所示，这将导致数据在收发过程中，AB两端的波形存在较大差异。发送数据时，A端即FPGA接口处，clk 、d0、d1、d2、d3之间的关系，如图2所示。经各级中继器件传输后，数据接收端B端接收到的信号如图３所示；QSPI上数据传输速率为50MHz时，由于传输路径的差异，各信号之间存在接近15ns的时间差，随着中继器件的增加，这个时间差将会更大，这个时间差将直接导致数据发送的失败，只能降低传输速率。

相同的，当FPGA接收Flash返回的数据时，Flash管脚即B端发送的信号如图４所示；由于QSPI在数据传输过程中，时钟总是有master端产生，所以返回的数据将会产生更大的延时。FPGA接收flash返回的数据时的信号如图５所示，在实际测量过程中，d0、d1、d2、d3相对其理论情况下最大的延时达到近30ns，如果QSPI传输的速度为50MHz，则数据的延时超过了１个周期，所以只能通过降低传输速率来解决这个问题。由于信号的延时，板间数据传输速度最大不能超过30MHz,无法满足高速率传输要求。

发明内容

本发明的目的就是为了解决上述背景技术存在的不足，提供一种基于相位自适应的QSPI传输数据的方法，提高数传输过程中的信号质量，提高数据发送速度以及准确性。

本发明采用的技术方案是：一种基于相位自适应的QSPI传输数据的方法，包括以下步骤：

通过相位自适应方法确定QSPI总线各通道的写延时值和读延时值；

根据所述写延时值和读延时值分别确定QSPI总线各通道的发送虚拟时钟和接收虚拟时钟；

基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输。

进一步地，所述相位自适应方法确定QSPI总线各通道的写延时值和读延时值包括以下步骤：

1）进行QSPI一线写数据相位自适应确定发送数据时一线通道的延时值；

2）根据所述一线通道的延时值进行QSPI多线读数据相位自适应确定QSPI总线各通道的读延时值；

3）根据QSPI各通道的读延时值进行QSPI多线写数据相位自适确定QSPI总线各通道的写延时值。

进一步地，进行QSPI一线写数据相位自适应的过程为：

配置初始TX，根据一线读取命令读取flash芯片内连续的n byte数据，判断当前数据读取是否正确；

若当前数据读取正确，则判断上次数据读取是否正确，若上次数据读取正确，则TX在当前基础上按规律调整一次，继续读取n byte数据；若上次数据读取不正确，则保存当前TX为配置一，同时TX在当前基础上按规律调整一次，继续读取n byte数据；

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前TX为配置二；若上次数据读取不正确，TX在当前基础上按规律调整一次，继续读取n byte数据；

根据配置一和配置二确定发送数据时一线通道的延时值。

进一步地，进行QSPI多线读数据相位自适应的过程为：

在一线模式下向flash芯片指定地址内写入固定数据，配置初始RX，根据多线读命令读取指定地址内连续的n byte数据，判断当前数据读取是否正确；

若当前数据读取正确，则判断上次数据读取是否正确，若上次数据读取正确，则RX在当前基础上按规律调整一次，继续读取n byte数据；若上次数据读取不正确，则保存当前RX为配置一，同时RX在当前基础上按规律调整一次，继续读取n byte数据；

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前RX为配置二；若上次数据读取不正确，RX在当前基础上按规律调整一次，继续读取n byte数据；

根据配置一和配置二确定发送数据时QSPI总线各通道的读延时值。

进一步地，进行QSPI多线写数据相位自适的过程为：

配置初始TX，在多线模式下向flash芯片中指定地址内写入数据,根据多线读命令读取指定地址内连续的n byte数据，判断当前数据读取是否正确；

根据配置一和配置二确定发送数据时QSPI总线各通道的写延时值。

进一步地，根据所述写延时值通过动态PLL配置和使能信号，对发送数据时的各通过产生各自的发送虚拟时钟；根据所述读延时值通过动态PLL配置和使能信号，对接收数据时的各通过产生各自的接收虚拟时钟。

更进一步地，模组进行Demura修复过程中，烧录器将数据烧录到flash芯片中及烧录器接收flash芯片返回的数据时均通过所述QSPI总线的方式通信。

一种基于相位自适应的QSPI传输数据的系统，包括

控制模块，向相位自适应模块发送相位自适应命令，根据接收的写延时值和读延时值分别确定QSPI各通道的发送虚拟时钟和接收虚拟时钟，并向数据发送模块和数据接收模块发送数据发送命令和数据接收命令；

相位自适应模块，根据相位自适应命令实现相位自适应功能确定QSPI各通道的写延时值和读延时值，并发送至控制模块；

数据发送模块，根据数据发送命令实现发送数据时各通道数据的相位预偏移及数据发送功能；

数据接收模块，根据数据接收命令实现接收数据时各通道数据的相位解偏移及数据接收功能。

进一步地，所述控制模块、相位自适应模块、数据发送模块和数据接收模块均集成于烧录器中，模组进行Demura修复过程中，通过所述烧录器将数据烧录到flash芯片中及通过所述烧录器接收flash芯片返回的数据。

本发明通过相位自适应技术，确定QSPI在发送和接收数据时从FPGA到Flash管脚之间的延时，根据确定的延时值，分别产生发送数据时d0、d1、d2、d3各自的虚拟时钟，通过虚拟时钟实现发送数据时d0、d1、d2、d3的预偏移；当FPGA接收来自flash返回的数据时，FPGA将会根据自适应技术提供的读数据时的延时值，分别为d0、d1、d2、d3恢复出数据接收时的虚拟时钟，通过恢复的读数据虚拟时钟分别对d0、d1、d2、d3四个通道进行独立采样，然后将采样的结果经过对其处理以后放入指定的存储空间。

本发明在数据接收时无需使用传统的过采样技术，理论上QSPI数据传输的数据可以达到PLL输出的时钟频率，达到200M甚至更高，这一传输速度远远大于当前的20M，满足绝大多数flash的最快读写速率。在理论上，只要能保证信号在传输过程中衰减，可以实现QSPI板间的长距离、高速率准确传输。

附图说明

图1现有为FPGA与Flash之间的数据传输示意图。

图2现有A端发送的信号图。

图3现有B端接收的信号图。

图4现有B端发送的信号图。

图5现有A端接收的信号图。

图6为本发明的系统原理图。

图7为本发明A端发送的信号图。

图8为本发明B端接收的信号图。

图9为本发明FPGA数据读取的示意图。

图10为本发明B端发送的信号图。

图11为本发明A端接收的信号图。

图12为本发明进行QSPI一线写数据相位自适应的流程图。

图13为本发明进行QSPI四线读数据相位自适应的流程图。

图14为本发明进行QSPI四线写数据相位自适应的流程图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以互相结合。

如图6所示，本发明提供一种基于相位自适应的QSPI传输数据的系统，包括

上述方案中，所述控制模块、相位自适应模块、数据发送模块和数据接收模块均集成于烧录器中，模组进行Demura修复过程中，通过所述烧录器将数据烧录到flash芯片中及通过所述烧录器接收flash芯片返回的数据。

本发明还提供一种基于相位自适应的QSPI传输数据的方法，模组进行Demura修复过程中，烧录器将数据烧录到flash芯片中及烧录器接收flash芯片返回的数据时均通过QSPI总线的方式通信，通信时，通过相位自适应方法确定QSPI总线各通道的写延时值和读延时值；根据所述写延时值和读延时值分别确定QSPI总线各通道的发送虚拟时钟和接收虚拟时钟；基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输。

本发明首先通过相位自适应技术，确定QSPI在发送和接收数据时，从FPGA到Flash管脚之间的延时，根据确定的延时值，分别产生发送数据时d0、d1、d2、d3各自的虚拟时钟，通过虚拟时钟只用于数据的发送，并不实际通过信号线传输到Flash芯片端，通过虚拟时钟实现发送数据时d0、d1、d2、d3的预偏移，如图7所示。数据经过中继器件传输到flash管脚即B端时，各个信号之间的时序如图8所示。

同样的，当FPGA接收来自flash返回的数据时，FPGA将会根据自适应技术提供的读数据时的延时值，分别为d0、d1、d2、d3恢复出数据接收时的虚拟时钟，通过恢复的读数据虚拟时钟分别对d0、d1、d2、d3四个通道进行独立采样，然后将采样的结果经过对其处理以后放入指定的存储空间。数据读取的流程如图9所示，数据读取时Flash管脚处B端的信号如图10所示，当信号传输到FPGA管教处时序如图11所示。

本发明QSPI相位自适应技术分为三个步骤：

第一步，QSPI一线写相位自适应，主要确定发送数据时d0通道的延时，其流程如图12所示；首先配置初始TX（即发送参数），以较低的速度（如20m）对flash芯片发送擦除命令，让flash芯片内的数据处于一个已知状态，使用一线读取命令读取芯片内连续的256byte数据，通过分析读出的数据是否正确，若当前数据读取正确，则判断上次数据读取是否正确，若上次数据读取正确，则TX在当前基础上按规律调整一次，继续读取n byte数据；若上次数据读取不正确，则保存当前TX为配置一，同时TX在当前基础上按规律调整一次，继续读取nbyte数据；

通过分析两次配置确定d0通道的延时。

第二步，QSPI四线读数据相位自适应，其流程如图13所示，由于步骤一已经确定一线模式下的延时值，此时可以确保一线模式下数据能准确写入内存，所以读相位自适应首先是一线的模式将flash指定地址内，写入固定数据（数据可以任意，但是必须已知），然后配置RX（即接收参数），使用四线读命令读取指定地址内的数据，判断当前数据读取是否正确；

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前RX为配置二，若上次数据读取不正确，RX在当前基础上按规律调整一次，继续读取n byte数据；

根据配置一和配置二确定发送数据时QSPI各通道的读延时值，这样即完成了读数据相位自适应。

第三步，QSPI写数据四线相位自适应其流程如图14所示，通过步骤二，可以确保FPGA读数据时的准确性，四线写相位自适应首先配置TX，然后以四线模式想内存中指定地址写入数据，然后以四线模式读取这块内存空间，判断当前数据读取是否正确；

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前TX为配置二，若上次数据读取不正确，TX在当前基础上按规律调整一次，继续读取n byte数据；

根据配置一和配置二确定发送数据时QSPI各通道的写延时值，至此QSPI各个通道的读写延时即可确认。

上述QSPI相位自适应技术中，TX及RX按规律调整，可以是按一定步长递增或递减实现，也可以通过其他形式实现。

需要说明的是，在本申请的第二步和第三步中，是以QSPI四线为例进行说明，本领域内技术人员应该理解，上述步骤中，本申请的QSPI可以是多线，如二线、四线。需要说明的是，采用四线相对于常规的二线而言，能够显著提高数据读写的速度。

本发明采用的虚拟时钟技术是在相位自适应后获取读写数据时的延时值后，通过动态PLL配置和使能信号，对发送数据时的d0、d1、d2、d3通过产生各自的发送虚拟时钟，通过各自通道的发送虚拟时钟，实现数据传输过程中延时的预补偿，从实现信号0偏移到达Flash芯片管脚处。当FPGA接收来自flash返回的数据时，同样的使用动态PLL配置和使能信号的方式，产生d0、d1、d2、d3通道接收数据时的虚拟时钟，d0、d1、d2、d3四个通道在各自的虚拟时钟下，独立的采集d0、d1、d2、d3上返回的数据，与此同时对四个通道返回的数据进行对齐和重组处理后存入指定的区域，这样即可实现FPGA对flash返回的数据的准确采集。

通过使用本发明中描述的方法，在数据接收时无需使用传统的过采样技术（过采样技术会制约FPGA读数据时的速率），理论上QSPI数据传输的数据可以达到PLL输出的时钟频率，达到200M甚至更高，这一传输速度远远大于当前的20M，满足绝大多数flash的最快读写速率。在理论上，只要能保证信号在传输过程中衰减，可以实现QSPI板间的长距离、高速率准确传输。

以上仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims

1.一种基于相位自适应的QSPI传输数据的方法，其特征在于：包括以下步骤：

基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输；

确定QSPI总线各通道的写延时值和读延时值包括以下步骤：

2.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：进行QSPI一线写数据相位自适应的过程为：

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前TX为配置二；若上次数据读取不正确，TX在当前基础上按规律调整一次，继续读取nbyte数据；

根据配置一和配置二确定发送数据时一线通道的延时值。

3.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：进行QSPI多线读数据相位自适应的过程为：

若当前数据读取不正确，则判断上次数据读取是否正确，若上次数据读取正确则保存当前RX为配置二；若上次数据读取不正确，RX在当前基础上按规律调整一次，继续读取nbyte数据；

4.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：进行QSPI多线写数据相位自适的过程为：

5.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：根据所述写延时值通过动态PLL配置和使能信号，对发送数据时的各通过产生各自的发送虚拟时钟；根据所述读延时值通过动态PLL配置和使能信号，对接收数据时的各通过产生各自的接收虚拟时钟。

6.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：所述采集及处理包括基于所述接收虚拟时钟分别对各通道的数据进行独立采样，将采样的数据进行对齐和重组处理后存入存储空间。

7.根据权利要求1所述的一种基于相位自适应的QSPI传输数据的方法，其特征在于：模组进行Demura修复过程中，烧录器将数据烧录到flash芯片中及烧录器接收flash芯片返回的数据时均通过所述QSPI总线的方式通信。

8.一种基于相位自适应的QSPI传输数据的系统，其特征在于：包括

数据接收模块，根据数据接收命令实现接收数据时各通道数据的相位解偏移及数据接收功能；

确定QSPI各通道的写延时值和读延时值包括以下步骤：

9.根据权利要求8所述的一种基于相位自适应的QSPI传输数据的系统，其特征在于：所述控制模块、相位自适应模块、数据发送模块和数据接收模块均集成于烧录器中，模组进行Demura修复过程中，通过所述烧录器将数据烧录到flash芯片中及通过所述烧录器接收flash芯片返回的数据。