CN1122941A - 纠错电路 - Google Patents

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Abstract

在一种纠错电路中，当检测到数据丢失时，在数据丢失时间间隔期间产生包括全“1”或“0”比特的替代数据并替代该数据丢失期间的丢失数据。此后，包含替代数据的整个数据在一个预定纠错系统中被解码，以产生经校正的数据。

Description

纠错电路
本发明涉及用于纠正记录在信息记录介质上的数据差错的纠错电路，更具体地讲是涉及用于纠正利用一种MFM—RZ编码系统记录在信息可写入的记录介质上(例如，光卡或类似物)的数据差错的纠错电路。
种种类型的编码系统，诸如NRZ(不归零)编码系统、MFM(改进调频)编码系统、MFM—RZ(改进调频归零)编码系统，作为在信息可写入的记录介质，诸如光卡或类似物上进行数据的记录和从其上进行数据的再生的一种编码系统业已公知。
为了读出以NRZ编码系统、MFM编码系统、MFM—RZ编码系统等等之一记录在信息记录介质上的数据，该数据被输入到一个纠错电路上以纠正数据的差错。如果出错位为“0”，则纠错将是成功的，并由此可获得精确的数据。另一方面，如果出错位为“1”，则纠错将是失败的。
图4是表示NRZ编码系统、MFM编码系统和MFM—RZ编码系统的编码定时图。
图4的第一层(最上层)(a)表示一个要记录的数据的比特序列，图4的第二层(b)用于该数据的NRZ编码系统的记录操作，图4的第三层(c)表示用于该数据的MFM编码系统的记录操作和图4的第四层(最下层)表示用于该数据的MFM—RZ编码系统的记录操作。
在NRZ编码系统中，要送去进行记录的电流握性是按照数据比特序列是变化的。例如，如图4的(a)层和(b)层所示，当要被记录的比特(下文称之为“记录目标比特”)是“1”时，记录电流向前(正向地)流动；另一方面，当记录目标比特是“0”时，电流反向(负向地)流动。因此，这种编码系统进行一种非周期的数据记录操作，对于该操作的电流是等于零的，从而改善了记录密度。
在MFM编码系统中，用于记录的磁化反向是按照数据比特序列受到控制的。例如，如图4的(a)和(c)层所示，当记录目标比特是“1”时，进行磁化反向，当记录目标比特是“0”和其后接着非“0”比特(也就是说，该比特紧接的记录目标比特不是“0”比特)时，不进行磁化反向，和当记录目标比特是“0”和其后接着至少是一个“0”(也就是说，至少该比特紧接的记录目标比特是“0”)时，进行磁化反向，从而改善了记录密度并可以再生自身同步时钟信号。
在MFM—RZ编码系统中，用于记录的电流馈送是按照在MFM编码系统中获得的比特的上升和下降受到控制的。例如，如图4的(a)和(b)层所示，当各比特上升和下降时，在该时刻对于一个预定的期间(比特宽度)电流流动。因此，当读出数据时，容易实现自同步时钟信号的再生。并能够容易实现数据读出定时的再生。在该系统中，当一个数据比特在一个数据的时间间隔的中心被读出的时候，当前沿存在于该数据时间间隔的中心时数据比特将被判为“1”，而当设有前沿存在于该数据时间间隔的中心时，该数据比特将被判为“0”。
在如上文所描述的纠错电路中，当信息记录介质出现被擦伤之类的情形时，由于擦伤干扰了边沿的检测，该介质可能被部分损坏。边沿检测的干扰产生一个丢失数据的区域，造成数据连续地丢失。图5是表示数据丢失的定时图。(a)到(d)层与图4的那些层是相同的，而图5的最下层(e)表示数据丢失。例如，如图5的最下层(e)所示在数据丢失区中数据被连续地丢失了，并且由纠错电路在这种数据丢失区无法进行数据纠错。
因此，在如上文所述的纠错电路中，当出现数据丢失区时，一般来说是通过在数据丢失区(在数据丢失期间)将所有数据都设置为“0”来执行纠错的，从而避免无法实现数据解码操作。
如前所述，设置所有丢失数据为“0”的方法，如果这些数据原来是“0”的话，则能够实现无差错地解码所有数据，然而，如果这些数据原来是“1”的话，则不能执行纠错。
也就是说，当由于擦伤使信息记录介质的数据丢失时，如果原来的数据是“0”，，则可以减小误码率，然而，如果原来的数据是“1”，则增加误码率。因此，数据的误码率取决于原来数据的内容。
本发明的一个目的是提供一种纠错电路，该电路甚至在由于信息记录介质的擦伤或类似原因数据连续地丢失情况下，也能够防止在解码操作中随着按照原来数据内容变化的误码率。从而大大地改善了纠错性能。
为了达到上述目的，按照本发明的第一个方面，在预定的纠错系统中，用于以信息记录介读出的解码数据的纠错电路包括一个丢失时间间隔检测器，当从信息记录介质读出的数据至少一部丢失时，用于检测数据的丢失。当由数据丢失时间间隔检测器检测出数据丢失时，在数据丢失期间，一个替代数据发生器用于产生包括“1”或“0”的全部比特的替代数据，和一个差错校正器，用于从替代数据产生器获得的替代数据替代从信息记录介质数据读出的数据丢失期间丢失的数据，且随后在预定的纠错系统中解码该数据，以便产生校正数据。
另外，为了达到上述目的，按照本发明的第二个方面，在预定的纠错系统中用于从信息记录介质读出的进行解码的数据的纠错电路包括一个数据丢失时间间隔检测器，当以信息记录介质读出的一部分数据丢失时，用于检测数据的丢失，一个替代数据发生器，当由数据丢失时间间隔检测器检测出数据丢失时，用于在数据丢失期间产生包括所有“1”或“0”比特的替代数据，和一个差错校正器，用于在预定纠错系统中从信息记录介质读出的解码数据产生校正数据，或者当纠错失效时用在从信息记录介质读出数据的数据丢失期间，以从替代数据发生器获得的替代数据替代丢失数据，且随后在预定纠错系统解码该数据，产生校正数据。
按照本发明第一方面的纠错电路，当从信息的记录介质读出的数据的至少一部分被丢失时，由根据丢失时间间隔检测器检测该数据的丢失，并且在由数据丢失时间间隔检测器检测数据丢失的期间，由替代数据发生器产生为“0”或“1”的全部替代数据。此外，由替代数据发生器获得的数据是替代在从信息记录介质读出数据的数据丢失期间的数据，且随后在预定纠错系统中对该数据解码，以产生经校正的数据。
再有，按照本发明的第二方面的纠错电路，从信息记录介质读出的数据在预定纠错系统中由差错校正器解码，以产生经校正的数据。如果这种差错校正失效，则差错校正器以替代数据发生器获得的数据替代从信息记录介质中读出数据的数据丢失期间的数据，并在预定纠错系统中解码该数据，以便产生经校正的数据。
图1是表示按照本发明的纠错电路的一个实施例的框图；
图2是当应用到常规系统中时表示在一条轨迹上“1”比特相对于各个比特的比率与可校正的脉冲串长度之间关系的图；
图3是当应用本发明的纠错系统时，表示在一条轨迹上“1”比特相对于各个比特的比率与可校正的脉冲串长度之间关系的图；
图4是用于表示NRZ编码系统、MFM编码系统、MFM—RZ编码系统的定时图；
图5是用于表示发生在MRZ编码系统、MFM编码系统、和MFM—RZ编码系统中的数据丢失问题的定时图；
图6是表示按照本发明的纠错电路的另外一个实施例的框图。
下面参照附图将对按照本发明的优选实施例予以描述。
图1是表示按照本发明的一种纠错电路的框图。在这个实施例中，MFM—RZ编码系统和利用(272.190)高密度差集周期码的纠错系统被用于执行纠错。
如图1所示，纠错电路1包括数据读出单元2、定时再生单元3、数据丢失周期检测器4、272比特丢失标识存储器单元5、272比特数据存储器单元6、控制器7、纠错单元8、出错检查单元9和切换开关单元10。另外，MFM—RZ编码系统被用作编码系统。
在这个实施例中，利用(272.190)高密度差集周期码作为纠错码，被记录在光卡或类似物上的数据在一种用MFM—RZ编码系统的解码系统中被读出。如果在这些数据中未出现数据丢失，则利用(272.190)高密度差集周期码的纠错系统，执行纠错，以解码该数据。另一方面，如果在该数据中出现任何数据丢失，具有所有都是“0”或“1”比特的数据取代丢失的数据部分，并且含有替代数据的整个数据经受利用(272.190)高密度差集周期码的纠错系统的纠错，从而解码这些数据。
数据读出单元2采用MFM—RZ编码系统，并且当利用(272.190)高密度差集周期碥码再生记录在光卡或类似物上的数据时，该单元读出这些数据，和将它们输出到定时再生单元3、数据丢失周期检测器4和272比特数据存储器单元6。
向定时再生单元3接收来自数据读出单元2输出的数据，以检测数据的前沿和后沿，并根据检测结果，产生用于对这些数据“1”或“0”的判定所需的定时信号。定时信号从定时再生单元3送到272比特数据存储器单元6和272比特丢失标识存储器单元5。
将来自数据读出单元2的数据输出送到数据丢失时间间隔检测器4，以检测存在或者不存在数据比特的前后沿，和根据检测的结果判断在这些数据比特中是否出现任何数据丢失。如果当既没有前沿也没有后沿存在时检测一个周期，则当数据由于信息记录介质擦伤而丢失数据时，就判定这段时间间隔作为数据丢失时间间隔，并将判断结果送到272比特丢失标识存储器单元5。
272比特丢失标识存储器单元5根据从定时再生单元3输出的定时信号，接收来自数据丢失周期检测器4输出的判断结果。当判断结果表示数据丢失周期时，272比特丢失标识存储器单元5设置标识“1”代表在现存数据丢失周期中每个数据比特丢失数据，并设置标识“0”表示除去丢失数据比特以外的未被丢失数据比特，并馈送这些标识到控制器7。
272比特存储器单元6根据来自定时再生单元3输出的定时信号从数据输出单元2的数据输出端一比特一比特地读出数据，以便存储272比特的数据，并将存储的272比特数据馈送到控制器7。
控制器7接收从272比特数据存储单元6输出的数据，并将这些数据暂存，并馈送这些数据到纠错单元8。接下来，如果从出错检查单元9输出的出错检查结果的值是“0”，则控制器7判断从控制器7输出的数据的纠错成功，和结束对一个数据块编用码(272比特)的数据处理。另一方面，如果出错检查值不是“0”，则控制器7判断纠错失效，并产生关于暂存在控制器7中数据的以及从272比特丢失标识存储器5的输出的数据的逻辑和(仅对数据丢失周期具有“1”比特的数据)以便产生对于数据丢失周期的具有“1”比特的数据。因此所产生的数据被送到纠错单元8。
纠错单元8接收从控制7输出的272比特(一个数据块码)数据，利用(272.190)高密度差集周期码纠错系统，对这些数据进行纠错处理。馈送在纠错时刻获得的出错到出错检查单元9，并把在纠错处理器获得的数据送到切换开关单元10。
出错检查单9接收来自纠错单元8的出错输出，以判断纠错是成功还是失败。如果纠错被判为成功，则出错检查单元9产生一个接通信号并将该馈送到该信号到切换开关单元10。此外，它还产生一个作为出错检查结果的“0”值且将其馈送到控制器7。另一方面，如果判断纠错失败，则出错检查单元9产生一个关断信号并馈送该信号到切换开关10。而且产生一个非“0”值并馈送该值到控制器7。
当该导通信号从出错检查单元9输出时，切换单元10接收来自纠错单元8的纠错数据，和馈送这些数据到后级电路(未示出)。另一方面，当关断信号从出错检查单元9输出时，切换单元10中断纠错数据的接收，和转换其连接点到另外的点，以防止差错数据到达后级电路。
接下来，将参照图2和3的描述对这个实施例的结果与常规技术的结果作比较。
在这个比较研究中，48比特交错的数据以5μm一比特存储长度记录在一个光卡上，对于这个实施例以及常规技术的在光卡的一条轨迹上对于所有比特的“1”比特占有率和可校正串脉冲长度被计算出来。图2是表示当应用常规系统时在一条轨迹上“1”比特比所有的比特的比率与可校正脉冲串长度之间的关系图。图3是表示当应用本实施例的纠错系统时在一条轨迹上“1”比特对所有比特的比率与可校正脉冲串长度之间的关系图。
如图2所示，当象常规的纠错系统那样，数据丢失期间的所有数据都被置“0”时，随着在一条轨迹上“1”比特的占有率的增加，可校正脉冲串长度变短了。另一方面，如图3所示，当象本实施例的纠错系统那样，数据丢失周期中的所有数据都置为“1”，直到“1”比特占有率达到50％以前，该可校正脉冲串之长度象在传统系统中那样被改变(即，缩短)，但当此占有率超过50％时，可校正脉冲串的长度明显变长了。
如前所述，为了读出以MFM—RZ编码系统作为编码系统且以(272.190)高密度差集周期码作为纠错码而被记录在光卡上的数据，当在这些数据中未出现数据丢失或当出现任何数据丢失且对应这丢失的数据的所有数据都被设置为“0”时，该数据的纠错是利用(272.190)高密度差集周期码的纠错系统来实现，以便解码该数据。另外，即使是在出现数据丢失和所有丢失的数据被设置为“0”，但不能执行纠错时，这些丢失的数据被具有全部为“1”比特的数据所代替，且利用(272.190)高密度差集周期码解码对这些数据纠错，以对这些数据解码。因此，甚至当由于信息记录介质的擦伤而连续丢失数据时，在解码期间各种误码率随原来数据的内容的发生的变化被抑制，从而能够大大地改善了纠错性能。
在上述实施例中，“1”被设置到具有在该比特周期中心呈上升特性的各比特中，而“0”被设置到具有其他特性(例如，在该比特周期的中心呈下降或者不变化的那些比特)的各比特中。然而，对这些比特的“1”和“0”的设置可以是相反的。在这种情况下，通过对数据丢失周期的数据设置为“0”，可以获得如上面所述的相同的效果。
图6表示按照本发明的纠错电路的另外的实施例。在这个实施例中，提供了用于纠错功能的两个系统。一个系统当检测到数据丢失时，将数据丢失期间的所有据设置为“0”，并且这个系统包括控制器7a、纠错单元8a和出错检查单元9a。另外一个系统当检测到数据丢失时，将数据丢失期间的所有数据设置为“1”，并且这个系统控制器7b、纠错单元8b，和出错检查单元9b。这些系统彼此并行地执行纠错，而且这些系统任意一个的输出所提供的“0”的出错标识可以进行选择。
按照本发明，在由于数据丢失不能执行纠错的情况下，当读出和解码记录在信息记录介质上的数据时，对于数据丢失期间的所有数据被设置为“1”和而后进行纠错，因此当数据丢失期间“1”比特的占有率高的时候，大大地改善了纠错性能。
另外，即使当由于信息记录介质擦伤数据连续丢失的情况下，在解码时按照原来数据的内容能够抑制各种误码率。因此，能够大大地改善纠错性能。

Claims (8)

1.一种在预定纠错系统中，用于解码从信息记录介质上读出的数据的纠错电路，该电路包括：
数据丢失时间间隔检测器，用于当至少一部分从信息记录介质上读出的数据丢失时，检测数据的丢失；
替代数据发生器，用于当由所述数据丢失时间间隔检测器检测出数据丢失时，在数据丢失时间间隔期间产生包括有“1”或“0”比特的替代数据；
差错校正器，用于在从信息记录介质读出数据中以在所述替代数据发生器获得的替代数据替代数据丢失时间间隔的丢失数据，并随后在预定纠错系统中解码该数据，以产生经核正的数据。
2.一种在预定纠错系统中，用于解码信息记录介质上读出的数据的纠错电路，该电路包括：
数据、丢失时间隔检测器，用于当至少一部分从信息记录介质上读出的数据丢失时，检测数据的丢失；
替代数据发生器，用于当由所述数据丢失时间间隔检测器检测出数据丢失时，在数据丢失时间间隔期间产生包括有“1”或“0”比特的替代数据；
差错校正器，用于在预定纠错系统中解码从信息记录介质中读出的数据，产生经校正的数据，或者当纠错失效时，以从所述替代数据发生器获得的替代数据替代在从信息记录介质读出数据的数据丢失时间间中所丢失的数据并随后在预定纠错系统中解码该数据，以产生经校正的数据。
3.按照权利要求1和2任何一个所要求的纠错电路，其中从信息记录介质读出的数据是利用MFM—RZ系统编码的，并且，所述纠错单元以MFM—RZ系统解码该数据。
4.按照权利要求1、2和3任何一个所要求的纠错电路，其中从信息记录介质读出的数据是以MFM—RZ系统编码和具有272.190高密度差集周期码作为纠错码，并且，所述纠错单元以MFM—RZ系统和272.190高密度差集周期码系统校正该数据。
5.按照权利要求1所要求的纠错电路，其中所述替代数据发生器包括：
272比特丢失标识存储器单元，接收来自所述数据丢失时间间隔检测出的判决结果输出，并且当来自所述数据丢失周期检测器的判决结果代表一个数据丢失时间间隔时，所述272比特丢失标识存储器单元设置一个标识“1”，代表对于该数据丢失时间间隔丢失了现存每个数据比特的数据；还设置一个标识“0”，代表除丢失数据比特以外的而未丢失各数据比特的数据，
272比特数据存储器单元从所述信息记录介质读入数据，存储272比特的数据；和
控制器，实施对来自所述272比特数据存储器单元的数据以及来自所述272比特丢失标识存储器单元的逻辑取和，为数据丢失期间产生一个具有各个“1”比特的替代数据。
6.按照权利要求5所要求的纠错电路，还包括一个出错检查单元，判断所述纠错器的纠错是成功或失败。
7.按照权利要求1所要求的纠错电路，其中所述替代数据发生器包括：
272比特丢失标识存储器单元，接收从所述数据丢失时间间隔检测器输出的判决结果输出，并且当来自所述数据丢失时间间隔检测器的判决结果代表一个数据丢失时间间隔时，所述272比特丢失标识存储器单元设置一个标识“1”，代表该数据丢失时间间隔丢失现存每个数据比特的数据，并且还设置一个标识“0”，不同于代表除丢失数据比特以外的未丢失各数据比特的数据，
272比特数据存储器单元从所述信息记录介质中读入数据，存储272比特的数据，
第一控制器，实施对来自所述272比特数据存储器单元的数据以及来自所述272比特丢失标识存储器单元的数据的逻辑取和，为该数据丢失时间间隔产生具有“1”比特的替代数据，和
第二控制器，实施对来自所述272比特数据存储器单元的数据以及来自所述272比特丢失标识存储器单元的数据的逻辑取和，为该数据丢失时间间隔产生具有“0”比特的替代数据：和
所述纠错器包括：
第一纠错器，用于以在所述第一控制器获得的替代数据替代该数据丢失时间间隔丢失的数据，和
第二纠错器，用于以在所述第二控制器获得的替代数据替代该数据丢失期间丢失的数据。
8.按照权利要求7所要求的纠错电路，还包括：
第一出错检查单元，判断所述第一纠错器的纠错是否成功或失败；和
第二出错检查单元，判断所述第二纠错器的纠错是否成功或失败。
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