CN111832051B - 一种基于fpga的对称加解密方法及系统 - Google Patents

一种基于fpga的对称加解密方法及系统 Download PDF

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CN111832051B CN202010662855.6A CN202010662855A CN111832051B CN 111832051 B CN111832051 B CN 111832051B CN 202010662855 A CN202010662855 A CN 202010662855A CN 111832051 B CN111832051 B CN 111832051B
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Abstract

本发明提出了一种基于FPGA的对称加解密方法及系统，系统包括：正向FIFO缓存队列、反向FIFO缓存队列、算法池以及控制模块，所述算法池包括多个对称算法模块
Figure 100004_DEST_PATH_IMAGE002
，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应子密钥，并对相应待处理数据段进行加解密处理；控制模块按照固定字节R对待处理数据包ai进行分组为密钥段、待处理数据段
Figure 100004_DEST_PATH_IMAGE004
；并将密钥段分别发送给算法池中的多个对称算法模块
Figure 704279DEST_PATH_IMAGE002
进行密钥扩展，依次向多个对称算法模块
Figure 33629DEST_PATH_IMAGE002
分配相应待处理数据段，接收对应的完成数据段
Figure 232529DEST_PATH_IMAGE004
并依次传输给反向FIFO缓存队列中,能够提高算法池的资源利用率，进一步提升了对单个待处理数据包的加解密效率。

Description

一种基于FPGA的对称加解密方法及系统
技术领域
本发明属于计算机技术领域，尤其涉及一种可以提高FPGA板卡整体加解密效率的基于FPGA的对称加解密方法及系统。
背景技术
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。在信息安全日益受到人们重视的信息化时代，数据处理及存储产品要求不止具有处理数据的功能，还需要具有病毒防护和加解密的功能。针对此项要求，目前市场上有软件加解密和硬件加解密两种方案，而其中硬件加解密由于其速度快，安全性高而受到研究者的重视。
现有技术中，硬件加解密较多地采用FPGA实现。具体的，主机与FPGA板卡进行通信连接，如果主机需要对某些数据包进行加解密处理，则需要将待处理的数据包分别写入各个正向内存块中，由于各个正向内存块分别对应FPGA板卡内不同的对称算法模块（如SM4）。例如：对于正向内存块1的数据，FPGA板卡的控制模块只会传送给对称算法模块1处理；对于正向内存块2的数据，FPGA板卡的控制模块只会传送给对称算法模块2处理；对于正向内存块n的数据，FPGA板卡的控制模块只会传送给对称算法模块n处理；在具体应用场景中，如果只向某个正向内存块（如1）或某些正向内存块（如1、2、3）写入待处理的数据，则对于FPGA板卡来说，只会对应启用对称算法模块1或对称算法模块1-3进行加解密处理，而其它的对称算法模块并未得以有效利用，进而导致对称算法模块的资源利用率较低；且单个对称算法模块一次性全部负责对单个正向内存块中的数据进行加解密处理，处理速度有限，进而影响FPGA板卡的整体加解密的效率。
发明内容
为了解决上述问题，本发明在于提供一种基于FPGA的对称加解密方法和系统。
本发明的目的是这样实现的：
本发明第一方面提出一种基于FPGA的对称加解密方法，所述方法包括以下步骤：
步骤1-1）、FPGA板卡接收到主机传送的待处理数据包ai，并缓存在正向FIFO缓存队列中；
步骤1-2）、由控制模块按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段
Figure DEST_PATH_IMAGE002
；
步骤1-3）、由所述控制模块将所述密钥段分别发送给算法池中的第
Figure DEST_PATH_IMAGE004
对称算法模块，并使多个对称算法模块对所述密钥段进行密钥扩展，得到对应的子密钥，其中m大于等于n；
步骤1-4）、待所有第
Figure 138272DEST_PATH_IMAGE004
对称算法模块密钥扩展完成后，由所述控制模块依次向第
Figure 117729DEST_PATH_IMAGE004
对称算法模块分配待处理数据段；
步骤1-5）、第
Figure 897466DEST_PATH_IMAGE004
对称算法模块分别采用扩展得到的子密钥对分配得到的待处理数据段进行对称加解密处理，并得到对应的完成数据段；
步骤1-6）、由所述控制模块将各个完成数据段依次传输给反向FIFO缓存队列中；
步骤1-7）、判断是否将待处理数据包ai的所有待处理数据段
Figure 354992DEST_PATH_IMAGE002
分配给对应的对称算法模块进行加解密处理，并将对应的完成数据段
Figure 169364DEST_PATH_IMAGE002
传输给反向FIFO缓存队列中，如果是，则进入步骤1-8），如果否，则返回步骤1-4）；
步骤1-8）、使完成数据段
Figure 54144DEST_PATH_IMAGE002
在反向FIFO缓存队列中组成完成数据包Ai，以待返回给主机。
进一步的，在步骤1-1）之前，所述方法还包括：
所述主机预分配有第
Figure DEST_PATH_IMAGE006
正向内存块和第
Figure 374705DEST_PATH_IMAGE006
反向内存块，且第
Figure 573605DEST_PATH_IMAGE006
正向内存块正向内存块与第
Figure 304801DEST_PATH_IMAGE006
反向内存块一一对应，第
Figure 298164DEST_PATH_IMAGE006
正向内存块分别用于缓存待处理数据包，第
Figure 114811DEST_PATH_IMAGE006
反向内存块分别用于缓存完成数据包。
更进一步的，在上述步骤1-1）之前，所述方法还包括：
向所述主机的正向内存块j写入所述待处理数据包ai，通过命令字FIFO提示FPGA板卡，其中j大于等于1小于等于w；
所述FPGA板卡基于命令字FIFO得知所述正向内存块j已存有待处理数据包ai；
所述FPGA板卡从所述正向内存块j读取出所述待处理数据包ai，并缓存在所述正向FIFO缓存队列中，同时使所述待处理数据包ai携带所述j的相关信息。
进一步的，在上述步骤1-8）之后，所述方法还包括：
当所述完成数据包Ai更新至所述反向FIFO缓存队列时，基于所述完成数据包Ai携带的所述j的相关信息确定出主机对应的反向内存块j；
将所述完成数据包Ai传输给所述反向内存块j。
进一步的，在上述步骤1-8）之后，所述方法还包括：
按照上述待处理数据包ai的处理方式对所述正向FIFO缓存队列中的待处理数据包bi进行加解密处理，得到对应的完成数据包Bi。
所述固定字节为16字节，所述对称算法模块的数量为32个，且每个对称算法模块采用国密SM4算法，且所述国密SM4算法的一次加解密的时长为32个时钟周期。
进一步的，所述步骤1-2）至步骤1-6）具体包括如下步骤：
步骤2-1）、所述控制模块将所述待处理数据包ai按照16字节进行分组为密钥段、待处理数据段
Figure 851823DEST_PATH_IMAGE002
；
步骤2-2）、所述控制模块预先读出密钥段，并分别发送给各个对称算法模块，由各个对称算法模块对所述密钥段进行密钥扩展，并得到32个子密钥，；
步骤2-3）、待所有的对称算法模块密钥扩展完成后，控制模块通过第一个时钟周期读取第1待处理数据段，并将其传送给第1对称算法模块，由所述第1对称算法模通过扩展的子密钥对第1待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-4）、所述控制模块通过第二个时钟周期读取第2待处理数据段，并将其传送给第2对称算法模块，由所述第2对称算法模块通过扩展的子密钥对第2待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-5）、重复步骤2-4），直至所述控制模块通过第32个时钟周期读取第32待处理数据段，并将其传送给第32对称算法模块，由所述第32对称算法模块通过扩展的子密钥第32对待处理数据段进行加解密，且加解密的时间为32个时钟周期；
步骤2-6）、所述控制模块通过第33个时钟周期将第1对称算法模块加解密的完成第1数据段写入反向FIFO缓存队列；
步骤2-7）、所述控制模块通过第34个时钟周期将第2对称算法模块加解密的完成第2数据段写入反向FIFO缓存队列；
步骤2-8）、重复步骤2-7），直至所述控制模块将第32对称算法模块加解密的完成第32数据段写入反向FIFO缓存队列；
步骤2-9）、重复步骤2-2）至步骤2-8），直至将所有的待处理数据段
Figure 437525DEST_PATH_IMAGE002
均进行加解密处理，并将得到的完成数据段
Figure 867369DEST_PATH_IMAGE002
传送至反向FIFO缓存队列。
进一步的，所述步骤2-8）之后还包括：
步骤3-1）、如果m不为32的整数倍，预设m=k*32+b，k为正整数，b小于32，在完成前第k*32待处理数据段的加解密后，所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+1，并将其传送给第1对称算法模块，由第1对称算法模块通过扩展的子密钥对待处理数据段k*32+1进行加解密，且加解密的时间为32个时钟周期；
步骤3-2）、所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+2，并将其传送给第2对称算法模块，由第2对称算法模块通过扩展的子密钥对待处理数据段k*32+2进行加解密，且加解密的时间为32个时钟周期；
步骤3-3）、重复步骤3-2），直至所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+b，并将其传送给第b对称算法模块，由第b对称算法模块通过扩展的子密钥对待处理数据段k*32+b进行加解密，且加解密的时间为32个时钟周期；
步骤3-3）、所述控制模块等待32-b个时钟周期，将第1对称算法模块加解密的完成数据段k*32+1写入反向FIFO缓存队列中；
步骤3-4）、所述控制模块依次将第2、3、…、b对称算法模块加解密的完成数据段k*32+2、k*32+3、…、k*32+b写入反向FIFO缓存队列中，并与在前的完成数据段共同组装成完成数据包Ai。
一种基于FPGA的对称加解密系统，用于实现上述权利要求1至8任意一项所述的基于FPGA的对称加解密方法，所述系统包括：
正向FIFO缓存队列，用于接收由主机传送的待处理数据包ai；
反向FIFO缓存队列，用于缓存完成数据包Ai，以待返回给所述主机；
算法池，包括多个对称算法模块
Figure 171311DEST_PATH_IMAGE004
，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应的子密钥，并对相应的待处理数据段进行加解密处理；
控制模块，按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段
Figure 508752DEST_PATH_IMAGE002
；将所述密钥段分别发送给算法池中的多个对称算法模块
Figure 152223DEST_PATH_IMAGE004
；待所有对称算法模块
Figure 549706DEST_PATH_IMAGE004
密钥扩展完成后，依次向多个对称算法模块
Figure 278628DEST_PATH_IMAGE004
分配待第1处理数据段、第2待处理数据段、第3待处理数据段、…、第n待处理数据段；待多个对称算法模块
Figure 419759DEST_PATH_IMAGE004
分别将待处理数据段进行对称加解密后，接收对应的完成数据段
Figure 917736DEST_PATH_IMAGE004
并依次传输给反向FIFO缓存队列中；其中m大于等于n。
进一步的，所述对称算法模块采用国密SM4算法、DES算法、3DES算法、AES算法、RC算法的任意一种或多种。
本发明具有如下积极效果：
本发明提出的基于FPGA的对称加解密方法和系统通过对待处理数据包进行分组为多个待处理数据段，并使算法池中的各个对称算法模块均能分配得到对应的待处理数据段，进而充分调动算法池中的各个对称算法模块同时对数据包进行加解密处理，提高了对称算法模块的资源利用率，进一步提升了单个待处理数据包的加解密效率。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了本发明一种基于FPGA的对称加解密方法的流程图。
图2示出了本发明一种基于FPGA的对称加解密系统的框图。
图3示出了本发明一种待处理数据包的分组示意图。
图4示出了本发明将待处理数据段分配给对称算法模块的示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
如图1所示，本发明第一方面提出一种基于FPGA的对称加解密方法，所述方法包括以下步骤：
步骤1-1）、FPGA板卡接收到主机传送的待处理数据包ai，并缓存在正向FIFO缓存队列中；
步骤1-2）、由控制模块按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段
Figure 754630DEST_PATH_IMAGE002
；
步骤1-3）、由所述控制模块将所述密钥段分别发送给算法池中的第
Figure 705268DEST_PATH_IMAGE004
对称算法模块，并使多个对称算法模块对所述密钥段进行密钥扩展，得到对应的子密钥，其中m大于等于n；
步骤1-4）、待所有第
Figure 650091DEST_PATH_IMAGE004
对称算法模块密钥扩展完成后，由所述控制模块依次向第
Figure 2575DEST_PATH_IMAGE004
对称算法模块分配待处理数据段；
步骤1-5）、第
Figure 7440DEST_PATH_IMAGE004
对称算法模块分别采用扩展得到的子密钥对分配得到的待处理数据段进行对称加解密处理，并得到对应的完成数据段；
步骤1-6）、由所述控制模块将各个完成数据段依次传输给反向FIFO缓存队列中；
步骤1-7）、判断是否将待处理数据包ai的所有待处理数据段
Figure 445374DEST_PATH_IMAGE002
分配给对应的对称算法模块进行加解密处理，并将对应的完成数据段
Figure 928308DEST_PATH_IMAGE002
传输给反向FIFO缓存队列中，如果是，则进入步骤1-8），如果否，则返回步骤1-4）；
步骤1-8）、使完成数据段
Figure 400878DEST_PATH_IMAGE002
在反向FIFO缓存队列中组成完成数据包Ai，以待返回给主机。
需要说明的是，所述正向FIFO缓存队列和所述反向FIFO缓存队列分别支持“先进先出”的原则。可以理解，主机有可能需要对多个待处理数据包，如待处理数据包ai、待处理数据包bi、待处理数据包ci、待处理数据包di等等。而这些待处理数据包将会按照先进先出的原则写入正向FIFO缓存队列中，如果按照时间顺序，先写入的是处理数据包ai，则当处理数据包ai更新至所述正向FIFO缓存队列时，则可以对处理数据包ai进行分组成密钥段、待处理数据段
Figure 514327DEST_PATH_IMAGE002
，然后由控制模块分别将待处理数据段
Figure 564192DEST_PATH_IMAGE002
分配给对应的对称算法模块进行加解密处理。待各个待处理数据段加解密完成后，由控制模块将对应的完成数据段
Figure 850817DEST_PATH_IMAGE002
分别传输给反向FIFO缓存队列中，并组成完成数据包Ai，以待返回给主机。
进一步的，在步骤1-1）之前，所述方法还包括：
所述主机预分配有第
Figure 912314DEST_PATH_IMAGE006
正向内存块和第
Figure 258981DEST_PATH_IMAGE006
反向内存块，且第
Figure 671508DEST_PATH_IMAGE006
正向内存块正向内存块与第
Figure 764754DEST_PATH_IMAGE006
反向内存块一一对应，第
Figure 946336DEST_PATH_IMAGE006
正向内存块分别用于缓存待处理数据包，第
Figure 198326DEST_PATH_IMAGE006
反向内存块分别用于缓存完成数据包。
更进一步的，在上述步骤1-1）之前，所述方法还包括：
向所述主机的正向内存块j写入所述待处理数据包ai，通过命令字FIFO提示FPGA板卡，其中j大于等于1小于等于w；
所述FPGA板卡基于命令字FIFO得知所述正向内存块j已存有待处理数据包ai；
所述FPGA板卡从所述正向内存块j读取出所述待处理数据包ai，并缓存在所述正向FIFO缓存队列中，同时使所述待处理数据包ai携带所述j的相关信息。
进一步的，在上述步骤1-8）之后，所述方法还包括：
当所述完成数据包Ai更新至所述反向FIFO缓存队列时，基于所述完成数据包Ai携带的所述j的相关信息确定出主机对应的反向内存块j；
将所述完成数据包Ai传输给所述反向内存块j。
可以理解，在所述FPGA板卡从正向内存块j读取出待处理数据ai的同时，可以对所述待处理数据ai加入编号k，后期将完成数据包Ai返回给主机内存时，可以基于编号k准确定位到反向内存块j。而对于主机而言，前期只需要将待处理数据包ai写入正向内存块j，后期即可去对应的反向内存块j等待接收对应的完成数据包Ai即可。
进一步的，在上述步骤1-8）之后，所述方法还包括：
按照上述待处理数据包ai的处理方式对所述正向FIFO缓存队列中的待处理数据包bi进行加解密处理，得到对应的完成数据包Bi。
可以理解，待处理数据包可能为多个，并堆放在正向FIFO缓存队列中，当前一个待处理数据包（如ai）的所有分组的数据段被控制模块读出，并传输至算法模块进行加解密后，则后一个待处理数据包（bi）即可更新至正向FIFO缓存队列的最前端，并进行分组加解密处理。
进一步的，所述固定字节为16字节，所述对称算法模块的数量为32个，且每个对称算法模块采用国密SM4算法，且所述国密SM4算法的一次加解密的时长为32个时钟周期。
根据本发明的具体实施例，所述步骤1-2）至步骤1-6）具体包括如下步骤：
步骤2-1）、所述控制模块将所述待处理数据包ai按照16字节进行分组为密钥段、待处理数据段
Figure 98149DEST_PATH_IMAGE002
；
步骤2-2）、所述控制模块预先读出密钥段，并分别发送给各个对称算法模块，由各个对称算法模块对所述密钥段进行密钥扩展，并得到32个子密钥，；
步骤2-3）、待所有的对称算法模块密钥扩展完成后，控制模块通过第一个时钟周期读取第1待处理数据段，并将其传送给第1对称算法模块，由所述第1对称算法模通过扩展的子密钥对第1待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-4）、所述控制模块通过第二个时钟周期读取第2待处理数据段，并将其传送给第2对称算法模块，由所述第2对称算法模块通过扩展的子密钥对第2待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-5）、重复步骤2-4），直至所述控制模块通过第32个时钟周期读取第32待处理数据段，并将其传送给第32对称算法模块，由所述第32对称算法模块通过扩展的子密钥第32对待处理数据段进行加解密，且加解密的时间为32个时钟周期；
步骤2-6）、所述控制模块通过第33个时钟周期将第1对称算法模块加解密的完成第1数据段写入反向FIFO缓存队列；
步骤2-7）、所述控制模块通过第34个时钟周期将第2对称算法模块加解密的完成第2数据段写入反向FIFO缓存队列；
步骤2-8）、重复步骤2-7），直至所述控制模块将第32对称算法模块加解密的完成第32数据段写入反向FIFO缓存队列；
步骤2-9）、重复步骤2-2）至步骤2-8），直至将所有的待处理数据段
Figure 726576DEST_PATH_IMAGE002
均进行加解密处理，并将得到的完成数据段
Figure 28245DEST_PATH_IMAGE002
传送至反向FIFO缓存队列。
可以理解，当所述控制模块将待处理数据段32传输给所述对称算法模块32后，则距离控制模块传送待处理数据段1传送给对称算法模块1已过32个时钟周期，此时，对称算法模块1已完成加解密过程，并得到对应的完成数据段1，继而控制模块可以在第33个时钟周期将完成数据段1传送给反向FIFO缓存队列。同理，当所述控制模块将对称算法模块1加解密的完成数据段1写入反向FIFO缓存队列中，则距离先前控制模块将待处理数据段2传送给对称算法模块2已过32个时钟周期，此时，对称算法模块2已完成加解密过程，并得到对应的完成数据段2，继而控制模块可以在第34个时钟周期将完成数据段2传送给反向FIFO缓存队列。
根据本发明的具体实施例，所述步骤2-8）之后还包括：
步骤3-1）、如果m不为32的整数倍，预设m=k*32+b，k为正整数，b小于32，在完成前第k*32待处理数据段的加解密后，所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+1，并将其传送给第1对称算法模块，由第1对称算法模块通过扩展的子密钥对待处理数据段k*32+1进行加解密，且加解密的时间为32个时钟周期；
步骤3-2）、所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+2，并将其传送给第2对称算法模块，由第2对称算法模块通过扩展的子密钥对待处理数据段k*32+2进行加解密，且加解密的时间为32个时钟周期；
步骤3-3）、重复步骤3-2），直至所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+b，并将其传送给第b对称算法模块，由第b对称算法模块通过扩展的子密钥对待处理数据段k*32+b进行加解密，且加解密的时间为32个时钟周期；
步骤3-3）、所述控制模块等待32-b个时钟周期，将第1对称算法模块加解密的完成数据段k*32+1写入反向FIFO缓存队列中；
步骤3-4）、所述控制模块依次将第2、3、…、b对称算法模块加解密的完成数据段k*32+2、k*32+3、…、k*32+b写入反向FIFO缓存队列中，并与在前的完成数据段共同组装成完成数据包Ai。
可以理解，所述控制模块读取待处理数据段k*32+b与读取待处理数据段k*32+1之间的时差为b个时钟周期，换言之，当所述控制模块读取待处理数据段k*32+b时，对称算法模块1并未对待处理数据段k*32+1完成加解密计算，因此，所述控制模块需要等待32-b个时钟周期，对称算法模块1才会完成待处理数据段k*32+1的加解密计算过程。
如图2所示，本发明第二方面还提出一种基于FPGA的对称加解密系统，用于实现上述的基于FPGA的对称加解密方法，所述系统包括：
正向FIFO缓存队列，用于接收由主机传送的待处理数据包ai；
反向FIFO缓存队列，用于缓存完成数据包Ai，以待返回给所述主机；
算法池，包括多个对称算法模块
Figure 451136DEST_PATH_IMAGE004
，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应的子密钥，并对相应的待处理数据段进行加解密处理；
控制模块，按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段
Figure 838255DEST_PATH_IMAGE002
；将所述密钥段分别发送给算法池中的多个对称算法模块
Figure 270373DEST_PATH_IMAGE004
；待所有对称算法模块
Figure 160969DEST_PATH_IMAGE004
密钥扩展完成后，依次向多个对称算法模块
Figure 20340DEST_PATH_IMAGE004
分配待处理数据段1、待处理数据段2、待处理数据段3、…、待处理数据段n；待多个对称算法模块
Figure 629176DEST_PATH_IMAGE004
分别将待处理数据段进行对称加解密后，接收对应的完成数据段
Figure 864985DEST_PATH_IMAGE004
并依次传输给反向FIFO缓存队列中；其中m大于等于n。
具体的，所述对称算法模块采用国密SM4算法、DES算法、3DES算法、AES算法、RC算法的任意一种或多种。但不限于此。
本发明提出的基于FPGA的对称加解密方法和系统通过对待处理数据包进行分组为多个待处理数据段，并使算法池中的各个对称算法模块均能分配得到对应的待处理数据段，进而充分调动算法池中的各个对称算法模块同时对数据包进行加解密处理，提高了对称算法模块的资源利用率，进一步提升了单个待处理数据包的加解密效率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于FPGA的对称加解密方法，其特征在于，所述方法包括以下步骤：
步骤1-1)、FPGA板卡接收到主机传送的待处理数据包ai，并缓存在正向FIFO缓存队列中；
步骤1-2)、由控制模块按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段1，2，3，...，m；
步骤1-3)、由所述控制模块将所述密钥段分别发送给算法池中的第1，2，3，...，n个对称算法模块，并使多个对称算法模块对所述密钥段进行密钥扩展，得到对应的子密钥，其中m大于等于n；
步骤1-4)、待所有第1，2，3，...，n个对称算法模块密钥扩展完成后，由所述控制模块依次向第1，2，3，...，n个对称算法模块分配待处理数据段；
步骤1-5)、第1，2，3，...，n个对称算法模块分别采用扩展得到的子密钥对分配得到的待处理数据段进行对称加解密处理，并得到对应的完成数据段；
步骤1-6)、由所述控制模块将各个完成数据段依次传输给反向FIFO缓存队列中；
步骤1-7)、判断是否将待处理数据包ai的所有待处理数据段1，2，3，...，m分配给对应的对称算法模块进行加解密处理，并将对应的完成数据段1，2，3，...，m传输给反向FIFO缓存队列中，如果是，则进入步骤1-8)，如果否，则返回步骤1-4)；
步骤1-8)、使完成数据段1，2，3，...，m在反向FIFO缓存队列中组成完成数据包Ai，以待返回给主机。
2.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，在步骤1-1)之前，所述方法还包括：
所述主机预分配有第1，2，3，...，w个正向内存块和第1，2，3，...，w个反向内存块，且第1，2，3，...，w个正向内存块与第1，2，3，...，w个反向内存块一一对应，第1，2，3，...，w个正向内存块分别用于缓存待处理数据包，第1，2，3，...，w个反向内存块分别用于缓存完成数据包。
3.根据权利要求2所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-1)之前，所述方法还包括：
向所述主机的正向内存块j写入所述待处理数据包ai，通过命令字提示FPGA板卡，其中j大于等于1小于等于w；
所述FPGA板卡基于命令字得知所述正向内存块j已存有待处理数据包ai；
所述FPGA板卡从所述正向内存块j读取出所述待处理数据包ai，并缓存在所述正向FIFO缓存队列中，同时使所述待处理数据包ai携带所述j的相关信息。
4.根据权利要求3所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-8之后，所述方法还包括：
当所述完成数据包Ai更新至所述反向FIFO缓存队列时，基于所述完成数据包Ai携带的所述j的相关信息确定出主机对应的反向内存块j；
将所述完成数据包Ai传输给所述反向内存块j。
5.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-8之后，所述方法还包括：
按照上述待处理数据包ai的处理方式对所述正向FIFO缓存队列中的待处理数据包bi进行加解密处理，得到对应的完成数据包Bi。
6.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，所述固定字节为16字节，所述对称算法模块的数量为32个，且每个对称算法模块采用国密SM4算法，且所述国密SM4算法的一次加解密的时长为32个时钟周期。
7.根据权利要求6所述的一种基于FPGA的对称加解密方法，其特征在于，所述步骤1-2)至步骤1-6)具体包括如下步骤：
步骤2-1)、所述控制模块将所述待处理数据包ai按照16字节进行分组为密钥段、待处理数据段1，2，3，...，m；
步骤2-2)、所述控制模块预先读出密钥段，并分别发送给各个对称算法模块，由各个对称算法模块对所述密钥段进行密钥扩展，并得到32个子密钥；
步骤2-3)、待所有的对称算法模块密钥扩展完成后，控制模块通过第一个时钟周期读取第1待处理数据段，并将其传送给第1对称算法模块，由所述第1对称算法模通过扩展的子密钥对第1待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-4)、所述控制模块通过第二个时钟周期读取第2待处理数据段，并将其传送给第2对称算法模块，由所述第2对称算法模块通过扩展的子密钥对第2待处理数据段进行加解密，且加解密的时长为32个时钟周期；
步骤2-5)、重复步骤2-4)，直至所述控制模块通过第32个时钟周期读取第32待处理数据段，并将其传送给第32对称算法模块，由所述第32对称算法模块通过扩展的子密钥第32对待处理数据段进行加解密，且加解密的时间为32个时钟周期；
步骤2-6)、所述控制模块通过第33个时钟周期将第1对称算法模块加解密的完成第1数据段写入反向FIFO缓存队列；
步骤2-7)、所述控制模块通过第34个时钟周期将第2对称算法模块加解密的完成第2数据段写入反向FIFO缓存队列；
步骤2-8)、重复步骤2-7)，直至所述控制模块将第32对称算法模块加解密的完成第32数据段写入反向FIFO缓存队列；
步骤2-9)、重复步骤2-2)至步骤2-8)，直至将所有的待处理数据段1，2，3，...，m均进行加解密处理，并将得到的完成数据段1，2，3，...，m传送至反向FIFO缓存队列。
8.根据权利要求7所述的一种基于FPGA的对称加解密方法，其特征在于，所述步骤2-8)之后还包括：
步骤3-1)、如果m不为32的整数倍，预设m＝k*32+b，k为正整数，b小于32，在完成前第k*32个待处理数据段的加解密后，所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+1，并将其传送给第1对称算法模块，由第1对称算法模块通过扩展的子密钥对待处理数据段k*32+1进行加解密，且加解密的时间为32个时钟周期；
步骤3-2)、所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+2，并将其传送给第2对称算法模块，由第2对称算法模块通过扩展的子密钥对待处理数据段k*32+2进行加解密，且加解密的时间为32个时钟周期；
步骤3-3)、重复步骤3-2)，直至所述控制模块从所述正向FIFO缓存队列读取待处理数据段k*32+b，并将其传送给第b对称算法模块，由第b对称算法模块通过扩展的子密钥对待处理数据段k*32+b进行加解密，且加解密的时间为32个时钟周期；
步骤3-3)、所述控制模块等待32-b个时钟周期，将第1对称算法模块加解密的完成数据段k*32+1写入反向FIFO缓存队列中；
步骤3-4)、所述控制模块依次将第2、3、...、b对称算法模块加解密的完成数据段k*32+2、k*32+3、...、k*32+b写入反向FIFO缓存队列中，并与在前的完成数据段共同组装成完成数据包Ai。
9.一种基于FPGA的对称加解密系统，用于实现上述权利要求1至8任意一项所述的基于FPGA的对称加解密方法，其特征在于，所述系统包括：
正向FIFO缓存队列，用于接收由主机传送的待处理数据包ai；
反向FIFO缓存队列，用于缓存完成数据包Ai，以待返回给所述主机；
算法池，包括多个对称算法模块1，2，3，...，n，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应的子密钥，并对相应的待处理数据段进行加解密处理；
控制模块，按照固定字节R对所述待处理数据包ai进行分组为密钥段、待处理数据段1，2，3，...，m；将所述密钥段分别发送给算法池中的多个对称算法模块1，2，3，...，n；待所有对称算法模块1，2，3，...，n密钥扩展完成后，依次向多个对称算法模块1，2，3，...，n分配待第1处理数据段、第2待处理数据段、第3待处理数据段、...、第n待处理数据段；待多个对称算法模块1，2，3，...，n分别将待处理数据段进行对称加解密后，接收对应的完成数据段1，2，3，...，n并依次传输给反向FIFO缓存队列中；其中m大于等于n。
10.根据权利要求9所述的一种基于FPGA的对称加解密系统，其特征在于，所述对称算法模块采用国密SM4算法、DES算法、3DES算法、AES算法、RC算法的任意一种或多种。
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