CN111261501A - 接合一对半导体基底的方法 - Google Patents

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Abstract

本发明实施例公开改善晶圆接合效能的方法。在一些实施例中，公开一种用来接合一对半导体基底的方法。此方法包括：对此对半导体基底的至少其中一个进行制程，且将此半导体基底接合在一起。对此对半导体基底中的每一个通过以下步骤进行制程：执行至少一道化学气相沉积(CVD)制程，以及执行至少一道化学机械研磨(CMP)制程。上述至少一道化学气相沉积制程的其中之一是在接合步骤之前、在执行所有化学机械研磨制程之后执行。

Description

接合一对半导体基底的方法
技术领域
本发明实施例涉及半导体技术，特别涉及晶圆接合方法。
背景技术
在微机电系统(Micro-Electro-Mechanical Systems,MEMS)以及微电子领域中，为了在真空腔室(vacuum cavities)或受控大气(controlled atmosphere)的腔室中将结构封装，经常需要将晶圆接合在一起。直接接合(direct bonding)，或者熔融接合(fusionbonding)为热门的接合制程，其不需要任何额外界面层。表面粗糙度为熔融接合的限制因素。举例来说，硅熔融接合的表面粗糙度需要明显低于1纳米。依循现有的熔融接合步骤，每个晶圆通过化学气相沉积(CVD)和化学机械研磨(CMP)来做前处理(pre-processed)，其中CMP为接合步骤前的最后一道制程。在这个情况下，被研磨的表面具有高粗糙度而不符合粗糙度需求，且容易产生接合空洞(bonding void)以及感应板剥离(peeling)的问题。
发明内容
本发明实施例提供一种接合一对半导体基底的方法，此方法包括：对此对半导体基底的至少其中一个进行制程，且将此对半导体基底接合在一起。接着对此对半导体基底中的每一个通过以下步骤进行制程：执行至少一道化学气相沉积制程，以及执行至少一道化学机械研磨制程。在接合步骤之前，在执行所有化学机械研磨制程之后执行至少一道化学气相沉积制程的其中之一。
本发明实施例提供一种接合第一半导体基底和第二半导体基底的方法。此方法包括：预定一目标表面粗糙度值，接着测量第一半导体基底的第一表面粗糙度值。当第一表面粗糙度值大于目标表面粗糙度值时，沉积第一介电层于第一半导体基底之上。接着，将第一半导体基底接合至第二半导体基底。
本发明实施例提供一种将互补式金属氧化物半导体(CMOS)晶圆与附加晶圆接合的方法。此方法包括：对CMOS晶圆进行制程，且将附加晶圆接合至CMOS晶圆之上。之后对CMOS晶圆进行以下制程：重复一执行化学气相沉积后接着执行化学机械研磨的循环，直到CMOS晶圆的表面粗糙度相等于或小于预定阈值，接着，于此重复之后执行一道化学气相沉积制程。
附图说明
以下将配合说明书附图详述本发明实施例。所提供的附图仅用于描述本发明的示例性实施例，以帮助读者理解本发明。因此，不应将这些附图视为对本发明的广度，范围或适用性的限制。应注意的是，为了清楚且简单地图示，这些附图不一定按比例绘制。
图1根据本发明的一些实施例示出在晶圆接合制程期间的表面粗糙度变化的透视图。
图2根据本发明的一些实施例示出在晶圆接合制程期间的表面粗糙度变化的剖面图。
图3A根据本发明的一些实施例示出用于改善晶圆接合效能的一种方法的流程图。
图3B根据本发明的一些实施例示出用于改善晶圆接合效能的另一种方法的流程图。
图4A根据本发明的一些实施例示出两个将被接合的晶圆的剖面图。
图4B根据本发明的一些实施例示出已接合在一起的两个晶圆的剖面图。
附图标记说明：
110、130、210、230～化学气相沉积制程
120、220～化学机械研磨制程
201～谷
202～山
310、320～方法
311、312、313、314、315、321、322、323、324、325、326～操作
410、420～晶圆
415～介电层
422～表面
424～接口
具体实施方式
以下将配合说明书附图详述本发明的各种示例性实施例，以使本发明所属技术领域中拥有通常知识者能够制造和使用本发明。本发明实施例所属技术领域中拥有通常知识者可容易地理解，在阅读本发明实施例后，可在不脱离本发明实施例的范围的情况下对本发明实施例进行各种改变或修改。因此，本发明实施例并不限于在本文所叙述及示出的示例性实施例以及应用。此外，本发明实施例所公开的方法中的特定顺序/阶层(hierarchy)仅为示例性的方法。基于设计偏好，可在本发明实施例的范围内重新配置所公开的方法或制程中的步骤的特定顺序或阶层。因此，本发明所属技术领域中拥有通常知识者应理解，本发明实施例所公开的方法和技术以各种步骤或以范例顺序来表示，且除非另外明确说明，否则本发明实施例并不限于特定顺序步骤或层级。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。除非另外明确说明，否则例如“附接”、“贴附”、“连接”和“互连”等类似用词是指结构与结构之间直接或间接地彼此固定或附接，以及可移动的或刚性的附接或关系。
除非另外定义，本文所使用的所有用词(包括技术用词与科学用词)与本发明所属技术领域中拥有通常知识者所理解的含义相同。将被进一步理解的是，除非在本文明确定义，否则那些在常用字典中所定义的用词应被解释为与本发明实施例及相关技术内容中的意义一致，且不会被解释为理想化或过于正式的意义。
现在将详细地参考在附图中示出的本发明实施例的例子。只要可行，在图示和叙述中将使用相同的元件符号以指称相同或相似的部分。
熔融接合(fusion bonding)(也称为直接接合)为在没有界面层的情况下接合表面的制程。此制程包括当表面足够平坦、干净且光滑时在表面之间形成化学键。熔融接合在半导体制造工业中有许多应用，例如封装微机电系统(Micro-electro mechanicalsystem,MEMS)装置，例如加速计(accelerometers)、压力感测器、陀螺仪(gyroscopes)，或者制造半导体基底，像是绝缘上覆硅(SOI)基底。此制程能够形成在各种高效能微电子装置应用中变得越来越重要的非标准材料堆叠。随着半导体工业面临装置微缩化的重大挑战，将更进一步地推动对于替代材料与装置结构的探索，且晶圆接合所提供的灵活性可能会对一些发展性高的新技术产生影响。举例来说，通过晶圆接合所形成的三维(3D)集成电路(ICs)将使系统设计者有更大的可能性将电路效能最佳化以及增加电路功能。通过晶圆接合来堆叠不同的半导体(例如：GaAs和Si)可促进光学和电子装置的单片集成(monolithicintegration)。当以传统异质外延(heteroepitaxy)技术形成替代的基底(像是蓝宝石上覆硅(Silicon on sapphire,SOS))时，其具有高缺陷密度，而通过晶圆接合技术可实现较低的缺陷密度，并改善RF电路效能。晶圆接合也有助于制造效能改善且具有可扩缩性的新颖装置结构，像是双栅极金属氧化物半导体晶体管。
应注意的是，当介电质层之间熔融接合时，需要对其表面粗糙度有所要求。低粗糙度对于硅的熔融接合有帮助。硅或者氧化硅的熔融接合需要两个表面都经过高度地研磨且平滑。根据熔融接合的表面粗糙度需求，均方根(RMS)表面粗糙度值需要减少至小于1纳米(nm)，一般来说小于两个水分子的尺寸。在一些实施例中，对于一般的亲水的硅表面来说，均方根表面粗糙度小于约0.552纳米。
本发明实施例提供改善晶圆接合效能的方法。在一实施例中，依照所公开的方法，晶圆基底以替代的化学气相沉积(CVD)以及化学机械研磨(CMP)进行前处理，其中在接合步骤之前，在执行所有化学机械研磨制程之后执行一道化学气相沉积制程。在另一个实施例中，对要接合的晶圆进行前处理的步骤包括：首先，重复执行化学气相沉积后接着执行化学机械研磨的循环，直到晶圆的表面粗糙度小于预定阈值(predetermined threshold)，且接着执行化学气相沉积制程。这个步骤减少了局部粗糙度，且增加晶圆上的熔融接合反应的反应级数。由此，本发明实施例提供的方法可达到优选的接合效能，且和现有方法比起来可提供更好且还可靠的装置产率。本发明实施例的方法可应用于制造任何半导体产品时的晶圆接合制程，包括但不限于：压力感测器、加速器、CMOS影像感测器(image sensor)等等。
根据本公开的一些实施例，图1示出了用于接合的晶圆制程中表面粗糙度变化的透视图。在熔合接合中，两片晶圆可以通过介电层来接合。亦即，它们各别的介电层将会直接接触以相互接合。介电层可以通过沉积制程来形成，例如化学气相沉积，其可包含等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)、热(thermal)化学气相沉积、高密度等离子体化学气相沉积(high-density-plasma CVD,HDPCVD)等。在一范例中，形成介电层可以包含成长氧化层于半导体基板上。在另一范例中，形成介电层可以包含成长氧化层于金属线路(metal line)层上来保护金属。介电层可以包含任何适合的成分及/或厚度。通过控制沉积速率及/或时间，化学气相沉积制程可以在介电层厚度达到一定程度时停止。
如图1所示，在操作110中，执行化学气相沉积制程于要接合的晶圆上，其中晶圆表面的透视图显示了在化学气相沉积后的表面粗糙度。在这个范例中，在化学气相沉积制程110后，晶圆表面(即介电层表面)具有高表面粗糙度。在一实施例中，在化学气相沉积制程110后，接合区域的均方根表面粗糙度值为约10至约100纳米。
沉积介电层后，进行化学机械研磨制程于介电层来回蚀(etch back)且平坦化介电层。化学机械研磨制程可以选择性地在介电层的厚度减少至一定程度时及到达蚀刻停止层时停止。实施化学机械研磨操作是为了达到较低的晶圆表面粗糙度。如图1所示，在操作120中，执行化学机械研磨制程于要接合的晶圆上，其中晶圆表面的透视图显示在化学机械研磨制程后的表面粗糙度。在这个范例中，在化学机械研磨制程120后，晶圆表面的表面粗糙度低于化学气相沉积制程110后的表面粗糙度。在一实施例中，化学机械研磨可以降低晶圆的均方根表面粗糙度至约1到10纳米。
为了再降低晶圆的均方根表面粗糙度，在操作130中，执行额外的化学气相沉积制程于要接合的晶圆上，其中晶圆表面的透视图显示了在额外的化学气相沉积制程后的表面粗糙度。在这个范例中，在额外的化学气相沉积制程130后，晶圆表面的表面粗糙度低于化学机械研磨制程120后的表面粗糙度。在一实施例中，额外的化学气相沉积制程130可以降低晶圆的均方根表面粗糙度至小于0.5纳米，例如0.1到0.3纳米。
参照图2以描述在晶圆接合前的制程中的表面粗糙度降低的详细机制。根据本公开的一些实施例，图2示出了晶圆在用于接合的制程中表面粗糙度变化的剖面图。在图2中的操作210中的晶圆表面为图1中的操作110中沿着线A-A获取的剖面图。图2中的操作220的晶圆表面为图1中的操作120中沿着线A-A获取的剖面图。图2中的操作230的晶圆表面为图1中的操作130中沿着线A-A获取的剖面图。虽然图2中的剖面图为沿着图1中的线A-A及X方向获取，均方根表面粗糙度也会沿着其他方向计算，例如Y方向。
如图2所示，首先晶圆在最初的化学气相沉积210后具有高表面粗糙度，且在晶圆表面的山(mountains)(局部最高点)及谷(valleys)(局部最低点)之间有巨大差距。接着表面粗糙度在化学机械研磨制程220后显着地降低，且在晶圆表面的山202及谷201之间具有较小的差距，因为化学机械研磨制程可以回蚀已沉积的介电层以平坦化此介电层。但是当均方根表面粗糙度降低到一定程度时，化学机械研磨制程无法再继续降低均方根表面粗糙度，或者利用化学机械研磨制程来继续降低均方根粗糙度是相当低效率且无效的。这是因为化学机械研磨工具的研磨垫通常是由多孔聚合物材料所制造。因此，研磨垫可以同时研磨晶圆表面上的山202及谷201。当山202及谷201之间的差距大时，即当均方根表面粗糙度高时，在化学机械研磨制程中在山202的研磨速率可以高于在谷201的研磨速率，造成较低的均方根粗糙度。但是当山202及谷201之间的差距小时，即当均方根表面粗糙度低时，在化学机械研磨制程中在山202的研磨速率将会等于在谷201的研磨速率，无法再降低均方根表面粗糙度。
接着，在化学机械研磨制程无法再降低的低均方根表面粗糙度下，再一道化学气相沉积制程230可以继续降低均方根粗糙度。在一实施例中，当介电材料在化学气相沉积制程230中沉积于谷201时，用于增进化学气相沉积的化学反应速率的等离子体持续撞击山202。换句话说，谷201可以比山202更快得到更多沉积材料，而山202可以比谷201吸引更多等离子体撞击。在一些实施例中，化学气相沉积制程230为高密度等离子体化学气相沉积(HDPCVD)，其在薄膜沉积过程中包含沉积构成要素及溅镀构成要素。因此，化学气相沉积制程230将不只增加介电层的总厚度，还会降低介电层的表面粗糙度。
当均方根粗糙度高时，通过化学气相沉积降低表面粗糙度的效果较小且慢。因此，化学气相沉积制程210需要经过很长一段时间才能降低介电层的表面粗糙度。化学气相沉积制程210在介电层厚度达到一定程度(根据功能上的需要及/或顾客的要求)时停止。在一实施例中，化学气相沉积制程210的主要目的为提供金属保护层(metal protectionlayer)。如果化学气相沉积制程210在介电层的表面粗糙度降低至期望的程度之后才停止，例如低于0.5纳米，介电层的厚度将会变厚，例如比所需要及要求的厚度大于十倍以上。如此将会浪费大量的时间、能源、材料及金钱。因此，在接合区域的均方根表面粗糙度值低于某个阈值时，最好利用化学气相沉积制程230来降低均方根表面粗糙度。
阈值可根据在化学机械研磨制程期间，当RMS表面粗糙度的下降效率低的时候而定。此阈值可根据晶圆的结构及/或材料而定，例如与分布在晶圆上的金属线的密度或晶圆的厚度相关。在一实施例中，阈值为约5纳米。在一实施例中，阈值为约1纳米。在一实施例中，阈值大于两个水分子的尺寸。
在一实施例中，可重复化学气相沉积制程210及化学机械研磨制程220数次直到RMS表面粗糙度达到阈值。然后执行化学气相沉积制程230作为最后的步骤，以降低RMS表面粗糙度至所希望的程度。
图3A是根据本发明的一些实施例，示出用于改善晶圆接合效能的方法310的流程图。在操作311中，执行化学气相沉积以形成氧化层于第一基底上。在操作312中，于氧化层的顶面上执行化学机械研磨制程。在操作313中，判断此氧化层的表面粗糙度是否低于预定阈值。若低于阈值，则制程直接进行操作315，将第二基底接合至第一基底。若未低于阈值，则制程进行操作314，在第一基底上执行最后一道化学气相沉积，以进一步降低氧化层的表面粗糙度；然后进行操作315，将第二基底接合至第一基底。在一些实施例中，预定阈值与两个水分子的尺寸相关。在一些实施例中，预定阈值约为0.552纳米。
图3B是根据本发明的一些实施例，示出用于改善晶圆接合效能的另一方法320的流程图。在操作321中，执行化学气相沉积以形成氧化层于第一基底上。在操作322中，于氧化层的顶面上执行化学机械研磨。在操作323中，判断氧化层的表面粗糙度是否低于第一阈值。若低于第一阈值，则制程直接进行操作326，将第二基底接合至第一基底。第一阈值与用于晶圆熔融接合的预期表面粗糙程度相关。在一些实施例中，第一阈值等于两个水分子的尺寸，或约等于0.552纳米。
在操作323中，若判断氧化层的表面粗糙度未低于第一阈值，则制程进行操作324，判断氧化层的表面粗糙度是否低于比第一阈值大的第二阈值。第二阈值接近用于晶圆熔融接合的预期表面粗糙程度，使得在表面粗糙度低于第二阈值时，最后一道化学气相沉积将使表面粗糙度降至低于预期表面粗糙程度，且不会使氧化层变得太厚或比预定阈值更厚。当表面粗糙度未低于第二阈值时，执行另一轮化学气相沉积和化学机械研磨将更有效率地降低表面粗糙度。在一些实施例中，第二阈值是第一阈值的101％到400％。在一些实施例中，第二阈值是第一阈值的200％到300％。
在操作324中，若判断氧化层的表面粗糙度低于第二阈值，则制程进行操作325，在第一基底上执行最后一道化学气相沉积，以进一步降低氧化层的表面粗糙度；然后进行操作326，将第二基底接合至第一基底。在操作324中，若判断氧化层的表面粗糙度未低于第二阈值，制程回到操作321以执行另一轮操作321的化学气相沉积和操作322的化学机械研磨。图3A和图3B各自所示的操作顺序可根据本发明的不同实施例改变。
在一实施例中，在接合至第一基底前，可采用方法310或320对第二基底进行制程。第一和第二基底可在相同类型的或不同类型的两晶圆上。举例而言，一晶圆为MEMS晶圆，而另一晶圆为CMOS晶圆。可通过熔融接合或是共晶接合(eutectic bonding)将两晶圆接合。在一实施例中，接合两基底的步骤包括：使此对半导体基底的表面直接接触；以及对此对半导体基底进行退火。
图4A根据本发明的一些实施例示出将利用接合方法来接合的两个晶圆410和420的剖面图。如图4A所示，晶圆410包括形成于其表面上的介电层415；且晶圆420包括表面422。介电层415可为氧化层。在一些实施例中，介电层包括氧化硅(SiOx；x的范围为1至2)。在一些实施例中，介电层415的沉积速率为约每秒80埃至约每秒115埃。若沉积速率小于每秒80埃，制造循环时间将增加，在一些情况下将导致低生产量。若沉积速率大于每秒115埃，接合表面的阶梯覆盖性(step coverage)下降，在一些情况下将导致高表面粗糙度。此外，在一些实施例中，介电层415的厚度为约500埃至2000埃。若厚度小于500埃，将不足以实现后续的接合制程所需的目标表面粗糙度值，在一些情况下将导致较低的薄膜品质控制能力。若厚度大于2000埃，将增加制造成本，且效能无明显改善。
芯片410和420中的每一个可为半导体或绝缘体基底。晶圆410和420可由相同或不同的材料组成。这里所使用的用词“半导体”表示任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAs、InP以及其他III/V及II/VI化合物半导体。“半导体”也可包括绝缘上覆硅(SOI)，其中被埋入的绝缘材料(特别是氧化物)将顶部的含硅层与底部的含硅层分开。
如上所述，包括例如化学气相沉积、低压化学气相沉积、等离子体增强化学气相沉积的初始沉积制程可用来形成氧化层415。在初始沉积制程之后，接着执行像是化学机械研磨(CMP)或打磨(grinding)的研磨制程使先前形成的氧化层变薄。接着，执行一对或多对额外的沉积和研磨操作，以控制氧化层415的均方根表面粗糙度，直到均方根表面粗糙度下降至小于预定阈值。之后，在晶圆表面上再执行一道沉积制程，以进一步地使均方根表面粗糙度下降至适合进行熔融接合的值。
表面422可为裸面(bare surface)，如图4A所示，或者氧化层的表面。当表面422为裸面时，可在表面422上执行一道或多道研磨制程以降低其均方根表面粗糙度值。当表面422为氧化层的表面时，可在表面422执行与上述关于氧化层415所描述的内容相同的晶圆制程方法(包括沉积和研磨操作以及最后一道沉积制程)以降低其均方根粗糙度至适合进行熔融接合的值。
接着，在一些情况下，在像是清洁与干燥的一些制程之后，两个将接合的晶圆的表面(例如表面422和氧化层415)可在惰性环境下与彼此紧密地接触。可在接触步骤期间及/或接合步骤期间施加些微外力在晶圆410和420上。接着通过在惰性环境中退火将两个晶圆410及420接合。
图4B根据本发明的一些实施例显示已接合的晶圆对。具体地，已接合的芯片对包括位于底部晶圆410和顶部晶圆420之间的氧化层415。氧化层415具有与顶部晶圆420之间的接口424。在本发明的一实施例中，图4B中显示的已接合的晶圆对为绝缘上覆硅，包括顶部硅晶圆420、氧化层415以及底部硅晶圆410。在本发明的一实施例中，图4B中显示的已接合的晶圆对为包括顶部硅晶圆420、氧化层415以及底部蓝宝石晶圆410的基底材料。
在一实施例中，顶部晶圆420包括微机电系统(MEMS)装置且底部晶圆410包括CMOS装置。这些装置可接合在一起以形成在接合的装置之间的微腔室(micro chambers)或腔室(cavity)中具有密闭真空环境的封装装置。根据本发明实施例的方法对两个晶圆表面中的至少一个进行前处理，使其具有适合进行熔融接合的表面粗糙度。此结果造成牢固的接合且降低剥离和接合失败的可能性，进而导致良好的晶圆产率。因此，可通过本发明实施例的方法实现较低的表面粗糙度，以改善熔融接合的效能。
在一些实施例中，公开一种接合一对半导体基底的方法。此方法包括：对此对半导体基底的至少其中一个进行制程，且将此对半导体基底接合在一起。对此对半导体基底中的每一个通过以下步骤进行制程：执行至少一道化学气相沉积制程，以及执行至少一道化学机械研磨制程。在接合步骤之前，在执行所有化学机械研磨制程之后执行至少一道化学气相沉积制程的其中之一。
在一些实施例中，接合此对半导体基底的步骤包括使此对半导体基底的多个底面直接接触，以及将此对半导体基底退火。在一些情况下，此对半导体基底是以基于熔融接合的方式来接合。在一些实施例中，是以基于高密度等离子体化学气相沉积(HDPCVD)制程执行至少一道化学气相沉积制程。在一些实施例中，此制程包括重复交替执行化学气相沉积和化学机械研磨的循环。在一些情况下，在制程期间以及接合步骤之前执行的最后一个步骤为化学气相沉积制程。在一些实施例中，经过此制程后的此对半导体基底中的至少一个的表面粗糙度小于两个水分子的尺寸。在一些情况下，在此制程后的此对半导体基底中的至少一个的表面粗糙度小于约0.552纳米(nm)。
在一些实施例中，公开一种接合第一半导体基底和第二半导体基底的方法。此方法包括：预定一目标表面粗糙度值；测量第一半导体基底的第一表面粗糙度值；当第一表面粗糙度值大于目标表面粗糙度值时，沉积第一介电层于第一半导体基底之上；以及将第一半导体基底接合至第二半导体基底。
在一些情况下，接合第一半导体基底和第二半导体基底的方法还包括测量第二半导体基底的第二表面粗糙度，以及当第二表面粗糙度大于目标表面粗糙度值时，沉积第二介电层于第二半导体基底之上。在一些情况下，沉积第一介电层的步骤包括在约每秒80埃至约每秒115埃的第一生长速率之下沉积氧化硅层。在一些实施例中，沉积第一介电层的步骤包括沉积具有约500埃至约2000埃的第一厚度的氧化硅层。在一些情况下，目标表面粗糙度值小于两个水分子的尺寸。在一些实施例中，测量第一半导体基底的第一表面粗糙度值的步骤包括在第一半导体基底的接合区域中测量第一表面粗糙度值。
在一些实施例中，公开一种将互补式金属氧化物半导体(CMOS)晶圆与附加晶圆接合的方法。此方法包括：对CMOS晶圆进行制程，且将附加晶圆接合至CMOS晶圆之上。对CMOS晶圆进行以下制程：重复一执行化学气相沉积后接着执行化学机械研磨的循环，直到CMOS晶圆的表面粗糙度相等于或小于预定阈值；以及于此重复之后执行一道化学气相沉积制程。
在一些实施例中，附加晶圆为一微机电系统晶圆。在一些情况下，CMOS晶圆包括从接合表面延伸至CMOS晶圆的基底的多个腔室。在一些实施例中，预定阈值大于两个水分子的尺寸。在一些情况下，至少部分基于CMOS晶圆上的金属密度来决定预定阈值。在一些实施例中，至少部分基于CMOS晶圆的厚度来决定预定阈值。
虽然上述内容概述许多实施例的特征，但是应理解的是，其仅为范例而非限制。同样地，各种附图可以描绘上述范例的架构或配置，以使得本发明所属技术领域技术人员可理解本公开的示例性特征及功能。然而，本发明所属技术领域技术人员理解本公开并不限于所示出的示例性架构或配置，而可使用各种替代性架构和配置来实现本公开。另外，本发明所属技术领域技术人员将理解，一实施例的一或多个特征可以与本文描述的另一实施例的一或多个特征组合。因此，本公开的广度和范围不应受任何上述示例性实施例的限制。
还应理解的是，本文中使用的如“第一”、“第二”等元件的任何代号，一般来说并未限制上述元件的数量或顺序。相反的是，这些代号在本文中可以用作区分两个或更多个元件或范例的便利手段。因此，代号第一和第二元件并非代表仅可使用两个元素、或者第一元件必须以某种方式在第二元件之前。
此外，本发明所属技术领域技术人员将理解，可以使用任一种不同技术和技艺表示信息和信号。举例来说，在上述描述中，数据、指令、命令、信息、信号、位元和符号可通过例如电压、电流、电磁波、磁场或粒子、光场或粒子、或任何组合来代表。
本发明所属技术领域技术人员将进一步理解，结合本文公开的内容所描述的各种说明性逻辑区块、模块、处理器、装置、电路、方法和功能中的任何一者可以通过电子硬件(如数字实施、模拟实施或其组合)、固件、包含指令的各种形式的程序或设计编码(为方便起见可称为“软件”或“软件模块”)、或这些技术的任何组合来实施。
为了清楚地说明硬件、固件及软件的这种可互换性，上文已在功能方面对各种说明性组件、区块、模块、电路和步骤进行了总体描述。这些功能实现为硬件、固件或软件或其组合的何者是取决于加于整个系统的特定应用和设计限制。技术人士可以针对特定应用的每一者，以各种方式来实现所描述的功能，但是这样的实现决不会导致脱离本公开的范围。根据各种实施例，可配置处理器、装置、元件、电路、结构、机器、模块等以执行本文所描述的一或多个功能。本文关于特定操作或功能所使用的术语“配置为”或“配置用于”指的是物理地建构、程序化及/或安排以执行指定的操作或功能的处理器、装置、元件、电路、结构、机器、模块等。
此外，本领域技术人员将理解本文所描述的各种说明性逻辑区块、模块、装置、元件、及电路可以在可以包括通用处理器、数字信号处理器(digital signal processor，DSP)、特殊应用集成电路(application specific integrated circuit，ASIC)、场可程序化逻辑门阵列(field programmable gate array，FPGA)或其他可程序化逻辑装置、或其任何组合的集成电路(integrated circuit，IC)内实现或执行。上述逻辑区块、模块和电路还可包括天线及/或收发器，以与网络内或装置内的各种组件通信。通用处理器可为微处理器，或上述处理器亦可为任何传统的处理器、控制器或状态机。上述处理器还可为电脑装置的组合，例如DSP及微处理器、多个微处理器、一或多个微处理器结合DSP核心、或者用以执行所描述功能的任何其他合适的配置的组合。
如果以软件实现，则可以将上述功能作为一或多个指令或编码存储在电脑可读取媒体上。因此，本文公开的方法或演算法的步骤可以实现为存储在电脑可读取媒体上的软件。电脑可读取媒体包括电脑存储媒体和通信媒体，通信媒体包括能够将电脑程序或编码从一个地方传送到另一个地方的任何媒体。存储媒体可以是电脑可以存取的任何可用媒体。仅作为范例而非用于限制，这种电脑可读取媒体可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储器、磁盘存储器或其他磁性存储设备、或任何其他可用于存储形式为指令或数据结构，并且可由电脑存取的期望的程序编码的媒体。
在本文中所使用的术语“模块”是代表用于执行本文描述的相关功能的软件、固件、硬件和这些元件的任何组合。此外，为了讨论，各种模块是描述为分离的模块；然而，对于本领域技术人员来说显而易见的，可将两个或更多个模块进行组合以形成单个模块，上述单个模块是根据本公开的实施例而执行相关的功能。
对于本发明所属技术领域中技术人员来说显而易见的是，在不超出本公开的范围的情况下可对于本公开所描述的实施例做各种修改，且可将本文所定义的一般原则应用至其他实施例。因此，本公开并非旨在限制于本文所述的实施例，而是被赋予与本文所公开的创新特征与原理一致的最广范围，如同以下的权利要求所叙述。

Claims (10)

1.一种接合一对半导体基底的方法，包括：
对该对半导体基底的至少其中一个进行制程，其中该制程包括：
执行至少一道化学气相沉积制程，以及
执行至少一道化学机械研磨制程，其中在接合步骤之前，在执行所有化学机械研磨制程之后执行至少一道该化学气相沉积制程；以及
将该对半导体基底接合在一起。
2.如权利要求1所述的接合一对半导体基底的方法，其中接合该对半导体基底的步骤包括：
使该对半导体基底的多个底面直接接触；以及
将该对半导体基底退火。
3.如权利要求1所述的接合一对半导体基底的方法，其中该对半导体基底是以基于熔融接合的方式来接合。
4.如权利要求1所述的接合一对半导体基底的方法，其中是以基于高密度等离子体化学气相沉积制程执行至少一道化学气相沉积制程。
5.如权利要求1所述的接合一对半导体基底的方法，其中该制程包括重复交替执行化学气相沉积和化学机械研磨的循环。
6.如权利要求1所述的接合一对半导体基底的方法，其中在制程期间以及接合步骤之前执行的最后一个步骤为一化学气相沉积制程。
7.如权利要求1所述的接合一对半导体基底的方法，其中：
经过该制程后的该对半导体基底中的至少一个的表面粗糙度小于两个水分子的尺寸。
8.一种接合第一半导体基底和第二半导体基底的方法，包括：
预定一目标表面粗糙度值；
测量该第一半导体基底的一第一表面粗糙度值；
当该第一表面粗糙度值大于该目标表面粗糙度值时，沉积一第一介电层于该第一半导体基底之上；以及
将该第一半导体基底接合至该第二半导体基底。
9.如权利要求8所述的接合第一半导体基底和第二半导体基底的方法，还包括：
测量该第二半导体基底的一第二表面粗糙度；以及
当该第二表面粗糙度大于该目标表面粗糙度值时，沉积一第二介电层于该第二半导体基底之上。
10.一种将互补式金属氧化物半导体晶圆与附加晶圆接合的方法，包括：
对该互补式金属氧化物半导体晶圆进行制程，其中该制程包括：
重复一执行化学气相沉积后接着执行化学机械研磨的循环，直到该互补式金属氧化物半导体晶圆的表面粗糙度相等于或小于一预定阈值；以及
于该重复之后执行一道化学气相沉积制程；以及
将该附加晶圆接合至该互补式金属氧化物半导体晶圆之上。
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