CN110970423B - 半导体器件、高压器件和形成高压器件的方法 - Google Patents

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Abstract

在一些实施例中，本公开涉及半导体器件。该半导体器件包括设置在半导体结构内并且具有第一源极、第一漏极和第一栅极的第一高电子迁移率晶体管(HEMT)器件。第二HEMT器件设置在半导体结构内，并且包括耦合到第一漏极的第二源极、第二漏极和第二栅极。二极管连接的晶体管器件设置在半导体结构内，并且包括第三源极、第三栅极和耦合到第二栅极的第三漏极。根据本申请的其他实施例，还提供了高压器件和形成高压器件的方法。

Description

半导体器件、高压器件和形成高压器件的方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件、高压器件和形成高压器件的方法。
背景技术
现代集成芯片包括在半导体衬底(例如，硅)上形成的数百万或数十亿半导体器件。集成芯片(IC)可以使用许多不同类型的晶体管器件，这取决于IC的应用。近年来，蜂窝和RF(射频)器件的市场的增长使得高压晶体管器件的使用显著增加。例如，高压晶体管器件通常用于RF发送/接收链中的功率放大器，因为它们具有处理高击穿电压(例如，大于约50V)和高频的能力。
发明内容
根据本申请的实施例，提供了一种半导体器件，包括：第一高电子迁移率晶体管器件，设置在半导体结构内，并且包括第一源极、第一漏极和第一栅极；第二高电子迁移率晶体管器件，设置在所述半导体结构内，并且包括耦合至第一漏极的第二源极、第二漏极和第二栅极；以及二极管连接的晶体管器件，设置在所述半导体结构内，并且包括第三源极、第三栅极和耦合至所述第二栅极的第三漏极。
根据本申请的实施例，提供了一种高压器件，包括：半导体结构，包括衬底、所述衬底上方的沟道层以及所述沟道层上方的有源层；第一高电子迁移率晶体管器件，包括设置在所述有源层上方的第一源极、第一漏极和第一栅极；第二高电子迁移率晶体管器件，包括设置在所述有源层上方的第二源极、第二漏极和第二栅极；二极管连接的晶体管器件，包括设置在所述有源层上方的第三源极、第三漏极和第三栅极；以及一个或多个导电层，设置在所述半导体结构上方并且被配置为将所述第一漏极电耦合至所述第二源极并且将所述第三漏极电耦合至所述第二栅极。
根据本申请的实施例，提供了一种形成高压器件的方法，包括：在包括第一半导体材料的衬底上方形成包括第二半导体材料的沟道层；在所述沟道层上方形成包括第三半导体材料的有源层；在所述有源层上方形成第一栅极结构、第一源极接触件和第一漏极接触件，以限定第一高电子迁移率晶体管器件；在所述有源层上方形成第二栅极结构、第二源极接触件和第二漏极接触件，以限定第二高电子迁移率晶体管器件；以及在所述有源层上方形成一个或多个导电层，以通过串联连接电耦合所述第一高电子迁移率晶体管器件和所述第二高电子迁移率晶体管器件，所述串联连接限定了高压器件，所述高压器件的击穿电压大于所述第一高电子迁移率晶体管器件或所述第二高电子迁移率晶体管器件的击穿电压。
本申请涉及高压共源共栅HEMT器件。
附图说明
当结合附图进行阅读时，从以下详细描述可以更好地理解本公开的各个方面。应该指出的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了说明了包括具有多个高电子迁移率晶体管(HEMT)器件的共源共栅结构的高压器件的一些实施例的示意图。
图2示出了包括具有多个HEMT器件的共源共栅结构的高压器件的截面图。
图3A至图5B示出了包括具有多个HEMT器件的共源共栅结构的高压器件的一些另外的实施例。
图6A至图8示出了包括具有多个HEMT器件的共源共栅结构的封装高压器件的一些实施例的截面图。
图9至图15示出了形成高压器件的方法的一些实施例的截面图，高压器件包括具有多个HEMT器件的共源共栅结构。
图16至图25示出了形成高压器件的方法的一些替代实施例的截面图，高压器件包括具有多个HEMT器件的共源共栅结构。
图26示出了形成高压器件的方法的一些实施例的流程图，该高压器件包括具有多个HEMT器件的共源共栅结构。
具体实施方式
为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和设置的特定示例以简化本公开。当然，这些仅仅是示例而不打算限定。例如，以下本公开中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。此外，本公开可以在各个实施例中重复引用数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
在过去的四十年里，基于硅的半导体晶体管已成为半导体工业的标准。硅是一种低成本的半导体材料，具有良好的电气性质。然而，随着半导体组件的尺寸连续缩放(即缩小)，在硅衬底上制造晶体管变得越来越困难。随着硅器件的缩放连续变得更加困难，基于替代材料的半导体器件受到越来越多的关注。氮化镓(GaN)器件是硅器件的一种流行替代品。GaN器件具有高载流子迁移率和大带隙，这有利于高压和/或高功率应用。较高的载流子迁移率使得GaN器件对于给定的导通电阻和/或击穿电压具有比硅器件更小的物理尺寸。
一种常见类型的GaN器件是高电子迁移率晶体管(HEMT)器件。HEMT器件通常包括具有GaN层和上覆电子发生材料(例如，AlGaN)的堆叠件结构。在GaN层和上覆电子发生材料之间的异质结充当HEMT的沟道(而不是在MOSFET中使用的掺杂区域)。为了降低器件成本，可以在硅衬底上形成GaN层。在硅衬底上形成的GaN HEMT器件经常遭受器件之间的横向泄漏、以及在器件和硅衬底之间的垂直泄漏。在高压(例如，大于约500V)下，垂直泄漏占主要地位，因此GaN器件的最大击穿电压与GaN层的厚度成比例。
例如，为了形成具有650V的最大击穿电压和可接受的垂直泄漏标准的器件，GaN层的厚度必须大于约5μm(微米)。为了形成具有1000V的最大击穿电压和可接受的垂直泄漏标准的器件，GaN层可能必须具有约等于10μm的厚度。然而，由于晶格失配和沉积挑战，难以在硅衬底上方生长厚的GaN层(例如，超过5μm)。由于难以在硅衬底上方生长厚的GaN层，所以形成具有高击穿电压(例如，大于约1000V)的GaN HEMT器件是具有挑战性的。
在一些实施例中，本发明涉及一种高压器件，其包括与第二HEMT器件串联连接的第一HEMT器件。第二HEMT器件的栅极通过二极管连接的晶体管连接到第一HEMT器件。通过将第一HEMT器件与第二HEMT器件串联耦合，两个器件能够共同地操作以等同于具有相对大的击穿电压(即，击穿电压大于第一HEMT或第二HEMT器件的击穿电压)的单个高压晶体管器件。因此，具有相对薄的GaN层(例如，5μm或更小或小于10μm)的两个HEMT器件可以实现与具有较厚GaN层(例如，大于5μm)的高压器件相似的击穿电压。
图1示出了具有多个串联连接的高电子迁移率晶体管(HEMT)器件的高压器件100的一些实施例的示意图。
高压器件100包括共源共栅结构，共源共栅结构包括公共源级102和公共栅级106。公共源级102包括具有第一源极S1、第一漏极D1和第一栅极G1的第一高电子迁移率晶体管(HEMT)器件104。公共栅级106包括第二HEMT器件108，第二HEMT器件108包括耦合到第一漏极D1的第二源极S2、第二漏极D2和第二栅极G2。二极管连接的晶体管110耦合在第一HEMT器件104和第二HEMT器件108之间，并且被配置为保护第一HEMT器件104免受可能损坏第一HEMT器件104的高电压(例如，在第二HEMT器件108内)。二极管连接的晶体管110包括第三栅极G3、耦合到第一HEMT器件104的第一栅极G1或第一源极S1的第三源极S3、以及耦合到第二HEMT器件108的第二栅极G2的第三漏极D3。
第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110设置在封装元件101内。在一些实施例中，第一HEMT器件104可以是增强型器件(即，正常关断器件)。在各种实施例中，第二HEMT器件108可以是增强型器件(即，正常关断器件)或耗尽型器件(即，正常开启器件)。在一些实施例中，二极管连接的晶体管110可以是增强型HEMT器件。
通过将第一HEMT器件104与第二HEMT器件108串联耦合，高压器件100能够以等同于单个高压晶体管器件的方式操作。例如，第一HEMT器件104和第二HEMT器件108被配置为共同限定高压器件100的公共源极端子SC、公共漏极端子DC和公共栅极端子GC。高压器件100的击穿电压大于第一HEMT器件104或第二HEMT器件108的击穿电压。例如，在一些实施例中，第一HEMT器件104和第二HEMT器件108可以分别具有约650V的击穿电压，而高压器件100可以具有约1200V的击穿电压。通过第一HEMT器件104和第二HEMT器件108作为单个高压器件操作使用，高压器件100能够在使用高性价比的HEMT器件(例如，在使用具有小于10μm的厚度的GaN层的HEMT器件时)的同时实现高击穿电压。
此外，高压器件100提供优于现有技术的开关器件(例如，单个HEMT器件、碳化硅MOSFETS等)的电容，从而为所公开的高压器件100提供良好的开关性能。例如，将第一HEMT器件104和第二HEMT器件108串联耦合将使得高压器件100的总电容小于第一HEMT器件104和第二HEMT器件108任一个的电容(例如，从而使所公开的高压器件100具有比现有技术的开关器件小一到两个数量级的电容)。这导致改进的描述了器件的开关特性的品质因数。例如，描述器件高速开关操作的品质因数(例如，描述共振源极-漏极转换时间)Qoss*Ron(其中Qoss：MOSFET输出电容电荷和Ron：导通电阻)可能是传统碳化硅MOSFET器件的两倍多。
图2示出了包括具有多个HEMT器件的共源共栅的高压器件200的截面图。应当理解，本文提供的截面图(例如，图2、图3B、图4B等)是示意图，并且可能不代表器件内的一些元件的各自的尺寸和/或形状。
高压器件200包括设置在半导体结构212内的第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110。半导体结构212包括衬底202、衬底202上方的沟道结构204，以及沟道结构204上方的有源结构206。衬底202包括第一半导体材料，沟道结构204包括第二半导体材料，以及有源结构206包括第三半导体材料。第二半导体材料和第三半导体材料具有在沟道结构204和有源结构206之间形成异质结的带隙。异质结将电子限制到量子阱，量子阱沿着在沟道结构204和有源结构206之间的界面形成二维电子气(2DEG)205。
在一些实施例中，第一半导体材料可以是硅，第二半导体材料可以是氮化镓，第三半导体材料可以是氮化铝镓。在其他实施例中，第二半导体材料和第三半导体材料可以包括不同的III-V半导体(例如，GaAs、GaSb等)。在一些实施例(未示出)中，缓冲层可以布置在第一半导体材料和第二半导体材料之间。缓冲层配置为减少在第一半导体材料和第二半导体材料之间的晶格失配。在一些实施例中，缓冲层可包括例如氮化铝。
多个第一隔离区域208可以布置在半导体结构212内，在第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110中的两个或更多个之间。多个第一隔离区域208被配置为在第一HEMT器件104、第二HEMT器件108和/或二极管连接的晶体管110之间提供电隔离。在一些实施例中，多个第一隔离区域208设置在沟道结构204和有源结构206内。在一些实施例中，多个第一隔离区域208可以包括掺杂区域(例如，具有氟掺杂剂、氧掺杂剂等)。在其他实施例中，多个第一隔离区域208可以包括介电材料(例如，浅沟槽隔离结构)。
第二隔离区域210也设置在第一HEMT器件104和第二HEMT器件108之间。第二隔离区域210被配置为在第一HEMT器件104和第二HEMT器件108之间提供电隔离。在一些实施例中，第二隔离区域210可以包括掺杂隔离区域。在其他实施例中，第二隔离区域210可以是没有半导体材料的区域。例如，在一些这样的实施例中，半导体结构212可以包括第一区域(例如，第一管芯)和第二区域(例如，第二管芯)，第一区域和第二区域具有横向隔开非零距离的最外侧壁。在一些实施例中，第一HEMT器件104和二极管连接的晶体管110可以设置在第一区域内，第二HEMT器件108可以设置在第二区域内。
第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110分别包括设置在有源结构206上方的源极接触件216s和漏极接触件216d之间的栅极结构214。栅极结构214、源极接触件216s和漏极接触件216d限定：第一HEMT器件104的第一栅极G1、第一源极S1和第一漏极D1；以及第二HEMT器件108的第二栅极G2、第二源极S2和第二漏极D2；以及二极管连接的晶体管110的第三栅极G3、第三源极S3和第三漏极D3。在一些实施例中，第一HEMT器件104、第二HEMT器件108和/或二极管连接的晶体管110的从栅极至漏极的距离可以在约15微米(μm)至约20μm之间的范围内。例如，从栅极(例如，第一栅极G1)至漏极(例如，第一漏极D1)的距离可以等于约18μm。
栅极结构214包括下栅极部分214a和设置在下栅极部分214a上方的栅电极极214b。在一些实施例中，下栅极部分214a可包括介电材料(例如，氧化物、氮化物等)。在其他实施例中，下栅极部分214a可以包括半导体材料(例如，p掺杂的氮化镓)。在一些实施例中，栅电极214b可包括金属(例如，铝、钛、铜、钨、钽等)或掺杂的多晶硅。在一些实施例中，第一HEMT器件104、第二HEMT器件108和/或二极管连接的晶体管110的下栅极部分214a可包括不同的材料。例如，在一些实施例中，第一HEMT器件104的下栅极部分214a和二极管连接的晶体管110可以包括介电材料，而第二HEMT器件108的下栅极部分214a可以包括p掺杂的GaN。在其他实施例中，第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110的下栅极部分214a可以包括相同的材料(例如，介电材料)。
为了给高压器件200提供高的击穿电压(例如，大于约1200V的击穿电压)，第一栅极G1、第二栅极G2和第三栅极G3的有效宽度可以具有比较大的尺寸。在一些实施例中，第一栅极G1、第二栅极G2和第三栅极G3的有效宽度可以共同在约200毫米(mm)至约300mm之间的范围内。在一些这样的实施例中，第一栅极G1和/或第二栅极G2可以分别具有在约100mm至约150mm之间的范围内的有效宽度，而第三栅极G3的有效宽度可以在约5mm至15mm之间的范围内。例如，第一栅极G1和/或第二栅极G2的有效宽度可以等于约120mm，而第三栅极G3的有效宽度可以约等于11.2mm。在一些实施例中，第一栅极G1、第二栅极G2和第三栅极G3可以具有沿多个不同方向(例如，沿第一方向和垂直于第一方向的第二方向)延伸的有效宽度。通过使第一栅极G1、第二栅极G2和第三栅极G3的有效宽度沿多个不同方向延伸，栅极可以设置在包含在小于有效宽度的区域内(例如，在10mm2的区域内)的布局中。
介电结构218设置在有源结构206上方。介电结构218围绕栅极结构214、源极接触件216s和漏极接触件216d。栅极结构214、源极接触件216s和漏极接触件216d通过一个或多个导电层(未示出)电连接(例如，如图1所示)。在一些实施例中，一个或多个导电层可以包括设置在介电结构218内的互连层。在一些另外的实施例中，一个或多个导电层可以包括再分布层、插入衬底内的导电层、印刷电路板上的导电迹线等。
图3A至图3B示出了包括具有多个高电子迁移率晶体管器件的共源共栅的高压器件的一些另外的实施例。
如图3A的示意图300所示，高压器件包括第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306。第一HEMT器件302和二极管连接的HEMT器件306设置在第一管芯308a内，而第二HEMT器件304设置在第二管芯308b内。第一HEMT器件302包括第一源极S1、第一漏极D1和第一栅极G1。第二HEMT器件304包括耦合到第一漏极D1的第二源极S2、第二漏极D2和第二栅极G2。二极管连接的HEMT器件306包括耦合到第一栅极G1的第三源极S3、耦合到第二栅极G2的第三漏极D3、以及耦合到第三源极S3的第三栅极G3。第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306是增强型器件(即，正常关断器件)，当向其栅极施加零偏压时，它们处于关断状态。
第一HEMT器件302和第二HEMT器件304为高压器件提供公共源极SC、公共漏极DC和公共栅极GC。在操作期间，公共源极SC可以保持在VSS(例如，地)，并且公共漏极DC可以保持在VDD(例如，1000V)。施加到公共栅极端子GC的偏置电压将导通第一HEMT器件302和第二HEMT器件304。通过使用二极管连接的HEMT器件306将第一栅极G1耦合到第二栅极G2，第一栅极G1不会无意地受到第二HEMT器件304的栅极-漏极电压(VGD)的影响，并且第一栅极G1也受到保护而不受第二HEMT器件304的潜在高栅极-源极电压(VGS)的影响。
如图3B的截面图310所示，第一HEMT器件302和二极管连接的HEMT器件306布置在第一管芯308a内，并且第二HEMT器件304布置在不同于第一管芯308a的第二管芯308b内。第一管芯308a和第二管芯308b具有被非零距离S隔开的最外侧壁。非零距离S将第一管芯308a与第二管芯308b隔开，以防止在第一HEMT器件302和第二HEMT器件304之间的泄漏。
在一些实施例中，第一管芯308a包括包含第一半导体材料的第一衬底312a、位于第一衬底312a上方并且包含第二半导体材料的第一沟道层314a、以及位于第一沟道层314a上方并且包含与第二半导体材料不同的第三半导体材料的第一有源层316a。在一些实施例中，第二管芯308b包括包含第一半导体材料第二衬底312b、位于第二衬底312b上方并且包含第二半导体材料的第二沟道层314b、以及位于第二沟道层314b上方并且包含第三半导体材料第二有源层316b。在一些实施例中，第一半导体材料可以包括或者是硅，第二半导体材料可以包括或者是氮化镓，并且第三半导体材料可以包括或者是氮化铝镓。
在一些实施例中，第一沟道层314a和第二沟道层314b可以包括具有小于或等于约5微米的厚度的GaN，因为GaN能够以相对低的成本以这样的厚度可靠地形成在硅上。在一些其它实施例中，第一沟道层314a和第二沟道层314b可以包括具有小于或等于约10微米的厚度的GaN，因为GaN可以以这样的厚度可靠地形成在硅上。在其他实施例中，第一沟道层314a和第二沟道层314b可以包括具有大于5微米的厚度的GaN。例如，第一沟道层314a和第二沟道层314b可以包括具有在约5微米至约10微米之间的厚度的GaN。
多个第一隔离区域208布置在第一管芯308a内，并且在第一HEMT器件302和二极管连接的HEMT器件306之间。多个第一隔离区域208可以包括破坏(即，中断)设置在第一沟道层314a和第一有源层316a之间的2DEG的掺杂区域。在一些实施例中，多个第一隔离区域208可包括氧掺杂剂、氟掺杂剂等。多个第一隔离区域208可以连续地围绕第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306延伸。在一些实施例中，多个第一隔离区域208具有沿第一管芯308a的外边缘的第一宽度w1和直接在第一HEMT器件302与二极管连接的HEMT器件306之间的第二宽度w2。在一些实施例中，由于用于分割第一管芯308a的切割工艺，第二宽度w2大于第一宽度w1。
第一HEMT器件302、二极管连接的HEMT器件306和第二HEMT器件304分别包括设置在第一有源层316a和第二有源层316b上方的第一介电结构324a和第二介电结构324b内的源极接触件216s、漏极接触件216d、以及栅极结构318。一个或多个导电层326耦合到第一HEMT器件302、二极管连接的HEMT器件306以及第二HEMT器件304的源极接触件216s、漏极接触件216d和栅极结构318。如图3A所示，一个或多个导电层326被配置为电耦合第一HEMT器件302、二极管连接的HEMT器件306和第二HEMT器件304。在一些实施例中，一个或多个导电层326可以包括互连层(例如，互连线和/或通孔)、接合线等。
源极接触件216s和漏极接触件216d包括诸如金属(诸如铝、钨、铜、金、钛、钽等)的导电材料。在一些实施例中，由于第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306是增强型器件，所以栅极结构318可以包括半导体材料的掺杂层320和设置在半导体材料的掺杂层320上方的栅电极322。在一些实施例中，半导体材料的掺杂层320可以包括具有p型掺杂剂的GaN层。在一些实施例中，栅电极322可以包括诸如铝、钨、铜、金、钛、钽等的金属。
图4A至图4B示出了包括具有多个HEMT器件的共源共栅的高压器件的一些另外的实施例。
如图4A的示意图400所示，高压器件包括第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306。第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306设置在管芯402内。第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306是当向其栅极施加零偏压时处于关断状态的增强型器件(即，正常关断器件)。
如图4B的截面图404所示，第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306布置在管芯402内，管芯402包括具有第一掺杂类型的衬底406、衬底406上方的外延缓冲层408、外延缓冲层408上方的沟道层410、以及沟道层410上方的有源层412。在一些实施例中，衬底406和外延缓冲层408可以包括或者是具有第一掺杂类型(例如，p型)的硅，沟道层410可以包括或者是氮化镓，并且有源层412可以包括或者是氮化铝镓。在一些实施例中，沟道层410可以是具有小于或等于约10微米的厚度的氮化镓。在一些实施例中，沟道层410可以是具有小于或等于约5微米的厚度的氮化镓。
隔离结构414设置在管芯402内。隔离结构414具有与第一掺杂类型不同的第二掺杂类型(例如，n型)。隔离结构414包括横向设置在一个或多个垂直延伸的隔离区域414b的侧壁之间的水平延伸的隔离区域414a。在一些实施例中，外延缓冲层408布置在隔离结构414和沟道层410之间。在形成水平延伸的隔离区域414a期间，可能发生对衬底406的晶格损伤。外延缓冲层408为在其上生长的沟道层410提供一致的晶格，以避免在衬底406内的晶格损伤的传播。
导电接触件416延伸穿过沟道层410和有源层412，以接触一个或多个垂直延伸的隔离区域414b。导电接触件416还耦合到布置在有源层412上方的介电结构324内的导电接触件418。在一些实施例中，导电接触件416沿着沿外延缓冲层408的顶面延伸的水平面物理地接触隔离结构414。
导电接触件416被配置为将偏置电压施加到隔离结构414以形成将衬底406与第二HEMT器件304的沟道层410电隔离的结。通过将衬底406与第二HEMT器件304的沟道层410电隔离，减轻了器件之间通过衬底406的泄漏。在一些实施例中，包括一种或多种介电材料的绝缘层417可以沿着导电接触件416的侧壁设置。在一些这样的实施例中，绝缘层417可以包括接触件外延缓冲层408的第一介电材料、接触件沟道层410的第二介电材料、以及接触件有源层412的第三介电材料。在其他实施例中，导电接触件416可以直接接触沟道层410。
在一些实施例中，多个第一隔离区域208可以连续地围绕第一HEMT器件302和二极管连接的HEMT器件306延伸。在一些实施例中，导电接触件416和下面的隔离结构414可以连续地围绕第二HEMT器件304延伸。在其他实施例中，隔离结构414可以连续地围绕第二HEMT器件304延伸，而导电接触件416可以包括设置在部分隔离结构414的上方的离散段。
图5A至图5B示出了包括具有多个HEMT器件的共源共栅的高压器件的一些另外的实施例。
如图5A的示意图500所示，高压器件包括第一HEMT器件302、第二HEMT器件502和二极管连接的HEMT器件306。第一HEMT器件302和二极管连接的HEMT器件306设置在第一管芯308a内，而第二HEMT器件502设置在第二管芯308b内。第一HEMT器件302和二极管连接的HEMT器件306是当向其栅极施加零偏压时处于关断状态的增强型器件(即，正常关断器件)。第二HEMT器件502是当向其栅极施加零偏压时处于开启状态的耗尽型器件(即，正常开启器件)。
第一HEMT器件302包括第一源极S1、第一漏极D1和第一栅极G1。第二HEMT器件502包括耦合到第一漏极D1的第二源极S2、第二漏极D2和第二栅极G2。二极管连接的HEMT器件306包括耦合到第一源极S1的第三源极区域S3和耦合到第二栅极G2的第三漏极D3。通过使用二极管连接的HEMT器件306将第一源极S1耦合到第二栅极G2，第一HEMT器件302将不会无意地受到第二HEMT器件304的栅极-漏极(VGD)电压的影响。
如图5B的截面图504所示，第一HEMT器件302和二极管连接的HEMT器件306布置在第一管芯308a内，第二HEMT器件502布置在第二管芯308b内。第一管芯308a和第二管芯308b具有由非零距离S隔开的最外侧壁。
第一HEMT器件302、二极管连接的HEMT器件306和第二HEMT器件502分别包括源极接触件216s和漏极接触件216d。由于第一HEMT器件302和二极管连接的HEMT器件306是增强型器件，所以第一HEMT器件302和二极管连接的HEMT器件306包括栅极结构318，栅极结构318包括半导体材料的掺杂层320和在半导体材料的掺杂层320上方的栅电极322。由于第二HEMT器件502是耗尽型器件，所以第二HEMT器件502包括具有介电层508和介电层508上方的栅电极322的栅极结构506。
图6A至图6B示出了包括具有多个HEMT器件的共源共栅结构的封装的高压器件的一些实施例。图6A示出了封装的高压器件的截面图600。图6B示出了封装的高压器件的俯视图620。截面图600是沿俯视图620的线A-A'截取的。
封装的高压器件包括其上结合有第一管芯308a和第二管芯308b的管芯焊盘602。在一些实施例中，第一管芯308a和第二管芯308b通过粘合层604结合到管芯焊盘602。在各种实施例中，粘附层604可包括胶水、环氧树脂等。第一管芯308a和第二管芯308b通常由非零距离S间隔开。在一些实施例中，非零距离S可以在约1微米至约1毫米之间的范围内，以确保第一管芯308a和第二管芯308b之间的电隔离。
管芯焊盘602被在第一管芯308a和第二管芯308b上方连续延伸的模塑料612环绕。多个引线框架614从模塑料612内延伸至模塑料612的外部。在一些实施例中，模塑料612可包括环氧树脂、硅、二氧化硅填料和/或其他类型的聚合物。一个或多个接合线616被配置为耦合第一管芯308a和第二管芯308b。一个或多个接合线616还将第一管芯308a和第二管芯308b耦合到多个引线框架614。在一些实施例中，一个或多个接合线616通过焊球618耦合到接合焊盘608和引线框架614。
如截面图600中所示，第一管芯308a包括围绕第一多个导电互连层606a的第一介电结构324a。第一多个导电互连层606a将第一HEMT器件302和二极管连接的HEMT器件306电耦合到第一介电结构324a上方的接合焊盘608。在一些实施例中，钝化层610可以在接合焊盘608上方。第二管芯308b包括围绕第二多个导电互连层606b的第二介电结构324b。第二多个导电互连层606b将第二HEMT器件电耦合到第二介电结构324b上方的接合焊盘608。在一些实施例中，第一介电结构324a和/或第二介电结构324b包括分别包含二氧化硅、掺杂二氧化硅(例如，掺碳二氧化硅)、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)等的堆叠ILD。
在一些实施例(未示出)中，第一多个导电互连层606a被配置为将第一HEMT器件302的第一栅极G1电耦合到二极管连接的HEMT器件306的第三源极S3和第三栅极G3。一个或多个接合线616被配置为将第一HEMT器件302的第一漏极D1电耦合到第二HEMT器件304的第二源极S2，并且进一步将第二HEMT器件304的第二栅极G2耦合到二极管连接的HEMT器件306的第三漏极D3。
在其他实施例(未示出)中，第一多个导电互连层606a被配置为将第一HEMT器件302的第一源极S1电耦合到二极管连接的HEMT器件306的第三源极S3和第三栅极G3。一个或多个接合线616被配置为将第一HEMT器件302的第一漏极D1电耦合到第二HEMT器件304的第二源极S2，并且进一步将第二HEMT器件304的第二栅极G2耦合到二极管连接的HEMT器件306的第三漏极D3。
图7示出了包括具有多个HEMT器件的共源共栅结构的封装的高压器件700的一些另外的实施例的截面图。
封装的高压器件700包括设置在载体衬底702(例如，插入衬底)上方的管芯402。管芯402包括第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306。模塑料704也设置在载体衬底702上方并且围绕管芯402。
管芯402包括围绕多个导电互连层706的介电结构324。在一些实施例(未示出)中，多个导电互连层706被配置为将第一HEMT器件302的第一栅极G1电耦合到二极管连接的HEMT器件306的第三源极S3和第三栅极G3、将第一HEMT器件302的第一漏极D1电耦合到第二HEMT器件304的第二源极S2、并且还将第二HEMT器件304的第二栅极G2耦合到二极管连接的HEMT器件306的第三漏极D3。
管芯402通过多个微凸块708电耦合到载体衬底702。多个穿衬底通孔(TSV)710延伸穿过载体衬底702并且将多个微凸块708电耦合到多个焊料凸块714。在一些实施例中，一个或多个再分布层712a和/或712b可以沿着载体衬底702的顶部和/或底部布置以提供TSV710与多个微凸块708和/或多个焊料凸块714之间的横向布线。
图8示出了包括具有多个HEMT器件的共源共栅结构的封装的高压器件800的一些另外的实施例的截面图。
封装的高压器件800包括其上结合有管芯402的管芯焊盘602。在一些实施例中，管芯402通过粘合层604结合到管芯焊盘602。管芯焊盘602被在管芯402上方延伸的模塑料612环绕。多个引线框架614从模塑料612内延伸至模塑料612的外部。一个或多个接合线616被配置为将管芯402耦合到多个引线框架614。在一些实施例中，一个或多个接合线616通过焊球618耦合到接合焊盘608和引线框架614。
管芯402包括围绕多个导电互连层706的介电结构324。在一些实施例中，多个导电互连层706被配置为将第一HEMT器件302的第一栅极G1电耦合到二极管连接的HEMT器件306的第三源极S3和第三栅极G3、将第一HEMT器件302的第一漏极D1电耦合到第二HEMT器件304的第二源极S2、并且还将第二HEMT器件304的第二栅极G2电耦合到二极管连接的HEMT器件306的第三漏极D3。
图9至图15示出了形成包括具有多个HEMT器件的共源共栅结构的高压器件的方法的一些实施例的截面图900至截面图1500。尽管参考形成具有多个HEMT器件的共源共栅结构的方法描述了图9至图15中所示的截面图900-1500，但是应当理解，图9至图15中所示的结构不限于形成方法，而是可以单独地与该方法分开。
如图9的截面图900所示，提供衬底312。衬底312包括具有第一掺杂类型(例如，p型掺杂剂)的半导体材料。在各种实施例中，衬底312可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)、以及与其相关联的任何其他类型的半导体、外延、介电或金属层。衬底312包括第一HEMT器件区域902、第二HEMT器件区域904和二极管连接的HEMT器件区域906。
如图10的截面图1000所示，在衬底312上方形成沟道层314，并且在沟道层314上方形成有源层316。沟道层314包括与有源层316的第二材料不同的第一材料。例如，在一些实施例中，沟道层314可以包括氮化镓(GaN)，并且有源层316可以包括氮化铝镓(AlGaN)。在各种实施例中，沟道层314和/或有源层316可以通过沉积工艺(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)形成在衬底312上。在一些实施例中，沟道层314可以形成为小于或等于约5微米的厚度，以便以相对低的成本提供高质量的沟道层。
如图11的截面图1100所示，在有源层316内形成多个第一隔离区域208。多个第一隔离区域208可以包括从有源层316的顶部垂直延伸至沟道层314内的掺杂区域。多个第一隔离区域208横向地位于第一HEMT器件区域902、第二HEMT器件区域904和二极管连接的HEMT器件区域906之间。
在一些实施例中，通过在有源层316上方形成第一图案化掩模层1102并且之后根据第一图案化掩模层1102将一种或多种掺杂物质1104注入到有源层316中来形成多个第一隔离区域208。在一些实施例中，掺杂物质1104可以注入有足以将掺杂物质1104驱动到沟道层314中的能量。在一些实施例中，可以实施驱入退火以在注入之后扩散掺杂物质。在一些实施例中，掺杂物质1104可包括氧掺杂剂、氟掺杂剂等。在一些实施例中，第一图案化掩模层1102可包括例如光刻胶。
图12A的截面图1200和图12B的截面图1202示出了在衬底312上方和第一HEMT器件区域(图11中的902)、第二HEMT器件区域(图11中的904)和二极管连接的HEMT器件区域(图11中的906)内形成栅极结构214、源极接触件216s和漏极接触件216d的替代实施例。栅极结构214、源极接触件216s和漏极接触件216d限定：第一HEMT器件104的第一栅极G1、第一源极S1和第一漏极D1；第二HEMT器件108的第二栅极G2、第二源极S2和第二漏极D2；二极管连接的晶体管110的第三栅极G3、第三源极S3和第三漏极D3。
在一些实施例中，如图12A的截面图1200所示，可以通过在有源层316上沉积下栅极层形成第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110内的栅极结构214。在一些实施例中，下栅极层可包括介电材料(例如，氧化物、氮化物等)或半导体材料(例如，p掺杂的GaN)。图案化下部栅极层以限定栅极结构214的下栅极部分214a。在下栅极部分214a和有源层316上方形成导电层。图案化导电层以限定栅电极214b、源极接触件216s和漏极接触件216d。在一些实施例中，可以通过在下栅极层和导电层上方形成光刻胶层，然后在未被光刻胶层覆盖的区域中蚀刻下栅极层和导电层来图案化下栅极层和导电层。在这样的实施例中，栅极结构214可以具有大于源极接触件216s和漏极接触件216d的第二高度h2的第一高度h1。在一些这样的实施例中，下栅极部分214a可以横向延伸超过栅电极214b的最外侧壁。
在其他实施例中，如图12B的截面图1202所示，第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110内的栅极结构214可以通过在有源层316上方沉积下栅极层和在下栅极层上方沉积导电层来形成。之后使用相同的掩模层(例如，光刻胶层)对下栅极层和导电层进行图案化，以限定具有下栅极部分214a和栅电极214b的栅极结构214。之后在有源层316和栅极结构214上方沉积介电材料1204。选择性地图案化介电材料1204以在介电材料1204中限定开口。之后用导电材料填充开口，接着进行限定源极接触件216s和漏极接触件216d的平坦化工艺。在这样的实施例中，栅极结构214可以具有小于源极接触件216s和漏极接触件216d的第二高度h2的第一高度h1。在一些这样的实施例中，下栅极部分214a和栅电极214b的侧壁可以基本上对齐。
如图13的截面图1300所示，一个或多个导电互连层606形成在介电结构324内，介电结构324形成在有源层316上方。在一些实施例(未示出)中，一个或多个导电互连层606被配置为将第一HEMT器件104的第一栅极G1电耦合到二极管连接的晶体管110的第三源极S3和第三栅极G3。在其他实施例中，一个或多个导电互连层606被配置为将第一HEMT器件104的第一源极S1电耦合到二极管连接的晶体管110的第三源极S3和第三栅极G3。
在一些实施例中，介电结构324可包括由多个蚀刻停止层分隔的多个堆叠ILD。在一些实施例中，多个导电互连层706可包括互连线和互连通孔的交替层。在一些实施例中，多个导电互连层706可以分别通过镶嵌工艺形成。在这样的实施例中，在有源层412上方形成ILD层。之后蚀刻ILD层以形成通孔和/或沟槽，其填充有导电材料(例如，钨、铜和/或铝)。之后进行化学机械平坦化(CMP)工艺以从ILD层上方除去过量的导电材料。
在一些实施例中，接合焊盘608可以形成在一个或多个导电互连层606和/或介电结构324上。之后可以在接合焊盘608上方形成钝化层610。可以通过在一个或多个导电互连层606和介电结构324上方沉积导电层，并且之后图案化导电层以限定接合焊盘608来形成接合焊盘608。可以通过实施图案化工艺后的沉积工艺形成钝化层610。
如图14的截面图1400所示，沿着划线1402中的一个或多个切割衬底312，以形成第一管芯308a和第二管芯308b。第一管芯308a包括第一HEMT器件104和二极管连接的晶体管110。第二管芯308b包括第二HEMT器件108。尽管第一管芯308a和第二管芯308b被示出为来自相同的衬底，但是应当理解，在替代实施例中，第一管芯308a和第二管芯308b可以形成在不同的衬底中。例如，在一些实施例中，第一管芯308a形成在第一晶圆中，第二管芯形成在不同于第一晶圆的第二晶圆中。
如图15的截面图1500所示，第一管芯308a和第二管芯308b放置在封装件内。在一些实施例中，第一管芯308a和第二管芯308b可以通过粘合层604接合到管芯焊盘602。之后通过一个或多个接合线616将第一管芯308a引线接合到第二管芯308b和多个引线框架614。之后在第一管芯308a、第二管芯308b、管芯焊盘602和多个引线框架614周围形成模塑料。
在一些实施例(未示出)中，一个或多个接合线616被配置为将第一HEMT器件104的第一漏极D1电耦合到第二HEMT器件108的第二源极S2，并且还将第二HEMT器件108的第二栅极G2电耦合到二极管连接的晶体管110的第三漏极D3。一个或多个导电互连层606和一个或多个接合线616的电连接使第一HEMT器件104、第二HEMT器件108和二极管连接的晶体管110用作具有公共源极端子、公共漏极端子和公共栅极端子的单个高压器件(如图2所示)。高压器件的击穿电压大于第一HEMT器件104或第二HEMT器件108的击穿电压。
图16至图23示出了形成包括具有多个HEMT器件的共源共栅结构的高压器件的方法的一些替代实施例的截面图1600-2300。尽管参考形成具有多个HEMT器件的共源共栅结构的方法描述了图16至图23中所示的截面图1600-2300，但是应当理解，图16至图23中所示的结构不限于形成方法，而是可以单独地与该方法分开。
如图16的截面图1600所示，提供衬底406。衬底406包括具有第一掺杂类型(例如，p型掺杂剂)的半导体材料。在各种实施例中，衬底406可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，以及与其相关联的任何其他类型的半导体、外延、介电或金属层。衬底406包括第一HEMT器件区域902、第二HEMT器件区域904和二极管连接的HEMT器件区域906。
如图17的截面图1700所示，在衬底406内形成水平延伸的隔离区域414a。水平延伸的隔离区域414a包括具有与衬底406的第一掺杂类型不同的第二掺杂类型的掺杂区域。在一些实施例中，可以通过在衬底406上方形成第一掩模层1702并且之后根据第一掩模层1702将一个或多个第一掺杂物质1704注入到衬底406中来形成水平延伸的隔离区域414a。在一些实施例中，第一掩模层1702可包括例如光刻胶。
如图18的截面图1800所示，在衬底406和水平延伸的隔离区域414a上方形成外延缓冲层408。外延缓冲层408被配置为提供一致的晶格，其防止水平延伸的隔离区域414a的晶体损伤传播至上覆层。在一些实施例中，外延缓冲层408可以包括诸如硅的半导体材料。在一些实施例中，外延缓冲层408可包括与下层衬底406相同的材料。
在外延缓冲层408上方形成沟道层410，并且在沟道层410上方形成有源层412。沟道层410包括与有源层412不同的材料。例如，在一些实施例中，沟道层410可以包括氮化镓(GaN)，并且有源层412可以包括氮化铝镓(AlGaN)。在各种实施例中，可以通过沉积工艺(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)形成沟道层410和/或有源层412。在一些实施例中，沟道层410可以形成为小于或等于约5微米的厚度，以便以相对低的成本提供高质量的沟道层。在其他实施例中，沟道层410可以形成为小于或等于约10微米的厚度。在其他实施例中，沟道层410可以形成为在约5微米至约10微米之间的厚度。
如图19的截面图1900所示，在有源层316内形成多个第一隔离区域208。多个第一隔离区域208可以包括从有源层316的顶部垂直延伸至沟道层314内的掺杂区域。多个第一隔离区域208横向地位于第一HEMT器件区域902、第二HEMT器件区域904和二极管连接的HEMT器件区域906之间。
在一些实施例中，通过在有源层316上方形成第一图案化掩模层1102并且之后根据第一图案化掩模层1102将一种或多种掺杂物质1104注入到有源层316中来形成多个第一隔离区域208。在一些实施例中，掺杂物质1104可以注入有足以将掺杂物质1104驱动到沟道层314中的能量。在一些实施例中，可以实施驱入退火以在注入之后扩散掺杂物质。
如图20的截面图2000所示，选择性地蚀刻沟道层410和有源层412以限定延伸通过沟道层410和有源层412的沟槽2002。沟槽2002从有源层412的顶部垂直延伸至外延缓冲层408。在一些实施例中，沟槽2002可以延伸到外延缓冲层408中，使得沟槽2002的侧壁分别由外延缓冲层408、沟道层410和有源层412限定。在一些实施例中，通过在有源层412上方形成第二图案化掩模层2004，然后，在未被第二图案化掩模层2004覆盖的区域中将沟道层410和有源层412暴露于一个或多个蚀刻剂2006，以选择性地蚀刻沟道层410和有源层412。
如图21的截面图2100所示，在水平延伸的隔离区域414a上方的外延缓冲层408内形成一个或多个垂直延伸的隔离区域414b。一个或多个垂直延伸的隔离区域414b包括具有第二掺杂类型的掺杂区域。水平延伸的隔离区域414a和一个或多个垂直延伸的隔离区域414b共同限定隔离结构414，隔离结构414被配置为将第二HEMT器件区域904与第一HEMT器件区域902和二极管连接的HEMT器件区域906电隔离。
在一些实施例中，根据第三图案化掩模层2102，可以通过将一种或多种第二掺杂物质2104选择性地注入到外延缓冲层408中来形成一个或多个垂直延伸的隔离区域414b。在一些实施例中，一种或多种第二掺杂物质2104可以与用于形成水平延伸的隔离区域414a的一种或多种第一掺杂物质(图17的1704)相同。在一些实施例中，第三图案化掩模层2102可以包括用于限定沟槽2002的第二图案化掩模层2004。在一些实施例中，一个或多个垂直延伸的隔离区域414b可以横向延伸超过水平延伸的隔离区域414a的外侧。在一些另外的实施例中，一个或多个垂直延伸的隔离区域414b可以在水平延伸的隔离区域414a的顶部下方垂直延伸。在这样的实施例中，一个或多个垂直延伸的隔离区域414b可以沿着第一方向并且沿着垂直于第一方向的第二方向接触水平延伸的隔离区域414a。
如图22的截面图2200所示，在沟槽2002内形成导电材料以限定导电接触件416。导电接触件416穿过沟道层410和有源层412垂直延伸以接触隔离结构414。在一些实施例中，在形成导电材料之前，可以沿着沟槽2002的侧壁形成包括一种或多种介电材料的绝缘层417。在一些实施例中，可以通过在第三图案化掩模层(图21的2102)就位的情况下实施热氧化工艺来形成绝缘层417。热氧化工艺在外延缓冲层408、沟道层410和/或有源层412的暴露表面上形成绝缘层(例如，氧化物)。之后可以实施蚀刻工艺以从外延缓冲层408的上表面去除绝缘层。在一些这样的实施例中，绝缘层417可以包括接触件外延缓冲层408的第一介电材料、接触件沟道层410的第二介电材料、以及接触件有源层412的第三介电材料。
如图23的截面图2300所示，在第一HEMT器件区域(图21的902)内、第二HEMT器件区域(图21的904)和二极管连接的HEMT器件区域(图21的906)内的有源层412上方形成栅极结构318、源极接触件216s和漏极接触件216d。栅极结构318、源极接触件216s和漏极接触件216d限定：第一HEMT器件302的第一栅极G1、第一源极S1和第一漏极D1；第二HEMT器件304的第二栅极G2、第二源极S2和第二漏极D2；二极管连接的HEMT器件306的第三栅极G3、第三源极S3和第三漏极D3。在一些实施例中，栅极结构318可以包括半导体材料的掺杂层320和设置在半导体材料的掺杂层320上方的栅电极322。
如图24的截面图2400所示，多个导电互连层706形成在介电结构324内，介电结构324形成在有源层412上方。在一些实施例中，介电结构324可包括由多个蚀刻停止层分隔的多个堆叠ILD。在一些实施例中，多个导电互连层706可包括互连线和互连通孔的交替层。
在一些实施例(未示出)中，多个导电互连层706被配置为将第一HEMT器件302的第一栅极G1电耦合到二极管连接的HEMT器件306的第三源极S3和第三栅极G3、将第一HEMT器件302的第一漏极D1电耦合到第二HEMT器件304的第二源极S2，并且还将第二HEMT器件304的第二栅极G2电耦合到二极管连接的HEMT器件306的第三漏极D3。多个导电互连层706的电连接使得第一HEMT器件302、第二HEMT器件304和二极管连接的HEMT器件306用作具有公共源极端子、公共漏极端子和公共栅极端子的单个高压器件(如图2所示)。高压器件的击穿电压大于第一HEMT器件302或第二HEMT器件304的击穿电压。
如图25的截面图2500所示，将管芯402放置在封装件内。在一些实施例中，管芯402可以通过一个或多个微凸块708接合到载体衬底702。之后在载体衬底702和管芯402上形成模塑料704。
图26示出了形成包括具有多个HEMT器件的共源共栅结构的高压器件的方法2600的一些实施例的流程图。
虽然方法2600在本文中被示出并且描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中实施。
在2602处，提供具有第一HEMT器件区域、第二HEMT器件区域和二极管连接的HEMT器件区域的衬底。图9和图16示出了对应于动作2602的一些实施例的截面图900和截面图1600。
在2604处，在一些实施例中，可以在衬底上方形成外延缓冲层。图18示出了对应于动作2604的一些实施例的截面图1800。
在2606处，在衬底上方形成沟道层。图10和图18示出了对应于动作2606的一些实施例的截面图1000和截面图1800。
在2608处，在衬底上方形成有源层。图10和图18示出了对应于动作2608的一些实施例的截面图1000和截面图1800。
在2610处，在有源层和沟道层内，并且在第一HEMT器件区域、第二HEMT器件区域和二极管连接的HEMT器件区域之间形成隔离区域。图11和图19示出了对应于动作2610的一些实施例的截面图1000和截面图1700。
在2612处，第一HEMT器件区域和二极管连接的HEMT器件区域与第二HEMT器件区域电隔离。图14和图17以及图20至图22示出了对应于动作2612的一些实施例的截面图。
在2614处，在第一HEMT器件区域内形成第一栅极结构、第一源极接触件和第一漏极接触件，以限定第一HEMT器件。图12A、图12B和图23示出了对应于动作2614的一些实施例的截面图1200、截面图1202和截面图2300。
在2616处，在第二HEMT器件区域内形成第二栅极结构、第二源极接触件和第二漏极接触件，以限定第二HEMT器件。图12A、图12B和图23示出了对应于动作2616的一些实施例的截面图1200、截面图1202和截面图2300。
在2618处，在二极管连接的HEMT器件区域内形成第三栅极结构、第三源极接触件和第三漏极接触件，以限定二极管连接的HEMT器件。图12A、图12B和图23示出了对应于动作2618的一些实施例的截面图1200、截面图1202和截面图2300。
在2620处，形成一个或多个导电层以通过串联连接的方式电耦合第一HEMT器件和第二HEMT器件，该串联连接限定了包括二极管连接的HEMT器件的高压器件。高压器件的击穿电压大于第一HEMT器件或第二HEMT器件的击穿电压。图13和图15以及图24至图25示出了对应于动作2620的一些实施例的截面图。
因此，本公开涉及包括与第二HEMT器件串联连接的第一HEMT器件的一种高压器件，以便作为具有相对大的击穿电压(即，击穿电压大于第一HEMT或第二HEMT器件的击穿电压)的单个高压晶体管器件共同地操作。
在一些实施例中，本发明涉及一种半导体器件。该半导体器件包括第一高电子迁移率晶体管(HEMT)器件，设置在半导体结构内并且具有第一源极、第一漏极和第一栅极；第二HEMT器件，设置在半导体结构内，并且具有耦合到第一漏极的第二源极、第二漏极和第二栅极；以及二极管连接的晶体管器件，设置在半导体结构内，并且具有第三源极、第三栅极和耦合到第二栅极的第三漏极。在一些实施例中，第一HEMT器件是第一增强型HEMT器件。在一些实施例中，第二HEMT器件是第二增强型HEMT器件，并且第三源极耦合到第一栅极、第三漏极耦合到第二栅极。在一些实施例中，第二HEMT器件是耗尽型HEMT器件，第三源极耦合到第一源极，第三漏极耦合到第二栅极。在一些实施例中，第一HEMT器件和二极管连接的晶体管器件布置在第一管芯内；以及其中，第二HEMT器件布置在第二管芯内，第二管芯具有与第一管芯的最外侧壁隔开非零距离的最外侧壁。在一些实施例中，第一管芯和第二管芯分别包括具有第一半导体材料的衬底；沟道层，位于衬底上方并且具有第二半导体材料；以及位于沟道层上方并且具有第三半导体材料的有源层。在一些实施例中，第一管芯和第二管芯分别包括布置在硅衬底上方的氮化镓层；以及布置在氮化镓层上的氮化铝镓层。在一些实施例中，氮化镓层具有小于或等于约10微米的厚度。在一些实施例中，第一HEMT器件、二极管连接的晶体管器件和第二HEMT器件布置在管芯内。在一些实施例中，管芯包括衬底，该衬底包括具有第一掺杂类型的硅；氮化镓层，布置在衬底上方；以及氮化铝镓层，与氮化镓层的顶部接触。在一些实施例中，该管芯包括衬底，该衬底包括具有第一掺杂类型的第一半导体材料；外延缓冲层，设置在衬底上方，并且具有第一半导体材料，第一半导体材料具有第一掺杂类型；沟道层，位于外延缓冲层上方并且具有第二半导体材料；以及位于沟道层上方并且具有第三半导体材料的有源层。在一些实施例中，半导体器件还包括隔离结构，该隔离结构具有掺杂区域，该掺杂区域具有与第一掺杂类型不同的第二掺杂类型，掺杂区域包括设置在衬底内的水平延伸段和从水平延伸段的顶部向外突出的垂直延伸段。在一些实施例中，半导体器件还包括一个或多个导电接触件，其延伸穿过沟道层和有源层以接触隔离结构。在一些实施例中，一个或多个导电接触件在沿着沿外延缓冲层的顶面延伸的水平面设置的界面处与隔离结构物理接触。
在其他实施例中，本公开涉及一种高压器件。该高压器件包括半导体结构，该半导体结构具有衬底、衬底上方的沟道层和沟道层上的有源层；第一高电子迁移率晶体管(HEMT)器件，具有设置在有源层上方的第一源极、第一漏极和第一栅极；第二HEMT器件，具有设置在有源层上方的第二源极、第二漏极和第二栅极；二极管连接的晶体管器件，具有设置在有源层上方的第三源极、第三漏极和第三栅极；以及一个或多个导电层，设置在半导体结构上方并且被配置为将第一漏极电耦合到第二源极并且将第三漏极电耦合到第二栅极。在一些实施例中，第一HEMT器件和二极管连接的晶体管器件布置在第一管芯内，并且第二HEMT器件布置在与第一管芯隔开非零距离的第二管芯内。在一些实施例中，衬底在第一HEMT器件、二极管连接的晶体管器件和第二HEMT器件下方连续延伸。在一些实施例中，高压器件还包括隔离结构，该隔离结构具有设置在衬底内并且具有与衬底不同的掺杂类型的掺杂区域，所述掺杂区域包括水平延伸段，水平延伸段横向地在从水平延伸段的顶部向外突出的第一垂直延伸段、和从水平延伸段的顶部向外突出的第二垂直延伸段之间延伸。
在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在具有第一半导体材料的衬底上方形成具有第二半导体材料的沟道层；在沟道层上方形成具有第三半导体材料的有源层；在有源层上方形成第一栅极结构、第一源极接触件和第一漏极接触件，以限定第一高电子迁移率晶体管(HEMT)器件；在有源层上方形成第二栅极结构、第二源极接触件和第二漏极接触件，以限定第二HEMT器件；在有源层上形成一个或多个导电层，以通过串联连接电耦合第一HEMT器件和第二HEMT器件，该串联连接限定了高压器件，所述高压器件的击穿电压大于第一HEMT器件或第二HEMT器件的击穿电压。在一些实施例中，该方法还包括选择性地将第一掺杂物质注入到衬底中以在衬底内形成水平延伸的隔离区域；在注入第一掺杂物质之后并且在形成沟道层之前，在衬底上形成外延缓冲层；选择性地图案化有源层和沟道层以限定穿过有源层和沟道层延伸至外延缓冲层的沟槽；并且注入外延缓冲层以形成与水平延伸的隔离区域接触的一个或多个垂直延伸的隔离区域，所述一个或多个垂直延伸的隔离区域设置在第二HEMT器件的相对侧上。
根据本申请的实施例，提供了一种半导体器件，包括：第一高电子迁移率晶体管器件，设置在半导体结构内，并且包括第一源极、第一漏极和第一栅极；第二高电子迁移率晶体管器件，设置在所述半导体结构内，并且包括耦合到第一漏极的第二源极、第二漏极和第二栅极；以及二极管连接的晶体管器件，设置在所述半导体结构内，并且包括第三源极、第三栅极和耦合到所述第二栅极的第三漏极。
根据本申请的实施例，其中，所述第一高电子迁移率晶体管器件是第一增强型高电子迁移率晶体管器件。
根据本申请的实施例，其中，所述第二高电子迁移率晶体管器件是第二增强型高电子迁移率晶体管器件；以及其中，所述第三源极耦合到所述第一栅极，并且所述第三漏极耦合到所述第二栅极。
根据本申请的实施例，其中，所述第二高电子迁移率晶体管器件是耗尽型高电子迁移率晶体管器件；以及其中，所述第三源极耦合到所述第一源极，并且所述第三漏极耦合到所述第二栅极。
根据本申请的实施例，其中，所述第一高电子迁移率晶体管器件和所述二极管连接的晶体管器件布置在第一管芯内；以及其中，所述第二HEMT器件布置在第二管芯内，所述第二管芯具有与所述第一管芯的最外侧壁隔开非零距离的最外侧壁。
根据本申请的实施例，其中，所述第一管芯和所述第二管芯分别包括：衬底，包括第一半导体材料；沟道层，位于所述衬底上方并且包括第二半导体材料；以及有源层，位于所述沟道层上方并且包括第三半导体材料。
根据本申请的实施例，其中，所述第一管芯和所述第二管芯分别包括：氮化镓层，布置在硅衬底上方；以及氮化铝镓层，布置在所述氮化镓层上。
根据本申请的实施例，其中，所述氮化镓层具有小于或等于10微米的厚度。
根据本申请的实施例，其中，所述第一高电子迁移率晶体管器件、所述二极管连接的晶体管器件和所述第二高电子迁移率晶体管器件布置在管芯内。
根据本申请的实施例，其中，所述管芯包括：衬底，包括具有第一掺杂类型的硅；氮化镓层，布置在所述衬底上方；以及氮化铝镓层，与所述氮化镓层的顶部接触。
根据本申请的实施例，其中，所述管芯包括：衬底，包括具有第一掺杂类型的第一半导体材料；外延缓冲层，设置在所述衬底上方并且包括具有所述第一掺杂类型的所述第一半导体材料；沟道层，位于所述外延缓冲层上方并且包括第二半导体材料；以及有源层，位于所述沟道层上方并且包括第三半导体材料。
根据本申请的实施例，还包括：隔离结构，包括具有不同于所述第一掺杂类型的第二掺杂类型的掺杂区域，所述掺杂区域包括设置在所述衬底内的水平延伸段和从所述水平延伸段的顶部向外突出的垂直延伸段。
根据本申请的实施例，还包括：一个或多个导电接触件，延伸穿过所述沟道层和所述有源层以接触所述隔离结构。
根据本申请的实施例，其中，所述一个或多个导电接触件在沿着沿所述外延缓冲层的顶面延伸的水平面设置的界面处与隔离结构物理接触。
根据本申请的实施例，提供一种高压器件，包括：半导体结构，包括衬底、所述衬底上方的沟道层以及所述沟道层上方的有源层；第一高电子迁移率晶体管器件，包括设置在所述有源层上方的第一源极、第一漏极和第一栅极；第二高电子迁移率晶体管器件，包括设置在所述有源层上方的第二源极、第二漏极和第二栅极；二极管连接的晶体管器件，包括设置在所述有源层上方的第三源极、第三漏极和第三栅极；以及一个或多个导电层，设置在所述半导体结构上方并且被配置为将所述第一漏极电耦合到所述第二源极并且将所述第三漏极电耦合到所述第二栅极。
根据本申请的实施例，其中，所述第一高电子迁移率晶体管器件和所述二极管连接的晶体管器件布置在第一管芯内；以及其中，所述第二高电子迁移率晶体管器件布置在与所述第一管芯隔开非零距离的第二管芯内。
根据本申请的实施例，其中，所述衬底在所述第一高电子迁移率晶体管器件、所述二极管连接的晶体管器件和所述第二高电子迁移率晶体管器件下方连续延伸。
根据本申请的实施例，还包括：隔离结构，包括设置在所述衬底内并且具有与所述衬底不同的掺杂类型的掺杂区域，其中所述掺杂区域包括水平延伸段，所述水平延伸段横向地在从所述水平延伸段的顶部向外突出的第一垂直延伸段、和从所述水平延伸段的顶部向外突出的第二垂直延伸段之间延伸。
根据本申请的实施例，提供一种形成高压器件的方法，包括：在包括第一半导体材料的衬底上方形成包括第二半导体材料的沟道层；在所述沟道层上方形成包括第三半导体材料的有源层；在所述有源层上方形成第一栅极结构、第一源极接触件和第一漏极接触件，以限定第一高电子迁移率晶体管器件；在所述有源层上方形成第二栅极结构、第二源极接触件和第二漏极接触件，以限定第二高电子迁移率晶体管器件；以及在所述有源层上方形成一个或多个导电层，以通过串联连接电耦合所述第一高电子迁移率晶体管器件和所述第二高电子迁移率晶体管器件，所述串联连接限定了高压器件，所述高压器件的击穿电压大于所述第一高电子迁移率晶体管器件或所述第二高电子迁移率晶体管器件的击穿电压。
根据本申请的实施例，还包括：选择性地将第一掺杂物质注入到所述衬底中以在所述衬底内形成水平延伸的隔离区域；在注入所述第一掺杂物质之后并且在形成所述沟道层之前，在所述衬底上形成外延缓冲层；选择性地图案化所述有源层和所述沟道层以限定穿过所述有源层和所述沟道层延伸至所述外延缓冲层的沟槽；以及注入所述外延缓冲层以形成与所述水平延伸的隔离区域接触的一个或多个垂直延伸的隔离区域，所述一个或多个垂直延伸的隔离区域设置在所述第二高电子迁移率晶体管器件的相对侧上。
前述内容概述了若干实施例的部件，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域技术人员还应意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变/替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种半导体器件，包括：
第一高电子迁移率晶体管器件，设置在半导体结构内，并且包括第一源极、第一漏极和第一栅极；
第二高电子迁移率晶体管器件，设置在所述半导体结构内，并且包括耦合至所述第一漏极的第二源极、第二漏极和第二栅极；以及
二极管连接的晶体管器件，设置在所述半导体结构内，并且包括第三源极、第三栅极和耦合至所述第二栅极的第三漏极。
2.根据权利要求1所述的半导体器件，其中，所述第一高电子迁移率晶体管器件是第一增强型高电子迁移率晶体管器件。
3.根据权利要求2所述的半导体器件，
其中，所述第二高电子迁移率晶体管器件是第二增强型高电子迁移率晶体管器件；以及
其中，所述第三源极耦合到所述第一栅极，并且所述第三漏极耦合到所述第二栅极。
4.根据权利要求2所述的半导体器件，
其中，所述第二高电子迁移率晶体管器件是耗尽型高电子迁移率晶体管器件；以及
其中，所述第三源极耦合到所述第一源极，并且所述第三漏极耦合到所述第二栅极。
5.根据权利要求1所述的半导体器件，
其中，所述第一高电子迁移率晶体管器件和所述二极管连接的晶体管器件布置在第一管芯内；以及
其中，所述第二高电子迁移率晶体管器件布置在第二管芯内，所述第二管芯具有与所述第一管芯的最外侧壁隔开非零距离的最外侧壁。
6.根据权利要求5所述的半导体器件，其中，所述第一管芯和所述第二管芯分别包括：
衬底，包括第一半导体材料；
沟道层，位于所述衬底上方并且包括第二半导体材料；以及
有源层，位于所述沟道层上方并且包括第三半导体材料。
7.根据权利要求5所述的半导体器件，其中，所述第一管芯和所述第二管芯分别包括：
氮化镓层，布置在硅衬底上方；以及
氮化铝镓层，布置在所述氮化镓层上。
8.根据权利要求7所述的半导体器件，其中，所述氮化镓层具有小于或等于10微米的厚度。
9.根据权利要求1所述的半导体器件，其中，所述第一高电子迁移率晶体管器件、所述二极管连接的晶体管器件和所述第二高电子迁移率晶体管器件布置在管芯内。
10.根据权利要求9所述的半导体器件，其中，所述管芯包括：
衬底，包括具有第一掺杂类型的硅；
氮化镓层，布置在所述衬底上方；以及
氮化铝镓层，与所述氮化镓层的顶部接触。
11.根据权利要求9所述的半导体器件，其中，所述管芯包括：
衬底，包括具有第一掺杂类型的第一半导体材料；
外延缓冲层，设置在所述衬底上方并且包括具有所述第一掺杂类型的所述第一半导体材料；
沟道层，位于所述外延缓冲层上方并且包括第二半导体材料；以及
有源层，位于所述沟道层上方并且包括第三半导体材料。
12.根据权利要求11所述的半导体器件，还包括：
隔离结构，包括具有不同于所述第一掺杂类型的第二掺杂类型的掺杂区域，所述掺杂区域包括位于所述衬底内的水平延伸段和从所述水平延伸段的顶部向外突出的垂直延伸段。
13.根据权利要求12所述的半导体器件，还包括：
一个或多个导电接触件，延伸穿过所述沟道层和所述有源层以接触所述隔离结构。
14.根据权利要求13所述的半导体器件，其中，所述一个或多个导电接触件在沿着沿所述外延缓冲层的顶面延伸的水平面设置的界面处与所述隔离结构物理接触。
15.一种高压器件，包括：
半导体结构，包括衬底、所述衬底上方的沟道层以及所述沟道层上方的有源层；
第一高电子迁移率晶体管器件，包括设置在所述有源层上方的第一源极、第一漏极和第一栅极；
第二高电子迁移率晶体管器件，包括设置在所述有源层上方的第二源极、第二漏极和第二栅极；
二极管连接的晶体管器件，包括设置在所述有源层上方的第三源极、第三漏极和第三栅极；以及
一个或多个导电层，设置在所述半导体结构上方并且被配置成将所述第一漏极电耦合至所述第二源极并且将所述第三漏极电耦合至所述第二栅极。
16.根据权利要求15所述的高压器件，
其中，所述第一高电子迁移率晶体管器件和所述二极管连接的晶体管器件布置在第一管芯内；以及
其中，所述第二高电子迁移率晶体管器件布置在与所述第一管芯隔开非零距离的第二管芯内。
17.根据权利要求15所述的高压器件，其中，所述衬底在所述第一高电子迁移率晶体管器件、所述二极管连接的晶体管器件和所述第二高电子迁移率晶体管器件下方连续延伸。
18.根据权利要求17所述的高压器件，还包括：
隔离结构，包括位于所述衬底内并且具有与所述衬底不同的掺杂类型的掺杂区域，其中所述掺杂区域包括水平延伸段，所述水平延伸段横向地位于从所述水平延伸段的顶部向外突出的第一垂直延伸段、和从所述水平延伸段的顶部向外突出的第二垂直延伸段之间。
19.一种形成高压器件的方法，包括：
在包括第一半导体材料的衬底上方形成包括第二半导体材料的沟道层；
在所述沟道层上方形成包括第三半导体材料的有源层；
在所述有源层上方形成第一栅极结构、第一源极接触件和第一漏极接触件，以限定第一高电子迁移率晶体管器件；
在所述有源层上方形成第二栅极结构、第二源极接触件和第二漏极接触件，以限定第二高电子迁移率晶体管器件；
在所述有源层上方形成第三栅极结构、第三源极接触件和第三漏极接触件，以限定二极管连接的晶体管器件；以及
在所述有源层上方形成一个或多个导电层，以通过串联连接电耦合所述第一高电子迁移率晶体管器件和所述第二高电子迁移率晶体管器件，所述串联连接限定高压器件，所述高压器件的击穿电压大于所述第一高电子迁移率晶体管器件或所述第二高电子迁移率晶体管器件的击穿电压，其中，所述一个或多个导电层配置成将所述第一漏极接触件电耦合至所述第二源极接触件并且将所述第三漏极接触件电耦合至所述第二栅极结构。
20.根据权利要求19所述的方法，还包括：
选择性地将第一掺杂物质注入到所述衬底中以在所述衬底内形成水平延伸的隔离区域；
在注入所述第一掺杂物质之后并且在形成所述沟道层之前，在所述衬底上形成外延缓冲层；
选择性地图案化所述有源层和所述沟道层以限定穿过所述有源层和所述沟道层延伸至所述外延缓冲层的沟槽；以及
注入所述外延缓冲层以形成与所述水平延伸的隔离区域接触的一个或多个垂直延伸的隔离区域，所述一个或多个垂直延伸的隔离区域位于所述第二高电子迁移率晶体管器件的相对侧上。
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