CN110784323A - 一种基于md5算法的fpga加密方法及装置 - Google Patents

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Abstract

本发明涉及一种基于MD5算法的FPGA加密方法及装置，步骤为：建立初始化数据；根据初始化数据和MD5消息摘要算法，计算检验和数组；获取FPGA校验和；比对检验和数组与FPGA校验和，若结果一致，FPGA进入正常工作状态；若不一致，FPGA进入空闲状态。加密装置包括：建立单元，用于建立初始化数据；计算单元，用于根据建立单元建立的初始化数据和MD5消息摘要算法，计算检验和数组；获取单元，用于获取FPGA校验和；比对单元，用于比对计算单元计算的检验和数组与获取单元获取的FPGA校验和；若结果一致，则FPGA进入正常工作状态；若不一致，则进入空闲状态；FPGA校验和通过串口通信方式获取。本发明的优点是，可实现对可编程逻辑器件的知识产权保护、版本管控、使用范围管控。

Description

一种基于MD5算法的FPGA加密方法及装置
技术领域
本发明属于FPGA数据流的加解密领域，具体涉及一种基于MD5算法的FPGA加密方法及装置。
背景技术
在自主开发的可编程逻辑(FPGA)项目中，需要对可编程逻辑使用的数量及使用的范围进行控制，这里需要对可编程逻辑进行加密以便达到可编程逻辑内的知识产权得到有效控制；需要对FPGA进行加密以验证逻辑版本的正确性和控制FPGA的使用。然而目前并没有一种便捷的方式来控制FPGA的使用范围，同时可以快速判断FPGA内部的软件版本。本发明技术方案旨在解决上述问题。
现有中国专利文件CN201910364922.3公布了一种FPGA加密码流的解密装置及方法，其主要技术方案为：一种FPGA加密码流的解密装置及方法，该装置包括：输入模块，接收数据码流，若所述数据码流为加密码流，则在所述加密码流加入密钥选择指令；数据整合模块，接收并收集所述输入模块传输的不同位宽的加密码流；密钥存储模块，接收所述输入模块传输的密钥选择指令，根据所述密钥选择指令选择相应的密钥；解密模块，接收所述密钥并生成解密密钥，对所述加密码流进行解密生成解密码流；数据拆分模块，对所述解密码流进行拆分输出。与本发明技术方案不同。
发明内容
本发明的目的是解决上述问题，提供一种基于MD5算法的FPGA加密方法及装置，可实现对可编程逻辑器件的知识产权保护、版本管控、使用范围管控。
为实现上述目的，本发明提供如下技术方案：
一种基于MD5算法的FPGA加密方法，包括以下步骤：
建立初始化数据；
根据所述初始化数据和MD5消息摘要算法，计算检验和数组；
获取FPGA校验和；
比对所述检验和数组与所述FPGA校验和；
若一致，所述FPGA进入正常工作状态；若不一致，所述FPGA进入空闲状态。
一种基于MD5算法的FPGA加密装置，包括：
建立单元，用于建立初始化数据；
计算单元，用于根据所述建立单元建立的初始化数据和MD5消息摘要算法，计算检验和数组；
获取单元，用于获取FPGA校验和；
比对单元，用于比对所述计算单元计算的检验和数组与所述获取单元获取的FPGA校验和；若比对结果一致，则所述FPGA进入正常工作状态；若不一致，则所述FPGA进入空闲状态。
进一步的，所述FPGA校验和通过串口通信方式获取。
进一步的，所述加密装置还包括存储单元，用于储存所述检验和数组。
进一步的，所述检验和数组储存于只读存储器中。
进一步的，所述初始化数据包括软件版本、出场时间、出厂地点、工作地点、项目代号、计划生命周期。
与现有技术相比，本发明的有益效果在于：
本发明可以对初始化的数据进行定制化设计；可以对四个原始数据进行定制化设计；可以适应FPGA的使用；在使用中无法获得加密信息，无法使用数据轮询方式进行破解。能够便捷地对可编程逻辑器件的知识产权进行保护、控制FPGA的使用范围，同时可以快速判断FPGA内部的软件版本。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是为了更清楚地说明本发明实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明技术方案系统示意图；
图2为本发明具体的校验值硬件化状态图；
图3为本发明具体的工作模式状态图。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案能予以实施，下面结合具体实施例对本发明作进一步说明，但所举实施例只作为对本发明的说明，不作为对本发明的限定。
如图1-3所示的一种基于MD5算法的FPGA加密方法及装置，在编程模式下，根据FPGA使用的范围或FPGA内部软件版本根据特定的MD5算法进行运算得到固定的校验值并将其注入在FPGA或FPGA内部。在加载模式下，使用串口将特征码输入FPGA或FPGA内部，只有特征码与编码模式下运算出的校验值完全相同时，FPGA才可以正常工作。
本发明的原理如附图1所示：利用系统或者个人要求，构造初始化数据及原始数据，利用上位机软件对数据进行运算获得校验和，将校验和写入FPGA或FPGA内部ROM空间等待比对，工作时通过已知信息计算校验和并且将校验和通过串口方式输入FPGA或FPGA内部，FPGA或FPGA内部通过比对ROM中的校验和信息与输入的校验和信息是否一致来决定FPGA或者FPGA内部是否可以正常工作。
一种基于MD5算法的FPGA加密方法，具体采取以下步骤实施：
步骤一：校验值初始化
根据系统预先设定的FPGA工作场景，设定初始化的数据，该数据的长度为512bits，该数据可以根据FPGA工作场景或FPGA版本进行自定义规划，具体操作为：将该数据划分为16个32bits长度的数据分别表示不同的含义，如下表1所示：
表1
Figure BDA0002224526160000051
初始化四个原始数据A＝32’h00000618、B＝32’hefcdab89、C＝32′h98badcfe及D＝32′h10325476。建立一个常数表，其中每个数据的长度都为32bits，建造方式如公式(1)所示：
Figure BDA0002224526160000052
根据公式(2)中运算关系进行校验和的运算：
A1＝B1+(((A1+Function(B1，C1，D1)+M(k)+T(i))＜＜＜s)，i＝1，2…64
A1＝D1，B1＝A1，C1＝B1，D1＝C1
公式(2)
其中A1、B1、C1及D1的初值为A、B、C及D，其中i，k，s之间的关系如附录a所示：
其中Function(X，Y，Z)的具体表达式如公式(3)所示：
Figure BDA0002224526160000061
Figure BDA0002224526160000062
Function(X，Y，Z)＝X^Y^Z，i＝33，34，…，48
Figure BDA0002224526160000063
最终计算的校验和如公式(4)所示：
A1＝A1+A，B1＝B1+B，C1＝c1+C，D1＝D1+D 公式(4)
最终校验和由公式(4)计算结果拼接而成一个128bits的数据，如公式(5)所示：
checksum＝[A1，B1，C1，D1] 公式(5)
步骤二：校验值硬件化
在FPGA或FPGA内部设计过程中如图2所示，根据相关配置项初始化设定，在上位机中输入初始化数据获得获得对应FPGA或FPGA内部校验和，利用该校验和生成新的逻辑，利用后端设计工具生成网表文件供FPGA生产商使用，或者烧写相应的逻辑至FPGA内部的ROM空间进行储存。这样保证生产出的FPGA内部或者FPGA中储存有计算好的校验和数据。在FPGA或者FPGA内部设计整个FPGA使能模块，只有读取的ROM中的数据与输入的校验和信息完全一致时才能使能整个FPGA或FPGA内部，否则FPGA或FPGA内部无法正常工作。
步骤三：工作模式
在实际的应用过程中如图3所示，根据已知的信息，进行校验和计算，获得校验和信息后。查询FPGA工作状态，在工作模式下将串口数据发送至FPGA或FPGA规定的管脚处，这里规定串口发送数据的格式为，波特率921600bps,1位停止位，奇校验模式；同时包格式如附录b中表所示。按照附录b中数据接收完毕后，FPGA或者FPGA会对比ROM中的数值与输入的串口数值是否相同，如果比对正确，使能开启整个FPGA或者FPGA内部进入正常工作状态；如果比对不正确，使能信号不开启，整个FPGA或者FPGA内部处于静默状态。
实施例一：
这里给出一个简单的实例来说明初始化的数据、四个原始数据与计算出来的数据之间的关系。首先给出原始数据为512’h{32'h0,32'h8,416'h0,32'h8061}，其次给出四个原始数据分别为A＝32’h67452301、B＝32’hefcdab89、C＝32'h98badcfe及D＝32'h10325476。利用公式(1)(2)(3)(4)及(5)联合运算最终获得校验值为128’h0CC175B9C0F1B6A831C399E269772661。利用串口发送如校验如附录b表中包头格式及校验和数据，查看FPGA片选信号是否正常开启；利用串口发送如附录b表中包头格式及其他数据，查看FPGA片选是否无法正常开启。
实施例二：
这里给出一个简单的实例来说明初始化的数据、四个原始数据与计算出来的数据之间的关系。首先给出原始数据为512’h{32'h0，32'h8，416'h0，32'h 8061}，其次给出四个原始数据分别为A＝32’h00000618、B＝32’hefcdab89、C＝32'h98badcfe及D＝32'h10325476。利用公式(1)(2)(3)(4)及(5)联合运算最终获得校验值为128’hB95480924BD2716EF377DF8350D529B2。利用串口发送如校验如附录b表中包头格式及校验和数据，查看FPGA片选信号是否正常开启；利用串口发送如附录b表中包头格式及其他数据，查看FPGA片选是否无法正常开启。从实施例一与实施例二对比可以看出，只改变四个初始数据中的A就可以得到完全无关的两个校验和。
附录a
Figure BDA0002224526160000081
附录b
包字节数 内容 备注
1 8’h7e 包头1
2 8’h7e 包头2
3 data[7:0] 数据第1字节
4 data[15:8] 数据第2字节
5 data[23:16] 数据第3字节
6 data[31:24] 数据第4字节
7 data[39:32] 数据第5字节
8 data[47:40] 数据第6字节
9 data[55:48] 数据第7字节
10 data[63:56] 数据第8字节
11 data[71:64] 数据第9字节
12 data[79:72] 数据第10字节
13 data[87:80] 数据第11字节
14 data[95:88] 数据第12字节
15 data[103:96] 数据第13字节
16 data[111:104] 数据第14字节
17 data[119:112] 数据第15字节
18 data[127:120] 数据第16字节
本发明中未做详细描述的内容均为现有技术。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于MD5算法的FPGA加密方法，其特征在于，包括以下步骤：
建立初始化数据；
根据所述初始化数据和MD5消息摘要算法，计算检验和数组；
获取FPGA校验和；
比对所述检验和数组与所述FPGA校验和；
若一致，所述FPGA进入正常工作状态；若不一致，所述FPGA进入空闲状态。
2.根据权利要求1所述的一种基于MD5算法的FPGA加密方法，其特征在于，所述FPGA校验和通过串口通信方式获取。
3.根据权利要求1所述的一种基于MD5算法的FPGA加密方法，其特征在于，所述检验和数组储存于只读存储器中。
4.根据权利要求1至3任一项所述的一种基于MD5算法的FPGA加密方法，其特征在于，所述初始化数据包括软件版本、出场时间、出厂地点、工作地点、项目代号、计划生命周期。
5.一种基于MD5算法的FPGA加密装置，其特征在于，包括：
建立单元，用于建立初始化数据；
计算单元，用于根据所述建立单元建立的初始化数据和MD5消息摘要算法，计算检验和数组；
获取单元，用于获取FPGA校验和；
比对单元，用于比对所述计算单元计算的检验和数组与所述获取单元获取的FPGA校验和。
6.根据权利要求5所述的一种基于MD5算法的FPGA加密装置，其特征在于，若所述比对单元比对结果一致，则所述FPGA进入正常工作状态；若不一致，则所述FPGA进入空闲状态。
7.根据权利要求5所述的一种基于MD5算法的FPGA加密装置，其特征在于，所述获取单元通过串口通信方式获取FPGA校验和。
8.根据权利要求5所述的一种基于MD5算法的FPGA加密装置，其特征在于，所述加密装置还包括存储单元，用于储存所述检验和数组。
9.根据权利要求5至8任一项所述的一种基于MD5算法的FPGA加密装置，其特征在于，所述初始化数据包括软件版本、出场时间、出厂地点、工作地点、项目代号、计划生命周期。
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