CN110678995A - 集成磁阻设备的方法 - Google Patents

集成磁阻设备的方法 Download PDF

Info

Publication number
CN110678995A
CN110678995A CN201880033846.1A CN201880033846A CN110678995A CN 110678995 A CN110678995 A CN 110678995A CN 201880033846 A CN201880033846 A CN 201880033846A CN 110678995 A CN110678995 A CN 110678995A
Authority
CN
China
Prior art keywords
dielectric material
magnetoresistive
cavity
dielectric
magnetoresistive device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880033846.1A
Other languages
English (en)
Inventor
S·A·德施潘得
S·阿加瓦尔
M·霍森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Everspin Technologies Inc
Original Assignee
Everspin Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Everspin Technologies Inc filed Critical Everspin Technologies Inc
Publication of CN110678995A publication Critical patent/CN110678995A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/222—Lithium-drift
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及一种制造具有磁阻设备(210)的集成电路设备(100)的方法。在一些方面，该方法包括在基板(260)的第一触点(250)上形成磁阻设备，其中该磁阻设备包括由中间区域隔开的固定磁性区域和自由磁性区域；在磁阻设备上方沉积第一介电材料(220)；在第一介电材料上方沉积第二介电材料(240)；抛光第二介电材料的表面；形成通过第二介电材料的被抛光表面的第一腔体，以暴露磁阻设备的表面；以及在第一腔体中沉积导电材料以形成通孔(230)。

Description

集成磁阻设备的方法
对相关申请的交叉引用
本申请要求于2017年4月21日提交的美国临时申请No.62/488,233的优先权权益，该临时申请通过引用整体并入本文。
技术领域
本公开总体上涉及磁阻设备，并且更具体地涉及磁阻设备在集成电路(TC)上的集成。
背景技术
磁阻设备(诸如磁传感器、磁换能器和磁存储器单元)包括磁性材料，其中可以改变那些材料的磁矩以提供感测信息或数据的存储。磁阻设备、自旋电子设备和自旋设备是利用主要由电子自旋引起的效应的设备的同义术语。磁阻存储器设备用在许多信息设备中，以提供非易失性、可靠、抗辐射和高密度的数据存储和检索。许多磁阻设备可以包括但不限于磁阻随机存取存储器(MRAM)、磁传感器以及用于盘驱动器的读/写头。
制造磁阻设备包括一系列处理步骤，其中沉积多层材料并对其进行构图以形成磁阻堆叠和用于提供到磁阻堆叠的电连接的电极(或其它电连接器)。磁阻堆叠包括构成磁阻设备的“自由”和“固定”部分的各种区域或层以及分离这些“自由”和“固定”部分的一个或多个中间区域(例如，介电层)，并且在一些情况下为设备提供至少一个隧道结。在许多情况下，磁阻堆叠中的材料层可以相对非常薄，例如，大约几埃或几十埃。术语“自由”是指具有磁矩的铁磁性区域，该磁矩可以响应于施加的磁场或用于切换“自由”区域的磁矩向量的自旋极化电流而显著地移位或移动。并且，术语“固定”是指具有基本上不响应于这种施加的磁场或自旋极化电流而移动的磁矩向量的铁磁性区域。
在一些应用中，磁阻设备可以包括在具有附加的周围电路系统的同一集成电路上。例如，磁阻设备(MRAM、磁传感器、磁换能器等)可以包括在具有被配置为利用由磁阻设备收集或存储在其中的信息的微控制器或其它处理电路系统的集成电路上。本公开的各方面描述了磁阻设备和用于制造包括磁阻设备的集成电路的技术，这允许性能增强和与处理相关的问题的减轻。
附图说明
可以结合附图中示出的各方面来实现本公开的实施例。这些附图示出了本公开的不同方面并且，在适当的情况下，类似地标记在不同附图中图示相同结构、部件、材料和/或元件的标号。应当理解的是，除了具体示出的那些之外的结构，部件和/或元件的各种组合是预期的并且在本公开的范围内。
为了图示的简化和清楚，附图描绘了本文描述的各种实施例/方面的总体结构和/或构造方式。另外，附图将所示堆叠的不同层/区域描绘为具有均匀的厚度和具有直边缘的界限分明的边界。但是，本领域技术人员将认识到的是，在实际当中，不同的层通常可以具有不均匀的厚度。另外，在一些情况下，在相邻层之间的界面处，这些层的材料可以合金化在一起，或迁移到一种或另一种材料中，从而使其边界不明确。可以省略众所周知的特征(例如，互连等)和技术的描述和细节，以避免使其它特征模糊。附图中的元素不一定按比例绘制。一些特征的维度可以相对于其它特征被夸大，以改善对示例性实施例的理解。横截面图是为了帮助说明各种区域/层的相对位置和描述各种处理步骤而提供的简化。本领域的技术人员将认识到的是，横截面图不是按比例绘制的，并且不应当被视为表示不同区域/层之间的比例关系。而且，虽然某些特征被图示为具有直的90度边缘，但是在实际当中，这些特征可以更“圆”和/或逐渐倾斜或渐缩。
另外，本领域技术人员将理解的是，虽然在图中示出了具有不同界面的多个层，但是在一些情况下，随着时间的推移和/或暴露于高温，一些层的材料可以迁移到其它层的材料中或与其它层的材料相互作用以在这些层之间的界面处呈现更多的扩散。应当注意的是，即使没有具体提及，参考一个实施例描述的诸方面也可以适用于其它实施例并且可以与其它实施例一起使用。
图1是本公开的示例性集成电路设备的顶视图的示意图；
图2是图1的示例性集成电路设备的示意性横截面图示；
图3是图1的集成电路设备的示例性磁阻设备的简化横截面图示；
图4A-4G是在示例性实施例中在制造的不同阶段期间图1的集成电路设备的示意性横截面图示；
图5是图示制造图1的集成电路设备的示例性方法的流程图；
图6A-6F是在另一个示例性实施例中的在制造的不同阶段期间图1的集成电路设备的示意性横截面图示；
图7A-7B是在另一个示例性实施例中在制造期间图1的集成电路设备的示意性横截面图示；
图8是图示制造图1的集成电路设备的另一个示例性方法的流程图；
图9A-9G是在另一个示例性实施例中在制造期间图1的集成电路设备的示意性横截面图示；
图10是图示制造图1的集成电路设备的另一个示例性方法的流程图；
图11是本公开的示例性集成电路设备的示意图；以及
图12A-12B是当前公开的示例性集成电路设备的图示。
具体实施方式
本文描述和说明了许多实施例。本公开既不限于任何单个方面或其实施例，也不限于此类方面和/或实施例的任何组合和/或排列。而且，本公开和/或其实施例的每个方面可以被单独采用，或者与本公开和/或其实施例的一个或多个其它方面结合使用。为了简洁起见，在本文不分开讨论和/或说明某些排列和组合。值得注意的是，本文中描述为“示例性”的实施例或实施方式不应被解释为例如相对于其它实施例或实施方式是优选的或有利的；相反，其旨在反映或指示(一个或多个)实施例是(一个或多个)“示例”实施例。另外，即使附图和描述似乎描述了特定的构造次序(例如，从底部到顶部)，但是应该理解的是，所描绘的结构可以具有相反的次序(例如，从顶部到底部)或不同的次序。
术语“包括”、“包含”、“具有”及其任何变体被同义地用来表示或描述非排他性包含。照此，使用此类术语的处理、方法、物品或装置不仅仅包括那些步骤、结构或元素，而是还可以包括未明确列出或此类处理、方法、物品或装置固有的其它步骤、结构或元素。
另外，术语“第一”、“第二”等在本文中不表示任何次序、数量或重要性，而是用于将一个元素与另一个元素区分开。而且，本文中的术语“一”和“一个”不表示数量限制，而是表示存在至少一个所引用的项目。如上所述，术语“示例性”在“示例”的意义上而非“理想”的意义上使用。
应当注意的是，本文公开的所有数值(包括所有公开的厚度值、极限和范围)可以具有与公开的数值相差±10％的偏差(除非指定了不同的偏差)。例如，公开为厚度为“t”个单位的层的厚度可以从(t-0.1t)到(t+0.1t)单位变化。另外，所有相对术语(诸如“大约”、“基本上”、“大致”等)被用于指示±10％的可能变化(除非另有说明或指定其它变化)。而且，在权利要求中，例如，所描述的层/区域的厚度和原子组成的值、极限和/或范围是指该值、极限和/或范围±10％。
在本公开中，术语“区域”一般用于指一层或多层材料。即，区域(如本文中所使用的)可以包括材料的单层(或膜或涂层)或一个接一个地堆叠以形成多层系统的材料的多层或涂层(或膜)。另外，虽然在下面的描述中，有时通过具体名称(诸如例如覆盖层、参考层、过渡层等)来引用所公开的堆栈/结构中的不同区域，但这仅仅是为了易于描述，并不旨在作为该层的功能描述。
为了简洁起见，与半导体处理相关的常规技术在这里可能没有详细描述。可以使用已知的光刻工艺来制造本文所述的示例性实施例。集成电路、微电子设备、微机电设备、微流体设备和/或光子设备的制造可以涉及以某种方式相互作用的几层材料的创建。可以对这些层中的一个或多个进行构图，以使该层的各个区域具有不同的电气或其它特点，并且各个区域可以在该层内或与其它层互连，以创建电气部件和电路。这些区域可以通过选择性地引入或移除各种材料来创建。定义此类区域的图案常常是通过光刻工艺创建的。例如，可以将光致抗蚀剂层施加到覆盖晶片基板的层上。可以使用光掩模(包含透明和不透明区域)来通过辐射形式(诸如紫外线、电子或X射线)选择性地曝光光致抗蚀剂。或者暴露于辐射的光致抗蚀剂或者未暴露于辐射的光致抗蚀剂通过施加显影剂来移除。然后可以对未被剩余的光致抗蚀剂保护的底层进行蚀刻，以对覆盖基板的层进行构图。可替代地，可以使用添加(additive)工艺，其中使用光致抗蚀剂作为模板来建立结构。
本文描述和说明了许多发明，以及这些发明的许多方面和实施例。一方面，所描述的实施例尤其涉及制造集成电路的方法，该集成电路包括在磁性材料堆叠的任一侧上具有导电电极的磁阻设备。虽然本文没有详细描述，但是磁性材料堆叠可以包括许多不同的材料层，其中一些层包括磁性材料，而其它层则不包括。在一些实施例中，制造方法包括形成磁阻设备的层、然后掩蔽和蚀刻那些层以产生多个磁阻设备。此类设备的示例包括换能器(诸如电磁传感器)以及存储器单元。
磁阻设备可以与其它电路系统一起包含在集成电路中。在这种情况下，期望将与磁阻设备相关联的处理步骤和结构与与周围电路系统相关联的处理步骤和电路特征对准。换句话说，将磁阻设备的制造集成到用于制造集成电路的标准工艺流程中可以以最小化生产过程中所需的附加处理步骤和材料数量以及优化用于磁阻设备的热预算的方式被期望地执行。例如，虽然与建立磁阻设备相关联的一些工艺步骤和材料可以特定于此类设备，但是在制造磁阻设备中使用的其它工艺步骤和材料也可以用于制造周围电路系统。作为具体示例，被沉积和构图以形成用于磁阻设备的顶部和/或底部电极的导电层也可以被用于形成标准互补金属氧化物半导体(CMOS)工艺流程中的连接迹线和层间连接。作为附加示例，公开了其中在集成电路的包括磁阻设备的部分中使用的层间电介质与在集成电路的其它一些区域中使用的层间电介质是相同的实施例。这种重用消除了对附加的特定于磁阻设备的处理和材料的需求。
图1图示了示例性集成电路(IC)设备100，其包括逻辑部分110和磁阻设备部分120。逻辑部分110可以包括通常可以使用常规处理流程制造的逻辑电路和其它电路。磁阻设备部分120可以包括一个或多个磁阻设备，诸如例如磁存储器设备(MRAM)、磁传感器、磁换能器等。为简便起见，磁阻设备部分120在下文中被称为存储器部分120。但是，如上所述，存储器部分120可以包括任何合适的磁阻设备(MRAM、传感器、换能器等)。逻辑部分110可以包括可以使用多个金属层相互耦合的逻辑电路元件。如下面另外详细讨论的，具体的实施例呈现为包括至少两层金属，常常被称为金属层1(M1)和金属层2(M2)。其它实施例可以包括更多或更少数量的金属层。例如，三层或更多层金属。多层金属可以在垂直方向上彼此间隔开并且由介电材料(称为层间电介质或ILD)隔开。为了在这多个金属层(和电路元件)之间提供电耦合，可以形成穿过隔开相邻金属层的介电材料(即，ILD)的通孔。无限制地，通孔可以由任何导电材料(例如，铜(Cu)、钽(Ta)、氮化钽(TaN)、磷化钴钨(CoWP)、具有Ta/TaN或CoWP作为阻挡材料的铜等)形成。通孔是ILD中的孔、腔体或开口，在其中沉积或以其它方式提供导电材料，以便在ILD的任一侧上的两个金属层(例如，金属层M1和M2)之间提供电路径或导管。在一些方面，ILD可以围绕并隔离IC设备100的通孔和/或互连布线。
虽然未在图1中示出，但是在一些情况下，IC设备100可以包括在逻辑部分110和存储器部分120之间的缓冲部分。缓冲部分可以包括例如不用于活动操作的“虚设”磁阻设备。相反，这种“虚设”磁阻设备可以被用于促进IC设备100的处理。例如，IC设备100的抛光可以导致“凹陷”，其中由于从部分120中的高磁阻设备的高密度突然变为在部分110中缺乏这种设备而导致的不平坦表面。为了减轻这样的问题，在一些实施例中，逻辑部分和磁性部分110、120之间的缓冲部分可以包括被构图或平铺的“虚设”磁阻设备，以维持部分110和120之间期望的磁阻设备密度。附加地或可替代地，在一些实施例中，可以在缓冲部分中提供被设计为促进处理的其它结构。
图2是图1的IC设备100的一部分的示意性横截面图(沿着图1中识别出的平面2-2)。在图2中，右侧的垂直结构图示了与存储器部分120的示例性磁阻设备210相关联的电路系统，而左侧的垂直结构图示了逻辑部分110的示例性逻辑电路。在图2中被识别为M1和M2的区域分别与和半导体基板260(例如，具有在其上形成的电路(例如，CMOS电路)的半导体基板)的第一金属层(例如，金属层M1)和第二金属层(例如，金属层M2)相关联的垂直空间对应，并且V1与在第一金属层和第二金属层之间延伸的垂直空间对应。第一金属层M1中的底部触点150、250(例如，迹线、焊盘、通孔或其它连接点)可以是由导电材料形成的特征或结构。类似地，第二金属层M2中的顶部触点130、530(例如，迹线、焊盘、通孔或其它连接点)可以是由导电材料形成的特征或结构。无限制地，底部触点150、250和顶部触点130、530可以由任何导电材料(例如，铜(Cu)、钽(Ta)、氮化钽(TaN)、磷化钨钴(CoWP)、利用Ta/TaN或CoWP作为阻挡材料的铜等)形成。而且，在不脱离本公开的范围的情况下，可以消除底部触点150、250或顶部触点130、530中的任何一个。底部触点150和250之间的空间可以被电介质或绝缘材料占据。顶部触点130和530之间的空间以及顶部触点和底部触点之间的垂直空间(即，区域V1)也可以被一种或多种介电材料(称为层间介电材料(ILD))占据。
参考图2的存储器部分120，磁阻设备210可以被嵌入在IC设备100的金属层M1和金属层M2之间。另外，可以在顶部触点530与磁阻设备210之间形成通孔230(有时称为MVia)，以提供到磁阻设备210的电连接。磁阻设备210周围的空间可以被一种或多种ILD材料占据。在示例性实施例中，在完成处理后，垂直空间V1可以被第一ILD 220和第二ILD 240占据。在一些示例性实施例中，第一ILD 220可以包括低k介电材料(例如，介电常数小于或等于3.5，并且优选地小于或等于3.0)，并且第二ILD 240可以包括常规ILD材料。顶部触点130和530之间的空间(例如，在图2中识别为M2的区域中)可以被第三ILD 245占据，第三ILD 245可以与第一ILD 220和第二ILD 240中的一个相同或不同。
常规ILD材料包括诸如例如二氧化硅(SiO2)、TEOS(原硅酸四乙酯)、氮化硅等材料。这些ILD材料通常具有相对高的介电常数。随着IC设备尺寸的减小，晶体管变得越来越靠近，电路中互连之间的间距也减小了。相关联的较高电阻和电容耦合会造成电路中的信号延迟，称为RC延迟。降低ILD的介电常数或“k”值减小RC延迟、降低功耗并减少附近互连之间的“串扰”。有许多已知的低k(或超低k)材料可以用作IC设备中的ILD。参见例如“Materials chemistry for low-k materials”，Materials Today，第9卷，第3期，2006年3月，第22-31页，其通过引用整体并入本文。为了确定用于IC应用的合适低k和超低k ILD材料，还有大量正在进行的研究。在下面的讨论中，低k和超低k ILD材料都被统称为低k ILD材料。第一ILD 220可以包括任何当前已知的(掺杂氟的二氧化硅或二氧化硅，掺杂碳的二氧化硅或二氧化硅(例如，SiCOH)、多孔二氧化硅、旋涂式有机聚合物电介质、旋涂式硅基聚合物电介质SiCOH等)或未来开发的低k ILD材料。
一般而言，第二ILD 240可以包括具有比第一ILD 220更高的介电常数的任何介电材料。在一些实施例中，第一ILD 220可以是低k电介质，而第二ILD 240可以包括常规的ILD材料。在一些实施例中，第二ILD 240可以包括比第一ILD 220的材料相对更致密的介电材料。在一些实施例中，第二ILD 240的密度可以在大约0.7-2gm/mL之间。在一些实施例中，第二ILD 240可以包括但不限于低温TEOS、二氧化硅(SiO2)、氮化硅等。
如本领域普通技术人员将认识到的，在IC设备中实现低k ILD材料存在挑战。例如，将这样的材料结合到IC设备中需要用常规的IC制造工艺来处理这些材料。在一些情况下，为了在介电材料中获得足够低的“k”值，可将孔隙引入材料中。在一些方面，可以通过ILD材料中的气泡引入孔隙。但是，孔隙会大大降低ILD材料的机械强度或完整性，从而可能在设备处理过程中造成问题。例如，典型IC设备的制造可以包括用于使沉积的ILD材料的表面平滑或平坦化的一个或多个抛光操作(例如，化学机械平坦化(CMP)等)。已知抛光多孔低k ILD材料会在材料中引入缺陷(例如，由于产生凹坑和腔体)，这会导致ILD的表面不平坦化。而且，这样的缺陷会造成材料截留，从而在制造期间导致不期望的潜行路径或短路以及其它问题。所产生的ILD表面不平坦化也会在后续处理操作(光刻、沉积等)期间造成问题。如下面将描述的，在本公开的一些实施例中，IC设备100的制造过程可以适于在设备中结合低k ILD材料而不会造成与处理相关的问题。
图3是图2的磁阻设备210的简化横截面图。磁阻设备210可以包括磁阻堆叠310，其包括多个磁性材料区域312、316，这些区域由位于任一侧的电接触元件(例如，顶部电极330和底部电极350)之间的一个或多个中间区域314隔开。如上所述，在不背离本公开的范围的情况下，可以消除顶部电极330或底部电极350中的任一个或两个。在一些实施例中，(一个或多个)中间区域314可以由介电材料制成并且可以形成磁阻设备210的一个或多个隧道结。例如，在一些实施例中，磁阻堆叠310可以包括由介电材料形成的中间区域314，该中间区域夹在磁性“固定”区域312和磁性“自由”区域316之间。术语“自由”是指具有可以响应于用于切换“自由”区域的磁矩向量的所施加磁场或自旋极化电流而明显移位或移动的磁矩的铁磁性区域。并且，术语“固定”是指具有基本上不响应于这样施加的磁场或自旋极化电流而移动的磁矩向量的铁磁性区域。
在一些实施例中，固定区域312可以包括一层或多层铁磁合金(包括钴、铁、镍和硼等中的一些或全部)，并且自由区域316可以包括一层或多层铁磁合金(包括镍、铁、钴、硼等)。在一些情况下，自由或固定区域的铁磁合金层可以被耦合层(包括例如钽、钨、钼、钌、铑、铼、铱、铬、锇等中的一种或多种)隔开。并且，在一些实施例中，中间区域314可以包括介电氧化物材料，诸如例如氧化铝、氧化镁等。在一些实施例中，中间区域314可以包括导电材料(包括但不限于非磁性导电材料，诸如例如铜、金或其合金)以形成巨磁阻(GMR)型设备。
应当注意的是，图3中所示的磁阻堆叠310的配置仅仅是示例性的。如本领域技术人员将认识到的，磁阻堆叠310可以具有许多构造。一般而言，磁阻堆叠310可以包括至少一个“固定”磁性区域312(以下称为固定区域312)、至少一个“自由”磁性区域316(以下称为自由区域316)和至少一个部署在固定区域312和自由区域316之间的中间区域314。磁阻设备210可以具有任何现在已知或将来开发的磁阻堆叠结构。美国专利No.8,686,484；8,747,680；9,023,216；9,136,464；和9,419,208，以及美国专利申请No.15/831,736(2017年12月5日提交)；62/591,945(2017年11月29日提交)；62/594,229(2017年12月4日提交)；62/580,612(2017年11月2日提交)；62/582,502(2017年11月7日提交)和62/588,158(2017年11月17日提交)描述了可以在磁阻设备210中使用的示例性磁阻堆叠。这些美国专利和申请通过引用整体并入本文。
如图3中所示，磁阻设备210的底部电极350可以与底部触点250电接触，并且磁阻设备210的顶部电极330可以通过通孔230与顶部触点530电接触。这些电极330、350可以由导电材料形成，导电材料使得磁阻堆叠310能够被周围电路系统访问。虽然任何导电材料均可以被用于底部和顶部电极350、330，但是在一些实施例中，诸如钽(Ta)、钛(Ti)、钨(W)之类的金属或这些元素的复合物或合金(例如氮化钽合金)可以被使用。在一些实施例中，可以消除底部电极350和顶部电极330之一或两者。例如，在一些实施例中，可以消除底部电极350，并且底部触点250(电连接到磁阻设备210的电路系统)可以直接提供到堆叠310的电连接。类似地，在一些实施例中，顶部触点530可以通过通孔230直接提供周围电路系统与磁阻堆叠310之间的电连接。
现在将描述制造示例性IC设备100的示例性方法。由于制造IC设备所涉及的不同过程(例如，沉积技术、蚀刻技术、抛光技术等)在本领域中是众所周知的，因此为简洁起见，省略了对这些技术的详细描述。由于磁阻设备210部署在IC设备100的金属层M1和M2之间(例如，如图2的实施例中所示)，因此本文不讨论在金属层M1之下和金属层M2之上的IC设备100的处理。如本领域普通技术人员将认识到的，可以使用本领域中已知的常规IC制造过程来执行在M1层之下和在M2层之上的IC设备的处理。在一些实施例中，在IC设备100的制造期间，可以对存储器部分120的处理进行划分，使得在这种处理开始之前和/或在这种处理完成之后，可以使用用于IC设备100的已知标准过程流程。在一些实施例中，标准过程步骤和材料中的一些也可以在处理(例如，用于存储器部分120的处理)的分隔部分中使用，从而减少与在IC设备100中包括磁阻设备210相关联的任何附加负担。
图4A-4G是在示例性制造过程的不同阶段期间本公开的示例性IC设备100(部分形成的IC设备)的示意性横截面图。图5是图示图4A-4G中表示的示例性制造过程的流程图。在下面的讨论中，将参考图4A-4G和5。在使用常规IC制造技术处理半导体基板260直到M1金属层之后，可以在基板260的存储器部分120中的底部触点250上形成磁阻设备210(或与之电接触)(步骤510)。图4A图示了在示例性实施例中在底部触点250上形成的磁阻设备210。形成磁阻设备210可以包括在底部触点250上或上方沉积(例如，顺序地沉积)包括设备210的区域。例如，在实施例中，在使用具有图3中所示的配置的磁阻设备210的情况下，形成磁阻设备210可以包括顺序地沉积(通过任何已知的材料沉积过程，诸如例如溅射物理沉积、气相沉积、化学气相沉积等)形成底部电极350、固定区域312、中间区域314、自由区域316和顶部电极330(以及任何其它合适的层或区域)的材料，以形成磁阻设备210。在一些实施例中，形成磁阻设备210还可以包括其它已知的过程(诸如例如蚀刻、光刻等)。
在如上所述形成磁阻设备210之后，可以在磁阻设备210上提供第一密封剂270(步骤515)。图4B是图4A的磁阻设备210上的第一密封剂270的示意图。在一些实施例中，可以沉积第一密封剂270(例如，作为保形涂层)以覆盖所形成的磁阻设备210的表面和基板260的暴露表面。可以使用任何合适的过程(例如化学气相沉积(CVD)、原子层沉积(ALD)等)来沉积第一密封剂270。第一密封剂270一般而言可以包括任何非导电材料。在一些实施例中，氮化硅(例如，SiO3N4、SiN等)或氧化硅(例如，SiO2、SiOx等)可以被用作第一密封剂270。但是，其它材料(诸如例如氧化铝(诸如例如Al2O3)、氧化镁(诸如例如MgO)、正硅酸四乙酯(TEOS)和/或其一个或多个组合)也可以被用作第一密封剂270。在一些实施例中，第一密封剂270可以最初沉积为导体(例如，可氧化或可氮化的金属，诸如铝或镁)，然后被氧化或氮化，以将沉积的材料的至少一部分改变或变换为绝缘材料。一般而言，第一密封剂270可以具有任何厚度。在一些实施例中，第一密封剂270的厚度可以是大约
Figure BDA0002283768520000132
Figure BDA0002283768520000131
优选地大约
Figure BDA0002283768520000133
并且更优选地大约
Figure BDA0002283768520000134
在用第一密封剂270涂覆磁阻设备210之后，第一ILD 220可以被用于覆盖涂覆的磁阻设备210(步骤520)以及例如相邻磁阻设备210之间的基板260的相关联区域。本领域普通技术人员将认识到的是，根据本公开的存储器可以具有磁阻设备210的阵列。
图4C是被第一ILD 220覆盖的图4B的涂覆的磁阻设备210的示意图。可以使用任何合适的过程(例如，CVD、ALD等)来沉积第一ILD 220。一般而言，第一ILD 220可以包括常规的ILD介电材料(例如，TEOS、二氧化硅(SiO2)、氮化硅等)或低k介电材料(例如，掺杂氟的二氧化硅或二氧化硅、掺杂碳的二氧化硅或二氧化硅(例如，SiCOH)、多孔二氧化硅、旋涂式有机聚合物电介质、旋涂式硅基聚合物电介质SiCOH等)。但是，如先前所解释的，为了IC设备100的更好的电性能(例如，较低的RC延迟等)，可以期望使用低k介电材料作为第一ILD 220(例如，介电常数小于或等于3.5，并且优选地小于或等于3.0)。如先前所解释的，在一些实施例中，低k介电材料可以具有高孔隙率(例如，孔隙率为30-39％)。虽然高孔隙率可以有益于降低介电常数(并降低RC延迟、降低功耗、降低附近互连之间的“串扰”等)，但会在制造过程中引起缺陷，如下面所解释的。
然后可以将沉积的第一ILD 220的暴露表面平坦化(步骤525)。图4D是在合适的平坦化过程之后具有第一ILD 220的暴露表面的IC设备100的示意图。可以使用任何已知的过程来平坦化第一ILD 220的表面。使第一ILD 220平坦化可以为诸如光刻和蚀刻之类的后续操作准备表面，以产生通孔开口，并最终沉积预期的存储器设备的其它层或区域。在一些实施例中，可以使用诸如例如化学机械抛光(CMP)之类的技术来使第一ILD 220平坦化。由于CMP过程是本领域中是已知的，因此在本文不对其进行描述。当将低k介电材料用作第一ILD220时，如图4D中所示，当将抛光过程直接应用于第一ILD 220表面时，会在表面上产生凹坑410(或其它不期望的表面不规则性)。如将更详细解释的那样，这样的凹坑410或表面不规则性会增加短路或当前潜行路径的入射。
然后可以通过第一ILD 220蚀刻腔体230'以暴露磁阻设备210的顶表面(步骤530)。图4E是通过第一ILD 220蚀刻的腔体230'的示意图。任何已知的过程(或多个过程)都可以被用于蚀刻腔体230'。虽然不是必需的，但是在一些实施例中，可以使用诸如例如反应性离子束蚀刻(PJE)或离子束蚀刻(IBE)之类的蚀刻过程来蚀刻腔体230'。在RIE或IBE期间，加速的离子(在RIE的情况下为反应离子)的动量刮擦第一ILD 220并产生腔体230'。但是，使用RIE或IBE来形成腔体230'不是要求。腔体230'可以通过任何已知的方法(湿蚀刻、干蚀刻等)形成。在一些实施例中，除了期望腔体230'的地方以外，第一ILD 220的表面可以被掩蔽以在期望位置处形成腔体230'。
然后可以将导电材料(例如，铜)沉积在IC设备100的顶表面上以填充腔体230'，从而形成通孔230(步骤535)。图4F是图4E的IC设备100的示意图，在其顶表面上沉积有导电材料。可以使用任何合适的材料沉积过程(化学气相沉积、物理气相沉积、溅射等)来沉积导电材料。如本领域普通技术人员将容易认识到的，可以将任何合适的导电材料沉积到腔体230'中。如图4F中示，在一些实施例中，可以首先将导电材料沉积在磁阻设备210的基本上整个顶表面上(例如，作为保形涂层)以及在与磁阻设备210相邻的区域上方。
然后，可以对IC设备100的顶表面进行抛光，以从腔体230'外部的所有表面移除导电材料(步骤540)。图4G是IC设备100的图示，其中导电材料填充腔体230'以形成通孔230。应当注意的是，上述通孔填充过程仅仅是示例性的。在一些实施例中，通孔230可以通过其它已知技术在蚀刻的腔体230'中形成。在一些情况下，如图4F所示，在沉积过程期间，沉积的导电材料还可以填充在第一ILD 220上形成的凹坑410(在抛光期间)，并形成导电区域的凹穴或裂条410'，如图4G中所示。在一些情况下，这些裂条410'会造成相邻的磁阻设备210之间的电桥并导致电短路。因此，由于直接抛光低k ILD材料而形成的凹坑410会造成IC设备100的存储器部分120中的存储器单元之间(以及相邻逻辑部分110中的导体之间)电短路。
为了减轻或最小化上述电短路问题，在当前公开的一些实施例中，可以使用层间电介质的不同配置。图6A-6F是在另一个示例性制造过程的不同阶段期间本公开的示例性1C设备100的示意性横截面图。图8是图示图6A-6F中表示的示例性制造过程的流程图。在下面的描述中，将同时参考图6A-6F和图8。磁阻设备210可以首先在半导体基板260的底部触点250上形成(步骤810)，并且形成的磁阻设备210可以用第一密封剂270涂覆(步骤815)，如上面参考图5的步骤510和步骤515(以及图4A和4B)所述。如上面参考图5的步骤520(和图4C)所述，然后可以将第一ILD 220沉积在涂覆的磁阻设备210上(步骤820)。如先前所解释的，在一些实施例中，第一ILD 220可以包括低k介电材料(例如，具有小于或等于3.5，并且优选地小于或等于3.0的介电常数，孔隙率大致为30-39％)。在一些实施例中，预期下面讨论的第二ILD 240的沉积，当仅预期单个ILD(例如，第一ILD 220)时，第一ILD 220的厚度可以相对小于ILD层的常规厚度。然后，可以在覆盖IC设备100的逻辑部分110和存储器部分120的整个场区上将第二ILD 240沉积在第一ILD 220上(步骤825)。如上所述，第二ILD 240层的厚度可以相对大于第一ILD 220层的厚度。图6A是图示在一个示例性实施例中具有顺序沉积在涂覆的磁阻设备210上方的两层不同介电材料层(即，第一ILD 220和第二ILD240)的IC设备100的示意图。如先前所解释，第二ILD 240可以包括常规的ILD材料或具有比第一ILD 220更高的介电常数的任何介电材料。在一些实施例中，第二ILD 240可以包括具有比第一ILD 220更高的介电常数并且相对更致密(例如，具有大约0.7-2gm/mL的密度)的介电材料。在一些实施例中，第二ILD 240的密度可以是第一ILD 220的大致5到10倍。而且，在图6A-9G的实施例中，第一ILD 220和第二ILD 240层的组合厚度可以大致等于图4A-4G的ILD 220层的厚度。
形成跨越垂直空间V1的双材料介电区域可以导致电性能的改善(例如，较低的RC延迟)，同时还使得能够抛光双材料介电区而不会在第一ILD 220中引起缺陷。例如，如前面所解释的，抛光(诸如例如通过CMP)低k ILD材料会引起缺陷(诸如凹坑、过多的材料移除等)，这会在后续处理操作(例如，导电材料的沉积)期间俘获材料，并造成性能问题。用相对较硬的常规ILD材料(例如，第二ILD 240)覆盖或涂覆机械强度较弱的低k ILD(例如，第一ILD 220)使得能够实现电气性能优势，同时允许双材料介电区域在不造成IC设备100中与处理相关的问题的情况下进行处理(例如，抛光)。
然后可以例如通过抛光来对沉积的第二ILD 240的暴露表面进行平坦化(步骤830)。图6B是第二ILD 240的暴露表面被平坦化的IC设备100的示意图。可以使用任何已知的过程来平坦化第二ILD 240的表面。使第二ILD 240平坦化可以为随后的操作(诸如光刻和蚀刻)准备表面，以产生通孔开口。在一些实施例中，诸如例如化学机械抛光(CMP)之类的技术可以被用于平坦化第二ILD 240。由于CMP过程在本领域中是已知的，因此在本文不对其进行描述。如图6A中所示，由于磁阻设备210从基板260的表面突出，因此在磁阻设备210上方沉积的第一和第二ILD 220、240(在步骤820和825中沉积)可以具有凸起或“台阶”。在平坦化或抛光期间(例如，步骤830)，可以移除磁阻设备210上方的第二ILD 240层中的“台阶”，直到跨越存储器部分120和逻辑部分110两者的第二ILD 240的顶表面平坦、水平和/或平滑或者基本平坦、水平和/或平滑为止(参见图6B)。值得注意的是，在抛光(步骤830)完成之后，第二ILD 240的一部分可以保留在磁阻设备210上方的第一ILD 220层中的“台阶”上方。为了实现这种结构，可以对第二ILD 240层进行抛光并且在第二ILD 240层中的“台阶”被移除之后但在第一ILD 220层中的“台阶”的顶表面被暴露之前停止抛光，从而在第一ILD220层中的“台阶”上方留下第二ILD 240的薄层。通过仅抛光施加在第一ILD 220上的第二ILD 240(由机械强度更高的材料制成)，抛光后的表面将没有凹坑，如果直接将抛光应用于第一ILD 220，将会有凹坑。但是，在其它实施例中，抛光步骤可以移除基本上所有的第二ILD 240，如下文更详细地解释。
图7A图示了参考图6B描述的平坦化过程(步骤830)的替代实施例。在这个替代实施例中，如图6A中所示，在沉积第二ILD 240(步骤825)之后，第二ILD 240的表面可以被平坦化以移除第二ILD 240的一部分(步骤830)，例如，通过CMP或另一个合适的过程。但是，在这个实施例中，仅在第一ILD 220层中的“台阶”的顶表面被暴露时或在第一ILD 220的部分刚被暴露之前，才停止第二ILD 240层的平坦化。因为第一ILD 220层中“台阶”的顶表面几乎没有被抛光或打磨，所以第一ILD 220层的暴露的顶表面将没有任何明显数量的凹坑或其它表面不规则性。
图7B图示了以上关于图6B描述的平坦化过程(步骤830)的另一个替代实施例。在这个实施例中，如图6A中所示，在沉积第二ILD 240(步骤825)之后，可以如上所述通过使用任何已知的抛光技术来平坦化第二ILD 240的表面(步骤830)。在这个实施例中，如图7B中所示，在平坦化过程期间，还可以移除磁阻设备210上方的第一ILD 220层中的“台阶”的一部分。即，第二ILD 240的平坦化或抛光可以一直继续到移除第二ILD 240中的“台阶”并且移除第一ILD 220中的“台阶”的一部分为止。即，可以在刚移除第一ILD 220的初始部分之后但是在移除第一ILD的大部分之前停止抛光或平坦化。在一些实施例中，在这个步骤期间，也可以从邻近磁阻设备210的区域移除第二ILD 240的大部分(或绝大部分)。但是，在抛光之后，第二ILD 240的足够厚度保留在与磁阻设备210相邻的区域中，以防止第一ILD 220在这些区域(即，与磁阻设备210相邻的区域)中暴露。值得注意的是，可以对第二ILD 240层和第一ILD 220层中的“台阶”应用抛光，直到仅足够厚度的第二ILD 240层保留在与磁阻设备210相邻的区域中为止。尽管这个实施例可以在磁阻设备210上方的第一ILD 220层的暴露表面上产生凹坑410(参见图7B)，但是在邻近磁阻设备210的区域上保留足够厚度的第二ILD 240层仍将防止在这些区域(例如，与磁阻设备210相邻的区域)中形成凹坑。当在磁阻设备210上方形成通过ILD层的腔体以形成通孔时，可以移除(例如，蚀刻掉)在磁阻设备210上方形成的凹坑410。
现在参考图6C，然后可以在磁阻设备210上方蚀刻腔体230'通过介电材料，以暴露磁阻设备210的顶表面(步骤835)。在这个步骤中，可以通过蚀刻来移除在磁阻设备210上方的第二ILD 240、第一ILD 220和封装层270。在一些实施例中(例如，在利用参考图7B描述的平坦化过程的情况下)，腔体230'可以形成得足够宽以移除在平坦化过程期间形成的凹坑410。图6C是蚀刻腔体230'通过第二ILD 240、第一ILD 220和封装层270的示意图。如上面参考图5的步骤530和图4E所讨论的，可以使用任何已知的工艺(例如，RIE、IBE等)来蚀刻腔体230'。在一些实施例中，除了期望腔体230'的地方以外，第二ILD 240的表面可以被掩蔽以在期望位置处形成腔体230'。在一些实施例中，可以选择蚀刻剂的化学性质(chemistry)以实现对被蚀刻的材料(第二ILD 240、第一ILD 220、封装层270等)的期望选择性。例如，可以选择蚀刻剂的化学性质以实现对于第二ILD 240和第一ILD 220的大约1：1的选择性(或任何其它期望的比率)。在一些实施例中，可以在蚀刻过程中调整蚀刻剂的化学性质以实现对材料的期望的选择性。例如，在一些实施例中，在蚀刻过程的初始阶段期间，可以将蚀刻剂的化学性质调整为对第二ILD 240更具选择性。一段时间之后(例如，在移除或基本移除第二ILD 240之后)，可以将蚀刻剂的化学性质调整为对第一ILD 220更具选择性，直到第一ILD 220被完全移除(或基本移除)为止。然后可以将蚀刻剂化学性质调整为对封装层270具有选择性，以移除封装层270，从而暴露出磁阻设备210的顶部。
然后可以将导电材料沉积在IC设备100的顶表面上以填充腔体230'并形成通孔230(步骤840)。图6D是图6C的IC设备100的示意图，在其顶表面上沉积有导电材料。如以上参考图5和图4F的步骤535所讨论的，可以使用任何合适的材料沉积过程(化学气相沉积、物理气相沉积、溅射等)来沉积导电材料，并且可以使用这个过程来沉积任何合适的导电材料。如图6D中所示，在一些实施例中，可首先将导电材料沉积在IC设备100的基本上整个顶表面上(例如，作为保形涂层)。然后，可以对IC设备100的顶表面进行抛光，以从腔体230'外部的所有表面移除导电材料(步骤845)。图6E是IC设备100的图示，其中导电材料填充腔体230'以形成通孔230。
如图6E中所示，在抛光IC设备100的顶部之后，可以在平坦化的表面上沉积第三ILD 245(步骤850)。在一些实施例中，如图6F中所示，第三ILD 245可以沉积在IC设备100的磁性部分120和逻辑部分110两者上(例如，基本上横跨整个场区)。一般而言，第三ILD 245可以是任何介电材料。在一些实施例中，第三ILD 245可以包括常规的ILD介电材料(例如，TEOS、二氧化硅(SiO2)、氮化硅等)或低k介电材料(例如，掺杂氟的二氧化硅或二氧化硅、掺杂碳的二氧化硅或二氧化硅(例如，SiCOH)、多孔二氧化硅、自旋有机聚合物电介质、自旋硅基聚合物电介质SiCOH等)。但是，如先前所解释，为了IC设备100的更好的电性能(例如，更低的RC延迟等)，可以期望使用低k介电材料作为第三ILD 245。在一些实施例中，第三ILD245可以包括与第一ILD 220相同的低k介电材料。
然后可以通过第三ILD 245蚀刻腔体，以在存储器部分120处暴露通孔230(步骤855)。在一些实施例中，在蚀刻过程期间，还可以在IC设备100的逻辑部分110中蚀刻腔体。值得注意的是，在逻辑部分110中，可以首先通过第三ILD 245来蚀刻腔体以暴露第二ILD240(“第一腔体”)，然后可以通过第二ILD 240和第一ILD 220来蚀刻附加的腔体以暴露底部触点150的顶表面的一部分(“第二腔体”)。值得注意的是，第一腔体的宽度可以比第二腔体的宽度宽。可替代地，可以在图8的步骤845和图6E中平坦化IC设备100的顶部之后，并且在图8的步骤850中沉积第三ILD 245之前，立即形成第二腔体。在这种情况下，在如图8的步骤850中所述的第三ILD 245的沉积期间，第三ILD 245中的一些可以部分地沉积在第二腔体中。因此，在一些实施例中，在通过第三ILD 245蚀刻第一腔体以暴露较早形成的第二腔体之后，可以通过使用合适的过程(例如，成角度的蚀刻、各向同性蚀刻等)来清洁或以其它方式移除第二腔体中的任何沉积的第三ILD 245材料。在这种清洁或移除过程之后，在逻辑部分110处形成的腔体可以从IC设备100的顶部垂直延伸到底部触点150的顶表面。但是，如上面所讨论的，第一腔体的宽度(例如，在第三ILD 245中形成的腔体的宽度)可以比第二腔体的宽度(例如，在第一ILD 220和第二ILD 240中形成的腔体的宽度)宽。可以使用任何已知的过程(RIE、IBE等)来形成腔体。另外，如上面参考图8的步骤835和图6C所讨论的，除了期望腔体的地方以外，第三ILD 245和第二ILD 240的表面可以被掩蔽以在期望位置处形成腔体，并且可以选择蚀刻剂的化学性质以实现对被蚀刻材料(第三ILD 245、第二ILD 240、第一ILD 220、封装层270等)的期望选择性。与一个或多个先前描述的步骤一致，然后可以用导电材料填充被蚀刻的腔体(步骤860)。在一些实施例中，如参考图5的步骤535所描述的(并且在图4F中示出)，可以将导电材料沉积在IC设备100的整个顶表面上方以填充腔体。如参考图5的步骤540所描述的(并且在图4G中示出)，然后可以对1C设备100的顶表面进行抛光，以从腔体外部的所有表面移除导电材料，并形成顶部触点130和530以及通孔140(步骤865)。图6F是抛光之后的IC设备100的图示，其中导电材料填充腔体以形成顶部触点130和530以及通孔140。
图9A-9G是在另一个示例性制造过程的不同阶段的本公开的示例性IC设备100的示意性横截面图。图10是图示图9A-9G中表示的示例性制造过程的流程图。在下面的描述中，将同时参考图9A-9G和图10。例如，在参考图5的步骤510和515描述的相同过程之后，在底部触点250上形成磁阻设备210(步骤1010)并使用第一密封剂270涂覆IC设备100(步骤1015)之后(并且如图4A和图4B所示)，可以沉积第一ILD 220以覆盖涂覆的磁阻设备210(步骤1020)。图9A是被第一ILD 220覆盖的涂覆的IC设备100的示意图。如上面关于图4C所解释的，可以使用任何合适的过程(例如，CVD、ALD等)来沉积第一ILD 220。如先前所解释的，在一些实施例中，第一ILD 220可以包括低k介电材料(例如，介电常数小于或等于大约3.5，并且优选地小于或等于大约3.0，孔隙率为大约30-39％)。
然后可以将沉积的第一ILD 220的暴露表面平坦化(步骤1025)。图9B是第一ILD220的暴露表面被平坦化的IC设备100的示意图。如上面参考图5的步骤525所解释的(并且在图4D中示出)，可以使用任何已知的过程来平坦化第一ILD 220的表面，包括但不限于化学机械抛光(CMP)。使第一ILD 220平坦化可以为后续的操作(诸如光刻和蚀刻)准备表面，以产生通孔开口。在一些实施例中，如图9B中所示，抛光过程会在低k第一ILD 220上产生凹坑410。
在使第一ILD 220平坦化之后(步骤1025)，可以在第一ILD 220的平坦化的表面上沉积第二ILD 240(步骤1030)。图9C是在一个示例性实施例中具有顺序沉积在涂覆的磁阻设备210上方的两层不同介电材料(即，第一ILD 220和第二ILD 240)的IC设备100的示意图。如先前所解释的，第二ILD 240可以包括常规的ILD材料或具有比第一ILD 220更高的介电常数的任何介电材料。在一些实施例中，第二ILD 240可以包括比第一ILD 220相对更致密(例如，具有例如0.7-2gm/mL的密度)的介电材料。在一些实施例中，第二ILD 240的密度可以相对地高到第一ILD 220的5到10倍。
以与上述类似的方式，然后可以(同时或顺序地)蚀刻腔体230'通过第二ILD 240、第一ILD 220和/或封装层270以暴露磁阻设备210的顶表面(步骤1035)。图9D是被蚀刻通过第二ILD 240、第一ILD 220和封装层270的腔体230'的示意图。如上面参考步骤530所讨论的(参见图4E)，可以使用任何已知的过程(RIE、IBE等)来蚀刻腔体230'。然后可以将导电材料沉积在IC设备100的顶表面上以填充腔体230'并形成通孔230(步骤1040)。图9E是图9D的IC设备100的示意图，在其顶表面上沉积有导电材料。在一些实施例中，如图9E中所示，可以首先将导电材料沉积在IC设备100的基本整个顶表面上(例如，作为保形涂层)，然后可以对该顶表面进行抛光以从腔体230'外部的表面移除导电材料(步骤1045)。图9F是抛光之后的IC设备100的图示，其中导电材料仅填充腔体230'以形成通孔230。
在如图9F中所示抛光IC设备100的顶部之后，可以在IC设备100的整个场区的平坦化的表面上方沉积第三ILD 245(步骤1050)。如前面所解释的，在一些实施例中，第三ILD245可以包括与第一ILD 220相同的材料，或者任何其它合适的介电材料。可以蚀刻腔体通过第三ILD 245，以在存储器部分120处暴露通孔230(步骤1055)。在一些实施例中，在这个步骤中，也可以在IC设备100的逻辑部分110中蚀刻腔体。值得注意的是，在逻辑部分110中，可以首先蚀刻腔体通过第三ILD 245以暴露第二ILD 240(“第一腔体”)，然后可以蚀刻附加腔体通过第二ILD 240和第一ILD 220以暴露底部触点150的顶表面的一部分(“第二腔体”)。值得注意的是，第一腔体的宽度可以比第二腔体的宽度宽。可替代地，可以在图10的步骤1045和图9F中对IC设备100的顶部进行平坦化之后，以及在图10的步骤1050中沉积第三ILD 245之前，立即形成第二腔体。在这种情况下，在如图10的步骤1050中所述的第三ILD245的沉积期间，第三ILD 245中的一些可以部分地沉积在第二腔体中。因此，在一些实施例中，在蚀刻第一腔体通过第三ILD 245以暴露较早形成的第二腔体之后，可以通过使用合适的过程(例如，成角度的蚀刻、各向同性蚀刻等)来清洁或以其它方式移除第二腔体中任何沉积的第三ILD 245材料。在这种清洁或移除过程之后，在逻辑部分110处形成的腔体可以从IC设备100的顶部垂直延伸到底部触点150的顶表面。但是，如上面所讨论的，第一腔体的宽度(例如，在第三ILD 245中形成的腔体的宽度)可以比第二腔体的宽度(例如，在第一ILD220和第二ILD 240中形成的腔体的宽度)宽。如参考图8的步骤860和865所描述的，然后可以在IC设备100的顶表面上沉积导电材料以填充腔体(步骤1060)，并且可以从腔体外部的表面移除导电材料以定义顶部触点130和530以及通孔140(步骤1065)。图9G是IC设备100的图示，其中导电材料填充腔体以形成顶部触点130和530以及通孔140。
如上所述，磁阻设备(使用上面提到的技术和/或过程形成)可以包括传感器体系架构或存储器体系架构(以及其它体系架构)。例如，在具有存储器配置的磁阻设备中，如图11中所示，磁阻设备可以电连接到存取晶体管并且被配置为耦合或连接到可以携带一个或多个控制信号的各种导体。磁阻设备可以用在任何合适的应用中，包括例如在存储器配置中。在这种情况下，磁阻设备可以被形成为IC设备，包括离散存储器设备(参见例如图12A)或其中具有逻辑的嵌入式存储器设备(参见例如图12B)，均包括MRAM，在一个实施例中，根据本文公开的某些实施例的某些方面，MRAM代表具有形成磁阻堆叠/结构的多个磁阻设备的MRAM的一个或多个阵列。
鉴于以上(一个或多个)教导，许多修改、变化、组合和/或置换是可能的。例如，虽然如上所述在磁阻设备(例如，MTJ堆叠)的上下文中描述和/或示出了某些示例性技术，但是如上所述，本发明可以在基于巨磁阻(GMR)的磁阻设备(例如，传感器和存储器)的GMR堆叠中实现。实际上，本发明可以结合包括电阻式RAM(ReRAM或RRAM)的其它存储器单元结构来实现。为了简洁起见，将不会在其它存储器单元结构的上下文中专门重复讨论和说明-但是这些讨论和说明将被解释为完全适用于这样的存储器单元结构。
例如，在一个实施例中，在形成MTJ堆叠之后，沉积封装层(包括绝缘材料(例如，氧化硅或氮化硅))以保护MTJ堆叠或使其与后续处理(例如，跟随MTJ堆叠的形成的集成过程)隔离。
随后，将第一ILD 220沉积在MTJ堆叠(或存储单元阵列的MTJ堆叠)上方。在一个实施例中，第一ILD 220包括具有低K介电特点(介电常数小于或等于大约3.5，并且优选地小于或等于大约3.0)的一种或多种材料。例如，第一ILD 220可以包括以下一种或多种：掺杂氟的二氧化硅或二氧化硅、掺杂碳的二氧化硅或二氧化硅(例如，SiCOH)，多孔二氧化硅、旋涂有机聚合物电介质、作为相对于二氧化硅或TEOS具有低介电常数的材料的旋涂硅基聚合物电介质SiCOH。
在沉积第一ILD 220(例如，孔隙率大约为30-39％的低k介电材料)之后，将第二层间电介质(第二ILD 240)沉积在MTJ堆叠(或存储器单元阵列的MTJ堆叠)上方。在一个实施例中，第二ILD 240包括一种或多种材料(例如，低温TEOS、二氧化硅和氮化硅)，该材料相对于第一ILD 220的材料具有更致密的特点(例如，密度大约为0.7-2gm/mL)。即，第二ILD 240具有比第一ILD 220更大的密度-例如，在一个实施例中，第二ILD 240的密度是第一ILD220的大约5到10倍。
在沉积第二ILD 240之后，可以移除第二ILD 240的部分(例如，经由诸如化学机械平坦化(CMP)之类的抛光技术)。在这个实施例中，第二ILD 240的层中的“台阶”或其它表面不规则性被移除(或基本被移除)，并且第二ILD 240表面是平坦的、水平的和/或平滑的(或基本平坦的、水平的和/或平滑的)。值得注意的是，在这个实施例中，第二ILD 240的一部分在移除(例如，经由CMP)之后保留在MTJ堆叠上方以及与MTJ堆叠相邻的场区域中。
随后，形成通孔开口或窗口(例如，使用常规的光刻和蚀刻技术)以暴露MTJ堆叠，以促进提供与MTJ堆叠(可以包括或不包括顶部导电电极)的电接触。在此，采用掩模对ILD结构进行构图，从而移除第一ILD 220和第二ILD 240的选择性部分(以及封装层(其可以是绝缘材料))，这暴露MTJ堆叠并允许接触(通过导电材料)(例如，金属)通孔)MTJ堆叠(例如，堆叠的导电顶部电极)。例如，在多个ILD层中形成通孔开口或窗口之后，将导电材料沉积在通孔开口或窗口中以及MTJ堆叠(例如，MTJ堆叠的暴露的导电电极)上。此后，移除导电材料的部分(例如，经由诸如CMP之类的抛光技术)以形成通孔。在此，导电通孔提供MTJ堆叠与例如感测、读取和/或写入导体之间的连接。
在另一个实施例中，在沉积第二ILD 240之后，可以移除第二ILD 240和第一ILD220的部分(例如，经由诸如化学机械平坦化(CMP)之类的抛光技术)。即，除了移除第二ILD240的层中的“台阶”之外，在这个实施例中，还可以移除或可以不移除第一ILD 220的覆盖MTJ堆叠的部分，其中表面被整平和/或平滑。值得注意的是，在这个实施例中，第二ILD 240的部分(例如，经由CMP)从场区或区域(相对于MTJ堆叠)被部分地移除，而在抛光之后，没有第二ILD 240保留在MTJ堆叠上方。在这个实施例中，第二ILD 240的大部分或显著部分在抛光之后保留在场区或区域中。
在另一个实施例中，尽管经由抛光在场区或区域中移除了第二ILD 240的大部分，在抛光之后在场区或区域中保留了足够厚度的第二ILD 240材料，使得在形成(一个或多个)通孔的过程期间，在场区或区域中的第二ILD 240的厚度足够厚，以防止形成凹坑，这种凹坑在通孔形成过程的导电材料的沉积期间/之后造成存储器阵列中的存储器单元和/或集成电路(IC)的相邻逻辑区域中的导体之间的短路。
值得注意的是，在通孔开口或窗口中形成通孔的后续处理可以与上面关于图1所示的实施例所描述的相同。为了简洁起见，将不重复该讨论。
在又一个实施例中，第一ILD 220层沉积在MTJ堆叠(或存储器单元阵列的MTJ堆叠)上。这里同样地，在一个实施例中，第一ILD 220包括一种或多种具有低K介电特点(介电常数小于或等于大约3.5，并且优选地小于或等于大约3.0)的材料。例如，第一ILD 220可以包括以下一种或多种：掺杂氟的二氧化硅或二氧化硅、掺杂碳的二氧化硅或二氧化硅(例如，SiCOH)、多孔二氧化硅、旋涂有机聚合物电介质、作为相对于二氧化硅或TEOS具有低介电常数的材料的旋涂硅基聚合物电介质SiCOH。在一个实施例中，第一ILD 220是孔隙率大约为30-39％的低k介电材料。
在沉积第一ILD 220(例如，孔隙率大约为30-39％的低k介电材料)之后，将第二ILD 240沉积在MTJ堆叠(或存储器单元阵列的MTJ堆叠)上。
在沉积第一ILD 220之后并且在沉积第二ILD 240之前，移除第一ILD 220的部分(例如，经由诸如CMP之类的抛光技术)。在这个实施例中，可以移除(或基本上移除)第一ILD220的“台阶”，并且第一ILD 220表面是平坦的、水平的和/或平滑的(或基本上平坦的、水平的和/或平滑的)。值得注意的是，在这个实施例中，第一ILD 220的一部分在移除(例如，经由CMP)之后保留在MTJ堆叠和场区域上方。
在沉积和处理第一ILD 220之后，第二ILD 240沉积在MTJ堆叠(或存储器单元阵列的MTJ堆叠)上。在一个实施例中，第二ILD 240包括相对于第一ILD 220的材料具有更致密的特点(例如，密度大约为0.7-2gm/mL)的一种或多种材料。即，第二ILD 240具有比第一ILD220更大的密度-例如，在一个实施例中，第二ILD 240的密度是第一ILD 220的大约5到10倍。在一个实施例中，第二ILD 240包括一种或多种材料(例如，低温TEOS、二氧化硅和氮化硅)。
像上面描述的那样，然后形成通孔开口或窗口(例如，使用常规的光刻和蚀刻技术)，以接触MTJ堆叠(可以包括也可以不包括顶部导电电极)。这里，采用掩模来对ILD结构进行构图，从而移除第一ILD 220和第二ILD 240(和封装层(其可以是绝缘材料))的选择性部分以暴露MTJ堆叠并由此促进到MTJ堆叠(例如，导电的顶部电极)的电接触(通过金属或导电通孔)。例如，在多个ILD层中形成通孔开口或窗口之后，将导电材料沉积在通孔开口或窗口中以接触MTJ堆叠的暴露的导电电极。此后，移除导电材料的部分(例如，经由诸如CMP)之类的抛光技术)以形成通孔。导电通孔提供了MTJ堆叠与例如感测、读取和/或写入导体之间的连接。
如上所述，除了在存储器阵列区域中描述的沉积和处理之外，第一ILD 220还被沉积在逻辑区域中。而且，如上所述，在沉积第一ILD 220之后，可以沉积第二ILD 240，并且移除部分(例如，经由诸如CMP之类的抛光技术)。在一些实施例中，此处描述的方法预期在沉积之后抛光第一ILD 220，但是在沉积之后不抛光第二ILD 240。
此后，沉积第三ILD(例如，第三ILD 245)(除其它外，尤其是为了调整或平坦化整个管芯上的各种结构的高度)。在一个实施例中，第三ILD 245由与第一ILD 220的材料相同的材料组成或具有相同的特点。
以与上面在通孔形成的上下文中描述的方式类似的方式，在第三ILD 245中形成沟槽开口或窗口(使用例如常规的光刻和蚀刻技术)，在其中要形成电导体(例如，位线)。在一个实施例中，位线接触在存储器阵列中形成的通孔。在此，采用掩模对ILD结构进行构图，从而移除第三ILD 245的选择性部分，以在逻辑区域中形成沟槽开口或窗口。在多个ILD结构中形成通孔开口或窗口之后，将导电材料沉积在沟槽开口或窗口中，并且将导电材料的一部分从第三ILD 245的表面移除(例如，经由诸如CMP之类的抛光技术)以形成导体。在一个实施例中，导体与通孔电连接，并提供MTJ堆叠与例如感测、读取和/或写入导体之间的连接。
虽然本文公开的所描述的示例性实施例针对各种基于磁阻的设备以及用于制造这种设备的方法，但是本公开内容不必限于示例性实施例。相反，所公开的各方面适用于各种各样的半导体过程和/或设备。因此，上面公开的特定实施例仅仅是说明性的，并且不应当被视为限制，因为可以以受益于本文的教导的本领域技术人员显而易见的不同但等效的方式来修改和实践实施例。因而，前述描述并非旨在将本公开限于所阐述的特定形式，相反，其旨在覆盖可以包括在本发明的精神和范围之内的此类替代、修改和等同物，因此本领域技术人员应当理解的是，在不脱离本发明最广泛形式的精神和范围的情况下，他们可以做出各种改变、替换和变更。
在一些实施例中，所公开的磁阻堆叠/结构可以是具有平面外磁各向异性(包括垂直磁各向异性)或平面内磁各向异性的基于MTJ的堆叠/结构。本公开适用于所有形式或类型的磁阻堆叠/结构。而且，自由磁性区域可以部署在形成隧道势垒的介电材料上或上方，或者在隧道势垒之下；并且固定磁性区域将部署在隧道势垒的一侧并与之接口，该侧与和自由磁性区域的一侧相对。而且，本发明的磁阻堆叠/结构可以包括多个隧道势垒和/或多个磁性隧道势垒(即，部署在隧道势垒的介电材料的两个界面上的磁性区域)。
虽然本文公开的所描述的示例性实施例针对各种磁阻堆叠/结构以及用于制造这种堆叠/结构的方法，但是本公开内容不必限于示例性实施例，实施例说明了适用于多种半导体过程、堆叠/结构和/或设备的发明方面。因此，上面公开的特定实施例仅仅是说明性的，并且不应当被视为限制，因为可以以受益于本文的教导的本领域技术人员显而易见的不同但等效的方式来修改和实践实施例。因而，前述描述并非旨在将本公开限于所阐述的特定形式，相反，其旨在覆盖可以包括在本发明的精神和范围之内的此类替代、修改和等同物，因此本领域技术人员应当理解的是，在不脱离本发明最广泛形式的精神和范围的情况下，他们可以做出各种改变、替换和变更。
虽然已经详细地说明和描述了本公开的各种实施例，但是对于本领域技术人员而言显而易见的是，在不脱离本公开或所附权利要求的范围的情况下，可以进行各种修改。

Claims (20)

1.一种制造具有磁阻设备的集成电路设备的方法，包括：
在基板的第一触点上形成磁阻设备，其中该磁阻设备包括固定磁性区域和由中间区隔开的自由磁性区域；
在磁阻设备上方沉积第一介电材料；
在第一介电材料上方沉积第二介电材料；
抛光第二介电材料的表面；
形成通过第二介电材料的被抛光表面的第一腔体，以暴露磁阻设备的表面；以及
在第一腔体中沉积导电材料以形成通孔。
2.根据权利要求1所述的方法，其中第二介电材料的介电常数高于第一介电材料的介电常数。
3.根据权利要求1所述的方法，其中第一介电材料是低k或超低k介电材料，并且第二介电材料是常规的介电材料。
4.根据权利要求1所述的方法，其中在暴露第一介电材料之前停止抛光。
5.根据权利要求1所述的方法，其中在暴露第一介电材料时停止抛光。
6.根据权利要求1所述的方法，还包括：
在抛光第二介电材料的表面之后，抛光在磁阻设备上方的第一介电材料的一部分。
7.根据权利要求1所述的方法，还包括：
在形成通孔之后沉积第三介电材料；
抛光第三介电材料的表面；
形成通过第三介电材料的被抛光表面的第二腔体，以暴露通孔的表面；以及
在第二腔体中沉积第二导电材料。
8.根据权利要求7所述的方法，其中第三介电材料的介电常数低于第二介电材料的介电常数。
9.根据权利要求7所述的方法，其中第三介电材料是低k或超低k介电材料。
10.根据权利要求7所述的方法，其中第二介电材料的介电常数高于第一介电材料和第三介电材料中的每一个的介电常数。
11.一种制造具有磁阻设备的集成电路设备的方法，包括：
形成磁阻设备，其中该磁阻设备包括由中间区域隔开的多个磁性区域；
在磁阻设备上方沉积第一介电材料；
抛光第一介电材料的表面；
在第一介电材料的被抛光表面上方沉积第二介电材料；
形成通过第二介电材料的表面的第一腔体；以及
在第一腔体中沉积导电材料。
12.根据权利要求11所述的方法，其中第二介电材料的介电常数高于第一介电材料的介电常数。
13.根据权利要求11所述的方法，其中第一介电材料是低k或超低k介电材料，并且第二介电材料是常规的介电材料。
14.根据权利要求11所述的方法，其中在暴露磁阻设备之前停止抛光。
15.根据权利要求11所述的方法，其中形成第一腔体包括通过调整蚀刻剂化学性质来蚀刻通过第二介电材料和第一介电材料。
16.根据权利要求11所述的方法，还包括：
在形成通孔之后沉积第三介电材料；
抛光第三介电材料的表面；
形成通过第三介电材料的被抛光表面的第二腔体，以暴露通孔的表面；以及
在第二腔体中沉积导电材料。
17.根据权利要求16所述的方法，其中第三介电材料的介电常数低于第二介电材料的介电常数。
18.根据权利要求16所述的方法，其中第三介电材料是低k或超低k介电材料。
19.根据权利要求16所述的方法，其中第二介电材料是常规的介电材料。
20.根据权利要求16所述的方法，其中第二介电材料的介电常数高于第一介电材料和第三介电材料中的每一个的介电常数。
CN201880033846.1A 2017-04-21 2018-04-20 集成磁阻设备的方法 Pending CN110678995A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762488233P 2017-04-21 2017-04-21
US62/488,233 2017-04-21
PCT/US2018/028570 WO2018195424A1 (en) 2017-04-21 2018-04-20 Methods for integrating magnetoresistive devices

Publications (1)

Publication Number Publication Date
CN110678995A true CN110678995A (zh) 2020-01-10

Family

ID=62143557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880033846.1A Pending CN110678995A (zh) 2017-04-21 2018-04-20 集成磁阻设备的方法

Country Status (5)

Country Link
US (2) US10297747B2 (zh)
EP (1) EP3613088A1 (zh)
KR (1) KR102619853B1 (zh)
CN (1) CN110678995A (zh)
WO (1) WO2018195424A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367830B2 (en) 2020-09-08 2022-06-21 Allegro Microsystems, Llc Multi-layer integrated circuit with enhanced thermal dissipation using back-end metal layers
US11598830B1 (en) 2022-03-04 2023-03-07 Allegro Microsystems, Llc TMR assembly having a heat sink

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297747B2 (en) 2017-04-21 2019-05-21 Everpsin Technologies, Inc. Apparatus and methods for integrating magnetoresistive devices
US10950657B2 (en) * 2017-11-09 2021-03-16 Everspin Technologies. Inc. Apparatus and methods for integrating magnetoresistive devices
US10374005B2 (en) * 2017-12-29 2019-08-06 Globalfoundries Singapore Pte. Ltd. Density-controllable dummy fill strategy for near-MRAM periphery and far-outside-MRAM logic regions for embedded MRAM technology and method for producing the same
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111146332B (zh) * 2018-11-05 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法
US10903417B2 (en) 2019-02-04 2021-01-26 International Business Machines Corporation MTJ containing device with replacement top electrode
SG10201911654SA (en) * 2019-05-22 2020-12-30 Sk Hynix Inc Electronic device and method for fabricating the same
TWI797357B (zh) 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205164B1 (en) * 2005-01-19 2007-04-17 Silicon Magnetic Systems Methods for fabricating magnetic cell junctions and a structure resulting and/or used for such methods
CN102197465A (zh) * 2008-08-29 2011-09-21 先进微装置公司 利用半导体器件的金属化系统中的覆盖层作为化学机械抛光和蚀刻停止层
US20110272664A1 (en) * 2009-01-09 2011-11-10 Munehiro Tada Semiconductor device and method of manufacturing the same
CN102741934A (zh) * 2009-11-25 2012-10-17 高通股份有限公司 磁性隧道结装置及制造
CN103107281A (zh) * 2011-11-15 2013-05-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103123954A (zh) * 2011-11-21 2013-05-29 中芯国际集成电路制造(上海)有限公司 一种磁性隧道结器件的制造方法
CN103354952A (zh) * 2010-12-17 2013-10-16 艾沃思宾技术公司 具有改善的尺寸的磁随机存取存储器集成
CN104112702A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体制造中降低超低k介电层损伤的方法
TW201503439A (zh) * 2013-07-03 2015-01-16 Taiwan Semiconductor Mfg Co Ltd 磁阻式隨機存取記憶體裝置及其製造方法
CN105047682A (zh) * 2014-05-01 2015-11-11 科洛斯巴股份有限公司 后端金属层中的集成电阻式存储器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2543013C2 (ru) 2009-09-23 2015-02-27 Борд Оф Сьюпервайзорз Оф Луизиана Стэйт Юниверсити Энд Эгрикалчурал Энд Мекэникал Колледж Устройство для уменьшения турбулентности
US8686484B2 (en) 2011-06-10 2014-04-01 Everspin Technologies, Inc. Spin-torque magnetoresistive memory element and method of fabricating same
KR101617113B1 (ko) * 2011-12-20 2016-04-29 인텔 코포레이션 자기 메모리 소자 콘택의 크기 감소 및 중심 배치 방법
US8747680B1 (en) 2012-08-14 2014-06-10 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive-based device
US9136464B1 (en) 2012-09-25 2015-09-15 Everspin Technologies, Inc. Apparatus and process for manufacturing ST-MRAM having a metal oxide tunnel barrier
US9570509B2 (en) * 2015-01-29 2017-02-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) device array
US10297747B2 (en) 2017-04-21 2019-05-21 Everpsin Technologies, Inc. Apparatus and methods for integrating magnetoresistive devices

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205164B1 (en) * 2005-01-19 2007-04-17 Silicon Magnetic Systems Methods for fabricating magnetic cell junctions and a structure resulting and/or used for such methods
CN102197465A (zh) * 2008-08-29 2011-09-21 先进微装置公司 利用半导体器件的金属化系统中的覆盖层作为化学机械抛光和蚀刻停止层
US20110272664A1 (en) * 2009-01-09 2011-11-10 Munehiro Tada Semiconductor device and method of manufacturing the same
US20160284993A1 (en) * 2009-01-09 2016-09-29 Nec Corporation Semiconductor device and method of manufacturing the same
CN102741934A (zh) * 2009-11-25 2012-10-17 高通股份有限公司 磁性隧道结装置及制造
CN103354952A (zh) * 2010-12-17 2013-10-16 艾沃思宾技术公司 具有改善的尺寸的磁随机存取存储器集成
CN103107281A (zh) * 2011-11-15 2013-05-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103123954A (zh) * 2011-11-21 2013-05-29 中芯国际集成电路制造(上海)有限公司 一种磁性隧道结器件的制造方法
CN104112702A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体制造中降低超低k介电层损伤的方法
TW201503439A (zh) * 2013-07-03 2015-01-16 Taiwan Semiconductor Mfg Co Ltd 磁阻式隨機存取記憶體裝置及其製造方法
CN105047682A (zh) * 2014-05-01 2015-11-11 科洛斯巴股份有限公司 后端金属层中的集成电阻式存储器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367830B2 (en) 2020-09-08 2022-06-21 Allegro Microsystems, Llc Multi-layer integrated circuit with enhanced thermal dissipation using back-end metal layers
TWI796718B (zh) * 2020-09-08 2023-03-21 美商愛列果微系統公司 使用後端金屬層增強散熱的多層積體電路
US11598830B1 (en) 2022-03-04 2023-03-07 Allegro Microsystems, Llc TMR assembly having a heat sink

Also Published As

Publication number Publication date
KR20190140445A (ko) 2019-12-19
US20190237665A1 (en) 2019-08-01
US20180309051A1 (en) 2018-10-25
EP3613088A1 (en) 2020-02-26
US10297747B2 (en) 2019-05-21
KR102619853B1 (ko) 2024-01-04
US10541362B2 (en) 2020-01-21
WO2018195424A1 (en) 2018-10-25

Similar Documents

Publication Publication Date Title
US10541362B2 (en) Apparatus and methods for integrating magnetoresistive devices
US10950657B2 (en) Apparatus and methods for integrating magnetoresistive devices
US8456883B1 (en) Method of spin torque MRAM process integration
CN110050355B (zh) 磁阻设备及其方法
KR100621126B1 (ko) 엠램 비트 물질의 증착 전에 표면 평탄도를 개선하는 방법
JP2006523963A (ja) 磁気抵抗ランダムアクセスメモリ装置及びその製造方法
EP2491575A1 (en) A novel bit line preparation method in mram fabrication
US9722174B1 (en) Low dielectric constant interlayer dielectrics in spin torque magnetoresistive devices
TWI462233B (zh) 磁性記憶裝置之製造方法及磁性記憶裝置
JP2008518469A (ja) 磁気抵抗ランダムアクセスメモリデバイス構造とその製造方法
US9698342B2 (en) Contact layer for magnetic tunnel junction element and manufacturing method thereof
EP4032087A1 (en) Magnetoresistive devices and methods of fabricating such devices
TWI821466B (zh) 半導體元件及其製作方法
EP3841624B1 (en) Methods for manufacturing magnetoresistive stack devices
US11005031B2 (en) Stacked magnetoresistive structures and methods therefor
TW202232791A (zh) 磁阻式裝置及製造磁阻式裝置之方法
TW202147575A (zh) 半導體裝置及其製造方法
CN111613571B (zh) 一种制作磁性随机存储器单元阵列的方法
TWI834909B (zh) 磁阻裝置及其製造方法
CN112086555B (zh) 一种制备磁性隧道结单元阵列的方法
TWI814856B (zh) 半導體元件及其製作方法
CN109994476B (zh) 一种制备磁性随机存储器阵列单元的方法
TW202308188A (zh) 使用氧化物間隙填充之高密度記憶體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination