CN109274369B - 一种闪烁脉冲数字化的方法及装置 - Google Patents
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Abstract
本发明提供一种闪烁脉冲数字化的方法及装置，方法包括：步骤S1：根据多阈值电压采样的需求，设置n个理论阈值电压；步骤S2：根据理论阈值电压的值计算脉冲宽度调制特性，利用FPGA的I/O端口根据脉冲宽度调制特性分别产生与不同的理论阈值电压对应的n路脉冲宽度调制信号；步骤S3：将n路脉冲宽度调制信号输入滤波电路，产生对应的n个阈值电压信号；步骤S4：将待采样的闪烁脉冲信号和n个阈值电压分别输入到FPGA的n个比较器中并进行电压比较；步骤S5：利用FPGA内部的时间数字转换单元根据n个比较器的比较结果来采集阈值电压‑时间对。本发明通过电阻电容搭建的滤波电路替代DAC完成MVT采样，结构简单，可大幅度降低成本，降低系统功耗和PCB电路面积。
Description
技术领域
本发明涉及信号处理领域，更具体地涉及一种闪烁脉冲数字化的方法及装置。
背景技术
MVT(Multi-Voltage Threshold，多阈值电压)采样方法是一种区别于时间间隔采样的闪烁脉冲数字化的方法，其根据闪烁脉冲特点设置n个阈值电压Vth；采用包括n个低压差分信号接收端口的电压比较器，当待采样的闪烁脉冲越过任意一个阈值电压Vth时，电压比较器输出一状态跳变以及该状态跳变所对应的阈值电压Vth；然后利用时间数字转换器(即TDC)对状态跳变的时间进行数字化采样；同时识别该状态跳变对应的阈值电压Vth，获得闪烁脉冲电压时间对，完成闪烁脉冲的数字化采样。
在传统的MVT采样应用电路中，通过现场可编程门阵列(即FPGA)产生控制信号来配置数字模拟转换器(digital to analog converter，简称DAC)芯片以产生直流的阈值电压信号。通常为保证DAC芯片的性能，需要通过外部高稳定性的电压基准源为DAC芯片提供参考电压；然后将闪烁脉冲和阈值电压信号同时输入到FPGA的低压差分信号端口(low-voltage differential signaling，即LVDS端口)，由LVDS端口充当电压比较器，使用FPGA内部资源搭建TDC来记录LVDS端口的状态跳变时间。通过上述步骤获取到阈值电压时间对，完成对闪烁脉冲的数字化采样，其整体结构如图1所示。
从图1可知，传统MVT采样应用电路的整体结构至少包括DAC芯片及外围配置电路、电压基准源、FPGA等重要部件，系统中组件较多，且模拟电路和数字电路交叉混合，整体电路结构复杂。同时，以PET系统探测器模块为例，通常单个6×6探头模组的通道为36，产生的闪烁脉冲信号路数为36，为保证采样性能，每一路闪烁脉冲信号设定对应4个阈值电压，因此需要DAC芯片的输出通道总数量为36×4＝144路。然而目前现有技术中通用12位精度以上的DAC芯片的输出路数绝大部分为8个通道，因此完成36路闪烁脉冲数字化采样需要8通道DAC芯片的数量为144÷8＝18片，而单片12位8通道的DAC芯片官方售价通常最低需要4.75美元，因此仅产生电压阈值这一部分电路的成本至少为4.75×18＝85.5美元，平均每个通道的成本为2.375美元。另外，加上外部电压基准源和FPGA的成本，将导致整个MVT采样电路的成本极高。同时随着DAC芯片的精度提升及集成通道数量的增加，DAC芯片部分的成本还会急剧上升。而对于一台PET系统而言，信号通道的数量通常会达到上万个，因此这将使得PET系统的成本随之急剧增加。
发明内容
本发明的目的是提供一种闪烁脉冲数字化的方法及装置，从而解决现有技术中闪烁脉冲信号采样的成本过高的问题。
为了解决上述技术问题，本发明的技术方案是提供一种闪烁脉冲数字化的方法，所述方法包括以下步骤：
步骤S1：根据多阈值电压采样的需求，设置n个理论阈值电压，其中，n为自然数；
步骤S2：根据所述理论阈值电压的值计算脉冲宽度调制特性，利用FPGA的输入/输出端口分别根据所述脉冲宽度调制特性来产生与所述理论阈值电压对应的n路脉冲宽度调制信号；
步骤S3：将n路所述脉冲宽度调制信号输入滤波电路，产生对应的n个阈值电压；
步骤S4：将待采样的闪烁脉冲信号和n个所述阈值电压信号分别输入到所述FPGA的n个比较器中并进行电压比较；
步骤S5：利用所述FPGA内部的时间数字转换单元并根据n个所述比较器的比较结果来采集阈值电压-时间对。
根据本发明的一个实施例，所述多阈值电压采样需求包括空间分辨率、时间分辨率和能量分辨率中的一种和/或几种。
根据本发明的一个实施例，所述多阈值电压采样需求通过以下方法获得：根据已经采集的阈值电压-时间对建立数据库，并进行波形重建以提取闪烁脉冲信号的空间分辨率、时间分辨率和能量分辨率。
根据本发明的一个实施例，所述理论阈值电压的设置可以通过下述方法完成：确定待采样的闪烁脉冲信号的电压幅值范围，所述理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的电压幅值范围之内。
根据本发明的一个实施例，计算所述脉冲宽度调制特性的具体方法包括：
步骤S21：根据所述理论阈值电压确定待产生脉冲宽度调制信号对应的输出端口的电平；
步骤S22：按照下述公式计算出脉冲宽度调制信号的占空比D，
D＝理论阈值电压/对应的输出端口的电平，
其中，该占空比D表示输出端口输出的脉冲宽度调制信号在一个周期内高电平的持续时间占整个信号时间的百分比；
步骤S23，确定待产生的脉冲宽度调制信号的脉冲宽度调制特性为：占空比D，最大幅值为对应的输出端口的电平。
根据本发明的一个实施例，所述FPGA产生脉冲宽度调制信号的具体方法为：根据所述占空比D，利用所述FPGA内部的定时器单元控制单个脉冲宽度调制信号的周期和高电平持续时间。
根据本发明的一个实施例，将n路所述脉冲宽度调制信号输入滤波电路的具体方法为：在所述脉冲宽度调制信号后端直接接入所述滤波电路，或者在所述脉冲宽度调制信号后通过滤波处理后再接入所述滤波电路。
根据本发明的一个实施例，所述滤波电路为4阶滤波电路。
根据本发明的一个实施例，所述4阶滤波电路包括依次串联的四个电阻R1、R2、R3和R4，产生的所述脉冲宽度调制信号通过所述电阻R1接入滤波电路，其中，所述电阻R1和所述电阻R2之间通过电容C1连接后接地，所述电阻R2和所述电阻R3之间通过电容C2连接后接地，所述电阻R3和所述电阻R4之间通过电容C3连接后接地，所述电阻R4的末端通过电容C4连接后接地，所述电阻R4的末端还负责输出滤波后的阈值电压。
根据本发明的一个实施例，在所述步骤S4中，通过低压差分信号比较器对待采样的所述闪烁脉冲信号和n个所述阈值电压信号进行电压比较。
根据本发明的一个实施例，所述时间数字转换单元包括一个第一计数器和一个第二计数器，所述第一计数器输出的第一时间值和所述第二计数器输出的第二时间值合并以得到闪烁脉冲信号的边沿到达时间，所述时间数字转换单元根据闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息。
根据本发明的一个实施例，所述方法还包括步骤S6：反复进行上述步骤S1-步骤S5以获得多组闪烁脉冲信号的阈值电压时间对，完成闪烁脉冲信号的数字化。
根据本发明的一个实施例，所述阈值电压时间对包括闪烁脉冲信号分别在各个采样点处所对应的阈值电压和时间，或者包括经过数次采样后在各个采样点处所对应的阈值电压和时间的平均值。
本发明还提供一种根据上述方法的闪烁脉冲数字化的装置，所述装置包括：FPGA，所述FPGA被配置为根据多阈值电压采样需求，设置n个理论阈值电压，所述FPGA具有输入/输出端口，所述输入/输出端口被配置为根据所述理论阈值电压产生脉冲宽度调制信号；滤波电路，所述滤波电路被配置为将所述脉冲宽度调制信号转换为阈值电压信号；所述FPGA还包括比较器和时间数字转换单元，所述比较器被配置为接收待采样的闪烁脉冲信号和所述阈值电压信号并进行比较；所述时间数字转换单元被配置为根据所述比较器的比较结果采集阈值电压-时间对。
根据本发明的一个实施例，所述理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的电压幅值范围之内。
根据本发明的一个实施例，所述FPGA的输入/输出端口为低压差分信号端口。
根据本发明的一个实施例，所述滤波电路为4阶滤波电路。
根据本发明的一个实施例，所述4阶滤波电路包括依次串联的四个电阻R1、R2、R3和R4，其中，所述电阻R1和所述电阻R2之间通过电容C1连接后接地，所述电阻R2和所述电阻R3之间通过电容C2连接后接地，所述电阻R3和所述电阻R4之间通过电容C3连接后接地，所述电阻R4的末端通过电容C4连接后接地，产生的所述脉冲宽度调制信号通过所述电阻R1接入滤波电路，滤波后的所述阈值电压通过所述电阻R4的末端输出。
根据本发明的一个实施例，所述比较器为低压差分信号比较器。
根据本发明的一个实施例，所述时间数字转换单元包括一个第一计数器和一个第二计数器，所述第一计数器输出的第一时间值和所述第二计数器输出的第二时间值合并以得到闪烁脉冲信号的边沿到达时间，所述时间数字转换单元根据闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息。
本发明提供的闪烁脉冲数字化的方法及装置，通过FPGA产生PWM信号，经过电阻电容搭建的多阶RC滤波电路后产生直流阈值电压信号，以此替代DAC部分的电路功能，完成MVT采样。相对于传统MVT采样电路，因为通过后端的FPGA和少数的电阻电容搭建多阶RC滤波电路来产生阈值电压信号，省去了DAC和电压基准源电路，从而仅依靠FPGA就可完成闪烁脉冲的数字化采样，使得整个电路结构变得精简。同时从性能上而言，PWM信号经过一个4阶RC低通滤波电路(其组成为4个电阻和4个电容)产生的直流阈值电压信号的质量和12位精度的DAC的输出相当，而电阻电容为非常常见的基本电子元器件且价格低廉，通常1颗电阻或者电容的售价0.001美元左右，因此其单通道成本为0.001*8*4＝0.032美元左右，相对于单通道DAC而言成本可大幅度降低成本，同时降低系统功耗和PCB电路面积。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据现有技术的多阈值电压采样应用电路的结构示意图；
图2是根据本发明的一个优选实施例的闪烁脉冲数字化的方法的步骤示意图；
图3为根据本发明的一个实施例的闪烁脉冲数字化的装置中采用的四阶RC滤波电路示意图；
图4是根据图2的闪烁脉冲数字化的装置的结构示意图。
具体实施方式
以下结合具体实施例，对本发明做进一步说明。应理解，以下实施例仅用于说明本发明而非用于限制本发明的范围。
需要说明的是，当元件被称为“设置在”另一个元件上，它可以直接设置在另一个元件上或者也可以存在居中的元件。当元件被称为“连接/联接”至另一个元件，它可以是直接连接/联接至另一个元件或者可能同时存在居中元件。本文所使用的术语“连接/联接”可以包括电气和/或机械物理连接/联接。本文所使用的术语“包括/包含”指特征、步骤或元件的存在，但并不排除一个或更多个其它特征、步骤或元件的存在或添加。本文所使用的术语“和/或”包括一个或多个相关所列项目的任意的和所有的组合。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述具体实施例的目的，而并不是旨在限制本申请。
需要说明的是，在本申请中，术语“输入端”和“输出端”也可以分别称为“输入接口”和“输出接口”。
图2为根据本发明的一个优选实施例的闪烁脉冲数字化的方法的步骤示意图，由图2可知，本发明提供的闪烁脉冲数字化的方法包括以下步骤：
步骤S1：根据MVT采样需求，设置n个理论阈值电压，将n个理论阈值电压分别记为V1、V2、V3、……、Vn，其中，n为自然数；
在步骤S1中，MVT采样需求通常是指为了实现空间分辨率、时间分辨率和能量分辨率等需求中的一种和/或几种，对于不同的MVT采样需求，可以通过在MVT采样时设置不同的理论阈值电压大小、理论阈值电压数量、采样时间等参数而实现。
进一步地，本领域技术人员可以根据已经采集的大量阈值电压时间对的数据建立数据库，并根据采集的阈值电压-时间对的数据进行波形重建，获取重建波形，从而提取闪烁脉冲的空间分辨率、时间分辨率和能量分辨率等信息，在数据库的基础上，本领域技术人员为了获得更准确的信息，可以根据从数据库获取的经验信息合理的设置MVT采样的理论阈值电压大小、理论阈值电压数量、采样时间等参数，以满足不同的能量、时间分辨率和能量分辨率等需求。
在步骤S1中，理论阈值电压的设置可以通过下述方法完成：确定待采样的闪烁脉冲信号的电压幅值范围，根据待采样闪烁脉冲信号的电压幅值选择不同幅值的理论阈值电压，使得所有理论阈值电压均位于待采样的闪烁脉冲信号的幅值范围之内；或者根据待采样闪烁脉冲信号的电压幅值选择不同幅值的理论阈值电压，使得所设置的理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的幅值范围之内。
步骤S2：根据步骤S1中设置的理论阈值电压的值计算出脉冲宽度调制(pulsewidth modulation，简称PWM)特性，利用FPGA的输入/输出端口(又称为I/O端口)分别根据PWM特性来产生与理论阈值电压对应的n路PWM信号，分别记为P1、P2、P3、……、Pn；
在步骤S2中，根据步骤S1中设置的理论阈值电压的值计算PWM特性的具体方法包括：
步骤S21：根据理论阈值电压确定待产生PWM信号对应的输出端口的电平Vpwm；
步骤S22：按照下述公式计算出PWM信号的占空比D，
D＝Vn/Vpwm，
该占空比D表示输出端口输出的信号在1个周期内高电平的持续时间占整个信号时间的百分比；
步骤S23，确定待产生的PWM信号的PWM特性为：占空比D，最大幅值Vpwm(即输出端口的电平)。
进一步地，以下举例说明PWM特性的计算方法：若步骤S1中设置的理论阈值电压为1.65V，即步骤S2中需要利用FPGA产生的理论阈值电压为1.65V，根据FPGA的自身特性可知FPGA的I/O端口的电平为3.3V，即待产生PWM信号对应的输出端口的电平为3.3V，则经过计算后的占空比D＝1.65V/3.3V＝50％，此时1.65V的理论阈值电压对应的PWM信号的PWM特性为：占空比50％，最大幅值3.3V。
在步骤S2中，利用FPGA的I/O端口产生PWM信号的具体方法为：根据FPGA的输出端口的电平Vpwm，理论阈值电压Vn，计算出的PWM信号的占空比D，利用FPGA内部的定时器单元控制单个信号的周期和高电平持续时间，此时输出的信号即为满足占空比需求的PWM信号。
进一步地，以下举例说明PWM信号的产生方法：假设FPGAN内部使用12位的定时器单元，每个定时器单元的周期为T，则一个PWM信号的周期为212×T＝4096T，产生高电平的时间设置为TH＝4096T×D，产生低电平的时间为TL＝4096T×(1-D)。
步骤S3：将步骤S2中产生的n路PWM信号输入n路滤波电路，产生对应的n个阈值电压信号并分别记为Vt1、Vt2、Vt3、……、Vtn；
在上述步骤S3中，将步骤S2中产生的n路PWM信号输入m阶滤波电路的具体方法可以是在PWM信号后端直接接入滤波电路，也可以是在PWM信号后通过其它的滤波处理后再接入滤波电路。
图3为根据本发明的一个实施例的m阶滤波电路的示意图，其中m＝4，由图3可知，该4阶滤波电路包括依次串联的四个电阻R1、R2、R3和R4，产生的PWM信号通过电阻R1接入滤波电路，其中，电阻R1和电阻R2之间通过电容C1连接后接地，电阻R2和电阻R3之间通过电容C2连接后接地，电阻R3和电阻R4之间通过电容C3连接后接地，电阻R4的末端通过电容C4连接后接地，电阻R4的末端还负责输出滤波后的阈值电压。滤波电路对PWM信号进行滤波，过滤到PWM信号中的高频信号，使纹波变小，输出变得平稳。
步骤S4：将待采样的闪烁脉冲信号和n个阈值电压信号Vt1、Vt2、Vt3、……、Vtn分别输入到FPGA的n个比较器进行电压比较；
在步骤S4中，比较器可以采用任何满足要求的电压比较器，优选地采用LVDS比较器，LVDS比较器相比常规的电压比较器芯片，具有低成本，高集成度，低功耗等优点。比如，常规的FPGA芯片均具备LVDS端口，且数量较多。
步骤S5：利用FPGA内部的时间数字转换单元并根据n个所述比较器的比较结果来采集阈值电压-时间对；
在步骤S5中，时间数字转换单元可通过FPGA内部的逻辑单元形成，时间数字转换单元的功能是测量闪烁脉冲信号的边沿到达时间(包括上升沿和下降沿)并且判断闪烁脉冲信号何时为高电平，何时为低电平，进而控制采集数据。时间数字转换单元可以包括一个粗计数器(第一计数器)和一个细计数器(第二计数器)，粗计数器输出的粗时间值(第一时间值)和细计数器输出的细时间值(第二时间值)按一定的关系合并，即可得到闪烁脉冲信号的边沿到达时间，时间数字转换单元将闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息，从而形成闪烁脉冲信号的阈值电压-时间对。
具体地，粗计数器由一个时钟信号驱动，每过一个时钟周期，粗计数器输出的计数值加1，将当前的计数值乘以一个时钟周期可得到当前的粗时间。当触发信号s的边沿到来时，时间-数字转换器记录下此刻粗计数器输出的计数值，并记为N。若时钟周期记为Tc，那么触发信号s的边沿到达的粗时间可以表示为N*Tc。粗计数器的时间测量精度是以时钟周期为单位的，但对于FPGA而言，时钟信号的频率不能无限制提高，若要进一步提高时间测量精度，就需要引入细计数器。细计数器的实现基于一条输出温度码的延迟线，温度码包括若干个0和1，延迟线上的温度码的特点是一侧全是0，另一侧全是1，0和1的数目存在此消彼长的关系，并且0的数目和1的数目之和等于温度码的总长，比如，1110000为由3个1和5个0组成的一段温度码，0和1的交界代表待测信号的边沿，通过数0或1的个数，再乘以每个0或1代表的时间长度，就能计算出待测信号的边沿在延迟线上传输的细时间。因此，触发信号s的边沿到达时间就等于粗时间与细时间之和。借助延迟线，时间-数字转换器的时间测量精度可以提高到优于100皮秒。
更具体地，时钟分配装置使用FPGA上的逻辑单元组成延迟线，延迟线的本质是由若干个全加器组成的串行加法器，每个全加器都有进位输入和输出的端口，这些端口首尾相连，上一级全加器的进位输出连接到下一级全加器的进位输入。为了描述的方便，比如，串行加法器的位宽为8比特，该串行加法器具有两个输入，其中一个输入设为8位二进制常数11111111，另一个输入为数字化后的待测信号(比如触发信号s)，不足8比特的部分用0补齐。当待测信号的上升沿到来时，待测信号的数字电平从0变到1，串行加法器的计算结果不是立刻变为全0，首先离待测信号最近的那个全加器的计算结果变成0，然后这个全加器的进位信号由0变成1并传递到下一级；随后位于第二级的全加器的计算结果变成0，其进位信号由0变成1，再传递到下一级，以此类推。进位信号的传递需要时间，从第n级全加器产生进位信号到第n+1级全加器产生进位信号间隔的时间通常小于100皮秒，且进位信号每传递一级，温度码包含0的个数就加1。
同理，当待测信号的数字电平从1变到0时，串行加法器的计算结果不是立刻变为全1，首先离待测信号最近的那个全加器的计算结果变成1，其进位信号由1变成0并传递到下一级，直到所有的全加器的计算结果都变成1。
时间数字转换单元使用一个时钟信号(和粗计数器的时钟信号相同)采样延迟线输出的温度码。当某一时刻温度码的最高位(MSB)一侧是1，最低位(LSB)一侧为0时，表明信号的上升沿被探测到，统计延迟线上输出的温度码中0的个数作为细计数的数值。当某一时刻温度码的最高位(MSB)一侧是0，最低位(LSB)一侧为1时，表明信号的下降沿被探测到，统计延迟线上输出的温度码中1的个数作为细计数。对于8位温度码，温度码包含的1或0的个数是0到8，可以用一个4比特的二进制数表示，但在本发明实际的实现过程中，时间-数字转换器使用128位温度码，温度码包含的1或0的个数是0到128，用一个8比特的二进制数表示。上述温度码到细计数的转换过程由编码器完成。
对于每个触发信号s的边沿，时间数字转换单元都会给出一个粗计数和细计数。触发信号s的边沿到达时间T＝Tc×N-To×M，其中，粗时间为Tc×N，细时间为To×M；Tc为一个时钟周期，是已知值；N是粗计数的计数值；To是延迟线上每一级温度码进位的平均时间；M是细计数的计数值。
步骤S6：反复进行上述步骤S1-步骤S5以获得闪烁脉冲信号的阈值电压时间对，完成闪烁脉冲信号的数字化。
在步骤S6中，闪烁脉冲的阈值电压时间对可以包括闪烁脉冲信号分别在各个采样点所对应的阈值电压和时间，也可以包括在经过数次采样后在各个采样点所对应的阈值电压和时间的平均值。
图4为采用上述方法的闪烁脉冲数字化的装置的结构示意图，由图4可知，该装置包括FPGA10，FPGA10中具有采用自身逻辑单元形成的比较器11和时间数字转换单元12，比较器11与时间数字转换单元12通信连接，外部待采样的闪烁脉冲信号通过接口输入比较器11，FPGA10通过I/O端口13向与其通信连接的滤波电路20发送PWM信号，滤波电路20与比较器11的另一个端口通信连接并向比较器11发送阈值电压信号。
具体地，根据本发明的一个实施例，FPGA10被配置为可以根据MVT采样需求，设置n个理论阈值电压，这n个理论阈值电压分别记为V1、V2、V3、……、Vn，其中，n为自然数。
MVT采样需求通常是指为了实现空间分辨率、时间分辨率和能量分辨率等需求中的一种和/或几种，对于不同的MVT采样需求，可以通过在MVT采样时设置不同的理论阈值电压大小、理论阈值电压数量、采样时间等参数而实现。
进一步地，本领域技术人员可以根据已经采集的大量阈值电压时间对的数据建立数据库，并根据采集的阈值电压时间对的数据进行波形重建，获取重建波形，从而提取闪烁脉冲的空间分辨率、时间分辨率和能量分辨率等信息，在数据库的基础上，本领域技术人员为了获得更准确的信息，可以根据从数据库获取的经验信息合理的设置MVT采样的理论阈值电压大小、理论阈值电压数量、采样时间等参数，以满足不同的能量、时间分辨率和能量分辨率等需求。
理论阈值电压的确定可以通过下述方法完成：确定待采样的闪烁脉冲信号的电压幅值范围，根据待采样闪烁脉冲信号的电压幅值选择不同幅值的理论阈值电压，使得所有理论阈值电压均位于待采样的闪烁脉冲信号的幅值范围之内；或者根据待采样闪烁脉冲信号的电压幅值选择不同幅值的理论阈值电压，使得所设置的理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的幅值范围之内。
根据本发明的一个实施例，FPGA10的性能参数可以配置为具有114480个逻辑单元，用户可用I/O端口数量为528，LVDS端口数量高达230对。
根据本发明的一个实施例，FPGA10可以被配置为可以根据上述理论阈值电压Vn的值计算出脉冲信号的PWM特性，同时FPGA10的I/O端口13被配置为可产生与不同的理论阈值电压对应的n路PWM信号，分别记为P1、P2、P3、……、Pn，I/O端口13向滤波电路20发送PWM信号。
计算PWM特性的具体过程为：按照公式D＝Vn/Vpwm计算出PWM信号的占空比D，该占空比D表示输出端口输出的信号在1个周期内高电平的持续时间占整个信号时间的百分比；从而确定待产生的PWM信号的PWM特性为：占空比D，最大幅值Vpwm(即输出端口的电平)。
FPGA的I/O端口产生PWM信号的具体过程为：根据计算出的PWM信号的占空比D，FPGA利用内部的定时器单元控制单个信号的周期和高电平持续时间，此时通过I/O端口输出的信号即为满足占空比需求的PWM信号。
根据本发明的一个实施例，滤波电路20被配置为根据n路PWM信号产生对应的n个直流形式的阈值电压Vt1、Vt2、Vt3、……、Vtn，同时滤波电路20向比较器11发送阈值电压信号。
根据本发明的一个实施例，滤波电路20采用四阶电阻电容搭建的RC滤波电路(resistance-capacitance circuits)，如图3所示，该4阶滤波电路包括四个依次串联的电阻R1、R2、R3和R4，产生的PWM信号通过电阻R1接入滤波电路，其中，电阻R1和电阻R2之间通过电容C1连接后接地，电阻R2和电阻R3之间通过电容C2连接后接地，电阻R3和电阻R4之间通过电容C3连接后接地，电阻R4的末端通过电容C4连接后接地，电阻R4的末端还负责输出滤波后的阈值电压。滤波电路对PWM信号进行滤波，过滤到PWM信号中的高频信号，使纹波变小，输出变得平稳。另外，RC滤波电路还具有结构简单、价格低廉、性能优异且易实现等诸多优点。
本领域技术人员应当理解的是，FPGA10可通过端口13将n路PWM信号输入m阶滤波电路，也可以在端口13和滤波电路20之间采用其它的滤波处理后再接入滤波电路20，在此不再赘述。
FPGA10中的比较器11可以采用任何满足要求的电压比较器，优选地采用LVDS比较器，LVDS比较器相比常规的电压比较器芯片，具有低成本，高集成度，低功耗等优点。比如，常规的FPGA芯片均具备LVDS端口，且数量较多。
FGPA中的时间数字转换单元12可通过FPGA内部的逻辑单元形成，时间数字转换单元12被配置为测量闪烁脉冲信号的边沿到达时间(包括上升沿和下降沿)并且判断闪烁脉冲信号何时为高电平，何时为低电平，进而控制采集数据。时间数字转换单元12可以包括一个粗计数器(第一计数器，图中未示)和一个细计数器(第二计数器，图中未示)，粗计数器输出的粗时间值(第一时间值)和细计数器输出的细时间值(第二时间值)按一定的关系合并，即可得到闪烁脉冲信号的边沿到达时间，时间数字转换单元将闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息，从而形成闪烁脉冲信号的阈值电压-时间对。
具体地，粗计数器由一个时钟信号驱动，每过一个时钟周期，粗计数器输出的计数值加1，将当前的计数值乘以一个时钟周期可得到当前的粗时间。当触发信号s的边沿到来时，时间-数字转换器记录下此刻粗计数器输出的计数值，并记为N。若时钟周期记为Tc，那么触发信号s的边沿到达的粗时间可以表示为N*Tc。粗计数器的时间测量精度是以时钟周期为单位的，但对于FPGA而言，时钟信号的频率不能无限制提高，若要进一步提高时间测量精度，就需要引入细计数器。细计数器的实现基于一条输出温度码的延迟线，温度码包括若干个0和1，延迟线上的温度码的特点是一侧全是0，另一侧全是1，0和1的数目存在此消彼长的关系，并且0的数目和1的数目之和等于温度码的总长，比如，1110000为由3个1和5个0组成的一段温度码，0和1的交界代表待测信号的边沿，通过数0或1的个数，再乘以每个0或1代表的时间长度，就能计算出待测信号的边沿在延迟线上传输的细时间。因此，触发信号s的边沿到达时间就等于粗时间与细时间之和。借助延迟线，时间-数字转换器的时间测量精度可以提高到优于100皮秒。
更具体地，时钟分配装置使用FPGA上的逻辑单元组成延迟线，延迟线的本质是由若干个全加器组成的串行加法器，每个全加器都有进位输入和输出的端口，这些端口首尾相连，上一级全加器的进位输出连接到下一级全加器的进位输入。为了描述的方便，比如，串行加法器的位宽为8比特，该串行加法器具有两个输入，其中一个输入设为8位二进制常数11111111，另一个输入为数字化后的待测信号(比如触发信号s)，不足8比特的部分用0补齐。当待测信号的上升沿到来时，待测信号的数字电平从0变到1，串行加法器的计算结果不是立刻变为全0，首先离待测信号最近的那个全加器的计算结果变成0，然后这个全加器的进位信号由0变成1并传递到下一级；随后位于第二级的全加器的计算结果变成0，其进位信号由0变成1，再传递到下一级，以此类推。进位信号的传递需要时间，从第n级全加器产生进位信号到第n+1级全加器产生进位信号间隔的时间通常小于100皮秒，且进位信号每传递一级，温度码包含0的个数就加1。
同理，当待测信号的数字电平从1变到0时，串行加法器的计算结果不是立刻变为全1，首先离待测信号最近的那个全加器的计算结果变成1，其进位信号由1变成0并传递到下一级，直到所有的全加器的计算结果都变成1。
时间数字转换单元使用一个时钟信号(和粗计数器的时钟信号相同)采样延迟线输出的温度码。当某一时刻温度码的最高位(MSB)一侧是1，最低位(LSB)一侧为0时，表明信号的上升沿被探测到，统计延迟线上输出的温度码中0的个数作为细计数的数值。当某一时刻温度码的最高位(MSB)一侧是0，最低位(LSB)一侧为1时，表明信号的下降沿被探测到，统计延迟线上输出的温度码中1的个数作为细计数。对于8位温度码，温度码包含的1或0的个数是0到8，可以用一个4比特的二进制数表示，但在本发明实际的实现过程中，时间-数字转换器使用128位温度码，温度码包含的1或0的个数是0到128，用一个8比特的二进制数表示。上述温度码到细计数的转换过程由编码器完成。
对于每个触发信号s的边沿，时间数字转换单元都会给出一个粗计数和细计数。触发信号s的边沿到达时间T＝Tc×N-To×M，其中，粗时间为Tc×N，细时间为To×M；Tc为一个时钟周期，是已知值；N是粗计数的计数值；To是延迟线上每一级温度码进位的平均时间；M是细计数的计数值。
闪烁脉冲的阈值电压-时间对可以包括闪烁脉冲信号分别在各个采样点所对应的阈值电压信息和时间信息，也可以包括在经过数次采样后在各个采样点所对应的阈值电压信息和时间信息的平均值。
本发明提供的闪烁脉冲数字化的方法及装置，通过FPGA产生PWM信号，经过电阻电容搭建的滤波电路后产生直流阈值电压信号，以此替代DAC部分的电路功能，完成MVT采样。相对于传统MVT采样电路，因为通过后端的FPGA和少数的电阻电容搭建多阶RC滤波电路来产生阈值电压信号，省去了DAC和电压基准源电路，从而仅依靠FPGA就可完成闪烁脉冲的数字化采样，使得整个电路结构变得精简。同时从性能上而言，PWM信号经过滤波电路产生的直流阈值电压信号的质量和12位精度的DAC的输出相当，而电阻电容为非常常见的基本电子元器件且价格低廉，通常1颗电阻或者电容的售价0.001美元左右，因此其单通道成本为0.001*8*4＝0.032美元左右，相对于单通道DAC而言成本可大幅度降低成本，降低系统功耗和PCB电路面积。
以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。
Claims (19)
1.一种闪烁脉冲数字化的方法，其特征在于，所述方法包括以下步骤：
步骤S1：根据多阈值电压采样的需求，设置n个理论阈值电压，其中，n为自然数；
步骤S2：根据所述理论阈值电压以及FPGA的自身特性计算脉冲宽度调制特性，利用所述FPGA的输入/输出端口并根据所述脉冲宽度调制特性来分别产生与所述理论阈值电压对应的n路脉冲宽度调制信号；
步骤S3：将所述FPGA的输入/输出端口产生的n路所述脉冲宽度调制信号输入滤波电路，产生对应的n个阈值电压信号；
步骤S4：将待采样的闪烁脉冲信号和n个所述阈值电压信号分别输入到所述FPGA的n个比较器中并进行电压比较；
步骤S5：利用所述FPGA内部的时间数字转换单元并根据n个所述比较器的比较结果来采集阈值电压-时间对，
其中，计算所述脉冲宽度调制特性的具体方法包括：
步骤S21：根据所述理论阈值电压以及所述FPGA的自身特性确定待产生脉冲宽度调制信号对应的输出端口的电平；
步骤S22：按照下述公式计算出所述脉冲宽度调制信号的占空比D：
D＝理论阈值电压/对应的所述输出端口的电平，
其中，所述占空比D表示所述输出端口输出的所述脉冲宽度调制信号在一个周期内高电平的持续时间占整个信号时间的百分比；
步骤S23，确定待产生的所述脉冲宽度调制信号的脉冲宽度调制特性为所述占空比D，最大幅值为对应的所述输出端口的电平。
2.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述多阈值电压采样的需求包括空间分辨率、时间分辨率和能量分辨率中的一种或几种。
3.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述多阈值电压采样的需求通过以下方法获得：根据已经采集的阈值电压-时间对-建立数据库，并进行波形重建以提取闪烁脉冲信号的空间分辨率、时间分辨率和能量分辨率。
4.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述理论阈值电压的设置通过下述方法完成：确定待采样的闪烁脉冲信号的电压幅值范围，所述理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的电压幅值范围之内。
5.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述FPGA产生脉冲宽度调制信号的具体方法为：根据所述占空比D，利用所述FPGA内部的定时器单元控制单个脉冲宽度调制信号的周期和高电平持续时间。
6.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，将n路所述脉冲宽度调制信号输入滤波电路的具体方法为：在所述脉冲宽度调制信号后端直接接入所述滤波电路，或者在所述脉冲宽度调制信号后通过滤波处理后再接入所述滤波电路。
7.根据权利要求6所述的闪烁脉冲数字化的方法，其特征在于，所述滤波电路为4阶滤波电路。
8.根据权利要求7所述的闪烁脉冲数字化的方法，其特征在于，所述4阶滤波电路包括依次串联的四个电阻R1、R2、R3和R4，产生的所述脉冲宽度调制信号通过所述电阻R1接入滤波电路，其中，所述电阻R1和所述电阻R2之间通过电容C1连接后接地，所述电阻R2和所述电阻R3之间通过电容C2连接后接地，所述电阻R3和所述电阻R4之间通过电容C3连接后接地，所述电阻R4的末端通过电容C4连接后接地，所述电阻R4的末端还负责输出滤波后的阈值电压。
9.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，在所述步骤S4中，通过低压差分信号比较器对待采样的所述闪烁脉冲信号和n个所述阈值电压信号进行电压比较。
10.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述时间数字转换单元包括一个第一计数器和一个第二计数器，所述第一计数器输出的第一时间值和所述第二计数器输出的第二时间值合并以得到闪烁脉冲信号的边沿到达时间，所述时间数字转换单元将闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息。
11.根据权利要求1所述的闪烁脉冲数字化的方法，其特征在于，所述方法还包括：
步骤S6：反复进行上述步骤S1-步骤S5以获得多组闪烁脉冲信号的阈值电压-时间对，完成闪烁脉冲信号的数字化。
12.根据权利要求11所述的闪烁脉冲数字化的方法，其特征在于，所述阈值电压-时间对包括闪烁脉冲信号分别在各个采样点处所对应的阈值电压和时间，或者包括经过数次采样后在各个采样点处所对应的阈值电压和时间的平均值。
13.一种闪烁脉冲数字化的装置，其特征在于，所述装置包括：
FPGA，所述FPGA被配置为根据多阈值电压采样的需求，设置n个理论阈值电压，所述FPGA具有输入/输出端口，所述输入/输出端口被配置为根据所述理论阈值电压以及所述FPGA的自身特性产生脉冲宽度调制信号，并且具体被配置为根据所述理论阈值电压以及所述FPGA的自身特性确定待产生脉冲宽度调制信号对应的输出端口的电平，按照下述公式计算出所述脉冲宽度调制信号的占空比D：D＝理论阈值电压/对应的所述输出端口的电平，其中，所述占空比D表示所述输出端口输出的所述脉冲宽度调制信号在一个周期内高电平的持续时间占整个信号时间的百分比，以及确定待产生的所述脉冲宽度调制信号的脉冲宽度调制特性为所述占空比D，最大幅值为对应的所述输出端口的电平；
滤波电路，所述滤波电路被配置为将所述脉冲宽度调制信号转换为阈值电压信号；
所述FPGA还包括比较器和时间数字转换单元，所述比较器被配置为接收待采样的闪烁脉冲信号和所述阈值电压信号并进行比较；所述时间数字转换单元被配置为根据所述比较器的比较结果采集阈值电压-时间对。
14.根据权利要求13所述的闪烁脉冲数字化的装置，其特征在于，所述理论阈值电压中至少有一个位于待采样的闪烁脉冲信号的电压幅值范围之内。
15.根据权利要求13所述的闪烁脉冲数字化的装置，其特征在于，所述FPGA的输入/输出端口为低压差分信号端口。
16.根据权利要求13所述的闪烁脉冲数字化的装置，其特征在于，所述滤波电路为4阶滤波电路。
17.根据权利要求16所述的闪烁脉冲数字化的装置，其特征在于，所述4阶滤波电路包括依次串联的四个电阻R1、R2、R3和R4，其中，所述电阻R1和所述电阻R2之间通过电容C1连接后接地，所述电阻R2和所述电阻R3之间通过电容C2连接后接地，所述电阻R3和所述电阻R4之间通过电容C3连接后接地，所述电阻R4的末端通过电容C4连接后接地，产生的所述脉冲宽度调制信号通过所述电阻R1接入滤波电路，滤波后的所述阈值电压通过所述电阻R4的末端输出。
18.根据权利要求13所述的闪烁脉冲数字化的装置，其特征在于，所述比较器为低压差分信号比较器。
19.根据权利要求13所述的闪烁脉冲数字化的装置，其特征在于，所述时间数字转换单元包括一个粗计数器和一个细计数器，所述粗计数器输出的粗时间值和所述细计数器输出的细时间值合并以得到闪烁脉冲信号的边沿到达时间，所述时间数字转换单元将闪烁脉冲信号的边沿到达时间和阈值电压信号进行比较，记录下高、低电平状态跳变时对应的时间信息和该时间信息对应的阈值电压信息。
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| PB01 | Publication | ||
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Address after: Room 201-1, North building, No.17 building, No.8 Jinfeng Road, high tech Zone, Suzhou City, Jiangsu Province Patentee after: Suzhou Ruimeisi Technology Co.,Ltd. Address before: Room 201-1, North building, No.17 building, No.8 Jinfeng Road, high tech Zone, Suzhou City, Jiangsu Province Patentee before: SUZHOU RUIMAISI MEDICAL TECHNOLOGY Co.,Ltd. |