CN102969018A - 具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段 - Google Patents

Abstract

本发明公开一种具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段。通过隔离离信号源更远的负载设备的子集，并且通过旁路更接近信号源的子集的飞跨导体将更远子集连接至信号，改善通过沿着导体顺序连接的多个负载设备的信号的传播延迟。该技术可应用于连接至给定字线的随机存取存储器(SRAM)中的位单元的子集、或应用至顺序地连接至选通信号的字线解码器门、以及其他电路，该电路中，可选择为一组的负载设备可以通过到信号源的接近度被分为子集。在具有多级的SRAM布局中，不同金属沉积层承载与旁路较近子集的飞跨导体相对的负载设备之间的导体支路。

Description

具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段

技术领域

本披露涉及改进在集成电路中传播的数字信号的传播速度和脉冲形状，其中，集成电路其被布置使得连续负载以递增距离沿着(down)在近端处连接到信号源的信号线定位。这样的配置通过寻址或选择集成电路存储器(诸如，静态随机存取存储器(SRAM))中的位单元的寻址和使能信号举例说明。沿着线离源更远的负载与较近负载电隔离沿着信号线提供的间隙，形成负载的两个或多个离散子集。信号线配置有两个或更多导体，一个是飞跨导体(fly-over conductor)，该导体绕过较近负载并且将更远负载连接至信号源或者连接至最接近源的点。

背景技术

集成电路可以具有共同连接至同一信号线的连续负载设备。信号线包括导电路径，信号在其上从源沿着线依次到每个负载。在数字设备中，信号通常是矩形脉冲或者表示改变逻辑值的电压等级的上升或下降变换。

集成电路存储器中的位单元的阵列具有字线和位线，其跨过阵列的范围延伸并且连接至沿着相应位置中的行和列的多个位单元。另外，用于启动所选行和列的地址门沿着阵列的周边定位。集成电路SRAM是一个实例。多种其他数字设备和配置的特征还在于，沿着顺着将信号承载到负载的相同导体的线一个接一个定位的负载设备。负载在功能上相互并联，但是在物理上沿着信号线连续地定位，由在邻近负载设备之间延伸的信号承载导体的支路隔离。

在一些配置中，用作单个信号源的一个门输出或逆变器或线路驱动器或其他设备可以被直接用于驱动沿着导体的所有负载设备输入。但是在其他配置中，负载可以是多个并且信号线很长；或者将信号源连接至负载的导体可以具有相当大的电阻；或者导体或负载的特征在于相当大的电容；或者希望通过非常高的频率和短信号脉冲宽度操作。任何或所有这些条件都可以使得单个线路驱动器或门输出不足以驱动所有负载。

可应用负载设备可以包括例如有源切换电路元件，诸如，晶体管、逆变器、门、锁存器、触发器等。输入信号通常是时钟信号或切换信号并且还是电平或数据信号，其需要在一些时间点上实现预定逻辑电平。到目前为止，当作为输入时，设备是半导体，电容与CMOS场效应晶体管(FET)的门或者门中的双极晶体管(bipolar transistor)的基极或发射极相关。包括这种负载设备的电路的最大操作频率可以由需要在切换电路元件的最远和/或最近处可靠地建立必要电平并且应用必要时钟边沿的延迟限制。

用于CMOS SRAM的典型六晶体管(6T)位单元具有两个交叉耦合逆变器，每个都包括互补NMOS和PMOS晶体管对。因为逆变器交叉耦合(输入到输出)，它们在稳定逻辑状态下相互保持，直到被强制切换，因此逆变器在另一逻辑状态下相互保持。从而，位单元存储可以被读取或写入的一位信息。用于读取或写入操作的存取是通过已知为通过门(passing gate)的两个NMOS FET隔离晶体管，该通过门连接至交叉耦合单元两侧上的节点的逆变器。两个通过门分别将单元连接至位线信号BL和位线互补信号BLB。(位线互补BLB可以可替换地被识别为BL-Bar或BLN或BL-not等)。

只要功率保持在位单元上，位单元就是稳定的，这是因为两个逆变器在它们的当前状态下相互保持。当位单元字线不被维护时，隔离晶体管允许位单元浮置(float)，并且在位线信号的预充电期间保护存储在单元中的值。位线信号BL和BLB的值确定单元是否将被读取或是将被写入。在位线信号的预充电之后，字线控制信号WL上的脉冲将通过门晶体管切换至导电状态，从而根据位线值存取用于读取或写入的单元。当读取时，以及当写入位单元时，外部三态驱动器被用于确定位单元值，以在需要时强制逆变器改变状态。

SRAM通常被构建为一位存储单元的常规行和列栅格布局。通过施加字线(WL)信号以寻址并启动沿着给定线的所有位单元，并且然后将结合值施加至两条互补位线(BL和BLB)，以从对应于字中的位位置的单元读取或写入该单元来寻址各个位单元。当用于特定位单元的字线信号不被选择时，该字线上的单元被隔离。

在与寻址SRAM的位单元相关的典型配置中，限定二进制数码字线地址的输入被解码为施加至用于该字线的门的输入的一条字线，并且门的其他输入连接至时钟脉冲。门的输出连接至用作线路驱动器的逆变器，以将时钟脉冲施加至被寻址字线。可能发生字线充分长，使得在最远位单元处的脉冲的上升和下降边沿上的转换速率很差的情况。或者脉冲可能不能实现在最远位处的各个逻辑状态之间的全摆幅。对该问题的传统解决方案是沿着信号路径插入中继器，以改善用于远处元件的信号转换。中继器包括级联的两个逆变器(需要两个来保持信号的真正高逻辑(high-true logic)或真正低逻辑(low-true logic)意义)。中继器从离更远单元较近的点驱动信号，但是每个逆变器都增加附加门传播延迟。每个逆变器都占用有价值的电路面积。

为了说明目的并且不限制，施加至所描述的负载的信号的处理通过静态随机存取存储器(SRAM)位单元、它们的线寻址门和位单元线路驱动器在本披露中举例说明。集成电路上的存储器阵列可以具有通常设置为常规X-Y栅格布置的好几万的位单元，其中，字线和位线分别寻址行和列。由脉冲信号选择的字线(WL)和由逻辑电平选择的位线(BL和BLB)的交叉导致写入位单元或者从位单元读取。

SRAM布置可以包括例如128个字线行，每行都具有256条位线。128个字线信号中的每个都可以通过字线使能门选择，所有字线使能门都是沿着信号路径的负载。同样地，当相关字线信号被维护时，字线连接至用作通过门的两个NMOS FET的门端子，以将位线(BL和BLB)连接至位单元的正常浮置交叉耦合逆变器，从而总计512个NMOS FET晶体管沿着字线信号路径连续地连接。

沿着信号线放置的上述负载中每个都贡献电容。在连续负载之间延伸的信号导体中的每条支路都插入电阻。从最接近信号源的负载设备到离信号源最远的负载设备，沿着信号路径的串联电阻和并联电容的每次叠代(iteration)都用作低通滤波器。结果，每个负载都经历逐渐更多滤波版本(filtered version)的信号。如果原始信号是具有在等于电源电压的电平之间的矩形边沿的脉冲，则脉冲的上升和下降时间和逻辑电平电压之间的全摆幅从每个负载到下一个负载恶化。脉冲的边沿跨过NMOS FET的阈值电压的时刻变为在每个连续负载之后，并且摆动的幅度削弱。

已知驱动具有衰减特征的长信号线以通过在间隔位置插入中继器(即，线驱动放大器)提高信号的幅度。在数字实施例中，线路驱动器可以包括数字逆变器，或者更典型地包括两个级联逆变器，使得保持相同逻辑电平极性。这样的线路驱动器的输出为方波(square up)(边缘具有短上升时间)。输出在高和低电源电压之间摇摆。然而，除了由信号导体的串联电阻和负载的电容导致的传播延迟之外，线路驱动器插入传播延迟。而且，用于形成线路驱动器(至少四个MOS晶体管)的两个级联逆变器需要集成电路中的空间，并且需要线路驱动器的每条线都需要这样的空间。可以提供使用较少电路面积，不太复杂并且不引入不必要传播延迟的解决方案将是有利的。

当集成电路的大小变得越来越小时，与将信号从一个负载设备承载到下一个负载设备的导体的电阻相关的传播延迟和信号衰减是日益重要的问题。台湾半导体制造公司(TSMC)的新28nm集成电路技术处理例如提供两倍的40nm处理的门密度(gate density)，并且具有百分之五十更小SRAM位单元尺寸。但是，如果用于承载信号的导体比先前技术更窄并且更薄，则每长度的电阻增加(在这种情况下，基本加倍)。如果SRAM单元更小，则它们还被更密集地定位。在小尺寸高密度配置中，负载和SRAM晶体管的典型FET门电容之间的导体支路(conductor leg)的结合串联电阻产生传播延迟和信号衰减，其中，即使需要用于给定数量的连续负载的导体的标称长度按比例缩小，信号衰减仍然是问题。

有利的是，提供一种电路和技术，其能够从通常在较大电阻的导体支路之间具有较近隔离负载的信号导体或密集加载信号导体驱动一长线负载设备，同时最小化传播延迟及其相关挑战。

发明内容

所披露的实施例的目标在于便于数字设备的操作，数字设备可以具有沿着信号导体连接至信号源(诸如，门、逆变器或线路驱动器)的展开(fan-out)的多个负载。在集成电路中，长的多个连续的负载可以沿着信号导体连接，每个负载都具有特定特有的电容，并且每个连接导体支路具有串联电阻。本披露的一个方面在于提供在沿着导体离信号源较远的负载设备处提供适当电压摆动和高转换速率的配置。另一方面在于通过使用附加线路驱动器实现该结果而不必增加传播延迟的方式。

负载和信号导体可以按比例缩小到小尺寸并且被密集封装，从而缩短导体的长度，但是由于较小的尺寸，导致增加导体电阻。另一目标在于配置被描述用于按比例缩小的集成电路处理的连接。这部分地通过增加在其他导体旁边定位并且看起来冗余的附加导体实现，但是附加导体绕过被定位成离信号源较近的负载和相关电容。与现有线相关的附加导电线仅消耗有限电路空间，使得该解决方案适用于比例缩小产品处理。

为了减少传播时间并且改进脉冲上升时间，特别地在更远的负载处，所描述的导体被细分为多于一个的连续部分。驱动器将信号施加至最近部分。更远的一个或多个部分分别使用沿着绕过(或掠过)较近部分的导体连接至源的驱动器驱动。

根据本发明的一方面，提供一种电气设备，包括：数字信号源；多个负载，电连接至所述数字信号源，所述负载沿着至少一条导电路径连续地放置；其中，所述多个负载被分为至少两个负载子集，所述子集相互电隔离，所述子集中的每个内的所述负载都通过导体的支路连接，沿着所述至少一条导电路径，所述子集中的至少一个被定位成离所述源较近，并且所述子集中的至少另一个被定位成离所述源较远；以及其中，所述导电路径包括至少一个飞跨导体，所述至少一个飞跨导体从被定位成离所述源较近的公共点旁路被定位成离所述源较近的所述子集中的所述至少一个，以将被定位成离所述源较远的所述子集中的所述另一个连接至所述数字信号。

优选地，所述多个负载基本被设置成远离所述公共点延伸的线中。

优选地，所述多个负载基本沿着形成多维阵列的行和列中之一的线设置。

优选地，所述飞跨导体包括：邻近远离所述公共点延伸的所述线的导体。

优选地，所述负载和所述导体设置在布置成多个级的集成电路中，并且所述飞跨导体包括在与连接所述各个子集内的所述负载的所述导体的所述支路级不同的一个级上的导电线。

优选地，所述负载子集通过连接至所述公共点的至少一个线路驱动器驱动。

优选地，所述负载子集中的每个都通过连接至所述公共点的至少一个线路驱动器驱动。

优选地，用于所述负载的各个子集的所述线路驱动器中的每个都包括逆变器，其具有连接至所述数字信号源的输入和连接至连续地与所述负载的各个子集连接的线导体支路的输出。

优选地，所述负载包括数字存储器的位单元。

优选地，所述数字信号包括字线选择信号、用于选择字线的字线门使能信号、以及连接至所述数字存储器中的所述位单元的行或列的字线之一。

根据本发明的另一方面，提供一种静态随机存取存储器(SRAM)，包括：布置成阵列的多个位单元，其中，所述阵列中的所述位单元沿着用于线选择信号的信号路径被连接，其中，所述位单元的集合通过在与所述信号路径之一相关的信号源处激活线选择信号可选择为一组，因此可访问沿着所述信号路径的各个位单元；其中，所述信号路径包括导体的连续支路，在可选为所述组的每个集合中的所述位单元中的连续位单元之间连接每条支路；其中，可选择为所述组的每个集合的所述位单元沿着所述信号路径中的一条信号路径通过所述导体中的至少一个间隙被划分为至少两个电隔离子集，由此，所述子集中的至少一个与所述子集中的至少另一个相比，沿着所述信号路径更接近所述信号源；至少一个飞跨导体，连接至所述信号源并且旁路离所述信号源较近的所述子集中的至少一个并且在所述间隙较远的一边连接至所述子集中的所述另一个。

优选地，所述存储器包括布置有p和n型半导体区域、电介质区域和在具有多个级的布局中设置的导体的MOS集成电路，并且所述飞跨导体设置在用于离所述信号源较近的所述子集的所述导体的所述支路旁边。

优选地，所述飞跨导体设置在与所述位单元中的所述连续位单元之间连接的所述导体的所述支路不同级的支路上。

优选地，该SRAM进一步包括：多个字线使能门，其中，所述信号源包括门使能脉冲，其通过所述导体支路与所述字线使能门中的连续字线使能门连接，其中，所述字线使能门被分为被电隔离的至少两个子集，所述子集中的每个内的所述字线使能门通过所述导体的所述支路连接至另一个，所述子集中的至少一个被定位成沿着所述路径离所述源较近，并且所述子集中的至少另一个被定位成沿着所述路径离所述源较远，并且所述飞跨导体旁路被定位成离所述源较近的所述子集中的至少一个，并且在所述子集中的所述一个周围从被定位成离所述源较近的点连接至被定位成离所述源较远的所述子集中的所述另一个。

根据本发明的再一方面，提供一种用于减小电路中传播延迟的方法，所述电路具有沿着承载来自信号源的信号的导体顺序地连接的负载设备，所述信号具有上升沿和下降沿之一，所述方法包括：将沿着所述导体的所述负载设备划分为通过所述导体中的空间电隔离的至少两个子集，所述子集之一沿着所述导体离所述信号源较近，并且所述子集中的另一个离所述信号源较远；在所述较近子集的近端，将所述较近子集连接至所述信号源；在所述较远子集的近端，将所述较远子集连接至所述信号源。

优选地，该方法进一步包括：在所述信号源和所述子集中的每个之间插入至少一个线路驱动器。

附图说明

在附图中示出旨在示出所披露主题的多个方面的特定典型实施例。主题开发不限于被示出为实例的实施例，并且对权利要求作出参考以确定主题的范围。在附图中，

图1是具有沿着信号路径的连续负载设备的集成电路中的信号线的示意图，在该实例中，负载设备为SRAM位单元，并且信号路径为当有效时启动位单元的字线。

图2是对应于图1的示意图，其中，中继器如图1中沿着信号路径设置。

图3是绘制用于在图1和图2中所示的各个位单元处的字线信号的电压与时间的关系曲线的双重时间示意图。

图4是根据本披露的具有飞跨导体片段的实施例的示意图，其中，被定位成与较近子集相比离信号源更远的负载设备的至少一个子集沿着绕过较近子集的飞跨路径连接至信号源。

图5是具有与被寻址负载元件相关的飞跨路径的实施例的一般示意图，其中，附加飞跨路径与线寻址选通相关，选通对应于沿着使能信号的路径的设备。

图6示出一实施例，其中，在集成电路上提供两个SRAM位单元阵列，使得阵列之一的字线寻址设置在集成电路布局的不同金属化层中的飞跨导体上。

图7是示出在图6中所示的两个256x128 SRAM位单元阵列中的位单元中的每个处用于字线脉冲的上升边沿的传播延迟的分布的时序图。

图8示出一实施例，其中，两个SRAM位单元阵列使用在图5中通常所示的飞跨寻址技术被寻址。

图9是示出被施加至图6中的选通配置的寻址信号的传播延迟的分布的时序图，256条线沿着信号路径被启动。

图10是示出图8中所示的实施例中的寻址信号的传播延迟的分布的时序图。

具体实施方式

在图1中，集成电路等中的信号线连接至沿着信号路径连续设置的多个负载设备22。在本实例中，负载设备22被示出为代表静态随机存取存储器的位单元。本实例中的信号路径对应于字线，通过该字线，沿着信号路径的所有位单元都被启动，使得越过连接至每个位单元的位线可以基本同时访问位单元。

在所示的配置中，当线通过相关门输入25和在到NAND门32的输入处来自驱动器27的时钟或选通脉冲被寻址时，在信号源线24处产生脉冲。门32的输出连接至逆变器34，该逆变器驱动通过连续导体支路连接至负载设备22的字线输入的信号导体。

在每个负载设备处，字线信号连接至NMOS通过门场效应晶体管(FET)的栅极，并且晶体管栅极具有特定电容。同样地，由于与其他导体接近，导致导体具有相关寄生电容。将信号一个接一个地从其连接件承载至一个负载22的导体的支路具有特有的串联电阻。在具有密集放置元件和按比例缩小到最小宽度和厚度的导体的超大规模集成电路中，电容和电阻不是微不足道的。依次对于每个负载22，通过小串联电阻器和并联电容器符号(symbol)，电路具有图1中所示的特征电容和串联电阻。串联电阻器和并联电容器的每个结合在一定程度上用作集成或低通滤波器元件。

在门元件27、32或驱动器34中的任何处发起的信号通常都具有短上升和下降时间，并且基本为在图1中的电压-时间图表的左边示出的矩形脉冲。当信号沿着具有串联电阻并且通过所分布的并联电容的导体支路，沿着从一个连续负载到另一个的信号路径传播(即，沿着图1中的信号路径35)时，脉冲信号的特性恶化，如图1中的电压-时间图表的右侧上所示。恶化的程度是确定可以沿着一个信号路径被驱动的位单元(负载22)的数量的一个因素。

通过增加上升时间，在线路驱动器逆变器34的输出处最初以矩形进行修整(edge)的脉冲花费较长时间，以达到通过SRAM位单元中的栅极晶体管的字线的开关阈值电压。结果，离信号源(诸如，在门32的输出处的线24)较远的位单元花费较长时间，以响应字线脉冲的主张(assertion)。在一些长度处，字线脉冲的衰减还减小逻辑电平之间的摇摆幅度。非常希望运行在SRAM中施加位线信号和字线信号的处理，以实现最短可能存储器存取时间，这使得在其最高可能频率处启动存储器操作。

在典型SRAM中，每行128个位单元(负载22)可以沿着位单元的离散阵列或块中的信号路径35连接，并且可能地，一个阵列连接至另一个，使得沿着信号路径36的负载22的数量增加。例如，通过沿着相同字线信号路径连接的两个阵列，256个位单元可以沿着信号路径连接，所有均从相同信号源驱动。处理字线脉冲信号中的恶化的一种方式在于插入中继器放大器，诸如，操作为沿着信号路径的附加线路驱动器的两个级联逆变器。用于这样的驱动器的方便位置是字线信号路径从一个SRAM位单元阵列(例如，128x128阵列)连接至下一个类似阵列的地方。该布置在图2中示出，标记为“现有技术”1，其中，包括两个级联逆变器44的中继器沿着图1中的信号路径设置。

图3是绘制用于在图1和图2中所示的各个位单元处的字线信号的电压比时间的双重时间图表。图3的上部示出在信号路径中从第一到第128号的各个位单元的字线输入处看到的字线脉冲(逆变器34的输出)的上升边沿，示出本实例中的传播延迟18.8pS。图3的下部示出假设类似地绘制图2中的右侧阵列上的上升时间的恶化的结果。包括两个逆变器44的中继器使得字线脉冲成方波(square up)，其中，信号路径连接至第二阵列，但是在信号通过第一个128位单元信号路径传播之后，信号成方形。成方波的脉冲承载该传播延迟。而且，两个逆变器44中的每个都插入可能在30pS量级上的传播延迟。第二128位单元信号路径也增加18.8pS延迟。从而，上升时间从逆变器34的输出处的信号源到256位单元的分布的特征在于，传播延迟为99.5pS。该延迟是确定SRAM可以操作的最大频率的因素之一。

图4是根据本披露的一个方面的实施例的示意图，其中，飞跨导体片段45被布置成旁路被定位成接近信号源的负载设备22的子集51，在这种情况下，为到逆变器34的输入。行中的所有负载设备22都连接至信号源，但是离信号源较近的至少一个子集51被直接连接，反之，离信号源较远的另一子集52经由旁路较近子集的导体沿着飞跨路径45连接。

根据图4的实施例，跨过飞跨路径45连接至负载的更远子集52的信号不经历负载22的子集51中固有的串联电阻和并联电容的传播延迟。沿着飞跨路径存在一些串联电阻和并联寄生电容，但是(假设类似导体材料和尺寸)沿着飞跨路径45的电阻不大于连接子集51的负载22的导体支路的支路电阻的总和，并且电容更小。从而，该布置减小了输出到较远子集52中的最远负载22的信号的传播延迟。

在图4中，所示的电装置是所有均使用门32的输出处的相同字线选择信号被选择性地寻址的一行位单元(负载22)。然而，该技术可应用于其他情况，其中，电装置包括数字信号的源(诸如，逻辑门32的输出)或其他源以及导电地连接至数字信号的源的多个负载22，负载沿着至少一条导电路径35被连续地放置。多个负载22被细分为负载22的至少两个子集51、52。子集与另一子集电隔离，即，通过断开离源较近的子集51中的最后负载22和被定位成离源较远的子集52中的第一个负载22之间的连接。这等于去除沿着一行负载22的导体的支路，以将负载细分为子集。另外，子集51、52中的每个内的负载都通过沿着导电路径的导体的支路被顺序地连接。

沿着至少一条导电路径，多个子集中的至少一个被定位成离源较近，并且通过被定位成离源较远的子集中的至少另一个旁路。在所示的实施例中，存在两个子集。可以具有两个子集或多于两个子集，至少一条和可选地多于一条导电路径包括旁路被定位成从离源较近的公共点旁路离源较近的子集中的至少一个，以将被定位成离源较远的子集中的另一个连接至数字信号。从而，第三子集(未示出)或更多子集可以沿着信号路径设置，并且同样地，当通过到离信号源较近的点的旁路导体连接时被隔离，掠过(fly over)离信号源较近的一个或多个子集。

在图4中，门32的输出处的信号源输入负载22的子集中的每个。如果第三子集已经被包括，则被定位成离源较近的公共点可以连接至飞跨导体45的端部处的源。还可以提供沿着连续负载的中间点作为离源较近的公共点，并且在那里，连续子集在用于下一个连续子集的公共点处或者在导致沿着该行更远的负载的子集的附加飞跨路径(未示出)周围直接连接至源。

在该实施例中，用于所有子集的多个负载22在不断远离门32的输出处的公共点的线中顺序地设置。该布置在负载22的规则阵列(SRAM阵列)中是有利的，特别是因为字线和位线导体通常被布置成跨过位单元的紧凑栅格布局中的位单元。虽然可以想到可以具有散开布局，其中，两个或多个导体形成从公共点辐射的信号路径35或以其他方式布置，但是这样的配置很可能不太实际或者要求比类似栅格阵列更多的电路面积。而且，在类似栅格阵列中，飞跨导体45可以紧密地邻近被飞跨导体45旁路的较近子集51中的该行负载放置。

所披露的布置通常可应用于所设置的负载22，该负载使得多个负载沿着连续的和完整的导体顺序地连接，如图4中所示，并且沿着信号路径的导体的支路仅在负载22连接至导体的点之间具有完整导体的连续长度。在图5中，示出负载22的二维阵列，其中，沿着对应于阵列中的水平行的一个轴的多行负载22中的每行均被细分为至少两个子集51、52，其中，离包括门60(通常被示出为每行的NAND门)的各个信号源较近的子集51通过逆变器34更直接地连接至信号源。离信号源较远的子集52经由飞跨导体45连接至信号源。图5中的多个负载沿着形成多维阵列的行和列中之一的线顺序地设置，即，较近和较远的子集横向邻近，沿着水平行线一个离信号源较近而另一个离信号源较远。飞跨导体45包括邻近不断远离公共点的线的导体。注意，负载在垂直方向上还被细分为所示的子集61、62，一个这样的子集离源自门63的信号较近而另一个离源自门的信号较远。在合适实施例(图5中未示出)中，这些子集可以通过飞跨旁路导体(flyoverbypass conductor)配置。

在该实施例中，负载22的子集51、52中的每个都具有驱动该子集的单独逆变器34。可以仅提供一个逆变器34，其输出是信号源，并且通过导体将两个子集连接至该信号源。用于更远子集的导体类似地旁路或掠过较近子集中的负载22。

在图5中所示的二维阵列中，在交叉方向上(特别是在本实例中)设置线。如所述，如果电路操作允许，可以在该布置中提供用于两个交叉方向上的线的飞跨旁路导体。然而，对于SRAM位单元，适于使用用于沿着字线行将字线连接到所有通过门NMOS FET的飞跨旁路导体。至少不在与字线相同的配置中，在双向信令中使用位线(图1、图2和图4中的BL和BLB)，并且通常不通过旁路导体来使用。然而，如图5中所示，在二维阵列的两个轴处使用的选通可以适用于使用所描述的飞跨导体。这样的实施例在以下参考图8被描述用于SRAM字线编码器选通。

图6是具有与数字存储器(特别是SRAM)的被寻址负载元件相关的飞跨路径的实施例的一般示意图，其中，附加飞跨路径与字线相关。图6示出一实施例，该实施例中，在集成电路上提供两个SRAM位单元阵列，使得在集成电路布局的不同金属化层中的飞跨导体上提供阵列之一的字线寻址。在该实例中，金属化层M2被用于在邻近子集或阵列71和远子集或阵列72中相关的位单元之间延伸的导体的支路。然而，飞跨旁路导体45被放在金属化层M3上。该说明显示，负载和导体可以提供在被布置成多个级的集成电路中，并且飞跨导体45包括与连接各个子集内的负载2的导体的支路级M2不同级M3的支路上的导线。

提供两个不同SRAM阵列71、72，诸如，每个都为256行乘以128列。在该示意图中仅示出字线接口选通。这些阵列71之一离字线选通60较近，并且另一阵列72离得较远，并且在每条字线处，更远阵列72的字线输入经由飞跨旁路导体71连接至字线门60的输出处的公共信号输入。在该实施例中，每个阵列在阵列的字线缓冲片段75中被提供有逆变器或驱动器34，其连接至公共点(即，连接至选通60并且通过级(半导体布局层)之间运行的通孔连接至另一个的M2和M3层导体的连接点)。当然，还可以优选地通过将飞跨导体定位为紧密地邻近并且并联定向至负载到负载(load-load)导体支路，在与负载到负载导体支路相同的级上提供飞跨旁路导体。

字线解码器74和门60仅在图6中示意性地描述。在实际实施例中，字线解码器对多位地址信号进行解码，以选择一个字线地址并且激活到该线上的NAND门的一个输入。clk信号是通过门60和逆变器34产生字线脉冲的选通脉冲输入。如图7中所示，该布置的定时结果比图2中所示的和图3的时间图表中所示的中继器技术更有利。在图7中，用于128个单元的近阵列和远阵列的传播延迟中的每个都包括约13pS的延展(spread)中。由于通过飞跨旁路导体45的传播延迟，导致离字线地址门60较远的阵列72的整个延展被稍微延迟。然而，从最快到最慢边沿交叉(crossing)的总差值为31.8pS，或者约三分之一的展开是中继器技术的特性。

在一个实施例中，沿着信号路径给飞跨导体片段提供连续负载设备的技术被应用至静态随机存取存储器(SRAM)，包括如布置为阵列的负载22的多个位单元，其中，阵列中的位单元沿着用于线选择信号(特别是用于字线的选择)的信号路径连接。通过在与信号路径之一相关的信号源处激活线选择信号，位单元的集合可选择为一组，因此可访问沿着信号路径的各个位单元，特别是通过不同字线信号共同寻址的所有位单元。信号路径包括导体的连续支路，每个集合中的位单元中的连续位单元之间连接的每条支路都可选择为该组。由于沿着导致后退到不同字线信号(通过其，子集被共同地并且基本同时被寻址(如果没有用于传播延迟))的信号路径的导体中的至少一个间隙，导致可选择为所述组的每个集合的位单元被划分为至少两个电分离子集51、52或71、72等。与离源较远的子集中的至少另一个相比，子集中的至少一个沿着所述信号路径离信号源较近，并且如果顺序地连接至离源较远的较近子集的端部，至多可以看到另一子集的最大传播延迟。然而，连接至信号源的至少一个飞跨导体旁路离信号源较近的子集，并且越过间隙连接至较远子集的较近端部。这样，在最差情况下，控制从字线地址信号的源到最远位单元的传播延迟，并且存储器可以在比其他可能的更高频率处操作。

图8至图10示出采用所述的飞跨旁路导体的技术还可以被应用至字线地址选通60，通过其生成各个字线信号。图8中的实际选通被简化示出，但是对于每条字线，沿着一行门60提供至少一个输出线地址解码门，并且通过经由从门顺序地连接至门的导体支路连接的clk信号选通所有门。信号的传播延迟具有关于沿着SRAM位单元阵列中的字线从位单元顺序地连接到位单元的字线选择脉冲的传播延迟论述的所有特征。该实施例中，包括多个字线使能门，其中，信号源包括门使能脉冲，该脉冲通过导体支路连接到字线使能门中的连续字线使能门，字线使能门被细分为至少两个子集81、82。子集与另一子集电隔离，并且子集81、82中的每个内的门阵列60中的字线使能门通过导体的支路连接至另一个字线使能门。子集81中的至少一个被定位成沿着路径离源较近，即，字线解码器模块(block)。子集82中的至少另一个被定位成沿着路径离源较远。飞跨导体45旁路被定位成离源较近的一个这样的子集81，并且在子集中的所述子集周围从被定位成离源较近的点连接至被定位成离源较远的子集82中的所述另一个。该布置同样有助于传播延迟。图9和图10是比较时序图，其示出在没有飞跨旁路通道(pass)和相关逆变器(图9)的情况下使用门解码器60的边沿上升时间，其特征在于98.7pS的功能传播延迟与图8中所示的飞跨旁路连接的关系曲线，其中，相应时序图(图10)示出47.7pS的传播延迟。

主题技术可以被认为是方法以及装置。在一个实施例中，用于减少电路中的传播延迟的方法，其中，该电路具有沿着承载来自信号源的信号(即，具有上升和下降边沿之一的数字信号)的导体顺序地连接的负载设备22，该方法包括沿着导体将负载设备22划分为至少两个子集51、52，该至少两个子集通过导体中的空间电分离，一个子集51沿着导体离信号源较近，并且另一子集52离信号源较远。较近子集51在所述较近子集的近端处连接至信号源；以及较远子集在所述较远子集的近端处连接至信号源。为了进一步使信号的边沿形成方形，虽然具有其本身的固有延迟，但是在信号源和两个或更多子集中的每个之间提供至少一个线路驱动器34。

已经通过典型实施例和实例描述了本主题。应该理解，本主题不限于实例，并且可以作出对所附权利要求的参考，以估计要求专有权的本发明的范围。

Claims (10)

1.一种电气设备，包括：

数字信号源；

多个负载，电连接至所述数字信号源，所述负载沿着至少一条导电路径连续地放置；

其中，所述多个负载被分为至少两个负载子集，所述子集相互电隔离，所述子集中的每个内的所述负载都通过导体的支路连接，沿着所述至少一条导电路径，所述子集中的至少一个被定位成离所述源较近，并且所述子集中的至少另一个被定位成离所述源较远；以及

其中，所述导电路径包括至少一个飞跨导体，所述至少一个飞跨导体从被定位成离所述源较近的公共点旁路被定位成离所述源较近的所述子集中的所述至少一个，以将被定位成离所述源较远的所述子集中的所述另一个连接至所述数字信号。

2.根据权利要求1所述的设备，其中，所述多个负载基本被设置成远离所述公共点延伸的线中，其中，所述飞跨导体包括：邻近远离所述公共点延伸的所述线的导体，其中，所述负载和所述导体设置在布置成多个级的集成电路中，并且所述飞跨导体包括在与连接所述各个子集内的所述负载的所述导体的所述支路级不同的一个级上的导电线。

3.根据权利要求1所述的设备，其中，所述多个负载基本沿着形成多维阵列的行和列中之一的线设置。

4.根据权利要求1所述的设备，其中，所述负载子集通过连接至所述公共点的至少一个线路驱动器驱动。

5.根据权利要求4所述的设备，其中，所述负载子集中的每个都通过连接至所述公共点的至少一个线路驱动器驱动。

6.根据权利要求4所述的设备，其中，用于所述负载的各个子集的所述线路驱动器中的每个都包括逆变器，其具有连接至所述数字信号源的输入和连接至连续地与所述负载的各个子集连接的线导体支路的输出。

7.根据权利要求1所述的设备，其中，所述负载包括数字存储器的位单元，其中，所述数字信号包括字线选择信号、用于选择字线的字线门使能信号、以及连接至所述数字存储器中的所述位单元的行或列的字线之一。

8.一种静态随机存取存储器(SRAM)，包括：

布置成阵列的多个位单元，其中，所述阵列中的所述位单元沿着用于线选择信号的信号路径被连接，其中，所述位单元的集合通过在与所述信号路径之一相关的信号源处激活线选择信号可选择为一组，因此可访问沿着所述信号路径的各个位单元；

其中，所述信号路径包括导体的连续支路，在可选为所述组的每个集合中的所述位单元中的连续位单元之间连接每条支路；

其中，可选择为所述组的每个集合的所述位单元沿着所述信号路径中的一条信号路径通过所述导体中的至少一个间隙被划分为至少两个电隔离子集，由此，所述子集中的至少一个与所述子集中的至少另一个相比，沿着所述信号路径更接近所述信号源；

至少一个飞跨导体，连接至所述信号源并且旁路离所述信号源较近的所述子集中的至少一个并且在所述间隙较远的一边连接至所述子集中的所述另一个，其中，所述存储器包括布置有p和n型半导体区域、电介质区域和在具有多个级的布局中设置的导体的MOS集成电路，并且所述飞跨导体设置在用于离所述信号源较近的所述子集的所述导体的所述支路旁边，其中，所述飞跨导体设置在与所述位单元中的所述连续位单元之间连接的所述导体的所述支路不同级的支路上。

9.根据权利要求8所述的SRAM，进一步包括：多个字线使能门，其中，所述信号源包括门使能脉冲，其通过所述导体支路与所述字线使能门中的连续字线使能门连接，其中，所述字线使能门被分为被电隔离的至少两个子集，所述子集中的每个内的所述字线使能门通过所述导体的所述支路连接至另一个，所述子集中的至少一个被定位成沿着所述路径离所述源较近，并且所述子集中的至少另一个被定位成沿着所述路径离所述源较远，并且所述飞跨导体旁路被定位成离所述源较近的所述子集中的至少一个，并且在所述子集中的所述一个周围从被定位成离所述源较近的点连接至被定位成离所述源较远的所述子集中的所述另一个。

10.一种用于减小电路中传播延迟的方法，所述电路具有沿着承载来自信号源的信号的导体顺序地连接的负载设备，所述信号具有上升沿和下降沿之一，所述方法包括：

将沿着所述导体的所述负载设备划分为通过所述导体中的空间电隔离的至少两个子集，所述子集之一沿着所述导体离所述信号源较近，并且所述子集中的另一个离所述信号源较远；

在所述较近子集的近端，将所述较近子集连接至所述信号源；

在所述较远子集的近端，将所述较远子集连接至所述信号源；

在所述信号源和所述子集中的每个之间插入至少一个线路驱动器。

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