CN102594368B - 一种最大迭代次数可变的ldpc译码方法和译码器 - Google Patents

Abstract

本发明公开了一种最大迭代次数可变的LDPC译码方法和译码器，本发明根据对前一帧数据进行迭代译码的时间确定对当前帧数据可分配的最大迭代译码时间，并在分配的最大迭代译码时间内或最大迭代译码时间到时输出当前帧的译码结果数据。采用本发明可以在不改变硬件资源的前提下，实现了最大迭代次数的可变性，并保证了译码操作的实时性。

Description

一种最大迭代次数可变的LDPC译码方法和译码器

技术领域

本发明涉及一种最大迭代次数可变的LDPC译码方法和译码器。

背景技术

1993年，随着turbo码的问世，迭代译码(iterative decoding)的概念引起了人们的高度重视。计算机仿真表明，采用迭代译码，系统的渐进性能逼近于最大似然译码。迭代译码的另外一个重要贡献在于，它引起了人们对于LDPC码(Low Density Parity Check Code)的重新发现。实际上，LDPC码可以看作是一种由许多单检码(single parity check(SPC)codes)构成的“特殊的并行级联码”，这种通过把多个简单码进行级联的编码形式为迭代译码提供了基础，其初衷在于以较低的译码复杂度来逼近最大似然译码，以取得较大的编码增益。如今，LDPC码以比Turbo码更好的性能、较低的错误平层得到人们的更高关注，应用到了数字电视、无线局域网、CCSDS等标准中。

FPGA是按时间顺序对数据进行处理的，为了进行实时处理，FPGA的输入数据和输出数据都必须是连续的。对于采用迭代译码的LDPC来说，迭代次数越多编码增益越高，但迭代次数越多LDPC译码器的处理时间就越长。为了防止数据发送过快而译码处理速度较慢，导致发生新数据没有被写入或旧数据被重复写入的错误，所以一般采用数据输入缓冲模块来调整系统的接收数据速率，使得输入数据信息以一定的速率被写入，并以适应译码器处理的速率被读出。

工程中常用的一种方法是：在对本帧数据进行迭代译码时，可以同时进行接下来一帧数据的缓冲，缓冲单元的大小应能容纳两帧帧长的数据，因为对本帧数据进行处理时需要用到该帧的输入数据。而迭代译码的处理时间为接收并存储一帧数据的时间。图1给出了这种方法的时序图，其中we_ram_f1，we_ram_f2均为写使能信号(为高电平时写)。假设在存储一帧数据的时间内可进行的最大迭代次数MAX_iter_one，当迭代译码在这个迭代次数内译码成功，译码处理器将停止工作，直到下一帧数据到来后再继续进行译码。而迭代次数达到这个固定的最大迭代次数时仍然没有正确译码，也要被强行停止迭代译码。

这种最大迭代次数在译码过程中选择为一个固定值的方法。在一定信噪比条件下，一部分译码的实际迭代次数往往要小于这个固定的最大迭代次数，因此造成时间上的浪费。而另一部分译码的实际迭代次数达到这个固定的最大迭代次数时仍然没有正确译码，却被强行停止迭代译码，会造成译码性能的损失。为了解决这个问题，文献(李刚；黑勇；周玉梅；仇玉林，动态调整最大迭代次数的奇偶校验码迭代译码方法，中国科学院电子研究所，2007.11.21，申请号200710177791.5，专利公开号CN 101442316A)中提供一种动态最大迭代次数可变的迭代译码方法，但文献中提供的这种方法没有考虑到具体的硬件实现，即预先将每次LDPC译码时实际使用的迭代次数与最大迭代次数的差值累加，将该累加结果作为剩余可用的迭代次数R；根据当前剩余可用迭代次数R与最大迭代次数的初始值，动态调整本次的最大迭代次数，这种方法需要在译码前将所有的译码输入数据进行存储，然后再进行译码，这种方法是一种非实时型的译码，且需要花费大量的存储资源，在硬件资源受限的系统中是不可行的。

发明内容

本发明针对现有技术的不足，提供了一种最大迭代次数可变的LDPC译码方法和译码器，本发明在对LDPC译码过程中每一帧数据进行译码时间动态的分配最大迭代译码时间，可以在不改变硬件资源的前提下，实现了最大迭代次数的可变性，并保证了译码操作的实时性。

本发明的技术解决方案是：

一种最大迭代次数可变的LDPC译码方法，其特征在于：

在对当前帧数据进行译码前：

若对前一帧数据进行迭代译码所占用时间小于或等于存储一帧数据的时间，则为当前帧数据分配的最大迭代译码时间为存储N-1帧数据的时间，其中N为译码过程中存储的最大帧数；

若对前一帧数据进行迭代译码所占用时间大于存储一帧数据的时间，则为当前帧数据分配的迭代译码时间为存储N-1帧数据的时间减去对前一帧数据进行迭代译码所超出存储一帧数据的时间；

在对当前帧数据进行译码时：

在最大迭代译码时间内对当前帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验，若在最大迭代译码时间内校验通过，则将译码结果数据输出，并将对当前帧进行迭代译码所占用的实际时间作为对前一帧数据进行迭代译码所占用时间返回；若在最大迭代译码时间内校验不通过，则最大迭代译码时间到时，直接输出译码结果数据，并将最大迭代译码时间作为对前一帧数据进行迭代译码所占用时间返回。

在译码过程中存储的最大帧数N为大于1的整数。

一种最大迭代次数可变的LDPC译码器，包括：控制模块、存储器地址产生模块、译码处理模块、存储模块，

所述控制模块根据前一帧数据迭代译码所占用的时间，确定为当前帧数据分配的最大译码迭代时间；

所述存储器地址产生模块用于为存储模块提供读写地址；

所述译码处理模块用于根据LDPC译码算法对输入的帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验；

所述存储模块用于存储输入的待译码的帧数据、译码处理模块在译码迭代运算中产生的中间数据及译码结果数据，

所述控制模块接收译码处理模块返回的对前一帧数据迭代译码所占用的时间，若对前一帧数据进行迭代译码所占用时间小于或等于存储一帧数据的时间，则为当前帧数据分配存储N-1帧数据的时间作为最大迭代译码时间，其中N为中所述储存模块可存储的最大帧数；若对前一帧数据进行迭代译码所占用时间大于存储一帧数据的时间，则为当前帧数据分配存储N-1帧数据的时间减去对前一帧数据进行迭代译码所超出存储一帧数据的时间作为最大迭代译码时间；

所述译码处理模块在所述控制模块为当前帧数据分配的最大迭代译码时间内对当前帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验，若在最大迭代译码时间内校验通过，则将译码结果输出给所述存储模块，并将对当前帧进行迭代译码所占用的实际时间作为对前一帧数据进行迭代译码所占用时间输出给所述控制模块；若在分配的最大迭代译码时间内校验未通过，则在最大迭代译码时间到时的时刻输出译码结果，并返回将最大迭代译码时间作为对前一帧数据进行迭代译码所占用时间输出给所述控制模块。

所述存储模块可存储的最大帧数N为大于1的整数。

本发明与现有技术相比具有如下优点：

本发明在译码过程中通过对前一帧数据进行译码的实际迭代次数所占用的时间进行计算产生为当前帧数据分配的本次迭代的最大迭代时间，有效地将一部分译码的实际迭代次数少于分配的最大迭代时间的资源用于对下一帧数据的译码，同时将最大迭代时间内未能正确译码的帧数据直接停止译码，与现阶段最大迭代次数为固定值的译码方案相比，可以有效利用LDPC译码过程中的空闲时间，来提高译码器的译码性能。在同样的数据吞吐率下，有效的提高了译码性能，并在同样的译码性能情况下，有效地降低了使用的FPGA硬件资源。

采用本发明进行LDPC译码，译每一帧数据的时间最少为存储一帧数据的时间MAX_iter_one，译每一帧数据的最长时间为(N-1)*MAX_iter_one，N为存储模块可存储的最大帧数，为大于1的整数。这就保证了译码性能优于现阶段工程中常用的固定最大迭代次数缓存两帧的情况。

附图说明

图1为工程中常用的实时LDPC译码器时序图；

图2为本发明缓冲四帧数据译码时序图；

图3为本发明仿真结果曲线图；

图4为本发明译码器结构示意图；

图5为控制模块产生最大迭代时间结构示意图；

图6为译码处理模块译码流程图。

具体实施方式

下面就结合附图对本发明做进一步介绍。

本发明为了利用LDPC译码过程中对一帧数据停止译码但尚未开始对新一帧数据进行译码的空闲时间(即译码成功但迭代时间还没达到缓冲一帧时间MAX_iter_one的时间间隔)实现了对LDPC译码能力的扩展。

图2给出了译码过程中存储的最大帧数N＝4的一个特例，本发明对N为任意大于1的正整数具有通用性。从图2可以看到，处理每一帧数据的迭代时间之间都有重叠，且处理每一帧数据的时间为均存储一帧时间的三倍(即3*MAX_iter_one)。但在实际译码时，在3*MAX_iter_one的时间内，如果对当前帧的译码成功，则在译码停止工作的剩余时间，为了充分利用译码处理资源可以进行对下一帧数据继续进行译码。此种对译码处理资源进行分时复用的方案，使处理每一帧数据所使用译码处理资源的最少时间为存储一帧的时间MAX_iter_one，最长时间为存储三帧的时间3*MAX_iter_one，这就保证了译码性能优于现阶段工程中常用的固定最大迭代次数缓存两帧的情况，如图3所示。

如图4所示，为本发明所述译码器结构图，该译码器主要包括控制模块、存储器地址产生模块、译码处理模块、存储模块。控制模块利用对前一帧数据进行译码使用的实际迭代次数pre_iter，来产生当前帧数据可使用的最大迭代次数cur_iter(译码过程中，一次迭代运算所占用的时间为定值，因此迭代次数与迭代次数所占用的时间具有等价的换算性质)。译码处理模块对输入的帧数据进行迭代译码。存储模块用来存储输入的待译码的帧数据、译码处理模块在中间迭代运算过程中产生的中间数据及最终的译码结果数据。地址产生模块用于为存储模块提供读写地址。

对于缓冲N帧数据的情况，如图4所示译码器的工作过程如下：

存储一帧数据的时间为MAX_iter_one，对当前帧数据进行译码的所需最大迭代次数所对应的时间为cur_iter，前一帧数据实际使用的迭代次数对应的时间为pre_iter，迭代译码过程中超出存储一帧数据的时间为beyond_iter。则控制模块对当前帧数据处理资源的分配策略为：

如果pre_iter＜＝MAX_iter_one，beyond_iter＝0；

否则beyond_iter＝pre_iter-MAX_iter_one。

译码时，控制模块将输入的待译码的帧数据存储到存储模块，初始化cur_i为0次，cur_iter为MAX_iter_one*(N-1)，pre_iter为0。

控制模块工作包括：产生存储模块中对帧数据的缓冲地址；产生存储模块的读写门控，控制帧数据的读入写出顺序。通过上一帧数据的实际迭代译码所占用的时间pre_iter，产生为当前帧数据分配的最大迭代运算对应的占用时间cur_iter。即如上所述，如果beyond_iter＜＝MAX_iter_one时，cur_iter＝MAX_iter_one*(N-1)，否则，cur_iter＝MAX_iter_one*(N-1)-beyond_iter。

如图5所示，给出了控制模块产生当前帧的最大迭代次数电路框图，其中+表示加法器，输出为两输入数据的和。Cm表示大于比较器，如果第一个输入数据大于第二个输入数据，则输出为高电平，否则为低电平。S表示选择器，当选择器下面的控制电平为高电平时，输出为选择器的第一个输入数据，否则，输出为第二个输入数据。图5中M＝MAX_iter_one，L＝MAX_iter_one*(N-1)。

译码处理模块的功能主要是进行迭代译码，对于第i次迭代(0＜i＜cur_iter)，如图6所示，执行如下迭代过程：

A)校验节点更新：对每个m及n∈N(m)，计算

$L_{m\→n}\left(x_n\right)=\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\mathrm{\Π}}\mathrm{sign}\left(Z_{n^{\′}\→m}\left(x_{n^{\′}}\right)\right)\right)\×{2\tanh }^{-1}\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\mathrm{\Π}}\tanh \left(\frac{\left|Z_{n^{\′}\→m}\left(x_{n^{\′}}\right)\right|}{2}\right)\right).---\left(1\right)$

B)变量节点更新：对每个n及m∈M(n)，计算

$Z_{n\→m}\left(x_n\right)=L\left(x_n\right|y_n)+\underset{m^{\′}\∈M\left(n\right)\backslash m}{\mathrm{\Σ}}{L}_{m^{\′}\→n}\left(x_n\right),---\left(2\right)$

$Z_n\left(x_n\right)=L\left(x_n\right|y_n)+\underset{m\∈M\left(n\right)\backslash m}{\mathrm{\Σ}}{L}_{m\→n}\left(x_n\right).---\left(3\right)$

完成一次校验节点更新和变量节点更新好，迭代次数i累加1次。

C)校验方程判断：如果Z_n(x_n)≥0，令否则

从而判决码字

将

与校验矩阵H的转置H^T相乘，获得各个校验式的校验结果：如果S＝0，停止迭代，将

缓冲到存储模块中等待译码输出，并将实际使用的迭代次数对应的时间pre_iter反馈给控制模块；如果迭代次数i到达当前帧最大迭代次数cur_iter，但S≠0，则报告译码失败，并反馈pre_iter＝cur_iter；否则，返回A)继续进行迭代译码。

符号说明：信号调制后的发送序列为x＝[x₁，x₂，...，x_N]，经过信道后的接收序列为y＝[y₁，y₂，...，y_N]。信道模型二元输入平稳遍历无记忆AWGN信道，y_i＝x_i+n_i，n_i是均值为0、方差为σ²的高斯白噪声序列。假设采用BPSK调制。定义信道信息LLR值L(x_n|y_n)＝log(P(x_n＝0|y_n)/P(x_n＝1|y_n))，H为LDPC的校验矩阵，Z_n→m(x_n)为变量节点传递给校验节点的对数似然比(LLR)信息，L_m→n(x_n)为校验节点传递给变量节点的对数似然比(LLR)信息。Z_n→m(x_n)为变量节点的对数似然比(LLR)信息。

现阶段关于LDPC迭代译码简化算法有很多，这些算法在本发明中都可以应用。

实施例

采用本发明提出的这种最大迭代次数可变的LDPC译码方法，对CCSDS131.1-0-2 September 2007标准中LDPC(5120，4096)译码器进行了硬件实现。从图3的仿真曲线可以看到：在低信噪比情况下，最大迭代次数在17-34(N＝3)或者在17-51(N＝4)之间自适应变化时的性能与采用固定17次最大迭代次数的编码增益相当，但随着信噪比条件的改善，最大迭代次数在17-34之间自适应变化时可以达到与固定34次最大迭代次数的编码增益性能，最大迭代次数在17-51之间自适应变化时可以达到与固定51次最大迭代次数的编码增益性能。17-34，17-51与固定17次迭代具有同样的数据吞吐率且占用相同的硬件资源，但在中等信噪比情况下有效提高各种译码算法的编码增益，而付出的代价是最大迭代次数在17-51时需要分别缓冲4帧输入和输出数据，最大迭代次数在17-34时需要分别缓冲3帧输入和输出数据。

在具体的译码器实现过程中，采用FPGA-Xilinx xc5vlx330-1ff1760，对上面的LDPC译码器进行实现，通过在ISE10.1布局布线仿真，加上5ns的约束，采用表1所示的四种最大迭代次数设计的译码器都可以满足约束，可以将译码器工作的时钟频率设置为200MHz，采用存储器对输入的帧数据和输出的译码结果数据进行缓冲，以保证输入和输出译码器的数据都是连续的。假设输入译码器的时钟为clkin，输出译码器的时钟为clk(即译码器工作的时钟)，因此该译码器的吞吐量与系统时钟的关系为clk*码率，对于4/5码率的LDPC(5120，4096)，如表1所示，固定最大34次迭代比固定最大17次迭代所占的FPGA逻辑资源大约多一倍，但在误比特率为10e-7时编码增益能提高0.3dB，可见对于采用固定最大迭代次数情况，可以用FPGA资源来换取高的编码增益；迭代17-34次，迭代17-51次和固定最大17迭代所占的FPGA逻辑资源相当，吞吐量相同，但迭代17-34次比固定最大17迭代在误比特率为10e-7时编码增益能提高0.3dB，达到与固定最大34次迭代相当的编码增益，而迭代17-51次比固定最大17迭代在误比特率为10e-7时编码增益能提高0.35dB，达到与固定最大51次迭代相当的编码增益。

由此可见本发明比固定最大迭代次数的译码方案在相同的编码增益，相同的吞吐量情况下，能节省大约一半的slices资源。另外，对输入输出的缓冲，在FPGA中采用BRAM(BRAM为FPGA中集成的存储资源硬核)，为了提高BRAM资源的利用率，我们采用双端口BRAM，可以用双端口BRAM的A，B口分别来缓冲一帧，可见，缓冲3帧和缓冲4帧所使用的BRAM的个数是相同的，所以迭代17-51次比迭代17-34次在FPGA实现时更具有优势。

表1  Xilinx FPGA xc5vlx330 ff1760-1实现比较

本发明未详细说明部分属本领域技术人员公知常识。

Claims (2)

1.一种最大迭代次数可变的LDPC译码方法，其特征在于包括以下步骤：

在对当前帧数据进行译码前：

若对前一帧数据进行迭代译码所占用时间小于或等于存储一帧数据的时间，则为当前帧数据分配的最大迭代译码时间为存储N-1帧数据的时间，其中N为译码过程中存储的最大帧数；

若对前一帧数据进行迭代译码所占用时间大于存储一帧数据的时间，则为当前帧数据分配的迭代译码时间为存储N-1帧数据的时间减去对前一帧数据进行迭代译码所超出存储一帧数据的时间；

在对当前帧数据进行译码时：

在最大迭代译码时间内对当前帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验，若在最大迭代译码时间内校验通过，则将译码结果数据输出，并将对当前帧进行迭代译码所占用的实际时间作为对前一帧数据进行迭代译码所占用时间返回；若在最大迭代译码时间内校验不通过，则最大迭代译码时间到时，直接输出译码结果数据，并将最大迭代译码时间作为对前一帧数据进行迭代译码所占用时间返回。

2.一种最大迭代次数可变的LDPC译码器，包括：控制模块、存储器地址产生模块、译码处理模块、存储模块，

所述控制模块根据前一帧数据迭代译码所占用的时间，确定为当前帧数据分配的最大译码迭代时间；

所述存储器地址产生模块用于为存储模块提供读写地址；

所述译码处理模块用于根据LDPC译码算法对输入的帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验；

所述存储模块用于存储输入的待译码的帧数据、译码处理模块在译码迭代运算中产生的中间数据及译码结果数据，

其特征在于：所述控制模块接收译码处理模块返回的对前一帧数据迭代译码所占用的时间，若对前一帧数据进行迭代译码所占用时间小于或等于存储一帧数据的时间，则为当前帧数据分配存储N-1帧数据的时间作为最大迭代译码时间，其中N为中所述存储模块可存储的最大帧数；若对前一帧数据进行迭代译码所占用时间大于存储一帧数据的时间，则为当前帧数据分配存储N-1帧数据的时间减去对前一帧数据进行迭代译码所超出存储一帧数据的时间作为最大迭代译码时间；

所述译码处理模块在所述控制模块为当前帧数据分配的最大迭代译码时间内对当前帧数据进行译码，并对当前帧数据译码获得的校验结果进行校验，若在最大迭代译码时间内校验通过，则将译码结果输出给所述存储模块，并将对当前帧进行迭代译码所占用的实际时间作为对前一帧数据进行迭代译码所占用时间输出给所述控制模块；若在分配的最大迭代译码时间内校验未通过，则在最大迭代译码时间到时的时刻输出译码结果，并返回将最大迭代译码时间作为对前一帧数据进行迭代译码所占用时间输出给所述控制模块。

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