CN101847991B - 时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法 - Google Patents

时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法 Download PDF

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Abstract

一种时钟脉冲产生器，包括第一及第二输入端。第一输入端接收一第一时钟脉冲信号。第一时钟脉冲信号具有第一及第二电平转换。第一及第二电平转换可定义一第一脉冲宽度。第二输入端接收一第二时钟脉冲信号。第二时钟脉冲信号具有一第三电平转换。第一及第三电平转换可定义一时间周期。时钟脉冲产生器比较第一脉冲宽度与时间周期，并输出一第三时钟脉冲信号。第三时钟脉冲信号具有第二脉冲宽度、第四及第五电平转换。第二脉冲宽度由第四及第五电平转换所定义。第二电平转换或第三电平转换根据第一脉冲宽度与时间周期的比较结果，触发第五电平转换。

Description

时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法
技术领域
本发明涉及一种半导体电路，特别涉及一种用以提供内部时钟脉冲信号的时钟脉冲产生器、存储器电路、系统及方法。
背景技术
存储器电路具有许多不同的应用。一般而言，存储器电路包括，动态随机存取存储器(Dynamic Random Access Memory；DRAM)、静态随机存取存储器(Static Random Access Memory；以下简称SRAM)、非易失性存储器(Non-Volatile Memory)等。SRAM具有许多记忆单元。针对习知具有6T的SRAM而言，其记忆单元以阵列方式排列，并且每一记忆单元具有6个晶体管。记忆单元耦接位元线(bit line)BL、(bit line bar)BLB以及字元线(word line)。记忆单元内的4个晶体管构成两交错耦合反相器(cross-coupled inverter)，用以存储数据“0”或“1”。另外两晶体管作为存取晶体管，用以控制存取记忆单元所存储的数据。
发明内容
本发明提供一种时钟脉冲产生器，包括一第一输入端以及一第二输入端。第一输入端接收一第一时钟脉冲信号。第一时钟脉冲信号具有一第一电平转换以及一第二电平转换。第一及第二电平转换可定义一第一脉冲宽度。第二输入端接收一第二时钟脉冲信号。第二时钟脉冲信号具有一第三电平转换。第一及第三电平转换可定义一时间周期。时钟脉冲产生器比较第一脉冲宽度与时间周期，并输出一第三时钟脉冲信号。第三时钟脉冲信号具有一第二脉冲宽度、一第四电平转换及一第五电平转换。第二脉冲宽度由第四及第五电平转换所定义。第一时钟脉冲信号的第二电平转换或第二时钟脉冲信号的第三电平转换根据第一脉冲宽度与时间周期的比较结果，触发第三时钟脉冲信号的第五电平转换。
本发明另提供一种存储器电路，包括至少一存储器阵列以及一控制电路。存储器阵列用以存储数据。控制电路提供至少一信号，用以存取存储器阵列所存储的数据。控制电路包括一时钟脉冲产生器。时钟脉冲产生器包括，一第一输入端、一第二输入端以及一输出端。第一输入端接收一第一时钟脉冲信号。第一时钟脉冲信号具有一第一电平转换以及一第二电平转换。第一及第二电平转换可定义一第一脉冲宽度。第二输入端接收一第二时钟脉冲信号。第二时钟脉冲信号具有一第三电平转换。第一及第三电平转换可定义一时间周期。输出端输出一第三时钟脉冲信号。第三时钟脉冲信号具有一第二脉冲宽度、一第四电平转换以及一第五电平转换。第二脉冲宽度由第四及第五电平转换所定义。若第一脉冲宽度大于时间周期，第一时钟脉冲信号的第二电平转换触发第三时钟脉冲信号的第五电平转换。若第一脉冲宽度未大于时间周期时，第二时钟脉冲信号的第三电平转换触发第三时钟脉冲信号的第五电平转换。
本发明还提供一种方法，用以产生一内部时钟脉冲信号。该方法包括，接收一外部时钟脉冲信号，该外部时钟脉冲信号具有一第一电平转换以及一第二电平转换，该外部时钟脉冲信号具有一第一脉冲宽度，该第一脉冲宽度由该第一及第二电平转换所定义；接收一时钟脉冲重置信号，该时钟脉冲重置信号具有一第三电平转换，该时钟脉冲重置信号具有一时间周期，该时间周期由该第一及第三电平转换所定义；比较该第一脉冲宽度及该时间周期；以及输出该内部时钟脉冲信号，该内部时钟脉冲信号具有一第二脉冲宽度、一第四电平转换及一第五电平转换，该第二脉冲宽度由该第四及第五电平转换所定义，根据该第一脉冲宽度与该时间周期的比较结果，令该外部时钟脉冲信号的该第二电平转换或该时钟脉冲重置信号的该第三电平转换，触发该内部时钟脉冲信号的该第五电平转换。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1为本发明的存储器电路的一可能实施例。
图2为本发明的外部时钟脉冲信号、内部时钟脉冲信号及时钟脉冲重置信号在高频操作下的电平转换示意图。
图3为外部时钟脉冲信号、内部时钟脉冲信号及时钟脉冲重置信号在低频或低压操作下的电平转换示意图。
图4为本发明的时钟脉冲产生器的一可能实施例。
图5为本发明的具有存储器电路的系统示意图。
并且，上述附图中的附图标记说明如下：
100：存储器电路；          110：控制电路；
101a、101b：存储器阵列；   115：时钟脉冲产生器；
102a、102b：外部输入/输出；115a、115b：输入端；
115c：输出端；             120：X-解码器；
410：脉冲产生器；          420：比较器；
500：系统；                510：处理器；
SEC：外部时钟脉冲信号；    SIC：内部时钟脉冲信号；
SCR：时钟脉冲重置信号。
具体实施方式
根据上述内容，本发明提供一种时钟脉冲产生器、存储器电路、系统以及方法，用以使内部时钟脉冲信号具有合的脉冲宽度。
可了解的是，以下公开许多不同的实施例，是为了说明本发明的许多特征。以下所公开的元件及排列方式只是为了简单地说明本发明，而并非用以限制本发明。另外，在许多例子中，可能重复使用部分符号。这些重复的内容只是为了清楚且简单地说明本发明，并非用以限制本发明。此外，以下所述的连接或耦接可能表示直接接触或是非直接接触。
图1为本发明的存储器电路的一可能实施例。如图所示，存储器电路100可具有至少一存储器阵列、至少一外部输入/输出(Global input/output)、控制电路110以及X-解码器120。在本实施例中，存储器电路100具有存储器阵列101a、101b以及外部输入/输出102a、102b。控制电路110可耦接外部输入/输出102a、102b以及X-解码器120。存储器阵列101a耦接X-解码器120及外部输入/输出102a。存储器阵列101b耦接X-解码器120及外部输入/输出102b。
在其它实施例中，存储器阵列101a及101b均具有多个字元线WL以及多个位元线BL、BLB。在一些实施例中，存储器阵列101a及101b可为静态随机存取存储器(SRAM)阵列、嵌入式(embedded)SRAM阵列、动态随机存取存储器(DRAM)阵列、嵌入式(embedded)DRAM阵列、非易失性存储器阵列，如FLASH、EPROM、E2PROM、场可编程门阵列(Field Programmable GateArray；FPGA)、逻辑电路阵列、及/或其它存储器阵列。
在其它实施例中，外部输入/输出102a耦接存储器阵列101a，外部输入/输出102b耦接存储器阵列101b。外部输入/输出102a检测，及/或输出存储器阵列101a所存储的数据。外部输入/输出102b检测，及/或输出存储器阵列101b所存储的数据。
控制电路110控制外部输入/输出102a、102b，及/或X-解码器120，用以存取存储器阵列101a与101b所存储的数据。X-解码器120解码控制电路110所提供的信号，用以选择适合的字元线。
请参考图1，控制电路110具有一时钟脉冲产生器115。时钟脉冲产生器115可接收第一及第二时钟脉冲信号，以及输出一第三时钟脉冲信号。在本实施例中，第一时钟脉冲信号为一外部时钟脉冲信号SEC，第二时钟脉冲信号为一时钟脉冲重置信号SCR，第三时钟脉冲信号为一内部时钟脉冲信号SIC。X-解码器120解码时钟脉冲产生器115所输出的内部时钟脉冲信号SIC，用以读取存储器阵列101a与101b所存储的数据，或是写入数据至存储器阵列101a与101b之中。时钟脉冲重置信号SCR用以重置内部时钟脉冲信号SIC的时钟脉冲周期。在一些实施例中，时钟脉冲重置信号SCR的脉冲宽度大约等于内部时钟脉冲信号SIC的脉冲宽度。时钟脉冲重置信号SCR及内部时钟脉冲信号SIC可能具有时间差。在其它实施例中，时钟脉冲重置信号SCR及内部时钟脉冲信号SIC之间的时间差可作为一追踪延迟时间。在一些实施例中，该追踪延迟时间可具有，内部时钟脉冲信号SIC的一追踪时间、一字元追踪时间、一本地位元线(local bit line)追踪时间、一外部位元线追踪时间、内部时钟脉冲信号SIC的其它追踪时间、及/或上述多个追踪时间的组合。上述内部时钟脉冲信号SIC的追踪时间为，内部时钟脉冲信号SIC从上一个解码器(未显示)到X-解码器120的时间。
如图1所示，时钟脉冲产生器115具有输入端115a及115b。输入端115a可接收第一时钟脉冲信号，如外部时钟脉冲信号SEC。输入端115b可接收第二时钟脉冲信号，如时钟脉冲重置信号SCR。时钟脉冲产生器115可具有一输出端115c，用以输出第三时钟脉冲信号，如内部时钟脉冲信号SIC。
以下将说明时钟脉冲产生器115在高频下的操作。图2为本发明的外部时钟脉冲信号SEC、内部时钟脉冲信号SIC及时钟脉冲重置信号SCR在高频操作下的电平转换示意图。在图2中，外部时钟脉冲信号SEC具有脉冲宽度tW1。内部时钟脉冲信号SIC具有脉冲宽度tW2。时钟脉冲重置信号SCR具有脉冲宽度tW3。
假设，操作频率约为1GHz。外部时钟脉冲信号SEC可具有第一电平转换以及第二电平转换。在本实施例中，第一电平转换可为电平转换201。第二电平转换可为电平转换203。电平转换201是从低电平转换至高电平。电平转换203是从高电平转换至低电平。脉冲宽度tW1是由电平转换201及203所定义。外部时钟脉冲信号SEC的电平转换201可触发电平转换211。在本实施例中，电平转换211指内部时钟脉冲信号SIC从低电平转换至高电平。在外部时钟脉冲信号SEC的电平转换201到内部时钟脉冲信号SIC的电平转换211之间具有一时间差tc1。在其它可能实施例中，时间差tc1可为一常数。
时钟脉冲产生器115可比较脉冲宽度tW1与时间周期tc2。如图2所示，时间周期tc2大于脉冲宽度tW1。时钟脉冲重置信号SCR的电平转换221可直接或间接地触发电平转换213，用以重置内部时钟脉冲信号SIC的时钟脉冲周期。在本实施例中，电平转换213指内部时钟脉冲信号SIC由高电平转换至低电平。在一些实施例中，时钟脉冲产生器115可输出内部时钟脉冲信号SIC。内部时钟脉冲信号SIC具有脉冲宽度tW2。脉冲宽度tW2大约等于时间周期tc2。在其它实施例中，时间周期tc2可为一常数。在其它实施例中，时间周期tc2大约等于时间差tc1与追踪延迟时间tc3的总和。时间周期tc2具有追踪延迟时间tc3。追踪延迟时间tc3位于内部时钟脉冲信号SIC的电平转换211与时钟脉冲重置信号SCR的电平转换221之间。在一些实施例中，外部时钟脉冲信号SEC的脉冲宽度tW1大约等于内部时钟脉冲信号SIC的时间周期tc2。在上述的情况下，电平转换221可触发电平转换213。
假设，时钟脉冲产生器115操作在高频下。由于时间周期tc2大于脉冲宽度tW1，故时钟脉冲重置信号SCR的电平转换221可触发内部时钟脉冲信号SIC的电平转换213，用以重置内部时钟脉冲信号SIC。由于电平转换221触发电平转换213，故可定义出脉冲宽度tW2。由于内部时钟脉冲信号SIC的电平转换213不受到外部时钟脉冲信号SEC的电平转换203的影响，故内部时钟脉冲信号SIC的脉冲宽度tW2亦不受到外部时钟脉冲信号SEC的脉冲宽度tW1变化的影响。虽然外部时钟脉冲信号SEC的脉冲宽度tW1变窄，但内部时钟脉冲信号SIC仍可具有适当的脉冲宽度tW2，用以对字元线WL(显示于图1中)进行充电，及/或将字元线WL维持在高电平，用以存取字元线WL所耦接的存储器单元所存储的数据。
以下将说明时钟脉冲产生器115在低频下的操作。图3为外部时钟脉冲信号SEC、内部时钟脉冲信号SIC及时钟脉冲重置信号SCR在低频或低压操作下的电平转换示意图。在图3中，外部时钟脉冲信号SEC具有脉冲宽度tW1’。内部时钟脉冲信号SIC具有脉冲宽度tW2’。时钟脉冲重置信号SCR具有脉冲宽度tW3’。
假设，操作频率约为10MHz。外部时钟脉冲信号SEC可具有第一电平转换以及第二电平转换。在本实施例中，第一电平转换为电平转换301，第二电平转换为电平转换303。如图3所示，电平转换301是从低电平转换至高电平，电平转换303是从高电平转换至低电平。电平转换301与303定义出脉冲宽度tW1’。外部时钟脉冲信号SEC的电平转换301可触发电平转换311。在本实施例中，电平转换311指内部时钟脉冲信号SIC从低电平转换至高电平。外部时钟脉冲信号SEC的电平转换301与内部时钟脉冲信号SIC的电平转换311之间具有一时间差tc1’。在其它实施例中，时间差tc1’可为一常数。
时钟脉冲重置信号SCR具有第三电平转换，如由低电平转换至高电平的电平转换321。外部时钟脉冲信号SEC的电平转换301到时钟脉冲重置信号SCR的电平转换321之间具有时间周期tc2’。在内部时钟脉冲信号SIC的电平转换311到时钟脉冲重置信号SCR的电平转换321之间具有追踪延迟时间tc3’。在本实施例中，追踪延迟时间tc3’可为一常数。
时钟脉冲产生器115可比较脉冲宽度tW1’与时间周期tc2’。如图3所示，脉冲宽度tW1’大于时间周期tc2’。时钟脉冲重置信号SCR的电平转换303可直接或间接地触发电平转换313，用以重置内部时钟脉冲信号SIC的时钟脉冲周期。在本实施例中，电平转换313指内部时钟脉冲信号SIC由高电平转换至低电平。在一些实施例中，时钟脉冲产生器115可输出内部时钟脉冲信号SIC。内部时钟脉冲信号SIC具有脉冲宽度tW2’。脉冲宽度tW2’大约等于脉冲宽度tW1’。由于电平转换303触发电平转换313，故内部时钟脉冲信号SIC的脉冲宽度tW2’随着外部时钟脉冲信号SEC的脉冲宽度tW1’变化而变化。在其它实施例中，外部时钟脉冲信号SEC的脉冲宽度tW1’大约等于时钟脉冲重置信号SCR的时间周期tc2’。在上述的情况下，电平转换303可触发电平转换313。
假设，时钟脉冲产生器115操作在低频下。由于脉冲宽度tW1’大于时间周期tc2’，故外部时钟脉冲信号SEC的电平转换303可触发内部时钟脉冲信号SIC的电平转换313，用以重置内部时钟脉冲信号SIC。由于电平转换303触发电平转换313，故可定义出脉冲宽度tW2’。由于电平转换301及303定义外部时钟脉冲信号SEC的脉冲宽度tW1’，故内部时钟脉冲信号SIC的脉冲宽度tW2’会随着外部时钟脉冲信号SEC的脉冲宽度tW1’变化而变化。在低压或低频操作下，内部时钟脉冲信号SIC可具有合适的脉冲宽度tW2’。脉冲宽度tW2’可在内部时钟脉冲信号SIC被重置前，送出存储器单元所存储的数据信号，及或闩锁存储器单元所存储的数据信号。
图1所示的时钟脉冲产生器115可将外部时钟脉冲信号的脉冲宽度与时间周期作比较，并输出具有适当脉冲宽度的内部时钟脉冲信号。在高频操作下，内部时钟脉冲信号的脉冲宽度可由时间周期tc2(图2)所决定。根据内部时钟脉冲信号的脉冲宽度，可提供一适当的时间周期。举例而言，内部时钟脉冲信号的脉冲宽度所提供的时间周期可将字元线WL维持在高压。在低频操作或低压操作中，内部时钟脉冲信号的脉冲宽度可由外部时钟脉冲信号的脉冲宽度tW1’(图3)所决定。在存取，及或闩锁存储器阵列存储的数据信号后，时钟脉冲重置信号可适时地重置内部时钟脉冲信号。
图2及图3所示的时钟脉冲信号的电平转换只是可能实施例。本领域的技术人员可改变时钟脉冲信号的电平转换，以达到在所需的时钟脉冲操作下，存取存储器电路所存储的数据信号。
图4为本发明的时钟脉冲产生器的一可能实施例。如图所示，时钟脉冲产生器115具有输入端115a、115b以及输出端115c。在一些实施例中，时钟脉冲产生器115可具有脉冲产生器410以及比较器420。脉冲产生器410可接收外部时钟脉冲信号SEC。在一些实施例中，脉冲产生器410可具有一闩锁电路(未显示)，用以闩锁外部时钟脉冲信号SEC的转换电平。比较器420可接收外部时钟脉冲信号SEC及时钟脉冲重置信号SCR。比较器420具有一与非门(NAND)电路、一与门(AND)电路、一非门(NOT)电路、一非门(OR)、其它逻辑门或逻辑电路、或上述逻辑门的组合。比较器420可比较外部时钟脉冲信号SEC及时钟脉冲重置信号SCR的电平，并产生信号421，用以触发图2及图3所显示的电平转换221或303。
在一些实施例中，与非门电路及脉冲产生器410接收外部时钟脉冲信号SEC。如图2所示，外部时钟脉冲信号SEC的电平转换201可触发内部时钟脉冲信号SIC的电平转换211。如图3所示，外部时钟脉冲信号SEC的电平转换301可触发内部时钟脉冲信号SIC的电平转换311。脉冲产生器410可闩锁转换电平，如高电平，用以产生外部时钟脉冲信号SEC的电平转换201或301。比较器420执行与非门逻辑运算，用以比较外部时钟脉冲信号SEC及时钟脉冲重置信号SCR的电平，并产生信号421。信号421由比较器420的输出端所输出。表1为比较器420所执行的与非门运算的一可能实施例。若比较器420所输出的信号421为高电平时，则不改变内部时钟脉冲信号SIC的电平。若比较器420所输出的信号421为低电平时，则信号421可触发内部时钟脉冲信号SIC的电平转换213。
表1
  外部时钟脉冲信号SEC   时钟脉冲重置信号SCR   信号421
  高电平   高电平   高电平
  高电平   低电平   高电平
  低电平   低电平   高电平
  低电平   高电平   低电平
信号421的产生相对于时钟脉冲重置信号SCR的电平转换221(图2)或外部时钟脉冲信号SEC的电平转换303(图3)。信号421可触发内部时钟脉冲信号SIC，使其由高电平转换至低电平(如电平转换213或313所示)。
图4所显示的比较器420只是一可能实施例。在其它实施例中，可利用其它的电路实现比较器420。另外，只要比较器420所执行的逻辑运算可产生信号421，比较器420可具有额外二极管，及/或其它装置。
图5为本发明的具有存储器电路的系统示意图。在图5中，系统500可具有一处理器510。处理器510耦接存储器电路100。处理器510可存取存储器电路100的存储器阵列101a及101b(如图1所示)所存储的数据。在一些实施例中，处理510可为一处理单元、中央处理单元(central processing unit)、数字信号处理器、或其它可存取存储器电路所存储的数据的处理器。
在一些实施例中，处理器510及存储器电路100可形成在一系统中，该系统可物理性地或电性地耦接一印刷线路板(printed wiring board)或是一印刷电路板(printed circuit board；PCB)，用以形成一电子装置。该电子装置可为一电子系统的一部分。该电子系统可为，电脑、无线通讯装置、电脑相关周边、游戏装置、或其它装置。
在一些实施例中，具有存储器电路100的系统500，可提供一完整的系统在一集成电路(IC)之中，故系统500可称为系统单晶片(system on a chip；SOC)或称系统集成电路(system on integrated circuit；SOIC)。这些SOC装置可作为行动电路、个人数字助理(PAD)、数字VCR、数字摄录影机、数字相机、MP3播放器或其它单一集成电路。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种时钟脉冲产生器，包括：
一第一输入端，接收一第一时钟脉冲信号，该第一时钟脉冲信号具有一第一电平转换以及一第二电平转换，该第一及第二电平转换可定义一第一脉冲宽度；以及
一第二输入端，接收一第二时钟脉冲信号，该第二时钟脉冲信号具有一第三电平转换，该第一及第三电平转换可定义一时间周期；
其中该时钟脉冲产生器比较该第一脉冲宽度与该时间周期，并输出一第三时钟脉冲信号，该第三时钟脉冲信号具有一第二脉冲宽度、一第四电平转换及一第五电平转换，该第二脉冲宽度由该第四及第五电平转换所定义；
其中该第一时钟脉冲信号的该第二电平转换或该第二时钟脉冲信号的该第三电平转换根据该第一脉冲宽度与该时间周期的比较结果，触发该第三时钟脉冲信号的该第五电平转换，该第一电平转换触发该第三时钟脉冲信号的该第四电平转换。
2.如权利要求1所述的时钟脉冲产生器，其中该第二脉冲宽度大约等于该第一脉冲宽度或该时间周期。
3.如权利要求1所述的时钟脉冲产生器，其中该时间周期具有一追踪延迟时间，该追踪延迟时间位于该第三时钟脉冲信号与该第二时钟脉冲信号之间。
4.如权利要求1所述的时钟脉冲产生器，还包括：
一脉冲产生器，耦接该第一输入端；以及
一比较器，耦接于该脉冲产生器与该第一输入端之间，并耦接该第二输入端，其中该比较器比较该第一及第二时钟脉冲信号，并输出一信号予该脉冲产生器，该比较器具有一与非门电路。
5.如权利要求4所述的时钟脉冲产生器，其中该脉冲产生器输出该第三时钟脉冲信号，该第三时钟脉冲信号具有该第四及第五电平转换，该第一时钟脉冲信号的该第一电平转换触发该第四电平转换，该比较器所输出的该信号触发该第五电平转换。
6.一种存储器电路，包括：
至少一存储器阵列，用以存储数据；以及
一控制电路，提供至少一信号，用以存取该存储器阵列所存储的数据，该控制电路包括一时钟脉冲产生器，该时钟脉冲产生器包括：
一第一输入端，接收一第一时钟脉冲信号，该第一时钟脉冲信号具有一第一电平转换以及一第二电平转换，该第一及第二电平转换可定义一第一脉冲宽度；
一第二输入端，接收一第二时钟脉冲信号，该第二时钟脉冲信号具有一第三电平转换，该第一及第三电平转换可定义一时间周期；以及
一输出端，输出一第三时钟脉冲信号，该第三时钟脉冲信号具有一第二脉冲宽度、一第四电平转换以及一第五电平转换，该第二脉冲宽度由该第四及第五电平转换所定义；
其中该第一电平转换触发该第三时钟脉冲信号的该第四电平转换；
其中若该第一脉冲宽度大于该时间周期，该第一时钟脉冲信号的该第二电平转换触发该第三时钟脉冲信号的该第五电平转换，若该第一脉冲宽度未大于该时间周期时，该第二时钟脉冲信号的该第三电平转换触发该第三时钟脉冲信号的该第五电平转换。
7.如权利要求6所述的存储器电路，其中该第二脉冲宽度大约等于该第一脉冲宽度或该时间周期。
8.如权利要求6所述的存储器电路，其中该时间周期具有一追踪延迟时间，该追踪延迟时间位于该第三时钟脉冲信号与该第二时钟脉冲信号之间。
9.如权利要求6所述的存储器电路，其中该时钟脉冲产生器还包括：
一脉冲产生器，耦接该第一输入端；以及
一比较器，耦接于该脉冲产生器与该第一输入端之间，并耦接该第二输入端；
其中该比较器比较该第一及第二时钟脉冲信号，并输出一信号予该脉冲产生器，使得该脉冲产生器输出该第三时钟脉冲信号，该第三时钟脉冲信号具有该第四及第五电平转换，该第一时钟脉冲信号的该第一电平转换触发该第四电平转换，该比较器所输出的该信号触发该第五电平转换。
10.如权利要求9所述的存储器电路，其中该比较器具有一与非门电路。
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