CN101354878B - 接收装置与时钟信号速率的校准方法 - Google Patents

Abstract

一种接收装置，其包含有一缓冲单元与一时钟产生单元。该缓冲单元根据一符号时钟信号来接收一解码数据，并根据一像素时钟信号来读出解码数据并产生一水位值。而时钟产生单元接收符号时钟信号来产生像素时钟信号，且根据水位值及/或一相位差异信号来调整像素时钟信号的速率。

Description

接收装置与时钟信号速率的校准方法

技术领域

本发明涉及视频接口技术，特别是涉及一种应用于显示连接端口(DisplayPort)接口的接收端的装置。

背景技术

图1显示连接一发送装置(Source Device)与一接收装置(Sink Device)的一显示连接端口(DisplayPort)接口，与该接口间的数据流示意图。

DisplayPort是由视频电子设备标准制定协会(Video electronics StandardAssociation，简称VESA)所推广的新一代数字高速影音传输接口，其利用PCI-EXRPESS类连接(Like Link)的方式，将影像与声音的数据载在高速的符号时钟信号(Symbol Clock Signal)上，并通过传输特定的频率比例分组，使接收端得以还原原始影像传输速率与原始声音传输速率。

如图1A所示，DisplayPort接口130包含一条主链路(Main Link)、一条辅助通道(Auxiliary Channel)以及一条热插入检测(Hot Plug Detect，简称HPD)信号线。辅助通道提供传输频宽(约1Mbps)，具有低延迟(最久不超过500uS)特性，并可双向传输，以用来管理主链路，同时对发送装置110与接收装置120进行控制。至于HPD信号线也可由接收装置120用来对发送装置110发出中断要求(Interrupt Request)。

主链路是一个高频宽、低延迟、单向的等时性(Isochronous)串流传输接口，由1至4条数据传输信道(Lane)所组成，以提供数字视频与音频同时串流传输的功能，每一条数据传输信道支持两种信道传输率(Link Rate)F_link：1.62Gbps或2.7Gbps，因此DisplayPort最多可达10.8Gbps的传输速率。请注意，在本说明书中除了上述通道传输率F_link之外，应该再与另外两种传输率作区别：信道符号传输率(Link Symbol Rate)F_sym与像素传输率(PixelRate)F_pix。信道符号传输率F_sym指在主链路上，以每一个符号(就每一条数据传输信道来看，通常每一个符号传送8个位，故每一个符号只能传送一个像素的部分数据，例如只有红绿蓝(RGB)中的红色(R)数据)为单位的传输速率，而实际上，信道符号传输率F_sym根据该通道传输率F_link降10倍频所产生，故具有两种传输速度，即162Mbps或270Mbps。至于像素传输率F_pix则是指发送装置110产生的每一个像素的传输速度，其与信道符号传输率F_sym及通道传输率F_link属相互独立而无关。

DisplayPort没有独立的时钟(Clock)信号信道，接收装置120利用时钟回复技术(Data Recovery)自所接收到的数据串流中将信道符号传输率F_sym还原出来。此外，由于利用DisplayPort传送数据时，发送装置110在产生像素数据时的像素传输率F_pix独立于通道传输率F_link，其中该发送装置110以信道传输率F_link来在接口上传送数据。发送装置110通过DisplayPort特定的频率比例分组，或是影像属性分组(Stream Attribute Packet)来将时间戳印(TimeStamp)M_vid[23:0]、N_vid[23:0]传送至接收装置120(实际上，DisplayPort的频率比例分组还包含音频时间戳印M_aud、N_aud，其处理方式与时间戳印相近，因此不再重复赘述)，以供接收装置120还原像素时钟信号CLK_pix(具像素传输率F_pix)。换言之，根据符号时钟信号CLK_sym(具信道符号传输率F_sym)与时间戳印比例M_vid/N_vid，并通过如图1B所示、具有两个分频器210、230，与包含相位频率检测器PFD、低通滤波器LPF、压控振荡器VCO的锁相回路(Phase-locked Loop Circuit，PLL)220等的电路组态，接收装置120就可以还原传送装置110所使用的像素时钟信号CLK_pix或像素传输率F_pix。亦即在发送装置110中所产生的像素时钟信号CLK_pix与符号时钟信号CLK_sym之间并无关联，这两种传输率或时钟信号之间的转换或映像(Mapping)，是通过时间戳印M_vid、N_vid来定义，其关系以数学关系式表示为：T_pix×M_vid＝T_sym×N_vid，据此，可以推导出像素传输率F_pix＝(M_vid/N_vid)×F_sym。

图2A显示一帧(Frame)的相关影像属性参数。图2B为垂直同步信号VS、水平同步信号HS与数据致能信号DE的关系图。发送装置110所传送的传送影像属性分组(Main Stream Attribute Packet)还包含有如下的影像属性参数(请参考图2A)：帧宽度H_total、帧高度V_total、左空白宽度H_start、上空白(Blanking)高度V_start、有效(Active)区域宽度H_width、有效区域高度V_height、垂直同步宽度W_VS、水平同步宽度W_HS等等，以供接收装置120还原原始帧格式，即一帧中，有效区域A与空白(或非有效)区域B的大小与相对位置。

根据DisplayPort的规格，接收装置120利用上述还原的像素传输率F_pix作为将视频数据传送至后级电路的取样频率，再根据上述影像属性参数以陆续造出或还原影像控制信号。请参考图2B，首先利用像素周期T_pix与垂直同步宽度W_VS(以像素周期为单位)造出一垂直同步信号VS，再根据像素周期T_pix、帧宽度H_total与水平同步宽度W_HS(以像素周期为单位)造出水平同步信号HS，最后，根据像素周期T_pix、左空白宽度H_start与有效区域宽度H_width造出数据致能信号DE以及场域信号FIELD(未图标)等等，以利视频数据的后续处理。

然而，某些环境因素会使接收装置120还原的像素时钟信号CLK_pix发生误差，例如当还原的像素时钟信号CLK_pix与原发送装置110的原始像素时钟信号CLK_pix的频率不同时，即发生频偏现象。例如，一般接收装置120的锁相回路220常因为时间戳印M_vid、N_vid(或M_aud、N_aud)的位数远大于分频器210、230的位数(约在2⁸以上)的关系，而易导致分频后进入相位频率检测器PFD的两个除M、除N信号久久才产生一次，造成锁相回路220的输出发生抖动(jitter)现象，而发生上述频偏现象；或是DisplayPort为了降低静电效应(Electromagnetic Interference，EMI)而具有支持展频的设计，但也因为如此，接收装置120所接收到的M_vid或M_aud便可能为一飘移较大的数值，则接收装置120根据此飘移数值所还原出的像素时钟信号CLK_pix也容易发生上述频偏现象。结果，像素时钟信号CLK_pix发生误差的问题，将导致接收装置120最后还原的影像格式不同于发送装置110传输的影像格式，以致于后级电路(例如影像缩放电路(scaler)、显示器…等装置)发生不正常操作。

发明内容

有鉴于上述问题，本发明的目的之一为提供一种接收装置，其可在像素时钟发生频偏时自动矫正该频偏现象，稳定像素时钟的速率，而达成接收装置还原的影像格式与发送装置传输的影像格式一致的功效。

为达到上述目的，本发明的一实施例提供了一种接收装置，其包含有一缓冲单元与一时钟产生单元。该缓冲单元用以存储一解码数据，且根据一符号时钟信号来接收解码数据，并根据一像素时钟信号来读出解码数据并产生一水位值。而时钟产生单元接收符号时钟信号以产生像素时钟信号，且其根据水位值调整像素时钟信号的读出速率。

再者，本发明的一实施例提供了一种时钟信号速率的校准方法，包含下列步骤：首先，根据一符号时钟信号来接收一解码数据，且根据一像素时钟信号来读出解码数据、并产生一水位值。接着，接收符号时钟信号以产生像素时钟信号，且根据水位值来调整像素时钟信号的速率。

本发明实施例的接收装置与时钟信号速率的校准方法，通过解码数据的水位及/或其它信息来判断目前像素时钟信号的状态，以对像素时钟信号作相应的调整，而实现稳定像素时钟信号速率的功效。

结合下列附图、实施例的详细说明及权利要求，将上述及本发明的其它目的与优点详述于后。

附图说明

图1A显示位于一发送装置与一接收装置之间的显示连接端口接口，与该接口间的数据流示意图。

图1B是在一已知Displayport接收装置中，利用一锁相回路连接两个分频器，用来将信道符号传输率F_sym还原成像素传输率F_pix。

图2A显示帧的相关影像属性参数。

图2B为垂直同步信号VS、水平同步信号HS与数据致能信号DE的关系图。

图3A显示一接收装置的示意图。

图3B显示本发明一实施例的接收装置的部分结构与数据流的示意图。

图3C显示本发明另一实施例的接收装置的部分结构与数据流的示意图。

图4A显示本发明另一实施例的接收装置的部分结构与数据流的示意图。

图4B显示Displayport的传输数据与将该数据重新排列组合后的分组的示意图。

图4C为致能信号En、控制信号VB-ID、垂直空白信号VB、还原的像素时钟CLK_pix′、垂直同步信号VS’v与Vs’r的关系图。

图5显示本发明一实施例的时钟信号速率的校准方法的流程图。

附图符号说明

110             发送装置

120、320        接收装置

210、230        分频器

220               锁相回路

321               视频缓冲单元

322               判断单元

323、323’、423   时钟产生单元

PFD               相位检测器

PHY               物理层

LINK              链接层

具体实施方式

以下的说明以DisplayPort的影像数据传输为例，但本发明的技术并不局限于此，也可以应用于DisplayPort的声音数据传输、或其它格式的数据传输。

图3A显示根据本发明的DisplayPort接收装置320的结构图。该接收装置320包含一物理层(Physical layer)PHY与一链接层(Link layer)LINK。

该物理层PHY利用一时钟数据回复电路(Clock Data Recovery，CDR)(未图示)，连接至主链路的其中的一个数据传输信道，用来自所接收到的影像数据中还原符号时钟信号CLK_sym′(与发送装置110实际上的符号时钟信号CLK_sym比较，可能略有差异)并同时正确地接收视频数据D_sym。之后，再利用一解码器(未图标)根据符号时钟信号CLK_sym′，对视频数据D_sym进行解码(例如采用ANSI8B/10B编码规则来进行解码)，一方面产生视频解码数据D_vid，另一方面也撷取出时间戳印M_vid/N_vid以及影像属性分组的相关影像属性参数，例如W_VS、W_HS、H_total、V_total、H_start、V_start、H_width、V_height、VB_ID、BS/BE、以及VBS…等。

该链接层LINK用以根据视频解码数据D_vid、符号时钟信号CLK_sym′、时间戳印M_vid/N_vid、与影像属性分组的相关影像属性参数，来产生像素时钟信号CLK_pix′、水平同步信号HS’、垂直同步信号VS’、数据致能信号DE’、以及场域信号FIELD’。

如图3B显示，依据本发明一实施例的接收装置320中的链接层LINK的部分数据流与结构图。其中，该链接层LINK的部分结构包含有一视频缓冲单元321、一判断单元322、以及一时钟产生单元323。

在本实施例中，视频缓冲单元(Video Buffer)321为一先进先出存储器(FIFO)，其依据符号时钟信号CLK_sym′来接收并存储视频解码数据D_vid。之后，视频解码数据D_vid由视频缓冲单元321输出时，为确保其后级电路的正常运作则根据像素时钟信号CLK_pix′(具像素传输率F_pix′)来读出视频解码数据D_vid，而视频缓冲单元321的存在就是为了缓冲符号时钟信号CLK_sym′与像素时钟信号CLK_pix′的传输率差异所造成的数据流量累积，亦即利用视频缓冲单元321进行频率转换的操作。当频率转换达成平衡-即发送装置110发送的原始像素时钟信号CLK_pix与接收装置320还原的像素时钟信号CLK_pix′一致时，进出视频缓冲单元321中单位时间平均数据量会相同；但是若如已知技术所述的锁相回路220的输出发生抖动或其它环境因素导致接收装置320还原的像素时钟信号CLK_pix′发生频偏、而与原始像素时钟信号CLK_pix不一致时，在视频缓冲单元中321进出的单位时间平均数据量便会发生变动，产生存储数据水位(Water Level)上升或下降的趋势。而视频缓冲单元321即可根据此存储的视频解码数据D_vid的流量或总量，来产生一水位值WL。举例而言，视频缓冲单元321可依据视频解码数据D_vid的一写入地址减去视频解码数据D_vid的一读出地址而产生水位值WL。

而判断单元322根据水位值WL的大小来产生一控制信号up/dn，以控制时钟产生单元323产生像素时钟信号CLK_pix′的速率。其中，控制信号up用以控制时钟产生单元323加速像素时钟信号CLK_pix′的速率；控制信号dn用以控制时钟产生单元323降低像素时钟信号CLK_pix′的速率。时钟产生单元323接收符号时钟信号CLK_sym′或外部时钟ext来产生上述像素时钟信号CLK_pix′，且根据控制信号up/dn来调整像素时钟信号CLK_pix′的速率。

举例而言，当接收装置320接收到的时间戳印M_vid或M_aud为一飘移较大的数值，或其它环境因素使时钟产生单元323还原出的像素时钟信号CLK_pix′发生错误或抖动、以致于数据写入的速度变快，导致视频缓冲单元321中的数据存储量(水位)有升高的趋势时，判断单元322便根据相对应增加的水位值WL来产生控制信号up，以令时钟产生单元323加快像素时钟信号CLK_pix′的速率，使读出视频解码数据D_vid的速率加快，而让水位降低；相对的，当数据读出的速率变快时，导致视频缓冲单元321中的数据存储量(水位)有降低的趋势时，判断单元322便根据相对应降低的水位值WL来产生控制信号dn，以令时钟产生单元323降低像素时钟信号CLK_pix′的速率，使读出的视频解码数据D_vid的速度减慢，而让水位升高；或，当视频缓冲单元321中的数据存储量(水位)为“满”或“接近满”时，判断单元322可根据水位值WL的上限来产生控制信号up，以令时钟产生单元323加快像素时钟信号CLK_pix′的速率，使读出视频解码数据D_vid的速率加快，以降低水位；或是，当视频缓冲单元321中的数据存储量(水位)为“空”或“接近空”时，判断单元322便根据水位值WL的下限来产生控制信号dn，以令时钟产生单元323降低像素时钟信号CLK_pix′的速率，使读出的视频解码数据D_vid的速度减慢，而让水位升高。

综上所述，本发明的接收装置320不仅使用时间戳印比例M_vid/N_vid，而且还另外使用视频缓冲单元321的水位实时监控的机制，在像素时钟信号CLK_pix′发生错误时，保持数据读写速率的稳定，而使接收装置320还原的像素时钟信号CLK_pix′能够与发送装置110发送的原始像素时钟信号CLK_pix保持一致、且接收装置320不受M_vid或M_aud飘移或其它环境因素的干扰，而实现接收装置320还原的影像格式等于发送装置110传输的影像格式，使后级电路能正常操作，而解决已知技术的问题。

须注意的是，在另一实施例中，设计者也可依据需求将判断单元322的功能整合至时钟产生单元323’中，如图3C所示。亦即，时钟产生单元323’可直接根据水位值WL来调整像素时钟信号CLK_pix′的速率。

图4A显示依据本发明另一实施例的接收装置320中的链接层LINK的部分数据流与结构图。该链接层LINK的部分结构包含有一视频缓冲单元321、一时钟产生单元423、以及一相位检测器PFD。本实施例的概念与图3B、3C的结构相近，均不仅使用时间戳印比例M_vid/N_vid来作为还原像素时钟信号CLK_pix′的参考，而且还以其它信息来作为还原像素时钟信号CLK_pix′的依据。须注意的是，本实施例还利用其它测量机制来精算像素时钟信号CLK_pix′，再利用符号时钟信号CLK_sym′或外部时钟ext配合时钟产生单元423来产生精准的还原像素时钟信号CLK_pix′。本实施例的细节详述如下。

如图4B所示，DisplayPort发送装置110在传输数据时，会将该图左侧显示的致能信号En的信息与红绿蓝(RGB)三原色的像素…等信息重新排列组合，转换为该图右侧显示的包含有四信道的信道符号传输分组中。以通道0为例，其至少包含有空白起始BS、空白结束BE、控制信号VB-ID、视频时间戳印M_vid、音频时间戳印M_aud、以及像素信息。请参考图4C，接着，接收装置320根据分组中的VB-ID、BS、BE、解出垂直空白信号(VerticalBlanking Signal)VB。如该图所示，当VB-ID＝1、En＝1时，垂直空白信号VB便为1，而其它时间为0。须注意的是，在VB为1的期间表示目前发送装置110传输的数据正处于垂直空白期间(Vertical Blanking Period)，而此时VB＝1的信号将被作为本实施例调整像素时钟信号CLK_pix′速率的参考基准。

请参考图4C，首先，接收装置320可利用时间戳印比例M_vid/N_vid来锁定出一个大略的像素时钟信号CLK_pix′。另外，DisplayPort规格中，接收装置320中的垂直同步信号VS’v必须与垂直空白信号VB维持一定的时间关系，例如，所有垂直同步信号VS’v的正缘(Rising Edge)都必须落后(Delay)垂直空白信号VB的正缘一段预设时间T_d，以避免遗漏或读不到数据。因此，接收装置320将落后VB预设时间T_d后的VS’(例如VS’v2)作为像素时钟信号CLK_pix′新的起点，并以此新起点的像素时钟信号CLK_pix′来数完此帧(frame)的“帧宽度*帧高度(H_total*V_total)”后，再造出第二个VS’(例如VS’v3)以作为像素时钟信号CLK_pix′数下一帧的起点，之后依此类推。

理论上，每一个垂直同步信号均应该刚好落后VB一段预设时间T_d，且此时落后时间T_d的垂直同步信号一般称为虚拟垂直同步信号VS’v。然而，实际上由接收装置320还原出的垂直同步信号VS’r，却可能会因为锁相回路220的输出抖动、M_vid或M_aud飘移、电路或其它环境…等因素影响，而超前或落后虚拟垂直同步信号VS’v的相位，无法刚好落后VB一段预设时间T_d。例如，图中VS’r1超前VS’v1时间t1，而VS’r3落后VS’v3时间t2。此处垂直同步信号VS’r相对于虚拟垂直同步信号VS’v的超前或落后，即可反映出所述外在环境因素对接收装置320还原的像素时钟信号CLK_pix′有多少影响。而本实施例的结构便可利用相位检测器PFD来检测虚拟垂直同步信号VS’v与还原出的垂直同步信号VS’r两者间的相位误差的超前或落后状态，产生至少一相位差异信号Pd(其包含相位超前信息或相位落后信息)供时钟产生单元423参考。接着，时钟产生单元423便可根据相位差异信号Pd，及/或同时参考上述水位值WL，来调整像素时钟信号CLK_pix′的速率，以稳定视频缓冲单元321的数据读写速率，使接收装置320不受M_vid或M_aud飘移、或其它环境因素的干扰。

须注意的是，本实施例的结构所描述的VS’v与VS’r两者间的相位超前或落后，以另一个角度来看也等于是指垂直同步信号VS’r与垂直空白信号VB间的相位差异。再者，虽然本实施例的结构利用VS’v与VS’r两者间的相位超前或落后的相位差异信息，来加快或减慢像素时钟信号CLK_pix′的速率，以决定下一帧的像素时钟信号CLK_pix′速率，而使接收装置320能够正确的还原出相同于发送装置110传输的影像格式；但是，本发明另一实施例的接收装置320也可直接针对垂直同步信号VS’r来作修正，使VS’r的相位对准VS’v的相位。再者，若后级电路的设计可容忍画面最后一条线不足线的现象，也可在垂直空白信号VB延迟预设时间T_d后自动造出垂直同步信号，如同直接采用VS’v，如此则不需要复杂的追踪(tracking)结构，只需要将初始估算的像素时钟信号CLK_pix′速率的精确度限制在一可容许的范围内即可。

而上述时钟产生单元323、323’、423的技术可以锁相回路(Phase-LockedLoop，PLL)或直接数字合成(Direct Digital Synthesis，DDS)的方式来实现。

图5显示本发明一实施例的时钟信号速率的校准方法的流程图。该方法包含有下列步骤：

步骤S502：开始。

步骤S504：根据一符号时钟信号来接收一解码数据，且根据一像素时钟信号来读出该解码数据并产生一水位值。

步骤S506：接收该符号时钟信号以产生该像素时钟信号，且根据该水位值来调整该像素时钟信号的速率。

步骤S508：结束。

须注意的是，本发明一实施例的时钟信号速率的校准方法，其应用于一DisplayPort规格的接收装置的链接层电路中，且其中该解码数据可为一视频数据或一音频数据。

而该产生该水位值的步骤S504可根据该解码数据的一写入地址与该解码数据的一读出地址的差值来产生该水位值。且根据该水位值来调整该像素时钟信号速率的步骤S506可先判断该水位值的高低来产生一控制信号，再根据该控制信号来调整该像素时钟信号的速率。

在本发明另一实施例的时钟信号速率的校准方法中，还包含有下列步骤：检测一垂直同步信号与一垂直空白信号(Vertical Blanking Signal)的相位差异信息以产生至少一相位差异信号，并根据该相位差异信号来调整该像素时钟信号的速率。

再者，在本发明另一实施例的时钟信号速率的校准方法中，还可包含下列步骤：检测一还原垂直同步信号与一虚拟垂直同步信号间的相位差异，且再根据该还原垂直同步信号与该虚拟同步信号的相位差异信息来调整该像素时钟信号的速率。其中，虚拟垂直同步信号的相位对应一垂直空白信号中的一预设时间点。

在实施例的详细说明中所提出的具体实施例仅用以方便说明本发明的技术内容，而非将本发明狭义地限制于上述实施例，在不超出本发明的精神及权利要求的范围的情况，所做的种种变化实施，皆属于本发明的范围。

Claims (12)

1.一种应用于显示连接端口DisplayPort规格的接收装置，包含有：

一缓冲单元，根据一符号时钟信号来接收一解码数据，且根据一像素时钟信号来读出该解码数据并产生一水位值，其中该缓冲单元根据该解码数据的一写入地址与该解码数据的一读出地址的差值来产生该水位值；以及

一时钟产生单元，接收该符号时钟信号以产生该像素时钟信号，其中该时钟产生单元根据该水位值来调整该像素时钟信号的速率；

其中该水位值是与该缓冲单元中的数据存储量相关的值。

2.如权利要求1所述的接收装置，其应用于一DisplayPort规格的接收装置的链接层电路中，且该缓冲单元为一视频缓冲单元或一音频缓冲单元。

3.如权利要求1所述的接收装置，还包含一判断单元，该判断单元根据该水位值，来产生一控制信号，且该时钟产生单元接收并根据该控制信号来调整该像素时钟信号的速率。

4.如权利要求1所述的接收装置，还包含一相位检测器，用以检测一垂直同步信号与一垂直空白信号的相位差异信息以产生至少一相位差异信号，且该时钟产生单元根据该相位差异信号来调整该像素时钟信号的速率。

5.如权利要求1所述的接收装置，还包含一相位检测器，用以检测一垂直同步信号与一虚拟垂直同步信号间的相位差异，来提供该垂直同步信号与该虚拟同步信号的相位差异信息给该时钟产生单元，以调整该像素时钟信号的速率。

6.如权利要求5所述的接收装置，其中前述虚拟垂直同步信号的相位对应一垂直空白信号中的一预设时间点。

7.如权利要求1所述的接收装置，其中该时钟产生单元为一锁相回路或一直接数字合成装置。

8.一种应用于显示连接端口DisplayPort规格的接收装置的时钟信号速率的校准方法，包含有：

该接收装置的缓冲单元根据一符号时钟信号来接收一解码数据，且根据一像素时钟信号来读出该解码数据并产生一水位值；以及

接收该符号时钟信号以产生该像素时钟信号，且根据该水位值来调整该像素时钟信号的速率；

其中该水位值是与该缓冲单元中的数据存储量相关的值。

9.如权利要求8所述的时钟信号速率的校准方法，其应用于一DisplayPort规格的接收装置的链接层电路中，且该解码数据为一视频数据或一音频数据。

10.如权利要求8所述的时钟信号速率的校准方法，其中该产生该水位值的步骤还包含有：

根据该解码数据的一写入地址与该解码数据的一读出地址的差值来产生该水位值。

11.如权利要求8所述的时钟信号速率的校准方法，还包含有：

判断该水位值的高低来产生一控制信号；以及

根据该控制信号来调整该像素时钟信号的速率。

12.如权利要求8所述的时钟信号速率的校准方法，还包含有：

检测一垂直同步信号与一垂直空白信号的相位差异信息以产生至少一相位差异信号；以及

根据该相位差异信号来调整该像素时钟信号的速率。

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