CN101178434A - 雷达数据采集系统及其采集方法 - Google Patents

Abstract

本发明涉及一种雷达数据采集系统及方法，系统包括采集控制功能装置和主机数据记录接口装置，其中系统还包括存储功能模块，主机数据记录接口装置为PCI总线控制装置，PCI总线控制装置通过PCI总线与数据记录主机连接，采集控制功能装置分别与存储功能模块、PCI总线控制装置相连。方法包括将采集的雷达数据信号进行采样量化处理、将经过处理后的数据传至存储功能模块中、将数据从存储功能模块中取出并通过PCI总线控制装置传送至数据记录主机。采用该种雷达数据采集系统及方法，提高了兼容性、可移植性和通用性，便于应用和开发；且实时采集、传送和存储，简单方便，性能稳定可靠，使用范围较广，为雷达技术进一步发展奠定了坚实基础。

Description

雷达数据采集系统及其采集方法

技术领域

本发明涉及通信技术领域，特别涉及雷达数据采集技术领域，具体是指一种雷达数据采集系统及其采集方法。

背景技术

随着电子器件的高速发展和计算机总线技术日趋成熟，数据采集的采样速率已经得以飞速发展，现今的A/D采样率已经达到10GS/s，通过A/D采样在中频对雷达进行信号处理变得完全可能。

雷达数据采集技术实现了多种分辨率图像信号的采集与保存。支持二级开发，可用于雷达、医学、产品质量检测等各种领域，应用范围包括数据采集、波形分析和信号处理，也可用其完善工业生产过程监控系统。

在传统的雷达显示终端中所涉及到的视频信号是模拟的，随着计算机技术和IC技术的不断发展，使这种模拟信号的数字化成为可能，也使得雷达视频的存储和远距离传输成为可能，并在实际中得到越来越多的应用，并在基于这种技术背景下开展了相应的研究。

PCI局部总线是微型计算机中处理器/存储器与外围控制部件，是各类扩展卡之间的互连接口，PCI总线规范是互连机构的协议，以及电气和机械配置的规范，是当今高性能微型计算机事实上的总线标准。

33MHz/32位的PCI总线就可以实现132MB/S的数据传输速率，它还能够配合要求彼此间快速访问或快速访问系统存储器的适配器工作，也能让处理器以接近自身总线全速度访问适配器，在嵌入式计算机和工业控制计算机方面具有广泛的应用前景。

在处理高速雷达信号过程中，数据的采集和存取是其中重要的一个环节。雷达信号的处理一般都要求几MB/S甚至几十MB/S的速度。而目前用于PC机的数据采集系统大部分是基于ISA总线的，其最大缺点就是传输数据速度低，不能实现实时传输。同时，以往的雷达视频实时数据采集方案在硬件、驱动和软件方面不同程度的存在数据采集速度、信号处理效果失真等若干问题，在实用性和可行性方面无法有效推广。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种能够高效完成对雷达回波信号的采集和存储、兼容性强、可移植性和通用性较好、实现简单方便、工作性能稳定可靠、使用范围较为广泛的雷达数据采集系统及其采集方法。

为了实现上述的目的，本发明的雷达数据采集系统及其采集方法如下：

该雷达数据采集系统，包括采集控制功能装置和主机数据记录接口装置，其主要特点是，所述的系统还包括存储功能模块，所述的主机数据记录接口装置为PCI总线控制装置，且该PCI总线控制装置通过PCI总线与数据记录主机相连接，所述的采集控制功能装置分别与所述的存储功能模块、PCI总线控制装置相连接。

该雷达数据采集系统的采集控制功能装置包括采集模块和核心控制逻辑模块，所述的采集模块连接于该核心控制逻辑模块，所述的PCI总线控制装置为PCI桥控制模块。

该雷达数据采集系统的采集模块、核心控制逻辑模块和PCI桥控制模块均设置于同一可编程逻辑器件芯片中。

该雷达数据采集系统的核心控制逻辑模块包括采集管理单元、帧存管理单元、压缩单元和本地控制单元，所述的本地控制单元分别与所述的PCI桥控制模块和采集管理单元相连接，所述的压缩单元通过帧存管理单元分别与本地控制单元、采集管理单元和PCI桥控制模块相连接。

该雷达数据采集系统的存储功能模块为静态随机访问存储器SRAM，所述的静态随机访问存储器SRAM与所述的帧存管理单元相连接。

该使用上述的系统进行雷达数据采集的方法，其主要特点是，所述的方法包括以下步骤：

(1)采集控制功能装置将采集到的雷达数据信号进行采样量化处理；

(2)采集控制功能装置将经过处理后的数据传输至存储功能模块中；

(3)采集控制功能装置将数据从存储功能模块中取出，并通过PCI总线控制装置传送至数据记录主机。

该雷达数据采集的方法的采集控制功能装置将采集到的雷达数据信号进行采样量化处理包括以下步骤：

(1)采集控制功能装置将采集到的雷达模拟视频信号进行采样量化处理；

(2)将处理后的信号进行量程归并；

(3)随后将处理后的信号相对于主脉冲对齐，并加入数据帧头信息。

该雷达数据采集的方法的采集控制功能装置包括采集模块，核心控制逻辑模块，所述的采集模块连接于该核心控制逻辑模块，所述的采集控制功能装置将采集到的雷达数据信号进行采样量化处理还包括以下步骤：

(4)将一个主脉冲正程的雷达回波信号数据通过DMA方式从采集模块传输至核心控制逻辑模块中；

(5)使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入显示应用模块进行数据合并、抗异步干扰处理，并实时显示；

所述的采集控制功能装置将经过处理后的数据传输至存储功能模块为：

使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入存储功能模块中。

该雷达数据采集的方法的将数据从存储功能模块中取出并通过PCI总线控制装置传送至数据记录主机可以包括以下步骤：

(1)采集控制功能装置从存储功能模块中取出有效数据并通过游程编码算法进行无损压缩处理；

(2)在该压缩后的有效数据中加入标示数据有效长度的信息；

(3)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(4)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(5)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(6)该数据记录主机从该有效数据的预定地址中读出长度信息，再根据该长度信息读取压缩后的有效数据；

(7)该数据记录主机保存经过解压缩算法得到的有效数据。

该雷达数据采集的方法的将数据从存储功能模块中取出并通过PCI总线控制装置传送至数据记录主机也可以包括以下步骤：

(1)采集控制功能装置从存储功能模块中取出有效数据；

(2)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(3)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(4)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(5)该数据记录主机读取该有效数据；

(6)该数据记录主机直接保存该有效数据。

采用了该发明的雷达数据采集系统及其采集方法，由于在采集系统中采用了CPLD、FPGA等可编程逻辑器件，从而较好的解决了信号的负载能力问题，并且将复杂的PCI总线接口转换为相对简单的接口，不仅提高了该雷达数据采集系统的兼容性、可移植性和通用性，而且使得该系统便于应用和开发；同时，在数据采集过程中采用了双数据缓存队列(FIFO，First Input First Output)技术，通过DMA(Direct Memory Access)方式利用单个FIFO一次传输一帧雷达数据信号，即一个主脉冲正程的雷达回波信号，从而保证了雷达信号的实时采集、传送和存储，实现方法简单方便，工作性能稳定可靠，使用范围较为广泛，为雷达技术的进一步发展奠定了坚实的基础。

附图说明

图1为本发明的雷达数据采集系统的功能模块整体框图。

图2为本发明的雷达数据采集系统的硬件模块关系框图。

图3为本发明的雷达数据采集系统的工作原理示意图。

图4为本发明的雷达数据采集工作流程图。

图5为本发明的雷达数据采集系统的逻辑结构框图。

图6为本发明的雷达数据采集方法的各个逻辑数据通道的分时关系示意图。

图7为本发明的雷达数据采集方法的帧格式示意图。

图8为本发明的雷达数据采集系统中使用CPLD实现双FIFO控制的内部控制逻辑示意图。

图9为本发明的雷达数据采集系统中单个FIFO控制的状态机转移示意图。

图10为本发明的雷达数据采集系统中单个FIFO控制的状态机逻辑仿真示意图。

图11为本发明的雷达数据采集系统中使用CPLD实现双FIFO控制的状态机转移示意图。

图12为本发明的雷达数据采集系统中使用CPLD实现双FIFO控制的状态机逻辑仿真示意图。

具体实施方式

为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。

首先介绍一下本发明中所涉及的缩写词：

请参阅图1所示，该雷达数据采集系统，包括采集控制功能装置和主机数据记录接口装置，其中，所述的系统还包括存储功能模块，所述的主机数据记录接口装置为PCI总线控制装置，且该PCI总线控制装置通过PCI总线与数据记录主机相连接，该采集控制功能装置包括采集模块和核心控制逻辑模块，所述的采集模块连接于该核心控制逻辑模块，所述的采集控制功能装置分别与所述的存储功能模块、PCI总线控制装置相连接。

其中，该核心控制逻辑模块包括采集管理单元、帧存管理单元、压缩单元和本地控制单元，所述的本地控制单元分别与所述的PCI桥控制模块和采集管理单元相连接，所述的压缩单元通过帧存管理单元分别与本地控制单元、采集管理单元和PCI桥控制模块相连接。

同时，所述的PCI总线控制装置为PCI桥控制模块，该雷达数据采集系统的存储功能模块为静态随机访问存储器SRAM，所述的静态随机访问存储器SRAM与所述的帧存管理单元相连接；不仅如此，该采集模块、核心控制逻辑模块和PCI桥控制模块均设置于同一可编程逻辑器件芯片中。

在实际使用当中，本发明的雷达数据采集系统的框架设计方案如下：

该雷达数据采集系统通过船载航行数据记录仪(VDR)专用接口，记录船舶雷达输出的全部信息。这些信息包括距离标志、方位标志、电子标绘符号、雷达图、电子海图、航线计划、导航数据、航行警报和其他相关雷达状况数据。

该雷达数据采集系统的采集频率满足图像最高分辨率1024×768。雷达数据采集系统按32位控制字方式与VDR主机接口，通过VDR主机进行初始化设置相关参数，工作时定时向主机发送经处理、压缩后的雷达图像信息。

对雷达图像的采集帧率要求不高，仅要求最低在1.5秒内完成一副图像的采集、处理、传输和存储，可看成是对一幅静态图像的采集、处理，但要求高分辨率和无损压缩，特别是针对VGA接口的RGB信号要求在一个刷新周期内完成图像数据的采集，如在60Hz的刷新频率下，行频为48.3KHz，要达到1024×768分辨率，采样率至少是86MHz，需要采用高速AD；在1024×768分辨率情况下一幅图像的数据将达到2.36M字节，在60Hz的刷新频率下即使PCI总线也不能做到对PC机的实时数据传输，必须使用帧存。因数据量大且不能丢失，需高速的大容量存储器，这样在余下的时间内便可以从容的对数据进行压缩和上传。

数据采集系统应用于雷达视频回波信号的处理。采集指标：采样率为40M样本，A/D采样字长是32位。每路数字信号字长取32位，将32位数据分别传入系统内存的不同区域，以便后续处理。系统设计以PCI总线控制器为基础，通过DMA方式分别将32位数据传输至系统内存的不同区域。

请参阅图1所示，其主要功能模块有：

●PCI总线控制装置

●存储功能模块

●采集控制功能芯片CPLD以及A/D部分

关于PCI总线控制装置的实现如下：

PCI总线是一个地址(数据)、命令(字节)选择信号复用的总线。它采用主从信号双向握手的方式来控制数据的传输，其接口电路设计与传统总线接口电路设计没有大的区别。一般来说，一个PCI接口电路应当完成以下几种功能：

(1)地址译码及命令译码，由于PCI总线可以采用正向方式和负向方式进行译码。因此用户应视应用情况选择适当的译码方式。一般选择正向译码；为保证不会出现地址冲突，最好采用全地址译码；命令信号线C/BE[0～3]必须能加译码。

(2)地址产生电路。PCI的突发传输方式包括一个地址周期和若干个数据周期，因此在PCI接口电路中必须包含高速的地址产生部件，用于向后级应用电路提供连接的地址。

(3)控制信号的产生。PCI总线上的数据传输基本上由FRAME、IRDY、TRDY和DEBVSEL 4根信号线控制，因此必须根据主从设备的忙闲情况相应产生这些控制信号。另外，PCI接口电路还应完成地址锁存及数据分离、命令锁存及字节选择信号分离的功能。

值得注意的是：

在设计这个功能时必须考虑到PCI规范中信号的负载能力。实现PCI总线控制器大体有两种方式：使用可编程器件和专用接口芯片。采用CPLD和FPGA等编程逻辑器件的优点在于其灵活的可编程性。专用芯片可以实现完整的PCI主控模块和目标模块接口功能，将复杂的PCI总线接口转换为相对简单的接口。用户可以集中精力于应用设计，而不是调试PCI总线的接口，明显缩短了开发时间。

请参阅图2所示，本发明的硬件设计根据功能可划分为：

●采集模块

●采集管理单元

●帧存模块

●帧存管理单元

●压缩单元

●本地控制单元

●PCI桥控制模块

其中图2中的左侧为采集模块和帧存模块电路结构部分，底部为PCI桥控制模块电路结构，而采集管理单元、帧存管理单元、压缩单元、本地控制单元合称核心控制逻辑，以上这些电路结构部分均由一片FPGA完成。

采集部分要求硬件系统与输入设备之间同步。在数据处理系统中，主要采用两种同步方式：系统同步和锁相同步方式。

由于采用的芯片内含锁相单元，而输入信号又有行场信号，故本发明中采用锁相同步方式，利用行频作为锁相单元输入HSYN连接到CKREF端，通过IC总线根据PC机要求对采样芯片进行配置改变divn值产生不同的采样率，达到多分辨率可调。采样芯片要求行场信号是正极性，为增加本系统的适应性，添加适配电路自动调整行、场信号极性。采样部分是数字和模拟的结合体，为防止干扰采用磁珠对两部分电源隔离。

核心逻辑控制部分的核心器件是Altera公司的EP1K100，任务是根据不同的分辨率和行、场同步信号，控制完成雷达信息数据的采集、帧存管理和数据的无损压缩，同时和桥芯片通过中断方式交递信息，并启动对桥芯片SRAM的突发写操作，写完成后通知桥芯片DMA进行数据传输。

在这部分要做好三个同步：

(1)采集数据流与AD转换同步，保证图像数据不丢失、不错位；

(2)帧存与SRAM工作时钟(100MHz)同步，保证数据按指定存放；

(3)写SRAM时，与PCI时钟(33MHz)同步，保证数据上传无误。

对于上述(1)、(2)，解决的办法是在FPGA中开辟一定深度的FIFO，形成数据输入和数据存储实际上的异步，写FIFO时以从采样芯片引入的转换时钟为节拍，利用场同步与行同步信号产生同步逻辑，达到采集与AD同步。对于上述(3)，按PCI时钟同步对SRAM进行写操作即可。

其中还包括了对数据的无损压缩。帧存和PCI桥由于采用了FPGA，须将相应功能引脚无缝的连到FPGA就行，利用FPGA的灵活性，通过编程产生需要的逻辑，完成帧存定时自动刷新，以及与桥的信息交递。

实际上，对于雷达数据采集，影响带宽的数据瓶颈在于三方面：

●A/D采样量化

●FIFO读写速度

●PCI的DMA速度

本发明的硬件方案采用以下方法着力解决这三个方面的问题：

●硬件方案中的采样芯片，最高采样率可以达到40MHz，采样深度为8bits

●FIFO最高读写速度可以达到133MHz

●计算机PCI总线的数据带宽可达到132MB/s，在实际中，由于受硬件环境，如主机板和CPU的影响，采用133Mbps的PCI。

该使用上述的系统进行雷达数据采集的方法，包括以下步骤：

(1)采集控制功能装置将采集到的雷达数据信号进行采样量化处理，包括以下步骤：

(a)采集控制功能装置将采集到的雷达模拟视频信号进行采样量化处理；

(b)将处理后的信号进行量程归并；

(c)随后将处理后的信号相对于主脉冲对齐，并加入数据帧头信息；

(d)将一个主脉冲正程的雷达回波信号数据通过DMA方式从采集模块传输至核心控制逻辑模块中；

(e)使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入显示应用模块进行数据合并、抗异步干扰处理，并实时显示；

(2)采集控制功能装置将经过处理后的数据传输至存储功能模块中，其为：

使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入存储功能模块中；

(3)采集控制功能装置将数据从存储功能模块中取出，并通过PCI总线控制装置传送至数据记录主机，可以包括以下步骤：

(a)采集控制功能装置从存储功能模块中取出有效数据并通过游程编码算法进行无损压缩处理；

(b)在该压缩后的有效数据中加入标示数据有效长度的信息；

(c)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(d)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(e)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(f)该数据记录主机从该有效数据的预定地址中读出长度信息，再根据该长度信息读取压缩后的有效数据；

(g)该数据记录主机保存经过解压缩算法得到的有效数据；

也包括以下步骤：

(a)采集控制功能装置从存储功能模块中取出有效数据；

(b)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(c)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(d)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(e)该数据记录主机读取该有效数据；

(f)该数据记录主机直接保存该有效数据。

在实际使用当中，对于本发明的软件设计方案，首先是驱动程序设计。

驱动程序是连接硬件和操作系统的桥梁。通过设备驱动程序，可以十分方便地对设备进行控制和管理，包括电源管理、中断管理、I/O控制、MEMORY管理等。

根据实际应用环境，要求整个软件将运行在Windows操作系统下，所以设计、开发基于Windows操作系统(Windows98、Windows2000、Windows XP)的设备驱动程序和客户端应用程序。

驱动部分实现的主要功能：

●电源的管理；

●即插即用功能(PnP)；

●中断管理；

●I/O管理；

●MEMORY管理；

●ODMA方式实现数据读写。

该设计在驱动程序中实现了即插即用功能对设备进行检测、加载和配置，即对PnP请求的响应，该请求指示驱动程序何时以及如何配置或取消其硬件或自身的设置。

PnP管理器使用IRP_MN_START_DEVICE来通知功能驱动程序其硬件被赋予了什么I/O资源，以及指导驱动程序做任何必要的硬件或软件设置，以便设备能正常工作。IRP_MN_STOP_DEVICE告诉功能驱动程序关闭设备，IRP_MN_REMOVE_DEVICE告诉驱动程序关闭设备并释放与之关联的设备对象，

在对内存的管理方面，可以以多种方式分割虚拟地址空间：一种方式是基于安全性和完整性，有用户模式和内核模式两种地址；另一种方式是基于处理器的分页能力，有分页内存和非分页内存两种。全部用户模式地址和某些内核模式地址使用分页内存，而另一些内核模式地址总是引用物理内存中固定的页帧。

数据的读写采用DMA方式，DMA操作将使用保留的缓冲区，在DMA传输前、后有专门的代码用来在DMA缓冲区和内存间复制数据。在执行DMA传输中为设备分配一个公共缓冲区，公共缓冲区是一块非分页的，物理上连续的内存。驱动程序使用固定的虚拟地址来访问这种缓冲区，设备则使用固定的逻辑地址来访问同一个缓冲区。

中断管理，包括中断的请求、发送、处理，以及最后的销毁。通过中断管理可实现用户程序与硬件设备的通信。

接下来是采集算法设计，其中的功能设计方案包括以下内容：

●自动获取设备配置信息

●文件保存格式选择

●数据压缩与解压缩

●图像分辨率和刷新率选择

●图像色差和增益控制

要实现以上功能，涉及到AD和PCI接口芯片中的相关寄存器，通过它们实现程序间的通信。这些寄存器包括IC串口命令寄存器NVCMD、IC串口状态寄存器NVSTAT、DMA控制寄存器DMACTL、主控制寄存器HCTL、主中断控制和状态寄存器HINT、主到从数据邮箱寄存器HLDATA、从中断控制和状态寄存器LINT、从到主数据邮箱寄存器LHDATA。

各个寄存器的具体技术参数如下：

●IC串口命令寄存器NVCMD：32位寄存器，偏移地址为0X4a0，是一个只能写不能读的寄存器。30～24位为器件地址，与PCB板实际连线有关，23～16位为片内偏移地址，15～8位为要写的数据。

●IC串口状态寄存器NVSTAT：32位寄存器，偏移地址0X4a8，这个寄存器包含串口数据传输的状态信息，通过此寄存器来判断相应的传输是否成功，这是通过判断7-5位为0，最低位为1来完成的。

●DMA控制寄存器DMACTL：32位寄存器，偏移地址0X4bc，这个寄存器决定数据传输的方向，当最低位为0时，表示执行的是DMA读方式，即把PCI总线存储区的数据读人PCI接口芯片的共享存储区，当最低位为1时，表示执行的是DMA写方式，即把PCI接口芯片的共享存储区的数据写入PCI总线存储区。

●主控制寄存器HCTL：32位寄存器，偏移地址0X4e0，这个寄存器有一个软件复位，当这一位被置1时，除了DMACTL、HINT、LINT和LBUS-CFG这四个寄存器外，其余的都将被复位。

●主中断控制和状态寄存器HINT：32位寄存器，偏移地址0X4e4，25～16位为中断开关位.9～O位为中断状态标志位，这里需要关注的是从到主的邮箱中断和外部中断，通过设置相应位允许PCI接口芯片向PCI总线发中断，以此实现双方的通信。

●主到从数据邮箱寄存器HLDATA：32位寄存器，偏移地址0X4e8，此寄存器允许主向从发中断，当位24被置为1时，触发邮箱中断，低16位为要发的两字节数据。

●从中断控制和状态寄存器LINT：32位寄存器，偏移地址0X4f4，25～16位为中断开关位，9-0位为中断状态标志位，这里需要关注的是主到从的邮箱中断和外部中断，通过设置相应的位允许PCI总线向PCI接口芯片发中断，以此实现双方的通信。

●从到主数据邮箱寄存器LHDATA：32位寄存器，偏移地址0X4f8，此寄存器允许从向主发中断，当位24被置为1时，触发邮箱中断，低16位为要发的两字节数据。

对于算法设计方案，内容如下：

数据信号经过采样芯片采样变为数字信号后送给SRAM。FPGA再从SRAM取数据通过PCI桥芯片送给PC机保存。

其中的数据处理过程，可以用两种方式实现：

一种是硬件处理方式，FPGA把从SRAM取来的数经过压缩处理后送给PC机；另一种是软件处理方式，硬件不做数据的处理，只是简单的把数据由SRAM传给PC机，数据处理的工作留给PC机来完成。

在该设计中为了满足多方要求，硬件处理和软件处理都能够完成，无论采用哪种方式，都使用了无损压缩中的游程编码算法，由于该算法执行效率较高，保证了数据压缩和系统采样速度两个方面的要求。为了达到速度的要求，该设计在把数据传到PC机时采用DMA方式。FPGA一次向PCI接口芯片传一帧数据，然后发中断，并等待来自PCI接口芯片的中断以启动下一帧数据发送。

对于本地PC机要不断查询桥芯片的中断标志寄存器的相应标志位，当发现有来自FPGA的中断产生时，即到特定的地址处读取数据到本地PC机的内存中，清除桥芯片的中断标志位并向FPGA发中断以启动下一帧数据传输，按此方式进行下去，直到所有数据传送完成。

在图像传输与接收中，一个重要的问题是如何保持数据的同步。为了解决这一问题该设计在所传的每行有效数据的前面人为地加入了几个特殊字节，以此来判断每行有效数据的起始位置，本地PC机在对接收到的数据进行处理之前，先从每行的头20个字节(所加入的几个字节都在这开始的20个字节中)中搜索这几个字节，从而找出真实的数据，之后再进行相应的处理。

在硬件处理方式中，需要解决如何确定压缩处理后的数据量的大小的问题。FPGA从SRAM取数，每行数据通过相应的无损压缩算法进行处理之后，每行数据不再是固定长度值，这就给本地PC机读数造成困难。

因此在每行压缩后的数据中需加入标示数据有效长度的信息，本地PC机从接收到的数据的预定地址读出长度信息，再根据此信息获得图像压缩后的实际数据，进行保存或经过解压缩算法得到原始数据进行保存。

数据采集流程设计如下：

对于30MHz带宽的数字化雷达视频信号要求实时传输，合理地安排数据的流程非常重要。其流程请参阅图4所示。

雷达数据采集在本系统中起到基石的作用，它将由雷达接收机送下来的模拟视频信号采样量化，经过量程归并后，相对于主脉冲对齐，然后加入帧头信息，通过DMA传输给驱动程序。

同时，数据采集系统的结构框图请参阅图5所示。其中，由底层到应用层程序，雷达数据主要经过三个数据传输过程：

(1)从采集硬件至设备驱动，在数据采集设备中采用了双FIFO技术，通过DMA单个FIFO一次传输一帧雷达数据，即一个主脉冲正程的雷达回波信号。这里双FIFO的作用在于信号的实时传送，采集设备对FIFO1写入时，驱动程序通过DMA将FIFO2的数据传入第二存储块BLK2中，此数据通道为第二通道CH2，第一通道CH1为FIFO1与第一存储块BLK1之间的通道。在系统中，第一通道CH1和第二通道CH2分时复用一个DMA通道。

(2)驱动程序和显示应用模块的数据交互，采用了乒乓存储区的技术。当DMA占用BLK1时，显示应用程序将BLK2中的雷达视频数据读入，进行数据合并、抗异步干扰处理，并实时显示。

(3)驱动模块与数据存储模块的数据交互，这个交互过程和上面相似，不过，对于BLK1、BLK2的访问都要和显示应用程序分时进行。

在时序上，各个数据通道的详细分时关系请参阅图6所示。

再请参阅图4所示，在第N+1个主脉冲回波内，数据采集设备将AD变换之后实时数字雷达信号写入FIFO2中(数据缓冲队列)，通过DMA将FIFO2的数据传入BLK1(CH1)，同时将BLK2的数据传入显示应用模块(通过第四通道CH4)和数据存储模块(通过第六通道CH6)。

由于在CH1～CH6中传送的数字化雷达视频数据都有特定的时序，且都是实时数据，故通道中的数据帧格式相对简单，帧头没有同步和差错控制。

帧格式请参阅图7所示，在帧头高字位给出13位方位码，同时预留出高3位，用以传输方位码的特征信息，如正北信号、扇区信号和图元信号，这些信号在硬件中容易实现，能节省软件的处理时间。在目前的设计方案中，这些特征信息还用不到，在具体到雷达数据的分析时，这些信息能起到很重要的作用。帧头的低字位给出距离信息，包括低4位的量程信息和高12位的距离采样深度。

对于数据采集模块设计，本发明的雷达数据采集系统中共有七个主要模块：

●PCI总线控制模块采用通用芯片桥接本地总线和PCI总线

●本地总线控制模块CM负责系统内控制信号和状态信号的交互

●SYN为外部方位码和主脉冲的同步模块，它根据主脉冲产生AD的采样时钟和量程归并时钟

●AD对雷达视频信号进行采样量化

●MERGE模块为量程归并模块

●PACK模块将由SYN和MERGE模块送来的方位码和视频数据打包成帧，并排队送入FIFO

●FIFO模块将帧结构的雷达数据通过DMA传给驱动程序

本发明中，是使用CPLD来实现双FIFO控制。采集系统中数字化雷达视频信号在推入FIFO之前要经过打包成帧的处理，其内部的控制逻辑请参阅图8所示。

再请参阅图6所示，数据帧的帧头包含方位信息和数据量以及量程信息，这一部分的处理在图7的head模块中实现；视频量化深度为8位，并行推入FIFO为16位，这就需要将数据移位合并，这个过程在body模块中通过两个8位D触发器阵列实现。在主脉冲前沿需要将帧头信息插入，这个逻辑控制通过时钟(Clk)模块中的一个状态机实现。

状态机的转移图再请参阅图9所示。其中，状态机的时钟为数据推入时钟d_merge_clk，状态转移通过主脉冲mainpulse_syn和帧数据时钟d_pack_clk控制，其中d_pack_clk通过d_merge_clk二分频得到。通过mainpulse的上升沿判断进入新的一帧数据，通过d_pack_clk的前两个时钟周期(head_sel＝1，2)插入帧头。状态机的逻辑仿真请参阅图10所示。

对于双FIFO的乒乓操作，也是通过一个状态机实现的。对于双FIFO状态机转移图请参阅图11所示。其中，状态机的时钟为d_merge_clk，通过主脉冲mainpulse_syn控制状态转移，对FIFO1和FIFO2进行轮询操作。双FIFO状态机的逻辑仿真请参阅图12所示。

本发明的雷达数据采集系统能够通过船载航行数据记录仪(VDR)专用接口，记录船舶雷达输出的全部信息。这些信息包括距离标志、方位标志、电子标绘符号、雷达图、电子海图、航线计划、导航数据、航行警报和其他相关雷达状况数据。

本发明的雷达数据采集系统的采集频率满足图像最高分辨率1024×768。雷达数据采集系统按32位控制字方式与VDR主机接口，通过VDR主机进行初始化设置相关参数，工作时定时向主机发送经处理、压缩后的雷达图像信息。

对雷达图像的采集帧率要求不高，仅要求最低在1.5秒内完成一副图像的采集、处理、传输和存储，可看成是对一幅静态图像的采集、处理，但要求高分辨率和无损压缩，特别是针对VGA接口的RGB信号要求在一个刷新周期内完成图像数据的采集，如在60Hz的刷新频率下，行频为48.3KHz，要达到1024×768分辨率，采样率至少是86MHz，需要采用高速AD。

在1024×768分辨率情况下一幅图像的数据将达到2.36M字节，在60Hz的刷新频率下即使PCI总线也不能做到对PC机的实时数据传输，必须使用帧存。因数据量大且不能丢失，需高速的大容量存储器，这样在余下的时间内便可以从容的对数据进行压缩和上传。

采用了上述的雷达数据采集系统及其采集方法，由于在采集系统中采用了CPLD、FPGA等可编程逻辑器件，从而较好的解决了信号的负载能力问题，并且将复杂的PCI总线接口转换为相对简单的接口，不仅提高了该雷达数据采集系统的兼容性、可移植性和通用性，而且使得该系统便于应用和开发；同时，在数据采集过程中采用了双数据缓存队列(FIFO，FirstInput First Output)技术，通过DMA(Direct Memory Access)方式利用单个FIFO一次传输一帧雷达数据信号，即一个主脉冲正程的雷达回波信号，从而保证了雷达信号的实时采集、传送和存储，实现方法简单方便，工作性能稳定可靠，使用范围较为广泛，为雷达技术的进一步发展奠定了坚实的基础。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种雷达数据采集系统，包括采集控制功能装置和主机数据记录接口装置，其特征在于，所述的系统还包括存储功能模块，所述的主机数据记录接口装置为PCI总线控制装置，且该PCI总线控制装置通过PCI总线与数据记录主机相连接，所述的采集控制功能装置分别与所述的存储功能模块、PCI总线控制装置相连接。

2.根据权利要求1所述的雷达数据采集系统，其特征在于，所述的采集控制功能装置包括采集模块和核心控制逻辑模块，所述的采集模块连接于该核心控制逻辑模块，所述的PCI总线控制装置为PCI桥控制模块。

3.根据权利要求2所述的雷达数据采集系统，其特征在于，所述的采集模块、核心控制逻辑模块和PCI桥控制模块均设置于同一可编程逻辑器件芯片中。

4.根据权利要求2或3所述的雷达数据采集系统，其特征在于，所述的核心控制逻辑模块包括采集管理单元、帧存管理单元、压缩单元和本地控制单元，所述的本地控制单元分别与所述的PCI桥控制模块和采集管理单元相连接，所述的压缩单元通过帧存管理单元分别与本地控制单元、采集管理单元和PCI桥控制模块相连接。

5.根据权利要求4所述的雷达数据采集系统，其特征在于，所述的存储功能模块为静态随机访问存储器SRAM，所述的静态随机访问存储器SRAM与所述的帧存管理单元相连接。

6.一种使用权利要求1所述的系统进行雷达数据采集的方法，其特征在于，所述的方法包括以下步骤：

(1)采集控制功能装置将采集到的雷达数据信号进行采样量化处理；

(2)采集控制功能装置将经过处理后的数据传输至存储功能模块中；

(3)采集控制功能装置将数据从存储功能模块中取出，并通过PCI总线控制装置传送至数据记录主机。

7.根据权利要求6所述的雷达数据采集的方法，其特征在于，所述的采集控制功能装置将采集到的雷达数据信号进行采样量化处理包括以下步骤：

(1)采集控制功能装置将采集到的雷达模拟视频信号进行采样量化处理；

(2)将处理后的信号进行量程归并；

(3)随后将处理后的信号相对于主脉冲对齐，并加入数据帧头信息。

8.根据权利要求7所述的雷达数据采集的方法，其特征在于，所述的采集控制功能装置包括采集模块，核心控制逻辑模块，所述的采集模块连接于该核心控制逻辑模块，所述的采集控制功能装置将采集到的雷达数据信号进行采样量化处理还包括以下步骤：

(4)将一个主脉冲正程的雷达回波信号数据通过DMA方式从采集模块传输至核心控制逻辑模块中；

(5)使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入显示应用模块进行数据合并、抗异步干扰处理，并实时显示；

所述的采集控制功能装置将经过处理后的数据传输至存储功能模块为：

使用乒乓存储区方式，通过DMA方式将核心控制逻辑模块中的信号数据送入存储功能模块中。

9.根据权利要求6所述的雷达数据采集的方法，其特征在于，所述的将数据从存储功能模块中取出并通过PCI总线控制装置传送至数据记录主机包括以下步骤：

(1)采集控制功能装置从存储功能模块中取出有效数据并通过游程编码算法进行无损压缩处理；

(2)在该压缩后的有效数据中加入标示数据有效长度的信息；

(3)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(4)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(5)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(6)该数据记录主机从该有效数据的预定地址中读出长度信息，再根据该长度信息读取压缩后的有效数据；

(7)该数据记录主机保存经过解压缩算法得到的有效数据。

10.根据权利要求6所述的雷达数据采集的方法，其特征在于，所述的将数据从存储功能模块中取出并通过PCI总线控制装置传送至数据记录主机包括以下步骤：

(1)采集控制功能装置从存储功能模块中取出有效数据；

(2)在该有效数据的前面加入数个判断有效数据起始位置的特殊字节；

(3)将数据采用DMA方式通过PCI总线控制装置送至数据记录主机；

(4)该数据记录主机接收到数据后，从数据的头部搜索所述的特殊字节，找出有效数据的起始位置；

(5)该数据记录主机读取该有效数据；

(6)该数据记录主机直接保存该有效数据。

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