CH679626A5

CH679626A5 -

Info

Publication number: CH679626A5
Application number: CH63389A
Authority: CH
Inventors: Karl Kloppe
Original assignee: Siemens Ag
Priority date: 1988-02-29
Filing date: 1989-02-22
Publication date: 1992-03-13
Also published as: DE3806428A1; DE3806428C2

Description

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Beschreibung description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Ermitteln einer m Bits umfassenden vorgegebenen ersten Bitkombination, welche zusammen mit einer (n-m) Bits umfassenden variablen zweiten Bitkombination eine insgesamt n Bits aufweisende dritte Bitkombination bilden, in einem Serienbitstrom, in welchem die einzelnen Bits der betreffenden dritten Bitkombination mit einem gleichbleibenden gegenseitigen Abstand zeitlich nacheinander auftreten und in welchem zumindest die erste Bitkombination zyklisch wiederholt auftritt, und zum Bestimmen der Bitstellen, in denen in dem Serienbitstrom die zu der zweiten Bitkombination gehörenden Bits auftreten. The invention relates to a method and a circuit arrangement for determining a predetermined first bit combination comprising m bits, which, together with a variable (second) bit combination comprising (nm) bits, form a third bit combination comprising a total of n bits, in a series bit stream in which the individual bits of the relevant one third bit combination with a constant mutual spacing occur successively in time and in which at least the first bit combination occurs cyclically, and for determining the bit positions in which the bits belonging to the second bit combination occur in the series bit stream.

Es sind bereits im Zusammenhang mit der Rahmen-synchronisierung in Zeitmultiplexsystemen Verfahren bekannt, bei welchen ein der Rahmensynchroni-sierung dienendes fest vorgegebenes Synchronisierwort aus einer Mehrzahl von Bits gebildet ist, die innerhalb eines Multiplexrahmens in einem vorgegebenen Zeitabstand nacheinander auftreten. Für ein Erkennen eines solchen Synchronisierwortes ist in einer die Zeitmultiplexsignale als Serienbitstrom aufnehmenden Empfangseinrichtung eine dem betreffenden fest vorgegebenen Synchronisierwort entsprechende Vergleichs-Bitkombination hinterlegt, welche mit in dem vorgegebenen Zeitabstand auftretenden Bits des empfangenen Serien-bitstromes verglichen wird. Dieser Vergleich kann dabei in der Weise erfolgen, dass in der Empfangseinrichtung eine der Anzahl der zu einem Zeit-multiplex-Rahmen gehörenden Bits entsprechende Anzahl von Bits des Serienbitstromes aufgesammelt wird und in dem vorgegebenen Zeitabstand auftretende Bits parallel mit der Vergleichs-Bitkombination verglichen werden (DE-AS 2 811 851). Methods are already known in connection with frame synchronization in time-division multiplex systems, in which a fixed predetermined synchronization word serving for frame synchronization is formed from a plurality of bits which occur in succession within a multiplex frame at a predetermined time interval. In order to recognize such a synchronization word, a comparison bit combination corresponding to the fixed synchronization word in question is stored in a receiving device which receives the time-division multiplex signals as a series bit stream, and is compared with bits of the received series bit stream occurring at the specified time interval. This comparison can be carried out in such a way that a number of bits of the series bit stream corresponding to the number of bits belonging to a time-multiplex frame is collected in the receiving device and bits occurring in the predetermined time interval are compared in parallel with the comparison bit combination ( DE-AS 2 811 851).

Eine weitere Möglichkeit besteht darin (DE-PS 3 015 744), die zu der Vergleichs-Bitkombination gehörenden Bits bitweise seriell mit den Bits des empfangenen Serienbitstromes zu vergleichen. Das für einen solchen Vergleich jeweils zu benutzende Bit der Vergleichs-Bitkombination ist dabei durch die Anzahl der zuvor für die jeweilige Bitstelle erzielten Übereinstimmungen festgelegt. Another possibility is (DE-PS 3 015 744) to compare the bits belonging to the comparison bit combination serially bit by bit with the bits of the received series bit stream. The bit of the comparison bit combination to be used for such a comparison is determined by the number of matches previously achieved for the respective bit position.

Unabhängig von der Art des Vergleiches wird bei den zuvor angegebenen bekannten Verfahren zur Rahmensynchronisierung lediglich von einem fest vorgegebenen Synchronisierwort ausgegangen, d.h. es wird immer nur eine vorgegebene Phase des Synchronisierwortes berücksichtigt. Irrespective of the type of comparison, the known methods for frame synchronization given above only assume a predefined synchronization word, i.e. only a given phase of the synchronization word is taken into account.

Darüber hinaus ist bereits ein Verfahren zur Rahmensynchronisierung bekannt (DE-AS 2 740 997), bei welchem innerhalb eines Zeitmul-tiplex-Rahmens M, jeweils aus einer Mehrzahl von Datenbits und einem Synchronisierbit bestehende Gruppen übertragen werden. Dabei bilden jeweils S (S<M) aufeinanderfolgende Synchronisierbits variable Synchronisierwörter. Für eine Rahmensynchronisierung werden für die einzelnen in aufeinanderfolgenden Gruppen einander entsprechenden Bitstellen S-1 empfangene Bits individuell aufgesammelt und das als S-te Bit jeweils erwartete Bit für einen bitweisen Vergleich mit den in den jeweiligen Bitstellen empfangenen Bits bereitgestellt. Bei einer Übereinstimmung der miteinander verglichenen Bits wird ein Übereinstimmungsimpuls gewonnen. Aufeinanderfolgende Übereinstimmungsimpulse werden dabei für die einzelnen Bitstellen individuell gezählt. Tritt für eine der Bitstellen eine vorgegebene Anzahl von Übereinstimmungsimpulsen auf, so wird ein Rahmensynchronisiersignal abgegeben, mit dessen Hilfe der Zeitmultiplexrahmen eingestellt wird. In addition, a method for frame synchronization is already known (DE-AS 2 740 997), in which groups consisting of a plurality of data bits and a synchronization bit are transmitted within a time-multiplex frame M. S (S <M) consecutive synchronization bits form variable synchronization words. For frame synchronization, the individual bits received in successive groups S-1 corresponding bits in successive groups are individually collected and the bit expected as the S-th bit is made available for a bit-wise comparison with the bits received in the respective bit positions. If the bits compared with one another match, a match pulse is obtained. Successive matching pulses are individually counted for the individual bit positions. If a predetermined number of matching pulses occurs for one of the bit positions, a frame synchronization signal is emitted, with the aid of which the time-division multiplex frame is set.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie ein Verfahren und eine Schaltungsanordnung der eingangs genannten Art ausgebildet werden können, um innerhalb einer in einer beliebigen Phasenlage auftretenden dritten Bitkombination einerseits eine darin enthaltene erste Bitkombination zu ermitteln und andererseits die Bitstellen innerhalb der dritten Bitkombination zu bestimmen, in denen bei der jeweiligen Phasenlage zu einer zweiten Bitkombination gehörende Bits auftreten. It is the object of the present invention to show a way how a method and a circuit arrangement of the type mentioned at the outset can be designed, on the one hand to determine a first bit combination contained therein within a third bit combination occurring in any phase position and on the other hand to determine the bit positions within to determine the third bit combination in which bits belonging to a second bit combination occur in the respective phase position.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Verfahrensmerkmale. The object outlined above is achieved in a method of the type mentioned at the outset by the method features specified in the characterizing part of patent claim 1.

Die Erfindung bringt den Vorteil mit sich, dass bei der sequentiellen Auswertung der aus dem Serienbitstrom ausgewählten Bits bereits sämtliche möglichen Phasenlagen berücksichtigt werden, in welchen die zu der ersten Bitkombination bzw. zweiten Bitkombination gehörenden Bits innerhalb des Serienbitstromes auftreten können, so dass unabhängig von der gerade vorliegenden Phasenlage nach einer der Summe der zu den beiden Bitkombinationen gehörenden Bits entsprechenden Anzahl von Auswertevorgängen eine Information vorliegt, ob die betreffende erste Bitkombination in den gerade in die Auswertung einbezogenen Bitstellen des Serienbitstromes ermittelt ist und, falls dies der Fall ist, in welchen dieser Bitstellen die der zweiten Bitkombination zugehörigen Bits auftreten. Damit ist es beispielsweise möglich, bei einer synchronen Übertragung von Digitalsignalen in einen Serienbitstrom sendeseitig bitweise Bitkombinationen vorgegebener Länge einzufügen, von deren Bits ein Teil ein vorgegebenes Synchronisierwort bilden und der verbleibende Teil dieser Bits frei benutzbar für die Übertragung von Steuersignalen und/oder Datensignalen mit einer niedrigen Übertragungsrate benutzt ist. Empfangsseitig können in jeder beliebigen Phasenlage der betreffenden Bitkombination Synchronisierwörter schnell erkannt und die Steuersignale bzw. Datensignale darstellenden Bits entsprechend der gerade vorliegenden Phasenlage dem Serienbitstrom entnommen werden. The invention has the advantage that the sequential evaluation of the bits selected from the series bit stream already takes into account all possible phase positions in which the bits belonging to the first bit combination or second bit combination can occur within the series bit stream, so that regardless of the after a number of evaluation processes corresponding to the sum of the bits belonging to the two bit combinations, there is information as to whether the first bit combination in question has been determined in the bit positions of the series bit stream just included in the evaluation and, if this is the case, in which of these Bit positions which occur bits belonging to the second bit combination. This makes it possible, for example, to insert bit-wise bit combinations of a given length into a serial bit stream at the transmission end in a synchronous transmission of digital signals, the bits of which form part of a predetermined synchronization word and the remaining part of these bits can be used freely for the transmission of control signals and / or data signals with a low transmission rate is used. At the receiving end, synchronization words can be quickly recognized in any phase position of the relevant bit combination and the bits representing control signals or data signals can be taken from the series bit stream in accordance with the phase position currently present.

Eine Schaltungsanordnung zur Durchführung des Verfahrens gemäss der vorliegenden Erfindung und deren vorteilhafte Ausgestaltungen ergeben sich aus den Patentansprüchen 2 bis 6. Der Vorteil dieser Schaltungsanordnung besteht in dem relativ geringen schaltungstechnischen Aufwand für die Ermittlung der genannten Bitkombinationen. A circuit arrangement for carrying out the method according to the present invention and its advantageous embodiments result from the patent claims 2 to 6. The advantage of this circuit arrangement is the relatively low circuit complexity for determining the bit combinations mentioned.

Im folgenden wird die vorliegende Erfindung anhand von Zeichnungen beispielsweise näher erläutert. The present invention is explained in more detail below, for example, with reference to drawings.

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Fig. 1 zeigt eine Schalturigsanordnung gemäss der vorliegenden Erfindung, 1 shows a switching arrangement according to the present invention,

Fig. 2 zeigt ein Steuerschema, auf das im Zuge der Beschreibung näher eingegangen wird, 2 shows a control scheme, which will be discussed in more detail in the course of the description,

Fig. 3 zeigt einen möglichen Aufbau einer in Fig. 1 lediglich schematisch dargestellten Auswerteeinrichtung und FIG. 3 shows a possible structure of an evaluation device and shown only schematically in FIG. 1

Fig. 4 zeigt Speicheranordnungen, welche alternativ zu den in Fig. 1 dargestellten Speicheranordnungen verwendbar sind. FIG. 4 shows memory arrangements which can be used as an alternative to the memory arrangements shown in FIG. 1.

In Fig. 1 ist eine in einer Digitalsignal-Empfangseinrichtung einsetzbare Schaltungsanordnung zum Erkennen einer in einem Digitalsignal-Se-rienbitstrom auftretenden, 8 Bit umfassenden Bitkombination dargestellt. Von dieser Bitkombination mögen beispielsweise 5 Bit ein vorgegebenes Synchronisierwort bilden, während die verbleibenden 3 Bits variable Werte (logische Pegel) für die Übertragung von Steuersignalen und/oder Digitalsignalen mit einer geringen Übertragungsrate annehmen können. Der Serienbitstrom möge dabei mit einer Übertragungsgeschwindigkeit von 72 kbit/s übertragen werden, wobei nach jeweils 8 Digitalsignalbits jeweils 1 Bit der zu der gerade genannten Bitkombination gehörenden Bits eingefügt ist und zumindest die ein Synchronisierwort bildenden Bits zyklisch wiederholt auftreten. Unter Digitalsignale sind dabei Datensignale, Sprachsignale in digitaler Form und/oder Textinformationssignale zu verstehen. 1 shows a circuit arrangement that can be used in a digital signal receiving device for recognizing an 8-bit combination of bits that occurs in a digital signal series bit stream. For example, 5 bits of this bit combination may form a predetermined synchronization word, while the remaining 3 bits may assume variable values (logic levels) for the transmission of control signals and / or digital signals with a low transmission rate. The serial bit stream may be transmitted at a transmission rate of 72 kbit / s, with 1 bit of the bits belonging to the bit combination just mentioned being inserted after every 8 digital signal bits and at least the bits forming a synchronization word occurring repeatedly in cycles. Digital signals are understood to mean data signals, voice signals in digital form and / or text information signals.

Der genannte Serienbitstrom ist einer Schieberegisteranordnung SR zugeführt, die die einzelnen Bits des Serienbitstromes unter der Steuerung von 72-kHz-Taktimpulsen T1 aufnimmt. Diese Taktimpulse werden von einem Taktgenerator T bereitgestellt. Die Schieberegisteranordnung weist insgesamt 9 Registerzellen 1 bis 9 auf, deren Ausgänge an einen Datenselektor DS angeschlossen sind. Dieser Datenselektor schaltet den an einem Ausgang einer ausgewählten Registerzelle der Schieberegisteranordnung auftretenden Serienbitstrom einerseits an einen Dateneingang einer Kippstufe FF und andererseits an eine Verarbeitungseinrichtung VE durch. Die Kippstufe FF wird an einem Takteingang mit 8-kHz-Taktimpulsen T2 beaufschlagt, die ebenfalls von dem bereits genannten Taktgenerator T bereitgestellt werden. Unter der Steuerung dieser Taktimpulse treten am Ausgang dieser Kippstufe lediglich Bits auf, die in einem Abstand auftreten, der dem Abstand der in dem Serienbitstrom übertragenen Bits der zu ermittelnden Bitkombination entspricht. Diese von der Kippstufe FF abgegebenen Bits werden ersten Eingängen von 8 gesonderten Vergleichern V1 bis V8 einer Vergleicheranordnung VGL zugeführt. Zweite Eingänge dieser Vergleicher sind an Ausgänge Z1a bis Z8a einer beispielsweise aus einer Lesespeicheranordnung (ROM, PROM) gebildeten Speichermatrix SP1 angeschlossen. Dritte Eingänge dieser Vergleicher sind schliesslich mit Ausgängen Z1 b bis Z8b einer weiteren, ebenfalls beispielsweise aus einer Lesespeicheranordnung gebildeten zweiten Speichermatrix SP2 verbunden. Said series bit stream is fed to a shift register arrangement SR, which receives the individual bits of the series bit stream under the control of 72 kHz clock pulses T1. These clock pulses are provided by a clock generator T. The shift register arrangement has a total of 9 register cells 1 to 9, the outputs of which are connected to a data selector DS. This data selector connects the series bit stream occurring at an output of a selected register cell of the shift register arrangement on the one hand to a data input of a flip-flop FF and on the other hand to a processing device VE. The flip-flop FF is applied to a clock input with 8 kHz clock pulses T2, which are also provided by the clock generator T already mentioned. Under the control of these clock pulses, only bits occur at the output of this flip-flop that occur at a distance that corresponds to the distance between the bits transmitted in the series bit stream and the bit combination to be determined. These bits emitted by the flip-flop FF are fed to the first inputs of 8 separate comparators V1 to V8 of a comparator arrangement VGL. Second inputs of these comparators are connected to outputs Z1a to Z8a of a memory matrix SP1 formed, for example, from a read memory arrangement (ROM, PROM). Third inputs of these comparators are finally connected to outputs Z1b to Z8b of a further second memory matrix SP2, likewise formed, for example, from a read memory arrangement.

Die Speichermatrix SP1 weist 8 den Ausgängen The memory matrix SP1 has 8 outputs

Z1a bis Z8a zugeordnete Zeilen und 8 Spalten S1b bis S8b auf. In den Zeilen sind Vergleichs-Bitkombi-nationen gespeichert, welche den möglichen 8 Pha-senlagen der zu ermittelnden Bitkombinationen entsprechen. Dabei ist in den Bitstellen, in denen die zuvor genannten variablen Bits auftreten, eine willkürlich festgelegte Bitkombination gespeichert. Rows assigned to Z1a to Z8a and 8 columns S1b to S8b. Comparison bit combinations are stored in the lines, which correspond to the possible 8 phase positions of the bit combinations to be determined. An arbitrarily defined bit combination is stored in the bit positions in which the aforementioned variable bits occur.

Die Speichermatrix SP2 weist ebenfalls 8 Zeilen und 8 Spalten auf. In den Zeilen, die den zuvor genannten Ausgängen Z1b bis Z8b zugeordnet sind, sind Maskier-Bitkombinationen gespeichert, auf die im folgenden noch näher eingegangen wird. Die Spalten dieser Speichermatrix sind in Fig. 1 mit S1b bis S8b bezeichnet. The memory matrix SP2 also has 8 rows and 8 columns. Masking bit combinations are stored in the lines which are assigned to the aforementioned outputs Z1b to Z8b, and are discussed in more detail below. The columns of this memory matrix are designated S1b to S8b in FIG. 1.

Die Speichermatrizen SP1 und SP2 sind von einer Modulo-8-Zähleranordnung Z her durch Abgabe von den Zählerständen entsprechenden Adressensignalen jeweils derart ansteuerbar, dass die in den einzelnen Spalten gespeicherten Bits der 8 Ver-gleichs-Bitkombinationen bzw. Maskier-Bitkombina-tionen nacheinander an den Ausgängen Z1 a bis Z8a bzw. Z1b bis Z8b bereitstehen. Die Zähleranordnung Z erhält dafür 8-kHz-Taktimpulse T2 von dem Taktgenerator T her zugeführt. The memory matrices SP1 and SP2 can be controlled by a modulo-8 counter arrangement Z by issuing address signals corresponding to the counter readings in such a way that the bits of the 8 comparison bit combinations or masking bit combinations stored in the individual columns are successively activated the outputs Z1 a to Z8a or Z1b to Z8b are available. For this purpose, the counter arrangement Z receives 8 kHz clock pulses T2 from the clock generator T.

Sämtliche Vergleicher V1 bis V8, von denen in Fig. 1 lediglich die Vergleicher V1 und V8 dargestellt sind, weisen einen Aufbau auf, wie er als Beispiel für den Vergleicher V1 angegeben ist. Danach stellen die bereits genannten ersten und zweiten Eingänge eines Vergleichers Eingänge eines EXKLU-SIV-ODER-Gliedes G1 dar. Der Ausgang dieses EXKLUSIV-ODER-Gliedes ist mit einem ersten Eingang eines insgesamt 3 Eingänge aufweisenden UND-Gliedes G2 verbunden. Ein zweiter Eingang stellt den bereits genannten dritten Eingang eines Vergleichers dar, der mit einem der Ausgänge Z1b bis Z8b der Speichermatrix SP2 verbunden ist. Dieser Eingang invertiert ein ihm zugeführtes Eingangssignal. Einem dritten Eingang des UND-Gliedes G2 sind schliesslich die bereits genannten 8-kHz-Taktimpulse T2 zugeführt. Mit diesen Taktimpulsen wird der jeweilige Vergleicher für die Abgabe eines Vergleichsergebnisses freigegeben. Das UND-Glied G2 stellt im übrigen den Ausgang des jeweiligen Vergleichers dar. All of the comparators V1 to V8, of which only the comparators V1 and V8 are shown in FIG. 1, have a structure as given as an example for the comparator V1. Then the already mentioned first and second inputs of a comparator represent inputs of an EXCLUSIVE-OR gate G1. The output of this EXCLUSIVE-OR gate is connected to a first input of an AND gate G2 which has a total of 3 inputs. A second input represents the third input of a comparator already mentioned, which is connected to one of the outputs Z1b to Z8b of the memory matrix SP2. This input inverts an input signal supplied to it. Finally, the aforementioned 8 kHz clock pulses T2 are fed to a third input of the AND gate G2. With these clock pulses, the respective comparator is released for the delivery of a comparison result. The AND gate G2 also represents the output of the respective comparator.

Die Ausgänge der Vergleicher V1 bis V8 sind jeweils mit einem Rücksetzeingang einer von 8 Registerzellen eines Registers Reg verbunden. Die Rücksetzeingänge sind entsprechend ihrer Zuordnung zu den einzelnen Vergleichern mit E1 bis E8 bezeichnet. Die zugehörigen, mit A1 bis A8 bezeichneten Ausgänge dieser Registerzellen sind mit Eingängen einer Auswerteeinrichtung AE verbunden. Darüber hinaus weist die Auswerteeinrichtung einen weiteren Eingang e, der mit einem Steuerausgang der Zähleranordnung Z verbunden ist, und 5 mit a1, a2 und B1 bis B3 bezeichnete Ausgänge auf. Über den Ausgang a1 steht die Auswerteeinrichtung AE einerseits mit einem Steuereingang ST des Datenselektors DS und andererseits über ein ODER-Glied G3 mit dem Setzeingang des Registers Reg in Verbindung. Über diesen Setzeingang sind die zu dem Register Reg gehörenden Registerzellen gleichzeitig in ihren Setzzustand überführbar, der beispielsweise durch einen logischen Pegel «1 » fest5 The outputs of the comparators V1 to V8 are each connected to a reset input of one of 8 register cells in a register Reg. The reset inputs are labeled E1 to E8 according to their assignment to the individual comparators. The associated outputs of these register cells, designated A1 to A8, are connected to inputs of an evaluation device AE. In addition, the evaluation device has a further input e, which is connected to a control output of the counter arrangement Z, and 5 outputs designated a1, a2 and B1 to B3. Via the output a1, the evaluation device AE is connected on the one hand to a control input ST of the data selector DS and on the other hand via an OR gate G3 to the set input of the register Reg. Via this set input, the register cells belonging to the register Reg can simultaneously be brought into their set state, which is fixed, for example, by a logic level “1” 5

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gelegt ist. Der Setzzustand wird im folgenden auch als Markierungszustand bezeichnet. Die übrigen Ausgänge a2 und B1 bis B3 der Auswerteeinrichtung sind mit der bereits genannten Verarbeitungseinrichtung VE verbunden. Der Ausgang a2 steht darüber hinaus auch noch über das ODER-Glied G3 mit dem Setzeingang des Registers Reg in Verbindung. is laid. The setting state is also referred to below as the marking state. The other outputs a2 and B1 to B3 of the evaluation device are connected to the processing device VE already mentioned. Output a2 is also connected to the set input of register Reg via OR gate G3.

Nachdem zuvor die in Fig. 1 dargestellte Schaltungsanordnung beschrieben worden ist, wird nunmehr deren Wirkungsweise in Verbindung mit Fig. 2 beschrieben. Hierzu sei angenommen, dass die zu ermittelnde, in dem Serienbitstrom auftretende Bitkombination aus der Bitfolge 01 nnn001 bestehe. Dabei bezeichnen nnn diejenigen Bits, die innerhalb dieser Bitkombination variable Werte annehmen können. Entsprechend dieser Bitkombination sind, wie in Fig. 2 angegeben, in den den Ausgängen Z1 a bis Z8a zugeordneten Zeilen der Speichermatrix SP1 Vergleichs-Bitkombinationen gespeichert, die den möglichen 8 Phasenlagen der zu ermittelnden Bitkombination entsprechen, wobei für die mit n bezeichneten Bits willkürlich jeweils ein logischer Pegel «1 » gespeichert ist. After the circuit arrangement shown in FIG. 1 has been described above, its mode of operation will now be described in connection with FIG. 2. For this purpose, it is assumed that the bit combination to be determined which occurs in the series bit stream consists of the bit sequence 01 nnn001. Here nnn denote those bits that can assume variable values within this bit combination. Corresponding to this bit combination, as indicated in FIG. 2, comparison bit combinations are stored in the rows of the memory matrix SP1 assigned to the outputs Z1 a to Z8a, which correspond to the possible 8 phase positions of the bit combination to be determined, with the bits designated with n being arbitrary a logic level «1» is saved.

Den in den Zeilen der Speichermatrix SP1 gespeicherten Vergleichs-Bitkombinationen ist jeweils eine 8 Bit umfassende Maskier-Bitkombination zugeordnet. In einer solchen Maskier-Bitkombination tritt in denjenigen Bitstellen, die den variable Bits enthaltenden Bitstellen der zugeordneten Vergleichs-Bitkombination entsprechen, jeweils ein logischer Pegel «1» auf. In den übrigen Bitstellen tritt dagegen jeweils ein logischer Pegel «0» auf. Die den einzelnen Vergleichs-Bitkombinationen zugeordneten Maskier-Bitkombinationen sind, wie in Fig. 2 angegeben, in den Ausgängen Z1 b bis Z8b zugeordneten Zeilen der Speichermatrix SP2 gespeichert. Die Ziffern geben dabei die Zuordnung zu den in der Speichermatrix SP1 gespeicherten Vergleichs-Bitkombinationen an. An 8-bit masking bit combination is assigned to the comparison bit combinations stored in the rows of the memory matrix SP1. In such a masking bit combination, a logical level “1” occurs in those bit positions which correspond to the bit positions containing variable bits of the assigned comparison bit combination. In contrast, a logic level “0” occurs in the remaining bit positions. As indicated in FIG. 2, the masking bit combinations assigned to the individual comparison bit combinations are stored in the rows of the memory matrix SP2 assigned to the outputs Z1b to Z8b. The numbers indicate the assignment to the comparison bit combinations stored in the memory matrix SP1.

Zu Beginn eines Suchvorganges befinden sich die Registerzellen des Registers Reg jeweils in ihrem Nichtmarkierungszustand, d.h. in ihnen ist jeweils, wie in Fig. 2 angegeben, ein logischer Pegel «1» gespeichert. Der Datenselektor DS sei zu diesem Zeitpunkt so eingestellt, dass der in die Schieberegisteranordnung SR aufgenommene Serienbitstrom über deren Registerzelle 1 (Fig. 1) der Kippstufe FF zugeführt wird. Ausserdem möge die Zähleranordnung Z ihren Endzählerstand, beispielsweise 7, eingenommen haben. At the start of a search process, the register cells of the register Reg are each in their unmarked state, i.e. a logic level “1” is stored in each of them, as indicated in FIG. 2. At this point in time, the data selector DS is set such that the series bit stream recorded in the shift register arrangement SR is fed to the flip-flop FF via its register cell 1 (FIG. 1). In addition, the counter arrangement Z may have assumed its final counter reading, for example 7.

Mit dem Auftreten eines 8-kHz-Taktimpulses T2 wird das von dem Datenselektor DS gerade abgegebene Bit über die Kippstufe FF an die Vergleicher V1 bis V8 weitergeleitet. Dieses Bit möge beispielsweise dem ersten Bit der in Zeile 3 (Z3a in Fig. 2) der Speichermatrix SP1 gespeicherten Vergleichs-Bit-kombination entsprechen, d.h. zu Beginn eines Suchvorganges möge die zu ermittelnde Bitkombination in der in Zeile 3 der Speichermatrix SP1 angegebenen Phasenlage auftreten. When an 8 kHz clock pulse T2 occurs, the bit just output by the data selector DS is forwarded to the comparators V1 to V8 via the flip-flop FF. For example, this bit may correspond to the first bit of the comparison bit combination stored in line 3 (Z3a in Fig. 2) of the memory matrix SP1, i.e. At the beginning of a search process, the bit combination to be determined may occur in the phase position specified in line 3 of the memory matrix SP1.

Mit dem Auftreten des 8-kHz-Taktimpulses nimmt gleichzeitig die Zähleranordnung Z ihren Anfangszählerstand «0» ein, der, als Adressensignal benutzt, zur Ansteuerung der Spalte S1a der Speichermatrix SP1 und der Spalte S1 b der Speichermatrix SP2 dient. Bei dieser Ansteuerung gibt die Speichermatrix SP1 über ihre Ausgänge Z1 a bis Z8a jeweils das erste Bit der gespeicherten Vergleichs-Bitkombinationen an die Vergleicher V1 bis V8 ab. Diese Bits werden jeweils mit dem gleichzeitig über die Kippstufe FF zugeführten Bit in den EXKLUSIV-ODER-Gliedern (G1 in Fig. 1) der Vergleicher V1 bis V8 verglichen. Dabei geben diejenigen EXKLUSIV-ODER-Glieder, welche eine Nichtübereinstimmung der miteinander verglichenen Bits feststellen, einen logischen Pegel «1 » ab. Dies trifft bei dem angenommenen Beispiel für die Vergleicher V2, und V5 bis V8 zu. Die EXKLUSIV-ODER- Glieder der Vergleicher V1, V3 und V4 stellen dagegen jeweils eine Übereinstimmung der miteinander verglichenen Bits fest und geben demzufolge jeweils einen logischen Pegel «0» ab. When the 8 kHz clock pulse occurs, the counter arrangement Z simultaneously assumes its initial counter reading “0”, which, when used as an address signal, is used to control column S1a of memory matrix SP1 and column S1b of memory matrix SP2. With this control, the memory matrix SP1 outputs the first bit of the stored comparison bit combinations to the comparators V1 to V8 via its outputs Z1 a to Z8a. These bits are compared in each case with the bit supplied simultaneously via the flip-flop FF in the EXCLUSIVE-OR gates (G1 in FIG. 1) of the comparators V1 to V8. In this case, those EXCLUSIVE-OR-gates, which determine a mismatch of the compared bits, give a logic level «1». This applies to the assumed example for the comparators V2, and V5 to V8. The EXCLUSIVE-OR elements of the comparators V1, V3 and V4, on the other hand, each determine a match of the bits compared with one another and accordingly each give a logic level “0”.

Die von den EXKLUSIV-ODER-Gliedern der Vergleicher V1 bis V8 abgegebenen logischen Pegel werden über die den Vergleichern zugehörigen UND-Glieder (G2 in Fig. 1), die sich durch das Auftreten des zuvor erwähnten 8-kHz-Taktimpulses jeweils in ihrem Durchschaltezustand befinden, den Rücksetzeingängen der Registerzellen des Registers Reg zugeführt. Dabei werden jedoch die von den Vergleichern V5 bis V7 abgegebenen logischen Pegel durch die den zugehörigen UND-Gliedern von der Speichermatrix SP2 her zugeführten Mas-kier-Bits invertiert. Mit anderen Worten, die Vergleicher V1 bis V8 werden durch die in der Speichermatrix SP2 gespeicherten Maskier-Bits derart gesteuert, dass lediglich diejenigen Vergleicher für eine Abgabe eines logischen Pegels «1» aktiviert sind, denen gerade von der Speichermatrix SP1 ein Bit zugeführt ist, welches einem Synchronisierbit in der zu ermittelnden Bitkombination entspricht. Dies trifft also bei den gerade vorgenommenen Vergleichen für die Vergleicher V2 und V8 zu. The logic levels output by the EXCLUSIVE-OR elements of the comparators V1 to V8 are made via the AND elements (G2 in FIG. 1) belonging to the comparators, which are each in their switched-on state due to the occurrence of the aforementioned 8 kHz clock pulse are fed to the reset inputs of the register cells of the register Reg. However, the logic levels output by the comparators V5 to V7 are inverted by the masking bits supplied to the associated AND gates from the memory matrix SP2. In other words, the comparators V1 to V8 are controlled by the masking bits stored in the memory matrix SP2 in such a way that only those comparators are activated for outputting a logic level “1” to which a bit has just been fed from the memory matrix SP1, which corresponds to a synchronization bit in the bit combination to be determined. This applies to the comparisons V2 and V8 that have just been made.

Die von diesen Vergleichern abgegebenen logischen Pegel «1» bewirken, dass die den Eingängen E2 und E8 des Registers Reg zugeordneten Registerzellen jeweils in ihren Rücksetz-Zustand (logischer Pegel «0») überführt werden, der im folgenden als Markierungszustand bezeichnet wird. Dies ist in der mit t1 bezeichneten Spalte der in Fig. 2 dargestellten Tabelle angegeben. The logic levels “1” output by these comparators have the effect that the register cells assigned to the inputs E2 and E8 of the register Reg are each transferred to their reset state (logic level “0”), which is referred to below as the marking status. This is indicated in the column labeled t1 in the table shown in FIG. 2.

Mit dem nächsten Auftreten eines 8-kHz-Taktim-pulses T2 wird über die Kippstufe FF ein dem zweiten Bit der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) gespeicherten Vergleichs-Bitkombination entsprechendes Bit (d.h. ein logischer Pegel «1»), den Vergleichern V1 bis V8 zugeführt. Dieses Bit wird nunmehr durch eine Ansteuerung der Spalte S2a der Speichermatrix SP1 von der Zähleranordnung Z her mit den zweiten Bits sämtlicher Vergleichs-Bit-kombinationen in der angegebenen Weise verglichen. Die Zähleranordnung Z hat zu diesem Zeitpunkt ihren Zählerstand «1 » eingenommen. Bei den Vergleichsvorgängen stellen die Vergleicher V2, V4 und V5 unter der Steuerung der in Spalte S2b der Speichermatrix SP2 (Fig. 2) gespeicherten Mas-kier-Bits eine Nichtübereinstimmung fest. Dementsprechend erhalten die Eingänge E2, E4 und E5 des Registers Reg jeweils ein Rücksetzsignal in Form ei- With the next occurrence of an 8 kHz clock pulse T2, a flip-flop FF becomes a bit corresponding to the second bit of the comparison bit combination stored in line Z3a of the memory matrix SP1 (FIG. 2) (ie a logic level “1”), the comparators V1 to V8 supplied. This bit is now compared by controlling column S2a of memory matrix SP1 from counter arrangement Z with the second bits of all comparison bit combinations in the manner specified. At this point in time, the counter arrangement Z has reached its counter reading “1”. In the comparison processes, the comparators V2, V4 and V5 determine a mismatch under the control of the masking bits stored in column S2b of the memory matrix SP2 (FIG. 2). Accordingly, the inputs E2, E4 and E5 of the register Reg each receive a reset signal in the form of a

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

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65 65

4 4th

7 7

CH 679 626 A5 CH 679 626 A5

8 8th

nés logischen Pegels «1» zugeführt. Diese Rücksetzsignale bewirken, wie in Spalte t2 der in Fig. 2 dargestellten Tabelle angegeben ist, dass die den Eingängen E2, E4 und E5 zugeordneten Registerzellen jeweils ihren Markierungszustand einnehmen, falls dieser nicht bereits durch die zuvor erfolgten Vergleichsvorgänge bereits eingenommen ist. at logical level «1». As indicated in column t2 of the table shown in FIG. 2, these reset signals have the effect that the register cells assigned to inputs E2, E4 and E5 each assume their marker state if this has not already been assumed by the comparison processes previously carried out.

Den gerade erläuterten Vergleichsvorgängen entsprechende Vergleichsvorgänge laufen auch für die weiteren von der Kippstufe FF an die Vergleicher V1 bis V8 abgegebenen Bits ab, bis von der Zähleranordnung Z der vorgegebene Endzählerstand («7») eingenommen ist. Bei Erreichen dieses Endzählerstandes, der das Ende eines Suchzyklus anzeigt, sind von den Vergleichern V1 bis V8 insgesamt 8 aufeinanderfolgende, von der Kippstufe FF her bereitgestellte Bits mit sämtlichen Bits der Ver-gleichs-Bitkombinationen verglichen worden. Je nach den Vergleichsergebnissen sind dabei gemäss der Spalten t3 bis t8 der in Fig. 2 dargestellten Tabelle Registerzellen des Registers Reg in den Markierungszustand überführt worden. Sind im Zuge eines solchen Suchzyklus sämtliche 5 innerhalb der zu ermittelnden Bitkombination zu dem festgelegten Synchronisierwort gehörenden Bits in der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) angegebenen Reihenfolge aufgetreten, so befindet sich am Ende des gerade erläuterten Suchzyklus lediglich noch die dem Eingang E3 des Registers Reg zugeordnete Registerzelle in ihrem Nichtmarkierungszu-stand. The comparison processes corresponding to the just explained comparison processes also run for the further bits given by the flip-flop FF to the comparators V1 to V8 until the predetermined final counter reading (“7”) is taken up by the counter arrangement Z. When this final counter reading, which indicates the end of a search cycle, has been reached, the comparators V1 to V8 have compared a total of 8 successive bits provided by the flip-flop FF with all bits of the comparison bit combinations. Depending on the comparison results, according to columns t3 to t8 of the table shown in FIG. 2, register cells of the register Reg have been converted into the marking state. If in the course of such a search cycle all 5 bits belonging to the determined synchronization word within the bit combination to be determined have occurred in the order specified in line Z3a of the memory matrix SP1 (FIG. 2), then at the end of the search cycle just explained there is only the input Register cell assigned to E3 of the register Reg in its non-marking state.

Die Auswerteeinrichtung AE wertet am Ende eines Suchzyklus, welcher von der Zähleranordnung Z her durch ein entsprechendes Steuersignal am Eingang e angezeigt wird, die Zustände der Registerzellen des Registers Reg aus. Bei Vorliegen eines Nichtmarkierungszustandes für eine der Registerzellen, was bei dem gerade erläuterten Beispiel der Fall ist, gibt die Auswerteeinrichtung über die Leitung a2 ein Erkennungssignal an die Verarbeitungseinrichtung VE ab, um dieser anzuzeigen, dass das in dem Serienbitstrom übertragene Synchronisierwort ermittelt worden ist. Ausserdem gibt die Auswerteeinrichtung AE über die Ausgänge B1 bis B3 in binär codierter Form Steuersignale ab, die diejenige Registerzelle bezeichnen, welche am Ende des Suchzyklus sich noch in ihrem Nichtmarkie-rungszustand befindet. Bei dem zuvor betrachteten Beispiel handelt es sich um die dem Eingang E3 des Registers Reg zugeordnete Registerzelle. Durch die Zuordnung dieser Registerzelle zu der in Zeile Z3a der Speichermatrix SP1 (Fig. 2) gespeicherten Vergleichs-Bitkombination ist durch diese Steuersignale gleichzeitig die Phasenlage bezeichnet, in der die zu ermittelnde Bitkombination 01nnn001 in dem Serienbitstrom aufgetreten ist. Bei dem hier betrachteten Beispiel handelt es sich also um die Phasenlage 0101nnn0. Die Verarbeitungseinrichtung VE ist somit aufgrund der ihr zusammen mit dem Erkennungssignal zugeführten Steuersignale in der Lage, die im weiteren Verlauf in dem Serienbitstrom auftretenden, zuvor mit n bezeichneten Bits phasengerecht zu entnehmen. The evaluation device AE evaluates the states of the register cells of the register Reg at the end of a search cycle, which is indicated by the counter arrangement Z by a corresponding control signal at the input e. If there is a non-marking state for one of the register cells, which is the case in the example just explained, the evaluation device emits a detection signal to the processing device VE via the line a2 in order to indicate to the processing device VE that the synchronization word transmitted in the series bit stream has been determined. In addition, the evaluation device AE outputs control signals in binary coded form via the outputs B1 to B3, which designate the register cell which is still in its non-marking state at the end of the search cycle. The example considered above is the register cell assigned to the input E3 of the register Reg. By assigning this register cell to the comparison bit combination stored in line Z3a of the memory matrix SP1 (FIG. 2), these control signals simultaneously denote the phase position in which the bit combination 01nnn001 to be determined occurred in the series bit stream. The example considered here is therefore the phase position 0101nnn0. The processing device VE is therefore able, on the basis of the control signals supplied to it together with the detection signal, to extract the bits which occur in the further course in the series bit stream and which were previously designated by n, in phase.

Das zuvor erwähnte Erkennungssignal wird ausserdem dem Register Reg als Setzsignal zugeführt, um die Registerzellen dieses Registers in ihren Nichtmarkierungszustand für einen dem zuvor erläuterten Suchzyklus entsprechenden nachfolgenden Suchzyklus zu überführen. The aforementioned detection signal is also fed to the register Reg as a set signal in order to convert the register cells of this register into their unmarked state for a subsequent search cycle corresponding to the previously explained search cycle.

Befinden sich dagegen am Ende eines Suchzyklus sämtliche Registerzellen des Registers Reg in ihrem Markierungszustand, d.h. ist die zu ermittelnde Bitkombination in den ausgewerteten Bitstellen des Serienbitstromes nicht aufgetreten, so gibt die Auswerteeinrichtung AE an ihrem Ausgang a1 ein Steuersignal ab. Dieses Steuersignal bewirkt, dass für einen nachfolgenden Suchzyklus einerseits sämtliche Registerzellen des Registers Reg in ihren Nichtmarkierungszustand überführt werden und dass andererseits der Datenselektor DS (Fig. 1) den Serienbitstrom gegenüber dem vorausgegangenen Suchzyklus um eine Bitstelle versetzt aufnimmt. Gemäss dem zuvor beschriebenen Beispiel wird also der Datenselektor den Serienbitstrom nun am Ausgang der Registerzelle 2 der Schieberegisteranordnung SR (Fig. 1) aufnehmen. Der sich daran anschliessende Suchzyklus wird dann in der zuvor beschriebenen Weise durchgeführt. Kann auch im Zuge dieses Suchzyklus die erwartete Bitkombination nicht ermittelt werden, so wird das gerade beschriebene Verfahren bis zum Ermitteln der in dem Serienbitstrom übertragenen Bitkombination fortgesetzt. On the other hand, at the end of a search cycle, all register cells of the register Reg are in their marked state, i.e. If the bit combination to be determined has not occurred in the evaluated bit positions of the series bit stream, the evaluation device AE emits a control signal at its output a1. This control signal has the effect that, on the one hand, all register cells of the register Reg are transferred to their unmarked state for a subsequent search cycle and, on the other hand, that the data selector DS (FIG. 1) picks up the serial bit stream offset by one bit position compared to the previous search cycle. According to the example described above, the data selector will now record the serial bit stream at the output of register cell 2 of shift register arrangement SR (FIG. 1). The subsequent search cycle is then carried out in the manner described above. If the expected bit combination cannot be determined in the course of this search cycle, the method just described is continued until the bit combination transmitted in the series bit stream is ascertained.

In Fig. 3 ist ein möglicher Aufbau der zuvor beschriebenen Auswerteeinrichtung AE dargestellt. Danach ist mit jedem der Ausgänge A1 bis A8 des Registers Reg ein Eingang eines NICHT-ODER-Gliedes G4 verbunden, welches immer dann einen logischen Pegel «1 » abgibt, wenn sich sämtliche Registerzellen des Registers Reg in ihrem Markierungszustand befinden. Dieser logische Pegel wird über ein UND-Glied G5 am Ende eines Suchzyklus als Steuersignal am Ausgang a1 der Auswerteein-richtung AE abgegeben. Das UND-Glied G5 ist zu diesem Zeitpunkt durch ein von der Zähleranordnung Z her abgegebenes, am Eingang e der Auswerteeinrichtung AE auftretendes Steuersignal in den Durchschaltezustand gesteuert. 3 shows a possible structure of the evaluation device AE described above. Thereafter, an input of a NOR gate G4 is connected to each of the outputs A1 to A8 of the register Reg, which outputs a logic level “1” whenever all the register cells of the register Reg are in their marking state. This logic level is output via an AND gate G5 at the end of a search cycle as a control signal at the output a1 of the evaluation device AE. At this point in time, the AND gate G5 is controlled into the switched-on state by a control signal which is output by the counter arrangement Z and which occurs at the input e of the evaluation device AE.

Die Ausgänge A1 bis A8 des Registers Reg sind ausserdem jeweils mit einem Eingang eines ODER-Gliedes G6 verbunden. Dieses ODER-Glied gibt immer dann einen logischen Pegel «1 » an seinem Ausgang ab, wenn eine der Registerstellen des Registers Reg sich in einem Nichtmarkierungszustand befindet. Der betreffende logische Pegel wird am Ende eines Suchzyklus über ein UND-Glied G7 als Erkennungssignal am Ausgang a2 der Auswerteeinrichtung AE abgegeben. Das UND-Glied G7 wird dabei wie das zuvor genannte UND-Glied G5 in den Durchschaltezustand gesteuert. The outputs A1 to A8 of the register Reg are also each connected to an input of an OR gate G6. This OR gate outputs a logic level “1” at its output whenever one of the register positions of the register Reg is in an unmarked state. The relevant logic level is output at the end of a search cycle via an AND gate G7 as a detection signal at the output a2 of the evaluation device AE. The AND gate G7 is controlled like the previously mentioned AND gate G5 in the switching state.

An die Ausgänge A1 bis A8 des Registers Reg ist schliesslich noch jeweils ein Eingang eines Codierers COD angeschlossen. Dieser Codierer gibt für den Fall, dass am Ende eines Suchzyklus eine der Registerzellen des Registers Reg sich in ihrem Nichtmarkierungszustand befindet, an die Ausgänge B1 bis B3 der Auswerteeinrichtung AE Steuersignale in binär codierter Form ab, welche die betreffende Registerzelle bezeichnen. Der Codierer ist Finally, one input of a coder COD is connected to the outputs A1 to A8 of the register Reg. In the event that at the end of a search cycle one of the register cells of the register Reg is in its unmarked state, this encoder sends control signals in binary coded form to the outputs B1 to B3 of the evaluation device AE, which designate the relevant register cell. The encoder is

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CH 679 626 A5 CH 679 626 A5

10 10th

mit einem Freigabeeingang an den Eingang e der Auswerteeinrichtung AE angeschlossen. connected to the input e of the evaluation device AE with a release input.

In Fig. 4 sind Speicheranordnungen SP1a und SP2a dargestellt, die anstelle der in Fig. 1 angegebenen Speichermatrizen SP1 und SP2 verwendbar sind. Es handelt sich hier jeweils um ein Ring-Schie-beregister mit 8 Registerzellen. In den Registerzellen der Speicheranordnung SP1a, deren Ausgänge mit Z1a bis Z8a bezeichnet sind, ist eine Bitkombination gespeichert, welche der in dem Serienbitstrom zu ermittelnden Bitkombination entspricht, gemäss dem zuvor erläuterten Beispiel also der Bitkombination 01nnn001. 4 shows memory arrangements SP1a and SP2a which can be used instead of the memory matrices SP1 and SP2 shown in FIG. 1. This is a ring shift register with 8 register cells. In the register cells of the memory arrangement SP1a, the outputs of which are designated Z1a to Z8a, a bit combination is stored which corresponds to the bit combination to be determined in the series bit stream, that is to say the bit combination 01nnn001 according to the example explained above.

Dabei ist für die mit n bezeichneten Bits jeweils ein logischer Pegel «1 » gewählt. In den Registerzellen der Speicheranordnung SP2a, deren Ausgänge mit Z1b bis Z8b bezeichnet sind, ist dagegen eine Maskier-Bitkombination 00111000 gespeichert. A logical level “1” is selected for each of the bits denoted by n. In contrast, a mask bit combination 00111000 is stored in the register cells of the memory arrangement SP2a, the outputs of which are designated Z1b to Z8b.

Die Speicheranordnungen SP1a und SP2a erhalten jeweils an einem Takteingang die bereits erwähnten 8-kHz-Taktimpulse T2 zugeführt, so dass die einzelnen Bits der jeweils gespeicherten Bitkombination zyklisch umlaufen. Dadurch treten an den einzelnen Ausgängen dieser Speicheranordnungen Bitfolgen auf, die den in den Speichermatrizen SP1 und SP2 gemäss Fig. 2 gespeicherten Vergleichs-Bitkombinationen und Maskier-Bitkombinationen entsprechen. Bei Verwendung der Speicheranordnungen SP1a und SP2a wird im übrigen die in Fig. 1 dargestellte Zähleranordnung Z lediglich dazu benutzt, der Auswerteeinrichtung AE das Ende eines Suchzyklus durch ein entsprechendes Steuersignal anzuzeigen. The memory arrangements SP1a and SP2a each receive the already mentioned 8 kHz clock pulses T2 at a clock input, so that the individual bits of the respectively stored bit combination circulate cyclically. As a result, bit sequences corresponding to the comparison bit combinations and masking bit combinations stored in the memory matrices SP1 and SP2 according to FIG. 2 occur at the individual outputs of these memory arrangements. When using the memory arrangements SP1a and SP2a, the counter arrangement Z shown in FIG. 1 is only used to indicate the end of a search cycle to the evaluation device AE by means of a corresponding control signal.

Vorstehend wurde lediglich als Beispiel eine Schaltungsanordnung zum Ermitteln einer 8 Bit umfassenden Bitkombination beschrieben, welche 5 fest vorgegebene Bits und 3 variable Bits enthält. Eine derartige Schaltungsanordnung kann jedoch durch eine entsprechende Auslegung der in Fig. 1 dargestellten Schaltungsteile an hinsichtlich der Gesamtanzahl der Bits beliebige Bitkombinationen an-gepasst werden, welche eine gegenüber der Anzahl fest vorgegebener Bits geringere Anzahl variabler Bits aufweisen und in welchen sich aus der Gesamtheit der Bits keine periodisch wiederholt auftretende Unterkombination ergibt. A circuit arrangement for ascertaining an 8-bit combination of bits, which contains 5 predefined bits and 3 variable bits, was described above merely as an example. Such a circuit arrangement can, however, be adapted by an appropriate design of the circuit parts shown in FIG. 1 to any combination of bits with regard to the total number of bits, which combinations have a smaller number of variable bits than the number of predefined bits and in which the total of Bits does not result in a recurring sub-combination.

Abschliessend sei noch darauf hingewiesen, dass die zuvor beschriebenen Funktionen der in Fig. 1 dargestellten Schaltungsteile auch mit Hilfe einer Mikroprozessoranordnung realisiert werden können. Finally, it should be pointed out that the functions of the circuit parts shown in FIG. 1 described above can also be implemented with the aid of a microprocessor arrangement.

Claims

1. Method for determining a predetermined first bit combination comprising m bits, which together with a variable second bit combination comprising (nm) bits form a third bit combination comprising a total of n bits, in a series bit stream in which the individual bits of the relevant third bit combination have a constant one mutual spacing occur successively in time and in which at least the first bit combination occurs cyclically repeatedly, and for determining the bit positions in which the bits belonging to the second bit combination occur in the series bit stream, characterized in that the first bit of a sequence within the series bit stream in the said mutual spacing of successive bits is compared for agreement or disagreement with a first bit of comparison bit combinations comprising n bits each, in which bits corresponding to the bits of the first bit combination and instead of d er bits of the second bit combination of masking bits occur in one of the overall possible phase positions, that the bits of the sequence in question following the first bit are compared with the bits following the first bit mentioned in all comparison bit combinations, such that the masking bits are defined in such a way that matches between the bits compared in each case are determined that if a discrepancy is found between the bits compared with one another, a marking level is marked out of n marking levels, each of which is assigned to one of the comparison bit combinations mentioned, that after performing n comparisons in the event that all marking levels are marked, these marking levels are first reset to their non-marking state and then comparisons are made with bit combinations corresponding to the comparisons indicated, which are based on the bit positions of the Bit positions previously offset for the comparisons of bits of the series bit stream occur in this series bit stream, whereas in the event that one of the marking stages remains unmarked, its unmarking state is used to indicate that the first bit combination is determined in the bit positions of the series bit stream that are currently used for the comparisons and that the position of the marking level which remains unmarked within the total of n marking levels present is used to designate those bit positions of the series bit stream in which the bits belonging to the second bit combination occur.

2. Circuit arrangement for performing the method according to claim 1, characterized in that in a first memory arrangement (SP1) n bits comprising comparison bit combinations are stored, in which bits corresponding to the m bits of the first bit combination and (nm) any bits as second bit combination occur in one of the possible phase positions, that the first memory arrangement is connected to a first input side of a comparator arrangement (VGL), which receives consecutive bits of the series bit stream at a second input side at a mutual distance from one another from a selection device (DS, FF) and which compares the successively supplied bits of the series bit stream with successive bits of all comparison bit combinations, that a second memory arrangement (SP2) is connected to a control input side of the comparator arrangement, in which n B each associated with the comparison bit combinations its comprehensive Mas5

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kier bit combinations are stored, according to which the comparator arrangement is controlled in such a way that in those bit positions of the comparison bit combinations in which bits belonging to the second bit combination occur, matches with the respectively compared bit of the series bit stream determine that the comparator arrangement (VGL) is connected on the output side to inputs of a register (Reg) which has register cells assigned to the comparison bit combinations, that the comparator arrangement emits marking signals if there are no matches between the bits compared with one another, and the occurrence of the respective register cells of the register (Reg ) assume a marking state that an evaluation device (AE) is connected to the output side of the register mentioned, which, after carrying out n comparison processes, initially does this in the event that all register cells are marked e Register cells are returned to their unmarked state and a selection signal is provided, upon the occurrence of which the selection device (DS, FF) emits successive bits of the series bit stream which occur in this series bit stream at bit positions offset in relation to the bit positions of the bits of the series bit stream previously used for the comparisons , and that the evaluation device (AE), in the event that one of the register cells of the register (Reg) remains unmarked, provides detection signals which contain information that the first bit combination is determined in the bit positions of the series bit stream used for the comparisons and at which of these bit positions the bits belonging to the second bit combination occur.

3. A circuit arrangement according to claim 2, characterized in that the comparator arrangement (VGL) is connected on the output side to the reset inputs individually assigned to the register cells of the register (Reg) and that a set input of the register assigned to the register cells at an output (a1) carrying the selection signal Evaluation device (AE) is connected.

4. Circuit arrangement according to claim 2 or 3, characterized in that the evaluation device (AE) is connected to further outputs (a2, B1 to B3) carrying the detection signals with control inputs of a processing device (VE) which is also supplied with the series bit stream.

5. Circuit arrangement according to claim 3, characterized in that the evaluation device (AE) is connected via the output (a1) to a control input (ST) of the selection device (DS, FF), the setting of which is within the series bit stream for the comparison processes bits taken into account.

6. Circuit arrangement according to one of claims 2 to 5, characterized in that the first memory arrangement or the second memory arrangement of a ring shift register (SP1a or SP2a) with one of the number of bits belonging to the third bit combination corresponding

Number of register cells is formed, in which a comparison bit combination corresponding to the third bit combination in question or a masking bit combination assigned to this comparison bit combination is stored, the bits of which have a clock corresponding to the sequence of the bits provided by the selection device (DS, FF) are displaceable, and that the outputs of said register cells are connected to the first input side or the control input side of the comparator arrangement (VGL).

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