lO~Z225 L'invention concerne un central téléphonique comportant un réseau de commutation pour mettre en relation différentes voies teléphoniques, un organe de commande centralisé pour agir par l'in-termédiaire de circuits de marquage sur les circuits de commande du réseau de commutation.
Dans de tels centraux, l'organe de commande centralisé, constitue par un ou deux calculateurs, est d'autant plus sollicite que la capacité de trafic du central est grande. Ainsi cette ca-pacité est limitée par la vitesse de fonctionnement du ou des calculateurs.
L'invention preconise de diminuer le travail du calcula-teur et permettre, ainsi, soit d'obtenir un central à plus grand trafic pour un organe de commande donné, soit, pour un certain central, d'utiliser un calculateur a rythme de travail plus lent et de ce fait moins coûteux.
Pour cela un central téléphonique du genre mentionné dans le préambule, conforme a l'invention, est remarquable en ce que lesdits circuits de marquage comportent un microprocesseur, une memoire de programme reliée a ce microprocesseur pour contenir le programme d'utilisation du microprocesseur, un premier ensemble de registres dont l'acces est commun au microprocesseur et a l'organe de commande, un deuxieme ensemble de registres pour envoyer des informations vers le réseau de commutation et pour en recevoir de celui-ci.
Dans un central de grande capacité dont un exemple est décrit dans l'article de P. VOYER, K. KEVORKIAN, J.P. LAGER, inti-tulé "Réseau de connexion pour grands centres temporels", paru dans le numéro 49 d'avril 1975 de la revue: "Commutation et électronique"
éditée par SOCOTEL, on est confronté avec des problemes de sécurité
du fonctionnement du central; le central décrit dans cet article est découpé en unites de defense indépendantes qui contiennent ' notamment soit une matrice de commutation dite "spatiale" soit un ~' 11~)9ZZZS
étage de commutation dit "temporel", soit, encore, une unité de selection de branches. Des marqueurs sont prévus pour commander ces differents ëlements.
Un premier avantage donné par l'invention est que les circuits de marquage pour un central du genre décrit dans l'article précité ont une structure identique, ce qui facilite la construc-tion, le programme emmagasiné dans la mémoire programme étant bien entendu modifié selon l'élément que le circuit de marquage doit commander.
Dans bien des cas, on souhaite améliorer le fonctionne-ment du central durant sa vie, ceci peut être obtenu en changeant l'organe de commande par un autre ayant de meilleures performances.
Un autre avantage procure par l'invention est que ce changement est possible au prix d'une simple modification du pro-gramme de travail des circuits de marquage.
Selon la presente invention, il est prévu un central té-lephonique comportant un reseau de commutation pour mettre en relation differentes voies telephoniques, un organe de commande centralise pour agir par l'intermédiaire de circuits de marquage sur les circuits de commande du reseau de commutation, caracterise en ce que lesdits circuits de marquage comportent un microproces-seur, une memoire de programme reliee à ce microprocesseur pour contenir le programme d'utilisation du microprocesseur, un pre-mier ensemble de registres dont l'accès est commun au microproces-seur et à l'organe de commande, un deuxième ensemble de registres pour envoyer des informations vers le reseau de commutation et pour enrecevoir de celui-ci.
La description suivante accompagnee des dessins annexes, le tout donne 10~2Z2S
à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée.
Les dessins représentent:
à la figure 1, un central conforme a l'invention;
a la figure 2, un bloc diagramme du circuit de~marquage;
a la figure 3, le détail d'une partie du circuit de marquage;
a la figure 4, le détail d'une deuxieme partie du circuit de marquage;
a la figure 5, le détail d'une troisieme partiedu circuit de marquage.
Le central montré a la figure 1 est d'un type décrit - dans l'article précité; ce central permet d'échanger des informa-tions entre 16384 voies; ces voies sont réparties dans le temps et sont disponibles sur des jonctions dites "jonctions MIC". Sur chaque jonction on a trente-deux voies de sorte que le central doit effectuer des commutations entre les voies de 512 jonctions entrantes avec les voies du 512 jonctions sortantes.
Les jonctions entrantes et sortantes sont mises en 32 groupes de 16 chacun; ainsi les jonctions entrantesportent les références JEo I JEl~ ...,JE15 pour le premier groupe et ainsi de suite jusqu'au dernier groupe ou l'on a : JEo ... JE15 ;
de même les jonctions sortantes portent les références JSOo, JSl ... JS15, ..., JSo31... JE115.
Le central de la figure 1 est un central à deux branches A et B de structure identique; chaque branche effectue des commutations dans le temps au moyen d'une part de commutateurs entrants CEA0, CEAl, ... , CEA31 pour la branche A et CEBO, CEBI, ..., CEB31 pour la branche B et d'autre part de commutateurs sortants CSAO, CSAl, ... , CSA31 pour la branche A et CSB0, CSBl, ..., CBS31 pour la branche B; chacun de ces commutateurs temporels est affecté à 16 jonctions MIC; ainsi en se reportant a la figure B
1092;~2S
1 les commutateurs CEA0 et CEB0 sont affectés, tous deux, aux jOnCtions JEo 15~ les commutateurs CEAl et CEBl aux jonctions JEo 15 et ainsi de suite, les jonctions sortantes JSo 15 sont reliées aux commutateurs sortants CSA0 et CSB0 par l'inter-mediaire d'un circui-t selecteur de branches SAB0, les jonctions JSo 15 aux commutateurs CSAl et CSBl par l'intermédiaire du circuit SABl ... Les differents circuits selecteurs SAB0 ... 31 sont d'un type decrit dans la demande de brevet franc,ais no. lO ~ Z225 The invention relates to a telephone exchange comprising a switching network for connecting different channels telephones, a centralized control unit to act by the marking circuits on the control circuits of the switching network.
In such exchanges, the centralized control member, constitutes by one or two computers, is all the more requested that the central office has a large traffic capacity. So this ca-capacity is limited by the operating speed of the calculators.
The invention recommends reducing the work of calculating tor and thus allow either to obtain a central to larger traffic for a given controller, that is, for a certain central, to use a computer with a slower working rhythm and therefore less expensive.
For this a telephone exchange of the kind mentioned in the preamble, in accordance with the invention, is remarkable in that said marking circuits include a microprocessor, a program memory connected to this microprocessor to contain the microprocessor usage program, a first set of registers whose access is common to the microprocessor and to the organ a second set of registers for sending information to and from the switching network this one.
In a large capacity exchange, an example of which is described in the article by P. VOYER, K. KEVORKIAN, JP LAGER, inti-tulé "Connection network for large time centers", published in April 1975 issue 49 of the review: "Switching and electronics"
edited by SOCOTEL, we are faced with security problems the operation of the central office; the exchange described in this article is divided into independent defense units which contain 'in particular either a so-called "spatial" switching matrix or a ~ ' 11 ~) 9ZZZS
switching stage known as "temporal", that is, again, a unit of selection of branches. Markers are provided to order these different elements.
A first advantage given by the invention is that the marking circuits for a central office of the kind described in the article above have an identical structure, which facilitates the construction tion, the program stored in the program memory being heard modified according to the element that the marking circuit must order.
In many cases, we want to improve the functioning central office during its lifetime, this can be achieved by changing the control member by another having better performance.
Another advantage provided by the invention is that change is possible at the cost of a simple modification of the pro-working gram of the marking circuits.
According to the present invention, there is provided a central telephone comprising a switching network for setting up relationship between different telephone channels, a control unit centralized to act through marking circuits on the control circuits of the switching network, characterized in that said marking circuits include a microprocessor a program memory connected to this microprocessor for contain the microprocessor usage program, a pre-mier set of registers whose access is common to the microprocessor a second set of registers and the control unit to send information to the switching network and to receive it.
The following description accompanied by annexed drawings, the whole gives 10 ~ 2Z2S
as an example, will make it clear how the invention can be realized.
The drawings represent:
in Figure 1, a central office according to the invention;
in Figure 2, a block diagram of the marking circuit;
in FIG. 3, the detail of part of the circuit of marking;
in FIG. 4, the detail of a second part of the marking circuit;
in Figure 5, the detail of a third part marking circuit.
The exchange shown in Figure 1 is of a type described - in the aforementioned article; this exchange allows the exchange of information between 16,384 routes; these channels are distributed over time and are available on so-called "MIC junctions". Sure each junction we have thirty-two ways so that the central must switch between channels of 512 junctions inbound with 512 outbound trunks.
Inbound and outbound junctions are set to 32 groups of 16 each; thus the incoming junctions carry the references JEo I JEl ~ ..., JE15 for the first group and so immediately to the last group where we have: JEo ... JE15;
similarly the outgoing junctions carry the JSOo references, JSl ... JS15, ..., JSo31 ... JE115.
The exchange in Figure 1 is a two-branch exchange A and B of identical structure; each branch performs switching over time by means of switches incoming CEA0, CEAl, ..., CEA31 for branch A and CEBO, CEBI, ..., CEB31 for branch B and secondly for switches outgoing CSAO, CSAl, ..., CSA31 for branch A and CSB0, CSBl, ..., CBS31 for branch B; each of these time switches is assigned to 16 MIC junctions; so referring to the figure B
1092; ~ 2S
1 the switches CEA0 and CEB0 are both assigned to JOoNs JEo 15 ~ CEAl and CEBl switches at junctions JEo 15 and so on, JSo 15 outgoing junctions are connected to the outgoing switches CSA0 and CSB0 via the medium of a branch selector circuit SAB0, the junctions JSo 15 to the CSAl and CSBl switches via the SABl circuit ... The different selector circuits SAB0 ... 31 are of a type described in the French patent application, ais no.
2,305,908 publiee le 22 octobre 1976 au nom de la demanderesse.
A l'interieur de chaque branche, on effectue aussi des commutations sans changement de temps au moyen d'un reseau de commutation spatiale à division dans le temps portant pour la branche A la référence RCA et pour la branche B, RCB; ces réseaux sont formes de huit sous-branches portant les references SAl, ... , SA8 et SBl, ... SB8 respectivement; chaque sous-branche se decompose en trois etages de matrices references SSA
... SSA8 pour la sous-branche SAl, SSAl ... SSA8 pour la sous-branche SA8 et ainsi de suite pour les différentes sous-branches.
~' ~L0922ZS
Les différentes commutations sont déterminées par l'organe centralisé OC qui envoie ces ordres aux différents circuits de marquage. Dans le central montré à la figure 1, il y a un cir-cuit de marquage affecté à quatre commutateurs temporels entrants et à quatre commutateurs temporels sortants. Ainsi le marqueur MKAl est affecté aux commutateurs CSA0, CSAl, CSA2, CSA3, CEA0, CEAl, CEA2, CEA3, le marqueur MKA8, aux commutateurs CSA28 ...
31, CEA28 ... 31~ le marqueur MKBl~ aux commutateurs CSB0 ... 3, CEB0 ... 3 et ainsi de suite ...
Un circuit de marquage est affecté aussi à chaque sous-branche; ainsi le marqueur MSAl est affecté à la sous-branche SAl, ..., MSA8 à SA8, le marqueur MSBl à la sous-branche SBl, MSB2 à SB2, MSB8 à SB8. De plus, un circuit de marquage MSAB
est affecté aux circuits sélecteurs de branches.
Dans cet exemple décrit, chaque étage de matrice SSAii ou SSB~ se compose de huit matrices munies chacune d'un circuit de commande, c'est-à-dire que chaque circuit de marquage doit per-mettre l'échange d'informations entre lui et vingt-quatre cir-cuits de commande de matrice.
La figure 2 montre la structure du circuit de marquage.
Ce circuit de marquage comporte trois circuits Cl, C2 et C3; le circuit Cl sert d'interface entre l'organe centralisé OC et le circuit C2 qui comporte le microprocesseur, le circuit C3 est le circuit qui permet, d'une part, la distribution d'informations vers les différents circuits de commande CCl, CC2, CC3 ... CCn auxquels le circuit de marquage est affecté et, d'autre part, la réception d'informations provenant de ces mêmes circuits.
La figure 3 montre la structure du circuit Cl. Les infor-mations arrivent de l'organe centralisé OC sur un bus de données à 32 fils DE0 à DE31 et les informations à diriger vers l'organe de commande OC sur un bus à 32 fils DS0 à DSl; les données apparaissant sur les fils DEO à DE31 sont destinées à être emmagasinées dans l'un des trois registres RO, Rl et RF; chacun de ces registres est constitué par une ligne de huit éléments dans chacune des mémoires Ml, M2, M3 et M4; les données DSO à
DS31 proviennent aussi de ces registres; sur un fil PAD apparaît le signal qui indique que l'organe de commande centralisé veut lire un des registres RO, Rl ou RF, le choix de ces registres étant déterminé par le signal apparaissant sur les fils ADRO, ADRl et ADRF; lorsque l'organe de commande veut inscrire ses données il envoie un signal sur le fil ERD.
Comme on le verra par la suite le microprocesseur ne traite que huit éléments binaires à la fois.
Les données émises vers le circuit C2 apparaissent sur les fils REO à RE7 et celles qui proviennent de ce circuit C2 sur les filS DO à D7. Lorsque des données doivent être inscrites dans un registre un signal apparaît sur le fil ENR; le code d'adresse déterminant le registre RO, Rl ou RF ainsi que ses différents emplacements parmi les mémoires Ml, M2, M3 ou M4 apparait sur ~
l.O9ZZ25 les fils ADL0~ ADLl~ ADL2, ADL3 et ADL4.
Les entrées des mémoires Ml, M2, M3 et M4 pour les données à inscrire sont reliées à la sortie de multiplexeurs deux fois huit fils portant respectivement les références MXl, MX2, MX3 et MX4; les premières entrées de ces multiplexeurs sont reliées ensemble pour être connectées aux fils ~0 à D7, les deuxièmes entrées sont reliées respectivement à huit des fils DE0 à DE31.
Ces multiplexeurs sont commandés en même temps par le signal de sortie d'une porte "OU" ORl dont les trois entrées sont reliées aux fils ADR0, ADRl~ ADRF.
Ecriture dans les reqistres R0, Rl et RF Par l'orqane de commande centralisé.
Lorsque l'organe OC veut effectuer une écriture il envoie un signal logique "1" sur le fil ERD et un signal logique "1"
sur l'un des fils ADR0, ADR1 et ADRF selon que l'écriture des données doit s'effectuer dans l'un des registres R0, R1 et RF.
Dans ces conditions on a un signal de valeur logique "1" à la sortie de la porte ORl.
A la sortie d'une porte "NON-ET" NA0 dont les entrées sont reliées au fil ERD et à la sortie de la porte ORl, apparait donc un signal logique "0" qui est appliqué à l'entrée de quatre portes "ET" Al, A2~ A3 et A4, de sorte qu'à la sortie de ces portes quelle que soit la valeur des signaux logiques appliqués à leur autre entrée, le signal a la valeur logique "0". Ainsi ces signaux appliqués aux différentes entrées ECR des mémoires Ml, M2, M3 et M4 mettent celles-ci en position écriture.
Le signal de sortie de la porte OR1 place le multiplexeur dans une position telle que les données présentes sur les fils DE0 à DE31 se trouvent aux différentes entrées de données des mémoires M1, M2, M3 et M4.
Le signal de sortie de la porte ORl est aussi appliqué à
l'entrée de blocage d'un multiplexeur MX5 de sorte qu'à ses deux sorties apparaissent des signaux de valeur logique "l" ouvrant ainsi deux portes "NON-ET" NAl et NA2; une entrée de la porte A2 est reliée par l'intermediaire d'un inverseur Il au fil A~Rl, et une entrée de la porte A3 est reliée par l'intérmédiaire d'un inverseur I2 au fil ADRF. Le code qui appara;t à l'entrée ADR
des mémoires Ml, M2, M3 et M4 détermine dans quel registre va avoir lieu l'inscription; ainsi le code 11 indique que c'est dans le registre RO; le code 01 dans le registre Rl et le code 10 dans le registre RF.
On constate que cette description est autoritaire et qu'elle se produit quelle que soit la valeur des autres signaux.
Lecture des reqistres R0, Rl et RF par l'orqane de commande centralisé.
Pour effectuer cette lecture l'organe OC fournit un signal logique "1" sur le fil PAD et un signal logique de valeur "1"
sur l'un des fils ADRO, ADRl ou ADRF suivant qu'il faut effectuer cette lecture dans l'un des registres RO, R1 ou RF; le signal du fil PAD est appliqué à l'entrée d'une porte "ET" A5 par ~109;22,Z5 l'intermédiaire d'un inverseur I3; l'autre entrée de cette porte est reliée à la sortie d'une porte "OU" 01 dont une entrée est reliée à la sortie d'une porte A6 dont les deux entrées sont connectées à la sortie du multiplexeur MX5 toujours bloqué. Le signal à la sortie de l'inverseur I3 a la valeur "0" de sorte qu'à la sortie de la porte A5 on a un signal de valeur "0" qui appliqué par l'intermédiaire d'une porte A7 ouverte aux entrées LEC des mémoires Ml, M2, M3 et M4, permet la lecture; l'appli-cation aux entrées ADR s'effectue de la même manière qu'au paragraphe précédent relatif à l'écriture des registres. Le code de sortie est alors disponible sur les fils DS0 à DS31.
Ecriture dans les reqistres R0, Rl et RF des informations issues du circuit C2.
Comme on l'a remarqué l'écriture et la lecture de ces registres par l'organe de commande sont impératives, c'est-à-dire pour que la lecture et l'écriture de ces registres aient lieu sur des ordres du circuit C2, il faut qu'il n'y ait aucun signal sur les fils ADR0, ADRl et ADRF ni à fortiori sur ERD, ni sur PAD.
Les données à enregistrer apparaissent sur les fils D0 à
D07 rélies aux entrées des mémoires Ml, M2, M3 et M4 par l'intermédiaire des multiplexeurs MXl, MX2, MX3, MX4 commandés à être dans cette position, si un signal logique de valeur "0" apparaît à la sortie de la porte ORl.
Les codes déterminant le registre R0, Rl ou RF et la mémoire Ml, M2, M3 ou M4 dans lesquels doivent 8tre enregistrées les données apparaissent sur les fils ADL0, ADLl, ADL2, ADL3 et ADL4.
A la sortie du multiplexeur MX5 apparait le code définissant le registre; on remarque que ce multiplexeur est débloqué. Le code précité est transmis par les portes NAl et NA2 ouvertes aux '109ZZZS
entrées ADR des mémoires Ml, M2, M3 et M4; à la sortie du multi-plexeur il n'apparaît qu'une des configurations de codes parmi les suivantes "00"~ "01" et "10" de sorte qu'à la sortie de la porte A6 on a un signal de valeur "0"; ce signal est appliquc, outre à une entrée de la porte 01, à une entrée d'une porte "NON-ET" NA3 par l'intermédiaire d'un inverseur I4.
Lorsqu'on veut effectuer l'écriture le signal ENR prend la valeur "1" de sorte que le signal de sortie de cette porte NA3 débloque un multiplexeur MX6. Les signaux sur les fils ADL0 et ADLl peuvent alors permettre la sélection de l'une des mémoires Ml, M2, M3 ou M4; ceci est fait alors par l'inter-médiaire du multiplexeur MX6 et des portes Al, A2, A3 et A4 ouvertes par le signal de sortie de la porte NA0.
Par l'intermédiaire de la porte 01 dont une entrée est reliée au fil ENR la commande de lecture de ces mémoires est inhibée.
Lectu_e des reqistres R0, Rl et RF par le circuit C2.
Le processus est pratiquement identique à celui décrit ci-dessus sauf que le signal sur le fil RNR prend la valeur "0"; de ce fait, le multiplexeur MX6 est -16)~Z225 bloqué entraînant l'inhibition de la commande d'écriture des mémoires Ml, M2, M3 et M4.
A la sortie de la porte A5 on a un signal de valeur "0"
autorisant la lecture de ces mémoires; parmi toutes les sorties de données des mémoires Ml~ M2, M3, M4 une seule est sélectionnée grâce au multiplexeur MX7.
On a vue que les ordres de lecture ou d'écriture issus de l'organe de commande OC avaient priorité sur les ordres issus de C2. Lorsqu'il y a conflit, on dirige un signal vers le circuit C2 de façon que le microprocesseur soit averti de cet état de chose.
Pour cela on a prévu un circuit CDS qui détecte la simulta-néité de la présence d'un code de sélection de registre émis à la fois par l'organe de commande et par le circuit C2; les entrées de ce circuit sont d'une part reliées à la sortie de la porte ORl et d'autre part aux fils ADL2, ADL3 et ADL4.
A la figure 4, le circuit C2 qui y est représenté comporte un microprocesseur; dans cet exemple ce microprocesseur est fabriqué par la Société INTEL sous le numéro 8008; on trouvera tous les renseignements concernant ce microprocesseur dans les notices qu'édite cette société.
Ce microprocesseur porte, à la figure 4, la référence MP.
Sur des fils dO à d7 soit il émet des informations soit il les reçoit. Le microprocesseur travaille au rythme d'une horloge H qui lui applique ses signaux; en retour le circuit MP fournit les signaux S0, Sl et S2 qui indiquent son cycle de fonctionne-ment et un signal de synchronisation à sa sortie SYNC; à par-tir de ces signaux et des signaux d'horloge, un circuit de coordination CORD élabore différentes signaux présents sur les fils ENL, ENH, ENR, SE de façon que les différentes informa-tions soient fournies ou reçues correctement par le micro-lO~ZZZS
processeur.
L'entrée et la sortie des informations sont contrôlés parun signal présent sur SE. Lorsque ce signal est actif, auto-risant par là l'entrée de données, il ouvre le circuit-porte CPl et bloque le circuit-porte CP2. Les données apparaissant suivant huit fils (représentés par un seul sur la figure pour des raisons de simplification du schéma) à la sortie d'un multi-plexeur MX10 sont transmisses alors au microprocesseur MP.
Lorsque le signal présent sur SE n'est plus actif, c'est alors le circuit-porte CPl qui est bloqué et le circuit CP2 ouvert, donc les fils dO à d7 sont en relation avec une ligne BUS à huit fils représentée par un trait plus épais. Cette ligne BUS est en relation avec différents registres; d'abord elle est reliée à un registre RL destiné à contenir des codes d'adresse et plus précisément les éléments binaires de poids faible de ces codes, puis à un registre RH pour contenir, d'une part, les éléments de poids fort et, d'autres part, deux -lO9Z225 éléments binaires représentant la nature du cycle mémoire en cours de fonctionnement effectué par le circuit MP. Les sorties des étages contenant les deux éléments binaires sont reliées aux entrées d'une porte "OU" OR2 dont la sortie est connectée au circuit CORD. La ligne BUS est également reliée à différents registres à décalage REl~ RE2, RE3 et RE4 constituant le registre RE qui contient les informations à transmettre vers les dif-férentes circuits de commande du réseau, un registre compteur K63 pour contenir un nombre binaire représentant le nombre d'éléments binaires à émettre à partir du registre RE, un registre de commande P~C pour contenir les éléments binaires définissant des ordres à effectuer au niveau des circuits de commande du réseau et un registre RM pour contenir l'adresse du circuit de commande auquel sont destinés les ordres définies par le contenu du registre RC.
Afin d'augmenter les possibilités de traitement des infor-mations par le microprocesseur on a prévu une mémoire RAM qui prolonge la mémoire du microprocesseur; l'entrée de données de cette mémoire RAM est aussi reliée à la ligne BUS.
Les différentes données à entrer dans le microprecesseur sont appliquées à différentes entrées du multiplexeur MX10; une première entrée est reliée à la sortie d'un multiplexeur MXll;
une deuxième est reliée à la fois aux sorties de la mémoire RAM et aux sorties d'une mémoire ROM destinée à contenir d'une manière permanente les différentes données représentant le programme de tâches que le microprocesseur a à effectuer, une troisième entrée aux fils RE0 à RE7 provenant du circuit Cl.
Les quatre premières entrées (à huit fils) du multi-plexeur MXll sont reliées aux sorties parallèles de registres à décalage RCPl, RCP2, RCP3 et RCP4 constituant le registre de réception RCP, la cinquième aux sorties du registre de commande ~O~Z225 RC et la sixième, la septième et la huitième aux sorties d'un circuit de décodage DCM aux entrées reliées aux sorties du registre RM, ce circuit de décodage est tel qu'en fonction du code binaire appliqué à ses entrées un seul signal actif est délivré sur un des 24 fils M~ à M23 connectés à sa sortie. Un circuit de logique CLOG, à partir des données contenues dans le registre de commande RC, d'un signal d'horloge issu d'une horloge H2 et d'un signal de retour à zéro du registre compteur K63, élabore:
- des signaux de décalage à la fréquence des signaux issus de l'horloge H2; ces signaux de décalage ne provoquent qu'un certain nombre de décalages à l'intérieur des registres RE et RCP, ce nombre étant défini par le signal de retour à zéro du registre compteur K63;
- un signal sur le fil HA, signal à la fréquence définie par l'horloge H2;
- un signal sur le fil OE en fonction du contenu du registre RC;
- un signal sur le fil HR, signal à la fréquence définie par l'horloge H2;
10~2Z25 - un signal sur le fil OL en fonction du contenu du registre RC.
Un fil DRCP est connecte à l'entrée série du registre à
décalage RCP et un fil DEM est connecté à la sortie série du registre RE.
On explique, ci-dessous, d'une manière très schématique le fonctionnement du circuit C2; des explications plus détaillées peuvent être obtenues à partir des documents édités par le fabricant du microprocesseur.
Les registres RL et RH sont dans un premier temps remplis en deux fois; pour cela, des signaux d'activation sont présents successivement sur les fils ENL et ENH; en fonction du signal à
la sortie de la porte OR2 on sait que dans un temps ultérieur on aura affaire à un cycle de lecture ou d'écriture. L'adresse de la mémoire ou du registre est donc contenue dans les registres RL et RH; on pourra par des circuits de décodage ou des circuits de multiplexeur sélectionner n'importe lequel des registres ou n'importe laquelle des mémoires.
Si on a un cycle de lecture des différentes mémoires ou registres, tout d'abord~ comme on l'a déjà vu, le signal SE est rendu actif pour permettre l'inscription dans le microprocesseur des données provenant de ces registres et mémoires; en fonction du code d'adresse présent sur les fils ADL0 à ADL7 et ADH0 à
ADH5, le multiplexeur MX10 après décodage par un décodeur DECl est mis dans une position convenable. Si c'est la sortie du multiplexeur MXll qui est mise en relation avec les fils dO à
d7, il faut mettre dans la bonne position ce multiplexeur MXll.
Ceci est obtenu par un circuit de décodage DEC2 dont les entrées sont reliées aux fils ADL0 à ADL7 et ADH0 à ADH5.
Si on a un cycle d'écriture parmi les mémoires et les registres, le signal SE est passif, le circuit-porte CP2 est passant; il apparait un signal actif sur le fil ENR et un circuit ~09Z2Z5 de décodage DEC3 permet l'inscription dans l'un des registres R~l, RE2, RE3, RE4, K63, RC et RM en fonction du code disponible sur les fils ADL0 à ADL7 et ADH0 à ADH5 reliés à l'entrée du circuit DEC3.
Le signal DSRE issu du circuit Cl provoque une interruption dans le déroulement du programme à effectuer par le micro-processeur.
La figure 5 montre comment les différents circuits de commande peuvent être reliés au circuit de marquage. On peut, dans l'exemple décrit, relier jusqu'à vingt-quatre circuits de commande CCl, CC2 ... CC24. Le circuit C3 comporte six multi-plexeur MX10, MXll, MXl~, MX13, MX14, MX15; les entrées des cinq premiers sont reliées respectivement aux fils DEM, HA, DE, HR, OL, et la sortie du multiplexeur MX15 au fil DRCP.
Les multiplexeurs MX10 à MX24 ont 24 sorties et le multi-plexeur MX15 a 24entrées; la commande de tous ces multiplexeurs MX10 à MX15 est déterminée par les signaux présents sur les fils M0 à M23.
On a représenté en détail le circuit de commande CC2. On suppose que les multiplexeurs MX10 à MX15 sont commandés de facon que les fils DEM, HA~ DE, - -HR, OL et DRCP sont reliés à ce circuit.
Ce circuit CC2 comporte deux registres à décalage RD10 et RDll. Le registre RD10 reçoit les données présentes sur le fil DEM; ce registre rempli au rythme du signal HA; une fois que ce registre est rempli, un signal 0~ permet le transfert dans un circuit du réseau, par exemple dans une ligne de la mémoire de commande d~une ~atrice (voir pa exemple la demande de brevet français no. 2,346,926 publiée le 28 octobre 1977 par la deman-deresse). Pour lire ce qui est dans cette mémoire de commande un signal apparaît sur le fil OL pour que son contenu 50it emmagasiné dans le registre RDll; puis le signal HR apparait de façon a provoquer le décalage du registre RDll; les informations apparaissent alors sur le fil DRCP.
Les différentes fonctions que peuvent effectuer les circuits de marquage dépendent du programme contenu dans la mémoire ROM; pratiquement, les données fournies par l'organe de commande OC sont réduites au minimum. Avant d'inscrire les données dans les différentes mémoires de commande le circuit de marquage effectuera des contrôles; il contrôlera d'abord si le message venant de l'organe OC est cohérent avant d'effectuer une inscription dans la mémoire de commande, il fera une lecture préalable, regardera si ce contenu est bon, c'est-a-dire en pratique "zéro". Ainsi, on évitera une communication entre plusieurs abonnés/le marqueur, apres chaque communication~mettant, comme on l'a compris ci-dessus, la ligne de mémoire concernée a zéro.
Toutes les fonctions sont données à titre d'exemple et dépendent de l'utilisateur. L-'objet de l'invention est de fournir un central téléphonique dans lequel les circuits de marquage effectuent des opérations d'une maniere pratiquement autonome et donnant a l'utilisateur un moyen d'alléger la charge de travail de l'organe centralisé.
_ 9 Cependant on remarquera que, pour faciliter la programmation, les différents registres sont adressés comme des positions-memoire, alors que la pratique habituelle consiste à utiliser les instructions entrée-sortie relatives au micro-processeur.
Dans un mode de réalisation pratique les memoires ROM
seront du type enfichable. Ainsi, par une simple substitution de boîtier, on pourra affecter les marqueurs a leurs differentes fonctions: marqueur de commutateurs temporels, d'etages de matrices, de selecteur de circuits de branches.
Bien que les principes de la presente invention aient ete decrits ci-dessus en relatiOnavec des exemples particuliers de realisation, on comprendra clairement que ladite description est faite seulement a titre d'exemples et ne limite pas la portee de l'invention.
D - 9a -2,305,908 published October 22, 1976 in the name of the plaintiff.
Inside each branch, we also perform switching without time change by means of a network time division space switching for branch A with the reference RCA and for branch B, RCB; these networks are formed by eight sub-branches bearing the references SAl, ..., SA8 and SBl, ... SB8 respectively; each sub branch is divided into three stages of SSA reference matrices ... SSA8 for the SAl sub-branch, SSAl ... SSA8 for the sub-branch SA8 branch and so on for the different sub-branches.
~ '~ L0922ZS
The different commutations are determined by the organ centralized OC which sends these orders to the various circuits of marking. In the exchange shown in Figure 1, there is a circuit marking bake assigned to four incoming time switches and four outgoing time switches. So the marker MKAl is assigned to switches CSA0, CSAl, CSA2, CSA3, CEA0, CEAl, CEA2, CEA3, the MKA8 marker, to the CSA28 switches ...
31, CEA28 ... 31 ~ the marker MKBl ~ at the switches CSB0 ... 3, CEB0 ... 3 and so on ...
A marking circuit is also assigned to each sub-plugged; thus the MSAl marker is assigned to the sub-branch SAl, ..., MSA8 to SA8, the marker MSBl in the SBl sub-branch, MSB2 to SB2, MSB8 to SB8. In addition, an MSAB marking circuit is assigned to the branch selector circuits.
In this example described, each SSAii matrix stage or SSB ~ consists of eight matrices each provided with a circuit of control, i.e. each marking circuit must put the exchange of information between him and twenty-four cir-matrix control cooked.
Figure 2 shows the structure of the marking circuit.
This marking circuit comprises three circuits C1, C2 and C3; the circuit Cl serves as an interface between the centralized organ OC and the circuit C2 which includes the microprocessor, circuit C3 is the circuit which allows, on the one hand, the distribution of information to the different control circuits CCl, CC2, CC3 ... CCn to which the marking circuit is assigned and, on the other hand, the reception of information from these same circuits.
Figure 3 shows the structure of the C1 circuit.
Mations arrive from the centralized organ OC on a data bus with 32 wires DE0 to DE31 and information to direct to the organ OC command on a 32-wire bus DS0 to DSl; the data appearing on WD to DE31 wires are intended to be stored in one of the three registers RO, Rl and RF; each of these registers consists of a line of eight elements in each of the memories M1, M2, M3 and M4; DSO data to DS31 also come from these registers; on a PAD wire appears the signal which indicates that the centralized control unit wants read one of the RO, Rl or RF registers, the choice of these registers being determined by the signal appearing on the ADRO wires, ADR1 and ADRF; when the controller wants to register its data it sends a signal over the ERD wire.
As we will see later the microprocessor does not process only eight binary elements at a time.
The data sent to circuit C2 appears on the wires REO to RE7 and those from this circuit C2 on wires DO to D7. When data must be entered in a register a signal appears on the ENR wire; the code address determining the RO, Rl or RF register as well as its different locations among memories Ml, M2, M3 or M4 appears on ~
l.O9ZZ25 ADL0 ~ ADLl ~ ADL2, ADL3 and ADL4 wires.
The inputs of memories Ml, M2, M3 and M4 for the data to register are connected to the output of multiplexers twice eight wires respectively marked MXl, MX2, MX3 and MX4; the first inputs of these multiplexers are connected together to be connected to wires ~ 0 to D7, the second inputs are connected respectively to eight of the wires DE0 to DE31.
These multiplexers are simultaneously controlled by the signal exit from an OR OR gate whose three inputs are connected to the wires ADR0, ADRl ~ ADRF.
Writing in the R0, Rl and RF registers By the control unit centralized.
When the OC organ wants to write, it sends a logic signal "1" on the ERD wire and a logic signal "1"
on one of the wires ADR0, ADR1 and ADRF depending on whether the writing of data must be carried out in one of the registers R0, R1 and RF.
Under these conditions there is a signal with a logical value "1" at the exit from gate ORl.
At the exit of a "NAND" gate NA0 whose inputs are connected to the ERD wire and to the output of the ORl gate, therefore appears a logic signal "0" which is applied to the input of four doors "AND" A1, A2 ~ A3 and A4, so that at the exit of these doors whatever the value of the logic signals applied to their other input, the signal has the logic value "0". So these signals applied to the various inputs ECR of the memories M1, M2, M3 and M4 put these in the write position.
The output signal from gate OR1 places the multiplexer in a position such as the data present on the wires DE0 to DE31 can be found at the various data inputs of the memories M1, M2, M3 and M4.
The output signal from gate ORl is also applied to the blocking input of an MX5 multiplexer so that both outputs appear with logic value signals "l" opening thus two "NAND" gates NA1 and NA2; a door entrance A2 is connected via an inverter Il to the wire A ~ Rl, and an entrance to gate A3 is connected through a inverter I2 to ADRF wire. The code that appears at the ADR entry memories Ml, M2, M3 and M4 determines in which register goes take place the registration; thus code 11 indicates that it is in the RO register; the code 01 in the register Rl and the code 10 in the RF register.
We note that this description is authoritative and that it occurs regardless of the value of the other signals.
Reading of registers R0, Rl and RF by the control unit centralized.
To perform this reading, the OC unit supplies a signal logic "1" on the PAD wire and a logic signal with value "1"
on one of the ADRO, ADRl or ADRF wires, depending on what must be done this reading in one of the registers RO, R1 or RF; the signal PAD wire is applied to the entrance of an "AND" door A5 by ~ 109; 22, Z5 through an inverter I3; the other entrance to this door is connected to the output of an "OR" door 01 whose input is connected to the output of an A6 gate whose two inputs are always connected to the output of the MX5 multiplexer. The signal at the output of the inverter I3 has the value "0" so that at the exit of door A5 there is a value signal "0" which applied via an A7 door open to entrances LEC memories Ml, M2, M3 and M4, allows reading; the app cation at ADR entries is carried out in the same way as at previous paragraph on writing registers. The exit code is then available on wires DS0 to DS31.
Writing information R0, Rl and RF
from circuit C2.
As we noticed the writing and reading of these registers by the control unit are imperative, i.e.
say so that reading and writing these registers have place on orders from circuit C2, there must be no signal on the wires ADR0, ADRl and ADRF nor a fortiori on ERD, nor on PAD.
The data to be recorded appears on wires D0 to D07 linked to the inputs of memories Ml, M2, M3 and M4 by through the multiplexers MXl, MX2, MX3, MX4 controlled to be in this position, if a logical value signal "0" appears at the exit of the OR1 gate.
The codes determining the register R0, Rl or RF and the memory Ml, M2, M3 or M4 in which must be recorded the data appear on the wires ADL0, ADLl, ADL2, ADL3 and ADL4.
At the exit of the MX5 multiplexer appears the code defining the register; we notice that this multiplexer is unlocked. The the aforementioned code is transmitted by the doors NAl and NA2 open to '109ZZZS
ADR inputs of memories M1, M2, M3 and M4; at the exit of the multi-plexer it appears only one of the code configurations among the following "00" ~ "01" and "10" so that at the exit of the at door A6 there is a value signal "0"; this signal is applied, in addition to a door entrance 01, a door entrance "NAND" NA3 via an inverter I4.
When we want to write the ENR signal takes the value "1" so that the output signal from this door NA3 unlocks an MX6 multiplexer. Signals on the wires ADL0 and ADLl can then allow the selection of one of the memories Ml, M2, M3 or M4; this is done then through medium of multiplexer MX6 and gates Al, A2, A3 and A4 opened by the output signal from gate NA0.
Via gate 01, one entrance of which is connected to the ENR wire, the command to read these memories is inhibited.
Reading of the registers R0, Rl and RF by the circuit C2.
The process is practically identical to that described above except that the signal on the RNR wire takes the value "0"; therefore, the MX6 multiplexer is -16) ~ Z225 blocked causing the write command to be inhibited memories Ml, M2, M3 and M4.
At the exit of door A5 there is a value signal "0"
authorizing the reading of these memories; among all the outings of data from memories Ml ~ M2, M3, M4 only one is selected thanks to the MX7 multiplexer.
We have seen that the read or write orders from the OC controller had priority over orders from C2. When there is a conflict, we send a signal to the circuit C2 so that the microprocessor is notified of this state of thing.
For this we have provided a CDS circuit which detects the simulta-birth of the presence of a register selection code issued both by the control member and by the circuit C2; the inputs of this circuit are on the one hand connected to the output of the carries ORl and on the other hand to the wires ADL2, ADL3 and ADL4.
In FIG. 4, the circuit C2 which is represented therein comprises a microprocessor; in this example this microprocessor is manufactured by INTEL under the number 8008; We will find all information about this microprocessor in the notices published by this company.
This microprocessor bears, in FIG. 4, the reference MP.
On wires dO to d7 either it transmits information or it receives. The microprocessor works to the rhythm of a clock H who applies his signals to him; in return the MP circuit provides the signals S0, Sl and S2 which indicate its operating cycle-ment and a synchronization signal at its SYNC output; from shot of these signals and clock signals a circuit of CORD coordination develops various signals present on the sons ENL, ENH, ENR, SE so that the different informa-be correctly supplied or received by the micro-lO ~ ZZZS
processor.
The input and output of information is controlled by a signal present on SE. When this signal is active, auto-thereby risking data entry, it opens the gate circuit CPl and blocks the door circuit CP2. The data appearing according to eight sons (represented by only one in the figure for reasons of simplification of the diagram) at the exit of a multi-MX10 plexer are then transmitted to the MP microprocessor.
When the signal present on SE is no longer active, it is then the door circuit CPl which is blocked and the circuit CP2 open, therefore the wires dO to d7 are related to a line BUS with eight wires represented by a thicker line. This BUS line is in relation with different registers; first it is linked to an RL register intended to contain codes of address and more precisely the binary elements of weight low of these codes and then to an HR register to contain, from a hand, the most significant elements and, on the other hand, two -lO9Z225 binary elements representing the nature of the memory cycle in course of operation carried out by the MP circuit. Outputs stages containing the two binary elements are connected to inputs of an OR2 OR2 gate whose output is connected to the CORD circuit. The BUS line is also connected to different shift registers REl ~ RE2, RE3 and RE4 constituting the register RE which contains the information to be transmitted to the various different network control circuits, a counter register K63 to contain a binary number representing the number of binary elements to be sent from the RE register, a P ~ C command register to contain binary elements defining orders to be carried out at the level of the circuits of network command and an RM register to contain the address of the control circuit for which the orders defined by the content of the RC register.
In order to increase the possibilities for processing information mations by the microprocessor we have provided a RAM memory which extend the memory of the microprocessor; data entry from this RAM memory is also connected to the BUS line.
The different data to enter into the microprocessor are applied to different inputs of the MX10 multiplexer; a first input is connected to the output of a multiplexer MXll;
a second is connected to both the memory outputs RAM and the outputs of a ROM memory intended to contain a permanently the different data representing the program of tasks that the microprocessor has to perform, a third input to wires RE0 to RE7 coming from circuit Cl.
The first four (eight-wire) inputs of the multi-plexer MXll are connected to the parallel outputs of registers with shift RCPL, RCP2, RCP3 and RCP4 constituting the register of RCP reception, the fifth at the command register outputs ~ O ~ Z225 RC and the sixth, the seventh and the eighth at the outputs of a DCM decoding circuit at the inputs connected to the outputs of the RM register, this decoding circuit is such that depending on the binary code applied to its inputs only one active signal is delivered on one of the 24 wires M ~ to M23 connected to its output. A
CLOG logic circuit, from the data contained in the control register RC, of a clock signal coming from a H2 clock and a return to zero signal from the counter register K63, elaborates:
- offset signals at the frequency of signals from the H2 clock; these offset signals cause only one number of offsets within the RE registers and RCP, this number being defined by the return to zero signal of the counter register K63;
- a signal on the HA wire, signal at the frequency defined by the H2 clock;
- a signal on the OE wire according to the content of the RC register;
- a signal on the HR wire, signal at the frequency defined by the H2 clock;
10 ~ 2Z25 - a signal on the OL wire according to the content of the RC register.
A DRCP wire is connected to the serial input of the register RCP offset and a DEM wire is connected to the serial output of the RE register.
We explain, below, in a very schematic way the operation of the C2 circuit; more detailed explanations can be obtained from documents published by the microprocessor manufacturer.
The RL and RH registers are initially filled in two times; for this, activation signals are present successively on the wires ENL and ENH; depending on the signal to the output of the OR2 gate we know that in a later time we will be dealing with a reading or writing cycle. The address memory or register is therefore contained in the registers RL and RH; we can by decoding circuits or circuits multiplexer select any of the registers or any of the memories.
If we have a reading cycle of the different memories or registers, first of all ~ as we have already seen, the signal SE is made active to allow registration in the microprocessor data from these registers and memories; depending the address code present on wires ADL0 to ADL7 and ADH0 to ADH5, the MX10 multiplexer after decoding by a DECl decoder is put in a suitable position. If it is the exit of the multiplexer MXll which is linked with the wires dO to d7, put this multiplexer MXll in the right position.
This is obtained by a decoding circuit DEC2 whose inputs are connected to wires ADL0 to ADL7 and ADH0 to ADH5.
If we have a write cycle among memories and registers, the signal SE is passive, the gate circuit CP2 is passerby; an active signal appears on the ENR wire and a circuit ~ 09Z2Z5 DEC3 decoding allows registration in one of the registers R ~ l, RE2, RE3, RE4, K63, RC and RM depending on the code available on wires ADL0 to ADL7 and ADH0 to ADH5 connected to the input of DEC3 circuit.
DSRE signal from circuit C1 causes an interruption in the course of the program to be carried out by the micro-processor.
Figure 5 shows how the different control can be connected to the marking circuit. We can, in the example described, connect up to twenty-four circuits CCl, CC2 ... CC24 command. Circuit C3 has six multi-plexer MX10, MXll, MXl ~, MX13, MX14, MX15; the entries of first five are connected respectively to the wires DEM, HA, DE, HR, OL, and the output of the MX15 multiplexer to the DRCP wire.
The multiplexers MX10 to MX24 have 24 outputs and the multi-MX15 plexer has 24 inputs; the control of all these multiplexers MX10 to MX15 is determined by the signals present on the wires M0 to M23.
The control circuit CC2 is shown in detail. We assumes that multiplexers MX10 to MX15 are controlled from so that DEM, HA ~ DE, - -HR, OL and DRCP are connected to this circuit.
This circuit CC2 includes two shift registers RD10 and RDll. The RD10 register receives the data present on the DEM wire; this register filled to the rhythm of the HA signal; once this register is filled, a signal 0 ~ allows transfer to a network circuit, for example in a memory line ordering a ~ atrice (see pa example patent application French no. 2,346,926 published on October 28, 1977 by the request goddess). To read what is in this command memory a signal appears on the OL wire so that its content 50it stored in the RDll register; then the HR signal appears so as to cause the RDll register to shift; information then appear on the DRCP wire.
The different functions that the marking circuits depend on the program contained in the ROM memory; practically, the data provided by the organ OC controls are minimized. Before registering the data in the different control memories the circuit marking will carry out checks; he will first check if the message from the OC body is consistent before performing an inscription in the command memory, it will read first, will check if this content is good, that is to say in practical "zero". This will prevent communication between several subscribers / the marker, after each communication ~ putting, as we understood above, the memory line concerned to zero.
All functions are given as an example and depend on the user. The object of the invention is to provide a telephone exchange in which the circuits of marking practically operate autonomous and giving the user a way to lighten the load of the centralized body.
_ 9 However, it should be noted that, to facilitate the programming, the different registers are addressed as memory positions, while the usual practice is to use the input-output instructions for the micro-processor.
In a practical embodiment the ROM memories will be of the plug-in type. So by a simple substitution case, we can assign the markers to their different functions: marker of time switches, stages of dies, branch circuit selector.
Although the principles of the present invention have was described above in relation to specific examples of realization, it will be clearly understood that said description is made only as examples and does not limit the scope of the invention.
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