WO2026009672A1 - 半導体記憶装置 - Google Patents

半導体記憶装置

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WO2026009672A1
WO2026009672A1 PCT/JP2025/021346 JP2025021346W WO2026009672A1 WO 2026009672 A1 WO2026009672 A1 WO 2026009672A1 JP 2025021346 W JP2025021346 W JP 2025021346W WO 2026009672 A1 WO2026009672 A1 WO 2026009672A1
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WO
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wiring
transistor
nanosheet
power supply
source
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PCT/JP2025/021346
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English (en)
French (fr)
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雅庸 廣瀬
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Socionext Inc
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Socionext Inc
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Definitions

  • This disclosure relates to the layout structure of an SRAM (Static Random Access Memory) cell (hereinafter simply referred to as a cell, where appropriate) that uses a CFET (Complementary FET).
  • SRAM Static Random Access Memory
  • CFET Compact FET
  • SRAM is widely used in semiconductor integrated circuits.
  • One type of SRAM is 1-port SRAM, which has one port for reading and writing data.
  • transistors which are the basic components of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling).
  • gate length scaling
  • nanosheet FETs are one type of three-dimensional transistor that has attracted attention.
  • Patent documents 1 and 2 disclose the layout of a one-port SRAM cell using a CFET in which a P-type nanosheet transistor and an N-type nanosheet transistor are stacked on a substrate.
  • Patent Document 1 a fork sheet transistor with a fork-shaped gate electrode is used as the nanosheet transistor.
  • the six transistors that make up a one-port SRAM cell include a transistor that is made up of multiple nanowire transistors.
  • Patent Document 1 the nanosheets of the transistors that make up a one-port SRAM cell all have the same width. However, when considering the operating speed and operational stability of the semiconductor memory device, it may be better to vary the nanosheet widths (i.e., drive capabilities) of the transistors. This point is not specifically considered in Patent Document 1.
  • Patent Document 2 some of the transistors that make up a one-port SRAM cell are composed of multiple transistors, thereby making the drive capabilities of each transistor different.
  • the multiple nanowire transistors need to be installed at a distance from each other. This increases the area of the semiconductor memory device.
  • the present disclosure aims to improve the operating speed and stability of semiconductor memory devices and reduce the area of semiconductor memory devices in an SRAM cell layout structure that uses fork-sheet transistors as the transistors, with respect to SRAM cells that use CFETs.
  • the present disclosure relates to a semiconductor memory device including an SRAM cell, wherein the SRAM cell comprises a first transistor having a source connected to a first power supply that supplies a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a second power supply that supplies a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; a fourth transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the first node; a fifth transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a word line; a sixth transistor having a drain connected to the second node and a gate connected to the word
  • the second and fourth nanosheets have second-side surfaces, which are the other sides in the second direction, exposed from the second and fourth gate wirings, respectively; the first and third nanosheets overlap in a planar view; the second and fourth nanosheets overlap in a planar view; the third nanosheet has a smaller width in the second direction than the first nanosheet; the fourth nanosheet has a smaller width in the second direction than the second nanosheet; in a planar view, the first-side end of the first nanosheet and the first-side end of the third nanosheet are positioned at the same position in the second direction; and in a planar view, the second-side end of the second nanosheet and the second-side end of the fourth nanosheet are positioned at the same position in the second direction.
  • the width of the third and fourth nanosheets in the second direction is smaller than the width of the first and second nanosheets in the second direction.
  • the drive capabilities of the first and second drive transistors are higher than the drive capabilities of the third and fourth transistors. This eliminates the need to include a transistor made up of multiple transistors among the six transistors that make up a one-port SRAM cell, thereby enabling the area of the semiconductor memory device to be reduced. Furthermore, by setting the drive capabilities of the first and second transistors higher than those of the third and fourth transistors, it is possible to improve the operating speed of the semiconductor memory device, reduce the lower limit of the operating voltage, and improve operational stability.
  • the positions of the first side end of the first nanosheet and the first side end of the third nanosheet are aligned in the second direction.
  • the positions of the second side end of the second nanosheet and the second side end of the fourth nanosheet are aligned in the second direction.
  • the first side surfaces of the first and third nanosheets are exposed from the first and third gate wirings, respectively.
  • the second side surfaces of the second and fourth nanosheets are exposed from the second and fourth gate wirings, respectively. That is, in the first and third transistors, the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the second direction. In the second and fourth transistors, the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the second direction.
  • opposing nanosheets exposed from the gate wiring are formed by providing a structure made of an insulator between them. Therefore, by aligning the positions of the surfaces of the nanosheets exposed from the gate wiring in the second direction, the shape of the structure, i.e., the size and installation range in the second direction, can be made constant. This makes it easier to manufacture semiconductor memory devices.
  • a layout structure of an SRAM cell using fork-sheet transistors as the transistors can improve the operating speed and stability of a semiconductor memory device while also reducing the area of the semiconductor memory device.
  • FIG. 2 is a plan view showing an example of a layout structure of an SRAM cell according to the first embodiment.
  • 1 is a cross-sectional view showing an example of a layout structure of an SRAM cell according to the first embodiment
  • 1 is a cross-sectional view showing an example of a layout structure of an SRAM cell according to the first embodiment
  • FIG. 2 is a circuit diagram showing the configuration of an SRAM cell according to the first embodiment.
  • 3A to 3C are diagrams for explaining a method for manufacturing a semiconductor memory device according to the first embodiment.
  • 10 shows another example of the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing an example of a layout structure of an SRAM cell according to a second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • a semiconductor memory device includes a plurality of SRAM cells. At least some of these SRAM cells include nanosheet FETs, and further include a CFET structure in which transistors of different conductivity types (in the embodiment, the lower part of the cell is P conductivity type and the upper part of the cell is N conductivity type) are stacked.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • FIGS. 1(a) and 1(b) being plan views
  • FIGS. 2(a) to 2(c) and 3(a) and 3(b) being cross-sectional views in the horizontal direction in a plan view.
  • FIG. 1(a) shows the upper part of the cell, i.e., the part including the nanosheet transistor formed on the side farther from the substrate
  • FIG. 1(b) shows the lower part of the cell, i.e., the part including the nanosheet transistor formed on the side closer to the substrate
  • FIG. 2(a) shows the cross section along line X1-X1'
  • FIG. 2(b) shows the cross section along line X2-X2'
  • FIG. 2(c) shows the cross section along line X3-X3'
  • FIG. 3(a) shows the cross section along line X4-X4'
  • FIG. 3(b) shows the cross section along line X5-X5'.
  • the vertical direction of the drawing is the Y direction (first direction)
  • the horizontal direction of the drawing is the X direction (second direction)
  • the direction perpendicular to the substrate surface is the Z direction (depth direction).
  • FIG. 4 is a circuit diagram showing the configuration of an SRAM cell according to the first embodiment.
  • the SRAM cell comprises an SRAM circuit made up of drive transistors PU1 and PU2, load transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the drive transistors PU1 and PU2 and the access transistors PG1 and PG2 are P-type FETs, and the load transistors PD1 and PD2 are N-type FETs.
  • the drive transistor PU1 is provided between the power supply VDD and the first node NA, and the load transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gates of the drive transistor PU1 and the load transistor PD1 are connected to the second node NB, and they form an inverter INV1.
  • the drive transistor PU2 is provided between the power supply VDD and the second node NB, and the load transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gates of the drive transistor PU2 and the load transistor PD2 are connected to the first node NA, and they form an inverter INV2. In other words, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • Access transistor PG1 is provided between bit line BL and first node NA, and its gate is connected to word line WL.
  • Access transistor PG2 is provided between bit line BLB and second node NB, and its gate is connected to word line WL.
  • Bit lines BL and BLB form a complementary bit line pair.
  • the states of the bit lines BL and BLB are determined according to the data written to the first and second nodes NA and NB, respectively, making it possible to read data from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL is charged to a high level and the bit line BLB remains at a low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the bit line BL remains at a low level and the bit line BLB is charged to a high level.
  • the SRAM cell has the function of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the bit lines BL, BLB, and word lines WL.
  • the dashed lines running vertically and horizontally in plan views such as Figure 1 and the dashed lines running vertically in cross-sectional views such as Figure 2, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid.
  • the dotted lines surrounding the cells in plan views such as Figure 1 indicate the cell frame (outer edge of the SRAM cell) of the SRAM cell.
  • SRAM cells are arranged so that the cell frame is in contact with the cell frame of an adjacent cell in the X or Y direction.
  • the backside of the semiconductor chip on which the transistors are formed has a wiring layer called BM0 (Backside Metal 0).
  • BM0 Backside Metal 0
  • the BM0 wiring layer corresponds to the backside wiring layer.
  • the BM0 wiring layer is formed with power supply wiring 11 that extends in the Y direction from both the top and bottom of the cell in the drawing.
  • the power supply wiring 11 supplies the power supply voltage VDD.
  • N-type transistor region on an N-type well (not shown) multiple active regions that form the channel, source, and drain of the P-type transistor are formed. Specifically, active regions P1 and P2 are formed in the P-type transistor region. Active regions P1 and P2 overlap with power supply wiring 11 in a plan view.
  • access transistors PG1 and PG2 and drive transistors PU1 and PU2 are formed.
  • Access transistor PG1, drive transistors PU1 and PU2, and access transistor PG2 each have a channel structure consisting of two overlapping sheets in a plan view, and each have nanosheets 21 to 24 extending in the Y direction.
  • the source portion of drive transistor PU1 is connected to power supply wiring 11 via via 91, which is located at a position overlapping power supply wiring 11 in a planar view.
  • the source portion of drive transistor PU2 is connected to power supply wiring 11 via via 92, which is located at a position overlapping power supply wiring 11 in a planar view.
  • active regions that form the channel, source, and drain of the N-type transistor are formed in the N-type transistor region.
  • active regions N1 and N2 are formed in the N-type transistor region.
  • Active regions N1 and N2 are respectively arranged above active regions P1 and P2 in the Z direction.
  • Active regions N1 and N2 overlap with active regions P1 and P2, respectively, in a planar view.
  • Load transistors PD1 and PD2 are formed in the N-type transistor region.
  • Load transistors PD1 and PD2 each have a channel structure consisting of two overlapping sheets in a plan view, with nanosheets 25 and 26 extending in the Y direction.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26.
  • the right end of nanosheet 25 and the right end of nanosheet 22 are aligned in the X direction.
  • the left end of nanosheet 26 and the left end of nanosheet 23 are aligned in the X direction.
  • the source and drain portions on both sides of the nanosheet are formed, for example, by epitaxial growth from the nanosheet.
  • Gate wiring (Gate) 31-34 are formed extending in the X direction.
  • Gate wiring 31 surrounds the outer periphery of nanosheet 21 in the X and Z directions.
  • Gate wiring 32 surrounds the outer periphery of nanosheets 23 and 26 in the X and Z directions.
  • Gate wiring 33 surrounds the outer periphery of nanosheets 22 and 25 in the X and Z directions.
  • Gate wiring 34 surrounds the outer periphery of nanosheet 24 in the X and Z directions.
  • Gate wiring 31 corresponds to the gate of access transistor PG1.
  • Gate wiring 32 corresponds to the gates of drive transistor PU2 and load transistor PD2.
  • Gate wiring 33 corresponds to the gates of drive transistor PU1 and load transistor PD1.
  • Gate wiring 34 corresponds to the gate of access transistor PG2.
  • nanosheets 21-26 are each covered by the gate wiring so that a portion of their outer peripheries is exposed. Specifically, the surface of nanosheet 21 on the right side in the X direction is exposed from gate wiring 31, and the surface on the left side in the X direction is covered by gate wiring 31. The surfaces of nanosheets 23 and 26 on the left side in the X direction are exposed from gate wiring 32, and the surfaces on the right side in the X direction are covered by gate wiring 32. The surfaces of nanosheets 22 and 25 on the right side in the X direction are exposed from gate wiring 33, and the surfaces on the left side in the X direction are covered by gate wiring 33.
  • nanosheet 24 on the left side in the X direction is exposed from gate wiring 34, and the surface on the right side in the X direction is covered by gate wiring 34.
  • the surfaces of nanosheets 21 and 23 facing each other in the X direction are exposed from gate wiring 31 and 32, respectively.
  • Nanosheets 22 and 24 have surfaces that face each other in the X direction exposed from gate wiring 33 and 34, respectively.
  • Nanosheets 25 and 26 have surfaces that face each other in the X direction exposed from gate wiring 33 and 32, respectively.
  • local interconnects (LI) 41-44 are formed extending in the X direction.
  • Local interconnect 41 is connected to the portion of active region P1 that serves as the source of access transistor PG1.
  • Local interconnect 42 is connected to the portion of active region P1 that serves as the drain of access transistor PG1 and the portion of active region P1 that serves as the drain of drive transistor PU1.
  • Local interconnect 43 is connected to the portion of active region P2 that serves as the drain of drive transistor PU2 and the portion of access transistor PG2.
  • Local interconnect 44 is connected to the portion of active region P2 that serves as the source of access transistor PG2.
  • local wiring 45-48 extending in the X direction are formed above the cell.
  • Local wiring 45 is connected to the portion that will become the source of load transistor PD2 in active region N2.
  • Local wiring 46 is connected to the portion that will become the drain of load transistor PD1 in active region N1.
  • Local wiring 47 is connected to the portion that will become the drain of load transistor PD2 in active region N2.
  • Local wiring 48 is connected to the portion that will become the source of load transistor PD1 in active region N1.
  • Local wiring 46 is connected to gate wiring 32 via shared contact 51. Local wiring 46 is connected to local wiring 42 via via 52. Local wiring 47 is connected to gate wiring 33 via shared contact 53. Local wiring 47 is connected to local wiring 43 via via 54. Note that gate wiring 32, local wirings 42 and 46, shared contact 51, and via 52 correspond to the first node NA. Gate wiring 33, local wirings 43 and 47, shared contact 53, and via 54 correspond to the second node NB.
  • Wiring lines 61 and 62 extending in the Y direction from the top to the bottom of the cell in the drawing are formed in the M1 wiring layer, which is a metal wiring layer above the active regions N1 and N2.
  • Wiring lines 63 to 66 are also formed.
  • Wiring lines 61 and 62 correspond to bit lines BL and BLB, respectively.
  • wiring 61 overlaps with active regions P1 and N1 and power supply wiring 11.
  • wiring 62 overlaps with active regions P2 and N2 and power supply wiring 11.
  • Wiring 61 is connected to local wiring 41 via via 55.
  • Wiring 62 is connected to local wiring 44 via via 56.
  • wiring 71 and power supply wiring 72 and 73 are formed, extending in the X direction from both the left and right ends of the cell in the drawing.
  • Wiring 71 corresponds to the word line WL.
  • Power supply wiring 72 and 73 supply the power supply voltage VSS.
  • Wiring 71 is connected to gate wiring 31 via via 81, wiring 63, and via 57. Wiring 71 is connected to gate wiring 34 via via 82, wiring 64, and via 58. Power supply wiring 72 is connected to local wiring 45 via via 83, wiring 65, and via 59. Power supply wiring 73 is connected to local wiring 48 via via 84, wiring 66, and via 60.
  • the X-direction width of nanosheets 25 and 26 is half the X-direction width of nanosheets 22 and 23.
  • the drive capability of drive transistors PU1 and PU2 is higher than that of load transistors PD1 and PD2. This eliminates the need to include a transistor made up of multiple transistors among the six transistors that make up a one-port SRAM cell, thereby reducing the area of the semiconductor memory device.
  • the drive capability of drive transistors PU1 and PU2 and access transistors PG1 and PG2 higher than that of load transistors PD1 and PD2, the operating speed of the semiconductor memory device can be improved, the lower limit of the operating voltage can be reduced, and operational stability can be improved.
  • the right ends of active regions P1 and N1 in the drawing are positioned at the same position in the X direction.
  • the left ends of active regions P2 and N2 in the drawing are positioned at the same position in the X direction.
  • the right ends of active regions P1 and N1 in the drawing are aligned in the X direction.
  • the left ends of active regions P2 and N2 in the drawing are aligned in the X direction.
  • the right side of nanosheet 21 in the drawing is exposed from gate wiring 31.
  • the right side of nanosheets 22 and 25 in the drawing are exposed from gate wiring 33.
  • the left side of nanosheets 23 and 26 in the drawing are exposed from gate wiring 32.
  • the left side of nanosheet 24 in the drawing is exposed from gate wiring 34.
  • the positions of the surfaces of nanosheets 22 and 25 exposed from gate wiring 33 and the positions of the surfaces of nanosheet 21 exposed from gate wiring 31 are aligned in the X direction.
  • the position of the surface of nanosheet 24 exposed from gate wiring 34 and the position of the surfaces of nanosheets 23 and 26 exposed from gate wiring 32 are aligned in the X direction.
  • opposing nanosheets exposed from the gate wiring are formed by providing an insulating structure between them. Therefore, by aligning the positions of the surfaces of the nanosheets exposed from the gate wiring in the X direction, as in the configuration of Figure 1, the shape of the structure, i.e., its size and placement area in the X direction, can be made constant. This facilitates the manufacture of semiconductor memory devices.
  • nanosheets 21 and 23 have opposing surfaces exposed from gate wiring 31 and 32, respectively, in the X direction.
  • Nanosheets 22 and 24 have opposing surfaces exposed from gate wiring 33 and 34, respectively, in the X direction.
  • Nanosheets 25 and 26 have opposing surfaces exposed from gate wiring 33 and 32, respectively, in the X direction. This reduces the distance d1 in the X direction between access transistor PG1 and drive transistor PU2, the distance d1 in the X direction between drive transistor PU1 and access transistor PG2, and the distance d1 in the X direction between load transistors PD1 and PD2. This allows for a reduction in the area of the semiconductor memory device.
  • power supply wiring 11 that supplies power supply voltage VDD is formed in the BM0 wiring layer, which is the wiring layer on the back side of the transistor.
  • Power supply wiring 11 overlaps active regions P1 and P2 in a planar view, and is connected to each other by vias 91 and 92 provided in the overlapping region. Therefore, since the active region (transistor) and power supply wiring can be arranged to overlap, the wiring width of power supply wiring 11 that supplies power supply voltage VDD can be increased and the wiring resistance of the power supply wiring can be reduced. This can improve the operating speed and operational stability of the semiconductor memory device.
  • power supply wiring 11 that supplies power supply voltage VDD is formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • the only wiring formed in the BM0 wiring layer is the power supply wiring that supplies power supply voltage VDD, so the wiring width of power supply wiring 11 can be increased. This reduces the wiring resistance of the power supply wiring and suppresses power supply voltage drops, thereby improving the operating speed and operational stability of the semiconductor memory device.
  • the wiring resistance of the wiring that supplies power supply voltage VDD can be reduced, improving operational stability, and in particular the retention characteristics (static noise margin) of the SRAM cell.
  • power supply wiring 72, 73 that supplies power supply voltage VSS are formed in the M2 wiring layer.
  • the power supply wiring 72, 73 that supplies power supply voltage VSS are formed to penetrate the SRAM cell in the X direction and are connected to the power supply wiring 72, 73 of the SRAM cells arranged adjacent to the SRAM cell on both the left and right sides of the SRAM cell in the drawing, resulting in a continuous cell array in the X direction. Therefore, there is no need to form wiring in the M1 wiring layer that penetrates the SRAM cell in the Y direction and supplies power supply voltage VSS, so the wiring width of wiring 61, 62 can be increased and the wiring resistance of bit lines BL, BLB can be reduced. Furthermore, the distance between wiring 61, 62 can be increased. This can improve the operating speed of the semiconductor memory device.
  • FIG. 5 is a diagram illustrating the method for manufacturing a semiconductor memory device according to the first embodiment. Specifically, FIGS. 5(a) to 5(c) are cross-sectional views taken along line X6-X6' in FIG. 1.
  • nanosheet 22 (23) of drive transistor PU1 (PU2) and nanosheet 25 (26) of load transistor PD1 (PD2) are stacked in the Z direction.
  • the X-direction width of nanosheet 22 (23) is half the X-direction width of nanosheet 25 (26).
  • nanosheets with different X-direction widths are stacked in the Z direction.
  • a method for manufacturing a semiconductor memory device in which nanosheets with different X-direction widths are stacked in the Z direction will be described using FIGS. 5(a) to (c).
  • a laminated semiconductor 210 is formed on a semiconductor substrate 200.
  • the laminated semiconductor 210 is formed by alternately stacking semiconductor layers 220 and 230.
  • silicon (Si) is used as the material for the semiconductor layer 220
  • a silicon germanium alloy (SiGe) is used as the material for the semiconductor layer 230.
  • the laminated semiconductor 210 includes four semiconductor layers 220.
  • the two semiconductor layers 220 (220a) at the top of the drawing correspond to the nanosheet 25 at the top of the cell
  • the two semiconductor layers 220 (220b) at the bottom of the drawing correspond to the nanosheet 22 at the bottom of the cell.
  • a mask 241 is formed above the laminated semiconductor 210 in the figure.
  • the width and position of the mask 241 in the X and Y directions are formed to match the width and position of the nanosheet 22 in the X and Y directions.
  • anisotropic etching is performed to remove the laminated semiconductor 210 on both the left and right sides of the mask 241 in the X direction in the figure. Thereafter, the mask 241 is removed.
  • a mask 242 is formed on the upper right portion of the laminated semiconductor 210.
  • the width and position of the mask 242 in the X and Y directions are formed to match the width and position of the nanosheet 25 in the X and Y directions.
  • the laminated semiconductor 210 on the left side of the mask 242 in the drawing is then removed by anisotropic etching. Specifically, the upper portion of the laminated semiconductor 210 located on the left side of the mask 242 in the drawing, i.e., the semiconductor layer 220a and the semiconductor layer 230, are removed. After the mask 242 is removed, the load transistor PD1 and the drive transistor PU1 are formed.
  • the manufacturing method described above makes it possible to manufacture a semiconductor memory device in which nanosheets with different widths in the X direction are stacked in the Z direction, as shown in Figure 5(c).
  • no nanosheets are formed on the upper parts of nanosheets 21 and 24 in the Z direction. That is, in this embodiment, nanosheets are not formed on the upper parts of the cells, but are formed only on the lower parts of the cells.
  • no mask 242 is formed on the upper part of the laminated semiconductor 210, and the upper parts of the laminated semiconductor 210, i.e., semiconductor layer 220a and semiconductor layer 230, are all removed. This makes it possible to form nanosheets (transistors) only on the lower parts of the cells, without forming nanosheets (transistors) on the upper parts of the cells.
  • Fig. 6(a) shows another example of the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 100 shown in Fig. 6(a) is configured by stacking a first semiconductor chip 101 (chip A) and a second semiconductor chip 102 (chip B).
  • Chip A has the SRAM cells and the like arranged therein.
  • Chip B has power supply wiring formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps and the like.
  • Figure 6(b) shows a cross section of the SRAM cell of Figure 1 taken along line X1-X1' in this configuration example.
  • a power supply wiring 11 that supplies VDD is formed in a wiring layer provided on the surface of chip B.
  • the power supply wiring 11 is connected to active region P2 of chip A via via 92.
  • the power supply wiring 11 is also connected to active region P1 of chip A via via 91.
  • (Modification) 7A and 7B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 7A shows the upper part of the cell and Fig. 7B shows the lower part of the cell.
  • the surface of nanosheet 21 on the left side in the X direction in the drawing is exposed from gate wiring 31, and the surface on the right side in the X direction in the drawing is covered by gate wiring 31.
  • the surfaces of nanosheets 23 and 26 on the right side in the X direction in the drawing are exposed from gate wiring 32, and the surfaces on the left side in the X direction in the drawing are covered by gate wiring 32.
  • the surfaces of nanosheets 22 and 25 on the left side in the X direction in the drawing are exposed from gate wiring 33, and the surfaces on the right side in the X direction in the drawing are covered by gate wiring 33.
  • the surface of nanosheet 24 on the right side in the X direction in the drawing is exposed from gate wiring 34, and the surfaces on the left side in the X direction in the drawing are covered by gate wiring 34.
  • Gate wiring 31 is connected to gate wiring 31 located on the left side of the SRAM cell in the drawing via bridge portion 40a extending in the X direction.
  • Gate wiring 34 is connected to gate wiring 34 located on the right side of the SRAM cell in the drawing via bridge portion 40b extending in the X direction.
  • Wiring 71 is connected to gate wiring 31 via via 81, wiring 63, via 57, and bridge portion 40a. Wiring 71 is connected to gate wiring 34 via via 82, wiring 64, via 58, and bridge portion 40b.
  • nanosheets 21, 22, and 25 are positioned close to the cell boundary on the left side of the drawing.
  • Nanosheets 23, 24, and 26 are positioned close to the cell boundary on the right side of the drawing.
  • SRAM cells inverted in the X direction are positioned on both the left and right sides of the drawing. That is, in the SRAM cells lined up in the X direction, the surfaces of nanosheets 21 facing each other in the X direction are exposed from gate wiring 31. Similarly, the surfaces of nanosheets 22 facing each other and nanosheets 25 facing each other in the X direction are exposed from gate wiring 33. The surfaces of nanosheets 23 facing each other and nanosheets 26 facing each other in the X direction are exposed from gate wiring 32.
  • the left end of nanosheet 25 and the left end of nanosheet 22 are aligned in the X direction.
  • the right end of nanosheet 26 and the right end of nanosheet 23 are aligned in the X direction.
  • the left ends of active regions P1 and N1 in the drawing are positioned at the same position in the X direction.
  • the right ends of active regions P2 and N2 in the drawing are positioned at the same position in the X direction.
  • the left ends of active regions P1 and N1 in the drawing are aligned in the X direction.
  • the right ends of active regions P2 and N2 in the drawing are aligned in the X direction.
  • the left side of nanosheet 21 in the drawing is exposed from gate wiring 31.
  • the left side of nanosheets 22 and 25 in the drawing are exposed from gate wiring 33.
  • the right side of nanosheets 23 and 26 in the drawing are exposed from gate wiring 32.
  • the right side of nanosheet 24 in the drawing is exposed from gate wiring 34.
  • the positions of the surfaces of nanosheets 22 and 25 exposed from gate wiring 33 and the position of the surface of nanosheet 21 exposed from gate wiring 31 are aligned in the X direction.
  • the position of the surface of nanosheet 24 exposed from gate wiring 34 and the position of the surfaces of nanosheets 23 and 26 exposed from gate wiring 32 are aligned in the X direction. This allows the shape of the insulator structure provided between opposing nanosheets exposed from the gate wiring, i.e., its size and placement area in the X direction, to be consistent. This facilitates the manufacture of semiconductor memory devices.
  • Second Embodiment 8A and 8B are plan views showing an example of the layout structure of an SRAM cell according to the second embodiment, in which Fig. 8A shows the upper part of the cell and Fig. 8B shows the lower part of the cell.
  • wires 12 and 13 are arranged in the BM0 wiring layer instead of power supply wire 11.
  • power supply wire 67 is arranged in place of wires 61 and 62.
  • the BM0 wiring layer has wiring 12 and 13 formed therein, extending in the Y direction from the top to the bottom of the cell.
  • Wiring 12 and 13 correspond to bit lines BL and BLB, respectively.
  • the source portion of access transistor PG1 is connected to wiring 12 via via 93, which is located at a position overlapping wiring 12 in a planar view.
  • the source portion of access transistor PG2 is connected to wiring 13 via via 94, which is located at a position overlapping wiring 13 in a planar view.
  • power supply wiring 67 is formed in the M1 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing.
  • the power supply wiring 67 supplies the power supply voltage VDD.
  • Power supply wiring 67 overlaps with active regions P1, P2, N1, and N2 and wiring 12 and 13 in a plan view. Power supply wiring 67 is connected to the portion of active region P2 that will become the source of drive transistor PU2 via via 60a and local wiring 49. Power supply wiring 67 is connected to the portion of active region P1 that will become the source of drive transistor PU1 via via 60b and local wiring 50.
  • the X-direction width of nanosheets 25 and 26 is half the X-direction width of nanosheets 22 and 23. That is, the drive capability of drive transistors PU1 and PU2 is higher than that of load transistors PD1 and PD2. This eliminates the need to include a transistor made up of multiple transistors among the six transistors that make up a one-port SRAM cell, thereby reducing the area of the semiconductor memory device. Furthermore, by setting the drive capability of drive transistors PU1 and PU2 and access transistors PG1 and PG2 higher than that of load transistors PD1 and PD2, the operating speed of the semiconductor memory device can be improved, the lower limit of the operating voltage can be reduced, and operational stability can be improved.
  • the right ends of active regions P1 and N1 in the drawing are positioned at the same position in the X direction.
  • the left ends of active regions P2 and N2 in the drawing are positioned at the same position in the X direction.
  • the right ends of active regions P1 and N1 in the drawing are aligned in the X direction.
  • the left ends of active regions P2 and N2 in the drawing are aligned in the X direction.
  • the right side of nanosheet 21 in the drawing is exposed from gate wiring 31.
  • the right side of nanosheets 22 and 25 in the drawing are exposed from gate wiring 33.
  • the left side of nanosheets 23 and 26 in the drawing are exposed from gate wiring 32.
  • the left side of nanosheet 24 in the drawing is exposed from gate wiring 34.
  • the positions of the surfaces of nanosheets 22 and 25 exposed from gate wiring 33 and the positions of the surfaces of nanosheet 21 exposed from gate wiring 31 are aligned in the X direction.
  • the position of the surface of nanosheet 24 exposed from gate wiring 34 and the position of the surfaces of nanosheets 23 and 26 exposed from gate wiring 32 are aligned in the X direction. This allows the shape of the insulator structure provided between opposing nanosheets exposed from the gate wiring, i.e., its size and placement area in the X direction, to be consistent. This facilitates the manufacture of semiconductor memory devices.
  • nanosheets 21 and 23 have opposing surfaces exposed from gate wiring 31 and 32, respectively, in the X direction.
  • Nanosheets 22 and 24 have opposing surfaces exposed from gate wiring 33 and 34, respectively, in the X direction.
  • Nanosheets 25 and 26 have opposing surfaces exposed from gate wiring 33 and 32, respectively, in the X direction. This reduces the distance d1 in the X direction between access transistor PG1 and drive transistor PU2, the distance d1 in the X direction between drive transistor PU1 and access transistor PG2, and the distance d1 in the X direction between load transistors PD1 and PD2. This allows for a reduction in the area of the semiconductor memory device.
  • wiring 12 and 13 corresponding to bit lines BL and BLB, respectively, are formed in the BM0 wiring layer, which is the wiring layer on the back side of the transistor.
  • Wiring 12 overlaps active region P1 in a planar view and is connected to each other by a via 93 provided in the overlapping region.
  • Wiring 13 overlaps active region P2 in a planar view and is connected to each other by a via 94 provided in the overlapping region. Therefore, because the active region (transistor) and the bit line can be arranged to overlap, the wiring width of wiring 12 and 13 corresponding to bit lines BL and BLB, respectively, can be increased, and the wiring resistance of the bit line can be reduced. This can improve the operating speed of the semiconductor memory device.
  • wiring 12 and 13 corresponding to bit lines BL and BLB, respectively, are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • wiring for supplying power supply voltages VDD and VSS is not formed in the BM0 wiring layer, so the wiring width of wiring 12 and 13 can be increased.
  • the wiring resistance of bit lines BL and BLB can be reduced, thereby improving the operating speed of the semiconductor memory device.
  • power supply wiring 67 that supplies power supply voltage VDD is formed in the M1 wiring layer, which is a metal wiring layer above the transistors.
  • Power supply wiring 72, 73 that supply power supply voltage VSS are formed in the M2 wiring layer.
  • the only wiring formed in the M1 wiring layer is power supply wiring 67 that supplies power supply voltage VDD, allowing the wiring width of the power supply wiring to be increased. This reduces the wiring resistance of the power supply wiring and suppresses power supply voltage drops, thereby improving the operating speed and operational stability of the semiconductor memory device.
  • the wiring resistance of the wiring that supplies power supply voltage VDD can be reduced, thereby improving operational stability, and in particular the retention characteristics (static noise margin) of the SRAM cell.
  • (Modification) 9A and 9B are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 9A shows the upper part of the cell and Fig. 9B shows the lower part of the cell.
  • Nanosheet 21 has its surface on the left side in the X direction exposed from gate wiring 31, and its surface on the right side in the X direction covered by gate wiring 31.
  • Nanosheets 23 and 26 have their surfaces on the right side in the X direction exposed from gate wiring 32, and their surfaces on the left side in the X direction covered by gate wiring 32.
  • Nanosheets 22 and 25 have their surfaces on the left side in the X direction exposed from gate wiring 33, and their surfaces on the right side in the X direction covered by gate wiring 33.
  • Nanosheet 24 has its surface on the right side in the X direction exposed from gate wiring 34, and its surface on the left side in the X direction covered by gate wiring 34.
  • Gate wiring 31 is connected to gate wiring 31 located on the left side of the SRAM cell in the drawing via bridge portion 40a extending in the X direction.
  • Gate wiring 34 is connected to gate wiring 34 located on the right side of the SRAM cell in the drawing via bridge portion 40b extending in the X direction.
  • Wiring 71 is connected to gate wiring 31 via via 81, wiring 63, via 57, and bridge portion 40a. Wiring 71 is connected to gate wiring 34 via via 82, wiring 64, via 58, and bridge portion 40b.
  • nanosheets 21, 22, and 25 are positioned close to the cell boundary on the left side of the drawing.
  • Nanosheets 23, 24, and 26 are positioned close to the cell boundary on the right side of the drawing.
  • the SRAM cell in Figure 9 has SRAM cells inverted in the X direction positioned on both the left and right sides of the drawing. That is, in the SRAM cells lined up in the X direction, the surfaces of nanosheets 21 facing each other in the X direction are exposed from gate wiring 31. Similarly, the surfaces of nanosheets 22 facing each other and nanosheets 25 facing each other in the X direction are exposed from gate wiring 33. The surfaces of nanosheets 23 facing each other and nanosheets 26 facing each other in the X direction are exposed from gate wiring 32.
  • the left end of nanosheet 25 and the left end of nanosheet 22 are aligned in the X direction.
  • the right end of nanosheet 26 and the right end of nanosheet 23 are aligned in the X direction.
  • the left ends of active regions P1 and N1 in the drawing are positioned at the same position in the X direction.
  • the right ends of active regions P2 and N2 in the drawing are positioned at the same position in the X direction.
  • the left ends of active regions P1 and N1 in the drawing are aligned in the X direction.
  • the right ends of active regions P2 and N2 in the drawing are aligned in the X direction.
  • the left side of nanosheet 21 in the drawing is exposed from gate wiring 31.
  • the left side of nanosheets 22 and 25 in the drawing are exposed from gate wiring 33.
  • the right side of nanosheets 23 and 26 in the drawing are exposed from gate wiring 32.
  • the right side of nanosheet 24 in the drawing is exposed from gate wiring 34.
  • the positions of the surfaces of nanosheets 22 and 25 exposed from gate wiring 33 and the position of the surface of nanosheet 21 exposed from gate wiring 31 are aligned in the X direction.
  • the position of the surface of nanosheet 24 exposed from gate wiring 34 and the position of the surface of nanosheets 23 and 26 exposed from gate wiring 32 are aligned in the X direction. This allows the shape of the insulator structure provided between opposing nanosheets exposed from the gate wiring, i.e., its size and placement area in the X direction, to be consistent. This facilitates the manufacture of semiconductor memory devices.
  • each transistor is provided with two nanosheets, but some or all of the transistors may be provided with one nanosheet or three or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • the shared contacts 51 and 53 may be manufactured in the same process as the contacts (gate contacts) and local wiring, or may be manufactured in a separate process.
  • the X-direction width of nanosheets 21 to 24 is twice the X-direction width of nanosheets 25 and 26, but this is not limited to this.
  • the X-direction width of nanosheets 21 to 26 may be determined according to the drive capability of each transistor configured in the SRAM cell.
  • the power supply that supplies the power supply voltage VDD to the sources of the drive transistors PU1 and PU2 is not limited to a power supply supplied from outside the semiconductor integrated circuit, but may be a power supply generated inside the semiconductor integrated circuit or a power supply generated inside the semiconductor memory device.
  • This disclosure relates to an SRAM cell using a CFET, and in a layout structure of an SRAM cell using fork-sheet transistors as the transistors, it is possible to improve the operating speed and stability of a semiconductor memory device while also reducing the area of the semiconductor memory device.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

Ｐ型トランジスタであるドライブトランジスタ（ＰＵ１，ＰＵ２）が構成されたアクティブ領域（Ｐ１，Ｐ２）がセル下部に形成されている。Ｎ型トランジスタであるロードトランジスタ（ＰＤ１，ＰＤ２）が構成されたアクティブ領域（Ｎ１，Ｎ２）がセル上部に形成されている。ナノシート（２５，２６）は、ナノシート（２３，２２）と平面視でそれぞれ重なっている。ナノシート（２５，２６）は、ナノシート（２２，２３）よりもＸ方向の幅が小さい。ナノシート（２２，２５）は、ゲート配線（３２）から露出した面の位置が、Ｘ方向において揃っている。

Description

半導体記憶装置
　本開示は、ＣＦＥＴ（Complementary FET）を用いたＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭにはデータの読み書き用ポートが１つ備えられた１ポートＳＲＡＭが存在する。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴが注目されている。
　特許文献１，２には、Ｐ型ナノシートランジスタとＮ型ナノシートトランジスタとを基板に対して積層したＣＦＥＴを用いた１ポートＳＲＡＭセルのレイアウトが開示されている。
　特許文献１では、ナノシートトランジスタとして、ゲート電極をフォーク形状としたフォークシートトランジスタが用いられている。
　特許文献２では、１ポートＳＲＡＭセルを構成する６つのトランジスタには、複数のナノワイヤトランジスタから構成されているトランジスタが含まれている。
米国特許公開第２０２３／０４１３５０４号明細書 国際公開第２０２０／２５５６５６号
　ここで、特許文献１では、１ポートＳＲＡＭセルを構成する各トランジスタのナノシートの幅が全て同じとなっている。しかしながら、半導体記憶装置の動作速度や動作安定性を考慮すると、各トランジスタのナノシートの幅（すなわち、ドライブ能力）を異ならせた方がよい場合もある。この点について、特許文献１では具体的な検討がなされていない。
　また、特許文献２では、１ポートＳＲＡＭセルを構成するトランジスタのうち、一部のトランジスタを複数のトランジスタで構成することで、各トランジスタのドライブ能力を異ならせている。しかしながら、複数のナノワイヤトランジスタから構成されるトランジスタにおいて、複数のナノワイヤトランジスタは、互いに離間して敷設する必要がある。このため、半導体記憶装置の面積が増大する。
　本開示は、ＣＦＥＴを用いたＳＲＡＭセルに関して、トランジスタとしてフォークシートトランジスタを用いたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度および動作安定性を向上させるとともに、半導体記憶装置の小面積化を図ることを目的とする。
　本開示では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１、第２、第５および第６トランジスタは、第１導電型のトランジスタであり、前記第３および第４トランジスタは、前記第１導電型と異なる第２導電型のトランジスタであり、前記ＳＲＡＭセルは、前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、深さ方向において、前記第１および第２アクティブ領域よりも上部に形成されており、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシートを含む第３アクティブ領域と、前記深さ方向において、前記第１および第２アクティブ領域よりも上部に形成されており、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシートを含む第４アクティブ領域と、前記第１～第４ナノシートの、前記第１方向および前記深さ方向と垂直をなす第２方向、ならびに、前記深さ方向をそれぞれ囲っている第１～第４ゲート配線とを備え、前記第１および第３ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１および第３ゲート配線からそれぞれ露出しており、前記第２および第４ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２および第４ゲート配線からそれぞれ露出しており、前記第１および第３ナノシートは、平面視で重なっており、前記第２および第４ナノシートは、平面視で重なっており、前記第３ナノシートは、前記第１ナノシートよりも、前記第２方向の幅が小さく、前記第４ナノシートは、前記第２ナノシートよりも、前記第２方向の幅が小さく、平面視において、前記第１ナノシートの前記第１側の端部、および、前記第３ナノシートの前記第１側の端部は、前記第２方向において、同じ位置に配置されており、平面視において、前記第２ナノシートの前記第２側の端部、および、前記第４ナノシートの前記第２側の端部は、前記第２方向において、同じ位置に配置されている。
　本開示によると、第３および第４ナノシートの第２方向の幅は、第１および第２ナノシートの第２方向の幅よりも小さい。すなわち、第１および第２ドライブトランジスタのドライブ能力は、第３および第４トランジスタのドライブ能力よりも高くなっている。これにより、１ポートＳＲＡＭセルを構成する６つのトランジスタに、複数のトランジスタで構成されるトランジスタを含める必要がなくなるため、半導体記憶装置の小面積化を図ることができる。また、第３および第４トランジスタに対して、第１および第２トランジスタのドライブ能力を高く設定することによって、半導体記憶装置の動作速度の向上、動作電圧下限の改善および動作安定性の向上を図ることができる。
　また、第１ナノシートの第１側の端部、および、第３ナノシートの第１側の端部は、第２方向における位置が揃っている。第２ナノシートの第２側の端部、および、第４ナノシートの第２側の端部は、第２方向における位置が揃っている。また、第１および第３ナノシートは、第１側の面が第１および第３ゲート配線からそれぞれ露出している。第２および第４ナノシートは、第２側の面が第２および第４ゲート配線からそれぞれ露出している。すなわち、第１および第３トランジスタでは、ゲート配線から露出したナノシートの面の位置が、第２方向において揃っている。第２および第４トランジスタでは、ゲート配線から露出したナノシートの面の位置が、第２方向において揃っている。ここで、フォークシートＦＥＴでは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、ゲート配線から露出したナノシートの面の位置を第２方向に揃えることによって、当該構造物の形状、すなわち、第２方向におけるサイズと敷設範囲を一定にすることができる。これにより、半導体記憶装置の製造が容易となる。
　本開示によると、ＣＦＥＴを用いたＳＲＡＭセルに関して、トランジスタとしてフォークシートトランジスタを用いたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度および動作安定性を向上させるとともに、半導体記憶装置の小面積化を図ることができる。
第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る半導体記憶装置の製造方法を説明するための図。 第１実施形態に係る半導体集積回路装置の他の構成例。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセルを備えている。この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴを備えており、さらには、導電型の異なる（実施形態ではセル下部がＰ導電型、セル上部がＮ導電型）トランジスタを積層したＣＦＥＴ構造を備えるものとする。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　（ＳＲＡＭセルの構成）
　図１～図３は第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、セル上部、すなわち基板から遠い側に形成されたナノシートトランジスタを含む部分を示し、図１（ｂ）はセル下部、すなわち基板に近い側に形成されたナノシートトランジスタを含む部分を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向）、図面横方向をＸ方向（第２方向）、基板面に垂直な方向をＺ方向（深さ方向）としている。
　図４は第１実施形態に係るＳＲＡＭセルの構成を示す回路図である。図４に示すように、ＳＲＡＭセルには、ドライブトランジスタＰＵ１，ＰＵ２、ロードトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２によりＳＲＡＭ回路が構成されている。ドライブトランジスタＰＵ１，ＰＵ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｐ型ＦＥＴであり、ロードトランジスタＰＤ１，ＰＤ２は、Ｎ型ＦＥＴである。
　ドライブトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ロードトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ドライブトランジスタＰＵ１およびロードトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ドライブトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ロードトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ドライブトランジスタＰＵ２およびロードトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　ＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをローレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをローレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをハイレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めローレベルにディスチャージしておき、ワード線ＷＬをローレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルにチャージされ、ビット線ＢＬＢはローレベルを保持する。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルを保持し、ビット線ＢＬＢはハイレベルにチャージされる。
　以上に説明したように、ＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る破線、および、図２等の断面図において縦に走る破線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、ＳＲＡＭセルのセル枠（ＳＲＡＭセルの外縁）を示す。ＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、ＳＲＡＭセルのＸ方向両側には、それぞれ、ＳＲＡＭセルをＸ方向に反転したものが配置される。ＳＲＡＭセルのＹ方向両側には、それぞれ、ＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、トランジスタが形成される半導体チップの背面には、配線層であるＢＭ０（Backside Metal 0）配線層が形成されている。なお、ＢＭ０配線層が背面配線層に相当する。
　ＢＭ０配線層には、セルの図面上下両端にかけてＹ方向に延びる電源配線１１が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。
　Ｎ型ウェル（NWell）上（図示省略）のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ１，Ｐ２が形成されている。アクティブ領域Ｐ１，Ｐ２は、平面視で、電源配線１１と重なっている。
　Ｐ型トランジスタ領域では、アクセストランジスタＰＧ１，ＰＧ２およびドライブトランジスタＰＵ１，ＰＵ２が形成されている。アクセストランジスタＰＧ１、ドライブトランジスタＰＵ１，ＰＵ２およびアクセストランジスタＰＧ２は、チャネルとして、平面視で重なる２枚のシート構造からなり、Ｙ方向に延びるナノシート２１～２４をそれぞれ有する。
　アクティブ領域Ｐ１において、ドライブトランジスタＰＵ１のソースとなる部分は、電源配線１１と平面視で重なる位置に設けられたビア（via）９１を介して、電源配線１１と接続されている。アクティブ領域Ｐ２において、ドライブトランジスタＰＵ２のソースとなる部分は、電源配線１１と平面視で重なる位置に設けられたビア９２を介して、電源配線１１と接続されている。
　図１（ａ）に示すように、Ｎ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ１，Ｎ２が形成されている。アクティブ領域Ｎ１，Ｎ２は、アクティブ領域Ｐ１，Ｐ２よりもＺ方向における上部にそれぞれ配置されている。アクティブ領域Ｎ１，Ｎ２は、アクティブ領域Ｐ１，Ｐ２と平面視でそれぞれ重なりを有する。
　Ｎ型トランジスタ領域では、ロードトランジスタＰＤ１，ＰＤ２が形成されている。ロードトランジスタＰＤ１，ＰＤ２は、チャネルとして、平面視で重なる２枚のシート構造からなり、Ｙ方向に延びるナノシート２５，２６をそれぞれ有する。
　ナノシート２１～２４のＸ方向の幅は、ナノシート２５，２６のＸ方向の幅の２倍となっている。平面視において、ナノシート２５の図面右端と、ナノシート２２の図面右端とは、Ｘ方向において位置が揃っている。平面視において、ナノシート２６の図面左端と、ナノシート２３の図面左端とは、Ｘ方向において位置が揃っている。
　なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。
　Ｘ方向に延びるゲート配線（Gate）３１～３４が形成されている。ゲート配線３１は、ナノシート２１のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３２は、ナノシート２３，２６のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３３は、ナノシート２２，２５のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３４は、ナノシート２４のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３１は、アクセストランジスタＰＧ１のゲートに対応する。ゲート配線３２は、ドライブトランジスタＰＵ２およびロードトランジスタＰＤ２のゲートに対応する。ゲート配線３３は、ドライブトランジスタＰＵ１およびロードトランジスタＰＤ１のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ２のゲートに対応する。
　図２（ｂ）および図３（ａ）に示すように、ナノシート２１～２６は、それぞれ、外周の一部が露出するように、ゲート配線に覆われている。具体的には、ナノシート２１は、Ｘ方向における図面右側の面がゲート配線３１から露出しており、Ｘ方向における図面左側の面がゲート配線３１に覆われている。ナノシート２３，２６は、Ｘ方向における図面左側の面がゲート配線３２から露出しており、Ｘ方向における図面右側の面がゲート配線３２に覆われている。ナノシート２２，２５は、Ｘ方向における図面右側の面がゲート配線３３から露出しており、Ｘ方向における図面左側の面がゲート配線３３に覆われている。ナノシート２４は、Ｘ方向における図面左側の面がゲート配線３４から露出しており、Ｘ方向における図面右側の面がゲート配線３４に覆われている。すなわち、ナノシート２１，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３１，３２からそれぞれ露出している。ナノシート２２，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３２からそれぞれ露出している。
　図１（ｂ）に示すように、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１～４４が形成されている。ローカル配線４１は、アクティブ領域Ｐ１におけるアクセストランジスタＰＧ１のソースとなる部分と接続されている。ローカル配線４２は、アクティブ領域Ｐ１における、アクセストランジスタＰＧ１のドレインとなる部分、および、ドライブトランジスタＰＵ１のドレインとなる部分と接続されている。ローカル配線４３は、アクティブ領域Ｐ２における、ドライブトランジスタＰＵ２のドレインとなる部分、および、アクセストランジスタＰＧ２のドレインとなる部分と接続されている。ローカル配線４４は、アクティブ領域Ｐ２におけるアクセストランジスタＰＧ２のソースとなる部分と接続されている。
　図１（ａ）に示すように、セル上部には、Ｘ方向に延びるローカル配線４５～４８が形成されている。ローカル配線４５は、アクティブ領域Ｎ２におけるロードトランジスタＰＤ２のソースとなる部分と接続されている。ローカル配線４６は、アクティブ領域Ｎ１におけるロードトランジスタＰＤ１のドレインとなる部分と接続されている。ローカル配線４７は、アクティブ領域Ｎ２におけるロードトランジスタＰＤ２のドレインとなる部分と接続されている。ローカル配線４８は、アクティブ領域Ｎ１におけるロードトランジスタＰＤ１のソースとなる部分と接続されている。
　ローカル配線４６は、シェアードコンタクト(Shared-contact)５１を介して、ゲート配線３２と接続されている。ローカル配線４６は、ビア５２を介して、ローカル配線４２と接続されている。ローカル配線４７は、シェアードコンタクト５３を介して、ゲート配線３３と接続されている。ローカル配線４７は、ビア５４を介して、ローカル配線４３と接続されている。なお、ゲート配線３２、ローカル配線４２，４６、シェアードコンタクト５１およびビア５２が第１ノードＮＡに相当する。ゲート配線３３、ローカル配線４３，４７、シェアードコンタクト５３およびビア５４が第２ノードＮＢに相当する。
　アクティブ領域Ｎ１，Ｎ２の上層にあるメタル配線層であるＭ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線６１，６２が形成されている。また、配線６３～６６が形成されている。配線６１，６２が、ビット線ＢＬ，ＢＬＢにそれぞれ相当する。
　配線６１は、平面視で、アクティブ領域Ｐ１，Ｎ１および電源配線１１と重なりを有する。配線６２は、平面視で、アクティブ領域Ｐ２，Ｎ２および電源配線１１と重なりを有する。配線６１は、ビア５５を介してローカル配線４１と接続されている。配線６２は、ビア５６を介してローカル配線４４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線７１および電源配線７２，７３が形成されている。配線７１が、ワード線ＷＬに相当する。電源配線７２，７３は電源電圧ＶＳＳを供給する。
　配線７１は、ビア８１、配線６３およびビア５７を介してゲート配線３１と接続されている。配線７１は、ビア８２、配線６４およびビア５８を介してゲート配線３４と接続されている。電源配線７２は、ビア８３、配線６５およびビア５９を介してローカル配線４５と接続されている。電源配線７３は、ビア８４、配線６６およびビア６０を介してローカル配線４８と接続されている。
　以上の構成により、ナノシート２５，２６のＸ方向の幅は、ナノシート２２，２３のＸ方向の幅の半分となっている。すなわち、ドライブトランジスタＰＵ１，ＰＵ２のドライブ能力は、ロードトランジスタＰＤ１，ＰＤ２のドライブ能力よりも高くなっている。これにより、１ポートＳＲＡＭセルを構成する６つのトランジスタに、複数のトランジスタで構成されるトランジスタを含める必要がなくなるため、半導体記憶装置の小面積化を図ることができる。また、ロードトランジスタＰＤ１，ＰＤ２に対して、ドライブトランジスタＰＵ１，ＰＵ２およびアクセストランジスタＰＧ１，ＰＧ２のドライブ能力を高く設定することによって、半導体記憶装置の動作速度の向上、動作電圧下限の改善および動作安定性の向上を図ることができる。
　また、アクティブ領域Ｐ１，Ｎ１の図面右端が、Ｘ方向において同じ位置に配置されている。アクティブ領域Ｐ２，Ｎ２の図面左端が、Ｘ方向において同じ位置に配置されている。すなわち、アクティブ領域Ｐ１，Ｎ１の図面右端は、Ｘ方向における位置が揃っている。アクティブ領域Ｐ２，Ｎ２の図面左端は、Ｘ方向における位置が揃っている。また、ナノシート２１の図面右側の面がゲート配線３１から露出している。ナノシート２２，２５の図面右側の面がゲート配線３３から露出している。ナノシート２３，２６の図面左側の面がゲート配線３２から露出している。ナノシート２４の図面左側の面がゲート配線３４から露出している。すなわち、ナノシート２２，２５におけるゲート配線３３から露出した面の位置およびナノシート２１におけるゲート配線３１から露出した面の位置が、Ｘ方向において揃っている。ナノシート２４におけるゲート配線３４から露出した面の位置およびナノシート２３，２６におけるゲート配線３２から露出した面の位置が、Ｘ方向において揃っている。ここで、フォークシートＦＥＴでは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図１の構成のように、ゲート配線から露出したナノシートの面の位置をＸ方向に揃えることによって、当該構造物の形状、すなわち、Ｘ方向におけるサイズと敷設範囲を一定にすることができる。これにより、半導体記憶装置の製造が容易となる。
　また、ナノシート２１，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３１，３２からそれぞれ露出している。ナノシート２２，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３２からそれぞれ露出している。これにより、アクセストランジスタＰＧ１およびドライブトランジスタＰＵ２の間のＸ方向における距離ｄ１、ドライブトランジスタＰＵ１およびアクセストランジスタＰＧ２の間のＸ方向における距離ｄ１、ならびに、ロードトランジスタＰＤ１，ＰＤ２のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　また、トランジスタの背面側の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１１が形成されている。電源配線１１は、アクティブ領域Ｐ１，Ｐ２と平面視で重なっており、重なっている領域に設けられたビア９１，９２で互いに接続されている。したがって、アクティブ領域（トランジスタ）と電源配線とを重ねて配置することができるため、電源電圧ＶＤＤを供給する電源配線１１の配線幅を大きくすることができ、電源配線の配線抵抗を抑えることができる。よって、半導体記憶装置の動作速度および動作安定性を向上させることができる。
　また、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１１が形成されている。これにより、ＢＭ０配線層に形成される配線が電源電圧ＶＤＤを供給する電源配線のみとなるため、電源配線１１の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作安定性を向上させることができる。また、電源配線１１の配線幅を大きくすることで、電源電圧ＶＤＤを供給する配線の配線抵抗を抑えることができるため、動作の安定性、特にＳＲＡＭセルの保持特性（スタティックノイズマージン）を向上させることができる。
　また、Ｍ２配線層に、電源電圧ＶＳＳを供給する電源配線７２，７３が形成されている。これにより、電源電圧ＶＳＳを供給する電源配線７２，７３が、ＳＲＡＭセルをＸ方向に貫通するように形成され、当該ＳＲＡＭセルの図面左右両側に隣接配置されるＳＲＡＭセルの電源配線７２，７３と接続され、セルアレイとしてＸ方向に連続するようになる。したがって、Ｍ１配線層にはＳＲＡＭセルのＹ方向に貫通し、電源電圧ＶＳＳを供給する配線を形成する必要がなくなるため、配線６１，６２の配線幅を大きくすることができ、ビット線ＢＬ，ＢＬＢの配線抵抗を抑えることができる。また、配線６１，６２の間の距離を大きくすることができる。したがって、半導体記憶装置の動作速度を向上させることができる。
　図５は第１実施形態に係る半導体記憶装置の製造方法を説明するための図である。具体的には、図５（ａ）～（ｃ）は図１の線Ｘ６－Ｘ６’断面である。
　図１では、ドライブトランジスタＰＵ１（ＰＵ２）のナノシート２２（２３）と、ロードトランジスタＰＤ１（ＰＤ２）のナノシート２５（２６）とが、Ｚ方向に重ねて配置される。上述したように、ナノシート２２（２３）のＸ方向の幅は、ナノシート２５（２６）のＸ方向の幅の半分である。すなわち、図１では、Ｘ方向の幅が異なるナノシートがＺ方向に積層されることとなる。以下の説明では、図５（ａ）～（ｃ）を用いて、Ｘ方向の幅が異なるナノシートがＺ方向に積層された半導体記憶装置の製造方法を説明する。
　まず、図５（ａ）に示すように、半導体基板２００上に、積層半導体２１０を形成する。積層半導体２１０は、半導体層２２０と、半導体層２３０とを交互に積層することにより形成される。ここでは、半導体層２２０の材料としてシリコン（Si）が用いられ、半導体層２３０の材料としてシリコンゲルマニウム合金（SiGe）が用いられる。
　図５では、積層半導体２１０には、４枚の半導体層２２０を含む。４枚の半導体層２２０うち、図面上部の２枚の半導体層２２０（２２０ａ）がセル上部のナノシート２５に相当し、図面下部の２枚の半導体層２２０（２２０ｂ）がセル下部のナノシート２２に相当する。
　半導体基板２００上に、積層半導体２１０を形成した後、積層半導体２１０の図面上部に、マスク２４１が形成される。このときのマスク２４１のＸ方向およびＹ方向における幅や位置は、ナノシート２２のＸ方向およびＹ方向における幅や位置に合わせて形成される。そして、異方性エッチングにより、マスク２４１のＸ方向における図面左右両側の積層半導体２１０が除去される。その後、マスク２４１が除去される。
　次に、図５（ｂ）に示すように、積層半導体２１０の図面右上部に、マスク２４２が形成される。このときのマスク２４２のＸ方向およびＹ方向における幅や位置は、ナノシート２５のＸ方向およびＹ方向における幅や位置に合わせて形成される。そして、異方性エッチングにより、マスク２４２の図面左側の積層半導体２１０が除去される。具体的には、マスク２４２の図面左側に配置された、積層半導体２１０の上部、すなわち、半導体層２２０ａおよび半導体層２３０が除去される。そして、マスク２４２が除去された後、ロードトランジスタＰＤ１およびドライブトランジスタＰＵ１が形成される。
　以上に説明した製造方法により、図５（ｃ）に示すように、Ｘ方向の幅が異なるナノシートがＺ方向に積層された半導体記憶装置を製造することができる。
　なお、図１では、ナノシート２１，２４のＺ方向における上部には、ナノシートが形成されていない。すなわち、本実施形態では、セル上部にナノシートを形成せずに、セル下部のみにナノシートが形成されている。この場合、図５（ｂ）において、積層半導体２１０の図面上部に、マスク２４２を形成せずに、積層半導体２１０の上部、すなわち、半導体層２２０ａおよび半導体層２３０が全て除去される。これにより、セル上部にナノシート（トランジスタ）を形成せずに、セル下部のみにナノシート（トランジスタ）を形成することができる。
　（他の構成例）
　図６（ａ）は第１実施形態に係る半導体集積回路装置の他の構成例である。図６（ａ）に示す半導体集積回路装置１００は、第１半導体チップ１０１（チップＡ）と、第２半導体チップ１０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したＳＲＡＭセル等が配置されている。チップＢは、表面に設けられた配線層に電源配線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図６（ｂ）は本構成例における、図１のＳＲＡＭセルの線Ｘ１－Ｘ１’の断面を示す。図６（ｂ）に示すように、チップＢの表面に設けられた配線層に、ＶＤＤを供給する電源配線１１が形成されている。電源配線１１は、チップＡのアクティブ領域Ｐ２と、ビア９２を介して接続されている。なお、図示は省略しているが、電源配線１１は、チップＡのアクティブ領域Ｐ１と、ビア９１を介して接続される。
　（変形例）
　図７は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。
　図７では、図１と比較すると、ナノシート２１～２６のＸ方向の反対側の面がゲート配線から露出している。
　具体的には、ナノシート２１は、Ｘ方向における図面左側の面がゲート配線３１から露出しており、Ｘ方向における図面右側の面がゲート配線３１に覆われている。ナノシート２３，２６は、Ｘ方向における図面右側の面がゲート配線３２から露出しており、Ｘ方向における図面左側の面がゲート配線３２に覆われている。ナノシート２２，２５は、Ｘ方向における図面左側の面がゲート配線３３から露出しており、Ｘ方向における図面右側の面がゲート配線３３に覆われている。ナノシート２４は、Ｘ方向における図面右側の面がゲート配線３４から露出しており、Ｘ方向における図面左側の面がゲート配線３４に覆われている。
　ゲート配線３１は、Ｘ方向に延びるブリッジ部４０ａを介して、当該ＳＲＡＭセルの図面左側に配置されたゲート配線３１と接続されている。ゲート配線３４は、Ｘ方向に延びるブリッジ部４０ｂを介して、当該ＳＲＡＭセルの図面右側に配置されたゲート配線３４と接続されている。
　配線７１は、ビア８１、配線６３、ビア５７およびブリッジ部４０ａを介してゲート配線３１と接続されている。配線７１は、ビア８２、配線６４、ビア５８およびブリッジ部４０ｂを介してゲート配線３４と接続されている。
　図７では、ナノシート２１，２２，２５は、図面左側のセル境界に近接して配置される。ナノシート２３，２４，２６は、図面右側のセル境界に近接して配置される。図７のＳＲＡＭセルは、Ｘ方向に反転されたＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３１から露出している。同様に、ナノシート２２同士およびナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３３から露出している。ナノシート２３同士およびナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３２から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３６から露出している。これにより、Ｘ方向に並んだＳＲＡＭセルにおいて、ドライブトランジスタＰＵ１同士の間のＸ方向における距離ｄ１、ドライブトランジスタＰＵ２同士の間のＸ方向における距離ｄ１、ロードトランジスタＰＤ１同士の間のＸ方向における距離ｄ１、ロードトランジスタＰＤ２同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ１同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、平面視において、ナノシート２５の図面左端と、ナノシート２２の図面左端とは、Ｘ方向において位置が揃っている。平面視において、ナノシート２６の図面右端と、ナノシート２３の図面右端とは、Ｘ方向において位置が揃っている。
　また、アクティブ領域Ｐ１，Ｎ１の図面左端が、Ｘ方向において同じ位置に配置されている。アクティブ領域Ｐ２，Ｎ２の図面右端が、Ｘ方向において同じ位置に配置されている。すなわち、アクティブ領域Ｐ１，Ｎ１の図面左端は、Ｘ方向における位置が揃っている。アクティブ領域Ｐ２，Ｎ２の図面右端は、Ｘ方向における位置が揃っている。また、ナノシート２１の図面左側の面がゲート配線３１から露出している。ナノシート２２，２５の図面左側の面がゲート配線３３から露出している。ナノシート２３，２６の図面右側の面がゲート配線３２から露出している。ナノシート２４の図面右側の面がゲート配線３４から露出している。すなわち、ナノシート２２，２５におけるゲート配線３３から露出した面の位置およびナノシート２１におけるゲート配線３１から露出した面の位置が、Ｘ方向において揃っている。ナノシート２４におけるゲート配線３４から露出した面の位置およびナノシート２３，２６におけるゲート配線３２から露出した面の位置が、Ｘ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる絶縁体からなる構造物の形状、すなわち、Ｘ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体記憶装置の製造が容易となる。
　その他、図１と同様の効果を得ることができる。
　（第２実施形態）
　図８は第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的には、図８（ａ）はセル上部を示し、図８（ｂ）はセル下部を示す。
　図８では、図１と比較すると、ＢＭ０配線層に、電源配線１１に代えて、配線１２，１３が配置されている。Ｍ１配線層に、配線６１，６２に代えて、電源配線６７が配置されている。
　図８（ｂ）に示すように、ＢＭ０配線層には、セルの図面上下両端にかけてＹ方向に延びる配線１２，１３が形成されている。配線１２，１３は、ビット線ＢＬ，ＢＬＢにそれぞれ相当する。
　アクティブ領域Ｐ１において、アクセストランジスタＰＧ１のソースとなる部分は、配線１２と平面視で重なる位置に設けられたビア９３を介して、配線１２と接続されている。アクティブ領域Ｐ２において、アクセストランジスタＰＧ２のソースとなる部分は、配線１３と平面視で重なる位置に設けられたビア９４を介して、配線１３と接続されている。
　図８（ａ）に示すように、Ｍ１配線層には、セルの図面上下両端にかけてＹ方向に延びる電源配線６７が形成されている。電源配線６７は、電源電圧ＶＤＤを供給する。
　電源配線６７は、アクティブ領域Ｐ１，Ｐ２，Ｎ１，Ｎ２および配線１２，１３と平面視で重なりを有する。電源配線６７は、ビア６０ａおよびローカル配線４９を介して、アクティブ領域Ｐ２におけるドライブトランジスタＰＵ２のソースとなる部分と接続されている。電源配線６７は、ビア６０ｂおよびローカル配線５０を介して、アクティブ領域Ｐ１におけるドライブトランジスタＰＵ１のソースとなる部分と接続されている。
　図８では、図１と同様に、ナノシート２５，２６のＸ方向の幅は、ナノシート２２，２３のＸ方向の幅の半分となっている。すなわち、ドライブトランジスタＰＵ１，ＰＵ２のドライブ能力は、ロードトランジスタＰＤ１，ＰＤ２のドライブ能力よりも高くなっている。これにより、１ポートＳＲＡＭセルを構成する６つのトランジスタに、複数のトランジスタで構成されるトランジスタを含める必要がなくなるため、半導体記憶装置の小面積化を図ることができる。また、ロードトランジスタＰＤ１，ＰＤ２に対して、ドライブトランジスタＰＵ１，ＰＵ２およびアクセストランジスタＰＧ１，ＰＧ２のドライブ能力を高く設定することによって、半導体記憶装置の動作速度の向上、動作電圧下限の改善および動作安定性の向上を図ることができる。
　また、アクティブ領域Ｐ１，Ｎ１の図面右端が、Ｘ方向において同じ位置に配置されている。アクティブ領域Ｐ２，Ｎ２の図面左端が、Ｘ方向において同じ位置に配置されている。すなわち、アクティブ領域Ｐ１，Ｎ１の図面右端は、Ｘ方向における位置が揃っている。アクティブ領域Ｐ２，Ｎ２の図面左端は、Ｘ方向における位置が揃っている。また、ナノシート２１の図面右側の面がゲート配線３１から露出している。ナノシート２２，２５の図面右側の面がゲート配線３３から露出している。ナノシート２３，２６の図面左側の面がゲート配線３２から露出している。ナノシート２４の図面左側の面がゲート配線３４から露出している。すなわち、ナノシート２２，２５におけるゲート配線３３から露出した面の位置およびナノシート２１におけるゲート配線３１から露出した面の位置が、Ｘ方向において揃っている。ナノシート２４におけるゲート配線３４から露出した面の位置およびナノシート２３，２６におけるゲート配線３２から露出した面の位置が、Ｘ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる絶縁体からなる構造物の形状、すなわち、Ｘ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体記憶装置の製造が容易となる。
　また、ナノシート２１，２３は、Ｘ方向において、互いに対向する側の面がゲート配線３１，３２からそれぞれ露出している。ナノシート２２，２４は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４からそれぞれ露出している。ナノシート２５，２６は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３２からそれぞれ露出している。これにより、アクセストランジスタＰＧ１およびドライブトランジスタＰＵ２の間のＸ方向における距離ｄ１、ドライブトランジスタＰＵ１およびアクセストランジスタＰＧ２の間のＸ方向における距離ｄ１、ならびに、ロードトランジスタＰＤ１，ＰＤ２のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　また、トランジスタの背面側の配線層であるＢＭ０配線層に、ビット線ＢＬ，ＢＬＢにそれぞれ相当する配線１２，１３が形成されている。配線１２は、アクティブ領域Ｐ１と平面視で重なっており、重なっている領域に設けられたビア９３で互いに接続されている。配線１３は、アクティブ領域Ｐ２と平面視で重なっており、重なっている領域に設けられたビア９４で互いに接続されている。したがって、アクティブ領域（トランジスタ）とビット線とを重ねて配置することができるため、ビット線ＢＬ，ＢＬＢにそれぞれ相当する配線１２，１３の配線幅を大きくすることができ、ビット線の配線抵抗を抑えることができる。よって、半導体記憶装置の動作速度を向上させることができる。
　また、トランジスタの背面の配線層であるＢＭ０配線層に、ビット線ＢＬ，ＢＬＢにそれぞれ相当する配線１２，１３が形成されている。これにより、ＢＭ０配線層に電源電圧ＶＤＤ，ＶＳＳを供給する配線が形成されないため、配線１２，１３の配線幅を大きくすることができる。配線１２，１３の配線幅を大きくすることで、ビット線ＢＬ，ＢＬＢの配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。
　また、トランジスタの上層のメタル配線層であるＭ１配線層に、電源電圧ＶＤＤを供給する電源配線６７が形成されている。Ｍ２配線層に、電源電圧ＶＳＳを供給する電源配線７２，７３が形成されている。これにより、Ｍ１配線層に形成される配線が電源電圧ＶＤＤを供給する電源配線６７のみとなるため、電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作安定性を向上させることができる。また、電源配線６７の配線幅を大きくすることで、電源電圧ＶＤＤを供給する配線の配線抵抗を抑えることができるため、動作の安定性、特にＳＲＡＭセルの保持特性（スタティックノイズマージン）を向上させることができる。
　（変形例）
　図９は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。
　図９では、図８と比較すると、ナノシート２１～２６のＸ方向の反対側の面がゲート配線から露出している。
　ナノシート２１は、Ｘ方向における図面左側の面がゲート配線３１から露出しており、Ｘ方向における図面右側の面がゲート配線３１に覆われている。ナノシート２３，２６は、Ｘ方向における図面右側の面がゲート配線３２から露出しており、Ｘ方向における図面左側の面がゲート配線３２に覆われている。ナノシート２２，２５は、Ｘ方向における図面左側の面がゲート配線３３から露出しており、Ｘ方向における図面右側の面がゲート配線３３に覆われている。ナノシート２４は、Ｘ方向における図面右側の面がゲート配線３４から露出しており、Ｘ方向における図面左側の面がゲート配線３４に覆われている。
　ゲート配線３１は、Ｘ方向に延びるブリッジ部４０ａを介して、当該ＳＲＡＭセルの図面左側に配置されたゲート配線３１と接続されている。ゲート配線３４は、Ｘ方向に延びるブリッジ部４０ｂを介して、当該ＳＲＡＭセルの図面右側に配置されたゲート配線３４と接続されている。
　配線７１は、ビア８１、配線６３、ビア５７およびブリッジ部４０ａを介してゲート配線３１と接続されている。配線７１は、ビア８２、配線６４、ビア５８およびブリッジ部４０ｂを介してゲート配線３４と接続されている。
　図９では、ナノシート２１，２２，２５は、図面左側のセル境界に近接して配置される。ナノシート２３，２４，２６は、図面右側のセル境界に近接して配置される。図９のＳＲＡＭセルは、Ｘ方向に反転されたＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３１から露出している。同様に、ナノシート２２同士およびナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３３から露出している。ナノシート２３同士およびナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３２から露出している。ナノシート２４同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出している。これにより、Ｘ方向に並んだＳＲＡＭセルにおいて、ドライブトランジスタＰＵ１同士の間のＸ方向における距離ｄ１、ドライブトランジスタＰＵ２同士の間のＸ方向における距離ｄ１、ロードトランジスタＰＤ１同士の間のＸ方向における距離ｄ１、ロードトランジスタＰＤ２同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ１同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　また、平面視において、ナノシート２５の図面左端と、ナノシート２２の図面左端とは、Ｘ方向において位置が揃っている。平面視において、ナノシート２６の図面右端と、ナノシート２３の図面右端とは、Ｘ方向において位置が揃っている。
　また、アクティブ領域Ｐ１，Ｎ１の図面左端が、Ｘ方向において同じ位置に配置されている。アクティブ領域Ｐ２，Ｎ２の図面右端が、Ｘ方向において同じ位置に配置されている。すなわち、アクティブ領域Ｐ１，Ｎ１の図面左端は、Ｘ方向における位置が揃っている。アクティブ領域Ｐ２，Ｎ２の図面右端は、Ｘ方向における位置が揃っている。また、ナノシート２１の図面左側の面がゲート配線３１から露出している。ナノシート２２，２５の図面左側の面がゲート配線３３から露出している。ナノシート２３，２６の図面右側の面がゲート配線３２から露出している。ナノシート２４の図面右側の面がゲート配線３４から露出している。すなわち、ナノシート２２，２５におけるゲート配線３３から露出した面の位置およびナノシート２１におけるゲート配線３１から露出した面の位置が、Ｘ方向において揃っている。ナノシート２４におけるゲート配線３４から露出した面の位置およびナノシート２３，２６は、ゲート配線３２から露出した面の位置が、Ｘ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる絶縁体からなる構造物の形状、すなわち、Ｘ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体記憶装置の製造が容易となる。
　その他、図８と同様の効果を得ることができる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ２枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚または３枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト５１，５３はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例では、ナノシート２１～２４のＸ方向の幅は、ナノシート２５，２６のＸ方向の幅の２倍となっているが、これに限られない。ナノシート２１～２６のＸ方向の幅は、ＳＲＡＭセルに構成される各トランジスタのドライブ能力に応じて決定すればよい。
　また、上述の各実施形態および変形例では、ドライブトランジスタＰＵ１，ＰＵ２のソースに電源電圧ＶＤＤを供給する電源は、半導体集積回路の外部から供給される電源に限られず、半導体集積回路の内部で生成される電源であったり、半導体記憶装置の内部で生成される電源などであってもよい。
　本開示では、ＣＦＥＴを用いたＳＲＡＭセルに関して、トランジスタとしてフォークシートトランジスタを用いたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度および動作安定性を向上させるとともに、半導体記憶装置の小面積化を図ることができる。
　１１，６７，７２，７３　電源配線
　９１～９４　ビア
　２１～２６　ナノシート
　３１～３４　ゲート配線
　１２，１３，６１，６２　配線
　ＰＵ１，ＰＵ２　ドライブトランジスタ
　ＰＤ１，ＰＤ２　ロードトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＬ　ワード線

Claims (7)

  1. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、
    　前記第１、第２、第５および第６トランジスタは、第１導電型のトランジスタであり、
    　前記第３および第４トランジスタは、前記第１導電型と異なる第２導電型のトランジスタであり、
    　前記ＳＲＡＭセルは、
    　　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、
    　　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、
    　　深さ方向において、前記第１および第２アクティブ領域よりも上部に形成されており、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシートを含む第３アクティブ領域と、
    　　前記深さ方向において、前記第１および第２アクティブ領域よりも上部に形成されており、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシートを含む第４アクティブ領域と、
    　前記第１～第４ナノシートの、前記第１方向および前記深さ方向と垂直をなす第２方向、ならびに、前記深さ方向をそれぞれ囲っている第１～第４ゲート配線とを備え、
    　前記第１および第３ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１および第３ゲート配線からそれぞれ露出しており、
    　前記第２および第４ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２および第４ゲート配線からそれぞれ露出しており、
    　前記第１および第３ナノシートは、平面視で重なっており、
    　前記第２および第４ナノシートは、平面視で重なっており、
    　前記第３ナノシートは、前記第１ナノシートよりも、前記第２方向の幅が小さく、
    　前記第４ナノシートは、前記第２ナノシートよりも、前記第２方向の幅が小さく、
    　平面視において、前記第１ナノシートの前記第１側の端部、および、前記第３ナノシートの前記第１側の端部は、前記第２方向において、同じ位置に配置されており、
    　平面視において、前記第２ナノシートの前記第２側の端部、および、前記第４ナノシートの前記第２側の端部は、前記第２方向において、同じ位置に配置されている、半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第１アクティブ領域は、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第５ナノシートを含み、
    　前記第２アクティブ領域は、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシートを含み、
    　前記ＳＲＡＭセルは、前記第５および第６ナノシートの、前記第２方向および前記深さ方向をそれぞれ囲っている第５および第６ゲート配線とを備え、
    　前記第５ナノシートは、前記第１側の面が、前記第５ゲート配線から露出しており、
    　前記第６ナノシートは、前記第２側の面が、前記第６ゲート配線から露出しており、
    　平面視において、前記第１ナノシートの前記第１側の端部、前記第３ナノシートの前記第１側の端部、および、前記第５ナノシートの前記第１側の端部は、前記第２方向において、同じ位置に配置されており、
    　平面視において、前記第２ナノシートの前記第２側の端部、前記第４ナノシートの前記第２側の端部、および、前記第６ナノシートの前記第２側の端部は、前記第２方向において、同じ位置に配置されている、半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　　前記第１～第６トランジスタの背面側の配線層である背面配線層に形成されており、前記第１方向に延びており、前記第１および第２アクティブ領域と平面視で重なりを有し、前記第１電源に接続されている第１電源配線と、
    　　前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第１トランジスタのソースと前記第１電源配線とを接続する第１ビアと、
    　　前記第２アクティブ領域における前記第２トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第２トランジスタのソースと前記第１電源配線とを接続する第２ビアとを備える、半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第１電源配線を備え、
    　前記第１電源配線は、前記第１アクティブ領域における前記第１トランジスタのソースとなる領域、および、前記第２アクティブ領域における前記第２トランジスタのソースとなる領域に接続されている、半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第３および第４電源配線を備え、
    　前記第３電源配線は、前記第３アクティブ領域における前記第３トランジスタのソースとなる領域に接続されており、
    　前記第４電源配線は、前記第４アクティブ領域における前記第４トランジスタのソースとなる領域に接続されている、半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含む、半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記第１ビット線は、前記第１～第６トランジスタの背面側の配線層である背面配線層に形成されており、前記第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　　前記第５トランジスタのソースとなる領域と前記第１配線とが重なる領域に形成されており、前記第５トランジスタのソースと前記第１配線とを接続する第１ビアと、
    　　前記第５トランジスタのソースとなる領域と前記第２配線とが重なる領域に形成されており、前記第５トランジスタのソースと前記第２配線とを接続する第２ビアとを備える、半導体記憶装置。
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