WO2025258264A1 - 積層構造体、薄膜トランジスタ、および電子機器 - Google Patents

積層構造体、薄膜トランジスタ、および電子機器

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WO2025258264A1
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oxide semiconductor
semiconductor layer
hydrogen concentration
layer
concentration region
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PCT/JP2025/016417
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English (en)
French (fr)
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創 渡壁
将志 津吹
俊成 佐々木
尊也 田丸
真里奈 望月
将弘 渡部
久乗 永冨
絵美 川嶋
勇輝 霍間
大地 佐々木
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Idemitsu Kosan Co Ltd
Japan Display Inc
Original Assignee
Idemitsu Kosan Co Ltd
Japan Display Inc
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • One embodiment of the present invention relates to a stacked structure including a crystalline oxide semiconductor layer. Another embodiment of the present invention relates to a thin-film transistor including the oxide semiconductor layer of the stacked structure as a channel. Another embodiment of the present invention relates to an electronic device including a thin-film transistor.
  • thin-film transistors that use oxide semiconductor films as channels, instead of silicon semiconductor films made from amorphous silicon, low-temperature polysilicon, single-crystal silicon, etc.
  • Thin-film transistors that include such oxide semiconductor films like thin-film transistors that include amorphous silicon films, have a simple structure and can be formed using low-temperature processes.
  • thin-film transistors that include oxide semiconductor films are known to have higher field-effect mobility than thin-film transistors that include amorphous silicon films.
  • one embodiment of the present invention aims to provide a stacked structure including a crystalline oxide semiconductor layer in which the hydrogen concentration varies periodically in the thickness direction.
  • Another embodiment of the present invention aims to provide a thin-film transistor including an oxide semiconductor layer of the stacked structure in the thickness direction as a channel.
  • Another embodiment of the present invention aims to provide an electronic device including a thin-film transistor.
  • a stacked structure includes a crystalline oxide semiconductor layer and a metal oxide layer in contact with the oxide semiconductor layer, the oxide semiconductor layer including indium and at least one metal element other than indium, and the hydrogen concentration in the thickness direction of the oxide semiconductor layer has a first minimum value and a first maximum value.
  • a thin-film transistor according to one embodiment of the present invention includes the oxide semiconductor layer of the above-described stacked structure as a channel.
  • An electronic device includes the above-described thin-film transistor.
  • 1 is a schematic cross-sectional view showing the configuration of a laminated structure according to one embodiment of the present invention.
  • 1 is a graph illustrating the hydrogen concentration in an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views showing a method for manufacturing an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention.
  • 1 is a schematic diagram illustrating the correlation between the oxide semiconductor layer manufactured by the method for manufacturing an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention and the hydrogen concentration.
  • 1 is a schematic diagram illustrating the correlation between the hydrogen concentration in an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention and an energy band diagram.
  • 1A to 1C are schematic cross-sectional views showing a method for manufacturing an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention.
  • 1 is a schematic diagram illustrating the correlation between the oxide semiconductor layer manufactured by the method for manufacturing an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention and the hydrogen concentration.
  • 1 is a schematic cross-sectional view showing the configuration of a laminated structure according to one embodiment of the present invention.
  • 1 is a graph illustrating the hydrogen concentration in an oxide semiconductor layer of a stacked structure according to one embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a configuration of a thin film transistor according to one embodiment of the present invention.
  • 1 is a schematic plan view illustrating a configuration of a thin film transistor according to an embodiment of the present invention.
  • 1 is a flowchart illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic diagram illustrating an electronic device according to an embodiment of the present invention.
  • 1 is a graph showing the measurement results of hydrogen concentration in Example Sample 1.
  • 10 is a graph showing the measurement results of hydrogen concentration in Example Sample 2.
  • 10 is a graph showing the measurement results of hydrogen concentration in a comparative example sample.
  • the direction from the substrate toward the oxide semiconductor layer is referred to as “above” or “upper.” Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as “below” or “lower.”
  • the terms “above” and “lower” are used; however, for example, the vertical relationship between the substrate and the oxide semiconductor layer may be oriented differently from that illustrated.
  • the expression “oxide semiconductor layer on a substrate” merely describes the vertical relationship between the substrate and the oxide semiconductor layer as described above; other components may be disposed between the substrate and the oxide semiconductor layer.
  • “Above” or “lower” refers to the stacking order in a structure in which multiple layers are stacked.
  • the thin-film transistor and the pixel electrode may not overlap in a planar view.
  • the thin-film transistor and the pixel electrode overlap in a planar view.
  • film and “layer” may be used interchangeably in some cases.
  • the term “display device” refers to a structure that displays images using an electro-optical layer.
  • the term display device can refer to a display panel that includes an electro-optical layer, or a structure in which other optical components (e.g., polarizing components, backlights, touch panels, etc.) are attached to a display cell.
  • “Electro-optical layer” can include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless technically inconsistent.
  • Fig. 1 is a schematic cross-sectional view showing the configuration of a stacked structure 500 according to one embodiment of the present invention.
  • the stacked structure 500 includes a metal oxide layer 130 and an oxide semiconductor layer 140.
  • the metal oxide layer 130 is provided on a substrate 100.
  • the oxide semiconductor layer 140 is in contact with the metal oxide layer 130 and is provided on the metal oxide layer 130.
  • the oxide semiconductor layer 140 has crystallinity.
  • the substrate 100 is a support member for forming the metal oxide layer 130 and the oxide semiconductor layer 140.
  • the substrate 100 can be a rigid substrate having optical transparency, such as a glass substrate, a quartz substrate, or a sapphire substrate.
  • the substrate can be a rigid substrate having no optical transparency, such as a silicon substrate.
  • the substrate can be a flexible substrate having optical transparency, such as a polyimide resin substrate, an acrylic resin substrate, a siloxane resin substrate, or a fluororesin substrate. Impurities may be introduced into the resin substrate to improve the heat resistance of the substrate 100.
  • the substrate 100 can be a substrate having a silicon oxide film or silicon nitride film provided on the rigid or flexible substrate described above.
  • the metal oxide layer 130 functions as a buffer layer that improves the crystallinity of the oxide semiconductor layer 140, or as a barrier layer that prevents hydrogen diffusion into the oxide semiconductor layer 140.
  • the metal oxide layer 130 contains an insulating metal oxide. Specifically, a metal oxide with a band gap of 4 eV or greater is used for the metal oxide layer 130.
  • the metal oxide layer 130 may contain, for example, a metal oxide containing one or more metal elements selected from aluminum (Al), magnesium (Mg), calcium (Ca), scandium (Sc), gallium (Ga), germanium (Ge), strontium (Sr), nickel (Ni), tantalum (Ta), yttrium (Y), zirconium (Zr), barium (Ba), hafnium (Hf), cobalt (Co), and lanthanoid elements.
  • aluminum-containing metal oxide e.g., aluminum oxide
  • Aluminum-containing metal oxides have high barrier properties against hydrogen.
  • the thickness of the metal oxide layer 130 is 2 nm or more and 51 nm or less, preferably 2 nm or more and 31 nm or less, more preferably 2 nm or more and 21 nm or less, and particularly preferably 2 nm or more and 11 nm or less.
  • the metal oxide layer 130 is formed by sputtering.
  • the oxide semiconductor layer 140 includes low hydrogen concentration regions L1, L2, and L3 (hereinafter, when the multiple low hydrogen concentration regions are not particularly distinguished, they will be referred to as “low hydrogen concentration regions L”) and high hydrogen concentration regions H1 and H2 (hereinafter, when the multiple high hydrogen concentration regions are not particularly distinguished, they will be referred to as "high hydrogen concentration regions H").
  • the low hydrogen concentration region L1, high hydrogen concentration region H1, low hydrogen concentration region L2, high hydrogen concentration region H2, and low hydrogen concentration region L3 are formed in this order from the substrate 100 side.
  • low hydrogen concentration regions L and high hydrogen concentration regions H are formed alternately.
  • one high hydrogen concentration region H is formed between two low hydrogen concentration regions L.
  • the low hydrogen concentration region L1 is formed on the interface side between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • a low hydrogen concentration region L3 is formed on the surface side of the oxide semiconductor layer 140 (the surface opposite the interface). That is, the low hydrogen concentration region L is formed so as to contact both surfaces of the oxide semiconductor layer 140.
  • the low hydrogen concentration region L2 is located near the center of the thickness of the oxide semiconductor layer 140.
  • near the center of the thickness of the oxide semiconductor layer 140 refers to the region located in the middle of the three equal parts of the thickness of the oxide semiconductor layer 140 in the thickness direction.
  • the low hydrogen concentration region L2 is located so as to include the center of the thickness of the oxide semiconductor layer 140.
  • the thickness of the oxide semiconductor layer 140 is 5 nm or more and 100 nm or less, preferably 10 nm or more and 80 nm or less, and more preferably 10 nm or more and 50 nm or less.
  • the thickness of the oxide semiconductor layer 140 may be 10 nm or more and 30 nm or less, depending on the structure of the thin-film transistor.
  • the oxide semiconductor layer 140 of the stacked structure 500 will be explained, followed by a detailed description of the low hydrogen concentration region L and high hydrogen concentration region H contained in the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 contains indium (In) and at least one or more metal elements (M) other than indium.
  • the composition ratio of the oxide semiconductor layer 140 is preferably such that the atomic ratio of indium and at least one or more metal elements satisfies formula (1). In other words, the ratio of indium to all metal elements in the oxide semiconductor layer 140 is preferably 50% or more.
  • the crystal structure of the oxide semiconductor layer 140 has a bixbyite structure. By increasing the ratio of indium, it is possible to form an oxide semiconductor layer 140 having a bixbyite structure.
  • metal elements other than indium are not limited to one type of metal element.
  • the metal elements other than indium may include multiple types of metal elements.
  • the oxide semiconductor layer 140 can also be formed by sputtering. However, the oxide semiconductor layer 140 can be formed by sputtering using a rotary cathode. The detailed manufacturing method of the oxide semiconductor layer 140 will be described later, but the composition of the oxide semiconductor layer 140 depends on the composition of the rotary target of the rotary cathode. Therefore, the composition of the metal elements in the oxide semiconductor layer 140 can be determined based on the composition of the metal elements in the rotary target. In sputtering using a rotary target having the above-mentioned composition, the composition of the metal elements (e.g., indium or gallium) in the oxide semiconductor layer 140 may be the same as the composition of the metal elements in the rotary target. However, this is not limited to this, as the oxygen contained in the oxide semiconductor layer 140 varies depending on the process conditions of the sputtering method, etc.
  • the composition of the metal elements e.g., indium or gallium
  • the composition of the metal elements in the oxide semiconductor layer 140 can also be determined using X-ray fluorescence analysis or electron probe microanalyzer (EPMA) analysis. Furthermore, because the oxide semiconductor layer 140 is crystalline, the composition of the oxide semiconductor layer 140 can also be determined using X-ray diffraction (XRD). Specifically, the composition of the metal elements in the oxide semiconductor layer 140 can be determined based on the crystal structure and lattice constant of the oxide semiconductor layer 140 obtained by XRD.
  • XRD X-ray diffraction
  • the oxide semiconductor layer 140 has crystallinity.
  • the oxide semiconductor layer 140 has crystallinity.
  • the oxide semiconductor layer 140 may be a film containing microcrystals or a film containing polycrystals.
  • a thin film transistor using an oxide semiconductor layer 140 containing polycrystals can have higher field-effect mobility than a thin film transistor using an oxide semiconductor layer 140 containing microcrystals. Therefore, the oxide semiconductor layer 140 preferably has a polycrystalline structure including a plurality of crystal grains.
  • Poly-OS Poly-crystalline Oxide Semiconductor
  • the oxide semiconductor layer 140 having a novel polycrystalline structure different from conventional techniques can be formed. Therefore, hereinafter, the oxide semiconductor layer 140 may be referred to as a Poly-OS layer to distinguish it from conventional oxide semiconductor layers having a polycrystalline structure.
  • the oxide semiconductor layer 140 of the stacked structure 500 is in contact with the metal oxide layer 130, which further improves the crystallinity of the oxide semiconductor layer 140. Therefore, the stacked structure 500 can form an oxide semiconductor layer 140 that contains larger crystal grains.
  • the average crystal grain size of the multiple crystal grains contained in the Poly-OS layer is, for example, 0.5 ⁇ m to 100 ⁇ m, preferably 0.8 ⁇ m to 80 ⁇ m, and more preferably 1.0 ⁇ m to 50 ⁇ m.
  • the crystal grains contained in the Poly-OS layer may be composed of multiple crystallites.
  • the crystallite size is not particularly limited, but is preferably 1 nm or more, more preferably 10 nm or more, and even more preferably 15 nm or more.
  • the crystallite size can be measured using an electron beam diffraction method, an XRD method, or the like.
  • the crystal structure of the Poly-OS layer is not particularly limited, but is preferably a bixbyite structure.
  • the crystal structure of the Poly-OS layer can be determined by XRD or electron beam diffraction.
  • the multiple crystal grains may have one type of crystal structure or multiple types of crystal structures.
  • one of the multiple types of crystal structures is preferably a bixbyite structure.
  • Hydrogen Concentration in Oxide Semiconductor Layer 140 2 is a graph illustrating the hydrogen concentration in the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention.
  • the horizontal axis represents the distance (depth) from the surface in the thickness direction of the oxide semiconductor layer 140
  • the vertical axis represents the hydrogen concentration in the oxide semiconductor layer 140.
  • the hydrogen concentration in the oxide semiconductor layer 140 can be measured using secondary ion mass spectrometry (SIMS).
  • the hydrogen concentration of the oxide semiconductor layer 140 periodically alternates between maximum and minimum values. Specifically, the hydrogen concentration of the oxide semiconductor layer 140 exhibits minimum values in low hydrogen concentration regions L1, L2, and L3, and maximum values in high hydrogen concentration regions H1 and H2. That is, in the oxide semiconductor layer 140, the low hydrogen concentration region L is a region where the hydrogen concentration is minimum, and the high hydrogen concentration region H is a region where the hydrogen concentration is maximum. The hydrogen concentration in the low hydrogen concentration region L is lower than the hydrogen concentration in the high hydrogen concentration region H.
  • the thickness of the low hydrogen concentration region L and the thickness of the high hydrogen concentration region H do not differ significantly in the thickness direction.
  • the ratio of the thickness of the high hydrogen concentration region H to the low hydrogen concentration region L is 0.50 or more and 2.0 or less, preferably 0.67 or more and 1.5 or less, and more preferably 0.75 or more and 1.3 or less.
  • the thickness of the low hydrogen concentration region L or the high hydrogen concentration region H can be calculated as the distance between two adjacent inflection points on the curve or approximation curve of the measurement data of the hydrogen concentration versus the thickness of the oxide semiconductor layer 140.
  • the method of calculating the thickness of the low hydrogen concentration region L or the high hydrogen concentration region H is not limited to this.
  • the thickness ratio of the high hydrogen concentration region H to the low hydrogen concentration region L in the low hydrogen concentration regions L1 and L3 formed so as to contact both surfaces of the oxide semiconductor layer 140 depends on the manufacturing method of the oxide semiconductor layer 140, and may deviate from the above range.
  • the thickness ratio of the high hydrogen concentration region H to the low hydrogen concentration region L in the low hydrogen concentration region L2 formed so as to include the center of the oxide semiconductor layer 140 is generally within the above range.
  • One of the low hydrogen concentration regions L1 and L3 is formed so as to contact one of the surfaces (either the upper or lower surface) of the oxide semiconductor layer 140.
  • each of the low hydrogen concentration regions L1 and L3 is formed so as to contact a surface (either the upper or lower surface) of the oxide semiconductor layer 140. Therefore, the high hydrogen concentration region H1 adjacent to the low hydrogen concentration region L1 and the high hydrogen concentration region H2 adjacent to the low hydrogen concentration region L3 are each separated from the surface of the oxide semiconductor layer 140.
  • the maximum value of each of the high hydrogen concentration regions H1 and H2 is, for example, a value at a position 5 nm or more away from the surface of the oxide semiconductor layer 140.
  • the ratio of the minimum value of the low hydrogen concentration region L to the maximum value of the high hydrogen concentration region H is 0.75 or less, preferably 0.70 or less, and more preferably 0.65 or less.
  • the ratio of the low hydrogen concentration region L to the maximum value of the high hydrogen concentration region H is preferably 0.01 or more, and more preferably 0.1 or more.
  • the minimum values of the three low hydrogen concentration regions L may be the same or different.
  • the maximum values of the two high hydrogen concentration regions H may be the same or different. If the minimum values of multiple low hydrogen concentration regions L and the maximum values of multiple high hydrogen concentration regions H are different, it is sufficient that the ratio of any one of the minimum values to any one of the maximum values satisfies the above range.
  • FIG. 3 is a schematic cross-sectional view showing a method for manufacturing the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention.
  • Fig. 4A is a schematic diagram illustrating the correlation between the hydrogen concentration and the oxide semiconductor layer 140 manufactured by the method for manufacturing the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention.
  • Fig. 4B is a schematic diagram illustrating the correlation between the hydrogen concentration and the energy band diagram of the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention.
  • a method for manufacturing a Poly-OS layer will be described as an example of a method for manufacturing a crystalline oxide semiconductor layer 140.
  • the Poly-OS layer is manufactured using Poly-OS technology. Specifically, the Poly-OS layer is manufactured by forming an oxide semiconductor film on the metal oxide layer 130 and then performing heat treatment on the oxide semiconductor film. That is, the Poly-OS technology includes a film formation step and a heat treatment step.
  • the oxide semiconductor film before the heat treatment has an amorphous structure and is not a Poly-OS layer. Therefore, for convenience of explanation, the oxide semiconductor film before the heat treatment will be referred to as oxide semiconductor film 145 (see Figure 4A) below to distinguish it from the oxide semiconductor layer 140 (Poly-OS layer) which has a polycrystalline structure.
  • Figure 3 shows a method for forming an oxide semiconductor film 145 in a film formation process using Poly-OS technology.
  • the oxide semiconductor film 145 is formed on a metal oxide layer 130 provided on a substrate 100 using a rotary cathode sputtering apparatus 2000.
  • the rotary cathode sputtering apparatus 2000 includes a rotary cathode 2100 having a cylindrical rotary target mounted on its outer periphery, and a sputtering power supply 2200 electrically connected to the rotary cathode 2100 and applying a voltage to the rotary cathode 2100.
  • the rotary cathode 2100 can rotate the rotary target around its axis along the cylindrical direction.
  • the rotary cathode 2100 can also move in a direction perpendicular to the cylindrical direction. Specifically, the rotary cathode 2100 moves parallel to the substrate 100 mounted on the rotary cathode 2100.
  • the sputtering power supply 2200 may be a DC power supply that applies a direct current voltage to the rotary cathode 2100, or may be an RF power supply that applies a high frequency voltage to the rotary cathode 2100.
  • a voltage is applied to the rotary cathode 2100 by the sputtering power supply 2200, a plasma is generated in a portion of the rotary target that is close to the substrate 100. This causes sputtering particles to be ejected from the rotary target and deposited on the substrate 100.
  • the oxide semiconductor film 145 has an amorphous structure.
  • the oxide semiconductor film 145 in Poly-OS technology, in order for the oxide semiconductor layer 140 to have a uniform polycrystalline structure within the substrate plane, the oxide semiconductor film 145 preferably has an amorphous structure.
  • the oxide semiconductor film 145 can be formed to have an amorphous structure.
  • the oxide semiconductor film 145 is formed while controlling the temperature of the substrate 100 to 100°C or less, preferably 80°C or less, and more preferably 50°C or less.
  • the oxygen partial pressure is 1% or more and 20% or less, preferably 3% or more and 15% or less, and more preferably 3% or more and less than 10%.
  • the direction in which sputtered particles are emitted is not constant because the rotary target is curved.
  • the following description will be given assuming that sputtered particles are emitted from three directions.
  • the sputtered particles are emitted in a first direction 2110, a second direction 2120, and a third direction 2130.
  • the first direction 2110 and the third direction 2130 correspond to directions obliquely directed from the rotary target to the substrate 100.
  • the second direction 2120 corresponds to a direction approximately perpendicular to the substrate from the rotary target.
  • the first direction 2110 and the third direction 2130 are symmetrical with respect to the second direction 2120.
  • a first film 141 deposited by sputtered particles from a first direction 2110, a second film 142 deposited by sputtered particles from a second direction 2120, and a third film 143 deposited by sputtered particles from a third direction 2130 are formed in that order on the substrate 100.
  • the flight distance of the sputtered particles differs between the first film 141 or the third film 143 and the second film 142. In other words, the energy possessed by the sputtered particles that reach the substrate 100 differs.
  • the film quality of the first film 141 and the third film 143 differs from the film quality of the second film 142.
  • an oxide semiconductor film 145 is formed on the substrate 100, in which the first film 141, the second film 142, the third film 143, the first film 141, the second film 142, and the third film 143 are sequentially stacked, as shown in FIG. 4.
  • the oxide semiconductor film 145 is crystallized, forming an oxide semiconductor layer 140 having a polycrystalline structure (see Figure 4A).
  • the heat treatment for crystallizing the oxide semiconductor film 145 may be referred to as "OS annealing.”
  • OS annealing the oxide semiconductor film 145 is held at a predetermined temperature for a predetermined time.
  • the predetermined temperature is 250°C or higher and 500°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 350°C or higher and 450°C or lower.
  • the holding time at the temperature is 15 minutes or higher and 120 minutes or lower, preferably 30 minutes or higher and 60 minutes or lower.
  • the oxide semiconductor film 145 is crystallized by the heat treatment, while the film formation state of the oxide semiconductor film 145 during the film formation process is reflected.
  • the low hydrogen concentration region L1, high hydrogen concentration region H1, first low hydrogen concentration region L2-1 (part of the low hydrogen concentration region L2), second low hydrogen concentration region L2-2 (the remaining part of the low hydrogen concentration region L2), high hydrogen concentration region H2, and low hydrogen concentration region L3 of the oxide semiconductor layer 140 correspond to the first film 141, second film 142, and third film 143 of the oxide semiconductor film 145, respectively.
  • the low hydrogen concentration region L is formed by crystallization of the first film 141 or the third film 143 formed by the deposition of sputtered particles emitted in a direction oblique to the substrate 100.
  • the high hydrogen concentration region H1 is formed by crystallization of the second film 142 formed by the deposition of sputtered particles emitted in a direction approximately perpendicular to the substrate 100.
  • low hydrogen concentration regions L1, L2 (L2-1 and L2-2), and L3 have a lower hydrogen concentration than high hydrogen concentration regions H1 and H2. This is due to the reflection of the film formation state of the oxide semiconductor film 145 before heat treatment.
  • the film quality of the first film 141 and the third film 143 is different from the film quality of the second film 142. Therefore, the film quality of the low hydrogen concentration regions L1, L2, and L3 corresponding to the first film 141 or the third film 143 is also different from the film quality of the high hydrogen concentration regions H1 and H2 corresponding to the second film 142.
  • the hydrogen concentration between the low hydrogen concentration region L and the high hydrogen concentration region H is continuous, not discontinuous, and as shown in Figure 2, it has a minimum value in the low hydrogen concentration region L and a maximum value in the high hydrogen concentration region H.
  • Oxygen defects in the oxide semiconductor layer 140 can be a factor in trapping hydrogen. Therefore, although the detailed mechanism is unknown, it is possible that the low hydrogen concentration region L has fewer oxygen defects and traps less hydrogen than the high hydrogen concentration region H (see Figure 4A). Furthermore, the indium ratio differs between the low hydrogen concentration region L and the high hydrogen concentration region H, and the hydrogen concentration in the low hydrogen concentration region L may be lower depending on the indium ratio (see Figure 4A). In any case, by using the rotary cathode 2100, it is possible to manufacture a crystalline oxide semiconductor layer 140 in which the hydrogen concentration changes periodically.
  • the oxide semiconductor layer 140 of the stacked structure 500 has high crystallinity and a hydrogen concentration that varies periodically in the thickness direction.
  • the periodic variation in the hydrogen concentration of the oxide semiconductor layer 140 allows the oxide semiconductor layer 140 to have an energy band similar to a quantum well structure, and the Fermi level Ef of the high hydrogen concentration region H sandwiched between the low hydrogen concentration regions L can be brought closer to the conduction band minimum Ec (see FIG. 4B ). Therefore, in a thin film transistor including the oxide semiconductor layer 140 of the stacked structure 500 as a channel, the number of carriers induced by the field effect increases, resulting in improved field-effect mobility.
  • FIG. 5 is a schematic cross-sectional view showing a method for manufacturing the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention.
  • FIG. 6 is a schematic diagram illustrating the correlation between the oxide semiconductor layer manufactured by the method for manufacturing the oxide semiconductor layer 140 of the stacked structure 500 according to one embodiment of the present invention and the hydrogen concentration.
  • FIG. 5 shows a rotary cathode sputtering apparatus 2000A.
  • the rotary cathode sputtering apparatus 2000A includes two rotary cathodes 2100-1 and 2100-2, and a sputtering power supply 2200 electrically connected to the rotary cathodes 2100-1 and 2100-2 and applying a voltage to the rotary cathodes 2100-1 and 2100-2.
  • the rotation direction of the rotary target of the rotary cathode 2100-2 is opposite to that of the rotary target of the rotary cathode 2100-1, but the rotation direction of the rotary targets of the rotary cathodes 2100-1 and 2100-2 is not limited to this.
  • the rotation directions of the rotary targets of the rotary cathodes 2100-1 and 2100-2 may be the same. Furthermore, rotary cathodes 2100-1 and 2100-2 can move in a direction perpendicular to the cylindrical direction.
  • Sputtering power supply 2200 can be selected from a DC power supply, a pulsed DC power supply, an AC power supply, an RF power supply, or the like. However, sputtering power supply 2200 is preferably an AC power supply that alternately applies polarity-reversed AC voltages to rotary cathodes 2100-1 and 2100-2.
  • sputtered particles are emitted in first direction 2110-1, second direction 2120-1, and third direction 2130-1.
  • sputtered particles are emitted in first direction 2110-2, second direction 2120-2, and third direction 2130-2.
  • first direction 2110-2, second direction 2120-2, and third direction 2130-2 corresponding to first direction 2110-1, second direction 2120-1, and third direction 2130-1, respectively.
  • the oxide semiconductor film 145A is formed using rotary cathodes 2100-1 and 2100-2, the first films 141-1 and 141-2 and the third films 143-1 and 143-2 have approximately the same film quality, but the film quality of the first films 141-1 and 141-2 and the third films 143-1 and 143-2 is different from the film quality of the second films 142-1 and 142-2.
  • low hydrogen concentration regions L where the hydrogen concentration is at a minimum
  • high hydrogen concentration regions H where the hydrogen concentration is at a maximum
  • the oxide semiconductor layer 140B can be formed by moving one rotary cathode 2100 shown in FIG. 3 four times in one direction, or by moving it back and forth twice.
  • the oxide semiconductor layer 140B can also be formed by installing two pairs of rotary cathodes 2100-1 and 2100-2 shown in FIG. 5 and moving them once in one direction.
  • the thin-film transistor 10 includes a substrate 100, a light-shielding layer 105, a first insulating layer 110, a second insulating layer 120, a metal oxide layer 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, a third insulating layer 170, a fourth insulating layer 180, a source electrode 201, and a drain electrode 203.
  • the light-shielding layer 105 is provided on the substrate 100.
  • the first insulating layer 110 covers the upper surface and end surfaces of the light-shielding layer 105 and is provided on the substrate 100.
  • the second insulating layer 120 is provided on the first insulating layer 110.
  • the metal oxide layer 130 is provided on the second insulating layer 120.
  • the oxide semiconductor layer 140 is provided on the metal oxide layer 130.
  • the oxide semiconductor layer 140 is in contact with the metal oxide layer 130. That is, the thin film transistor 10 includes a stacked structure 500 of a metal oxide layer 130 and an oxide semiconductor layer 140.
  • the gate insulating layer 150 covers the upper surface and end surfaces of the oxide semiconductor layer 140 and the end surfaces of the metal oxide layer 130 and is provided on the second insulating layer 120.
  • the gate electrode 160 overlaps the oxide semiconductor layer 140 and is provided on the gate insulating layer 150.
  • the third insulating layer 170 covers the upper surface and end surfaces of the gate electrode 160 and is provided on the gate insulating layer 150.
  • the fourth insulating layer 180 is provided on the third insulating layer 170.
  • the source electrode 201 and the drain electrode 203 are in contact with the source region S and the drain region D, respectively, and are electrically connected to the oxide semiconductor layer 140. Furthermore, a low hydrogen concentration region L and a high hydrogen concentration region H are formed in the channel region CH of the oxide semiconductor layer 140. The hydrogen concentration in each of the low hydrogen concentration region L and the high hydrogen concentration region H is lower than the hydrogen concentration in each of the source region S and the drain region D.
  • the light-shielding layer 105 can reflect or absorb external light. As described above, the light-shielding layer 105 has an area larger than the channel region CH of the oxide semiconductor layer 140, and therefore can block external light from entering the channel region CH.
  • the light-shielding layer 105 can be made of, for example, aluminum (Al), copper (Cu), titanium (Ti), molybdenum (Mo), tungsten (W), or alloys or compounds thereof. Furthermore, if electrical conductivity is not required, the light-shielding layer 105 does not necessarily need to contain metal. For example, a black matrix made of black resin can also be used as the light-shielding layer 105.
  • the light-shielding layer 105 may have a single-layer structure or a multilayer structure. For example, the light-shielding layer 105 may have a multilayer structure of red, green, and blue color filters.
  • the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 can prevent impurities from diffusing into the oxide semiconductor layer 140. Specifically, the first insulating layer 110 and the second insulating layer 120 can prevent the diffusion of impurities contained in the substrate 100, and the third insulating layer 170 and the fourth insulating layer 180 can prevent the diffusion of impurities (such as water) entering from the outside.
  • impurities such as water
  • silicon oxynitride (SiO x N y ) and aluminum oxynitride (AlO x N y ) are silicon compounds and aluminum compounds, respectively, containing nitrogen (N) in a ratio smaller than that of oxygen (O) (x > y).
  • Silicon nitride oxide ( SiNxOy ) and aluminum nitride oxide ( AlNxOy ) are silicon compounds and aluminum compounds containing a smaller ratio of oxygen than nitrogen (x>y).
  • Each of the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 may have a single-layer structure or a multilayer structure.
  • silicon oxide (SiO x ) and silicon oxynitride (SiO x N y ) may be referred to simply as “silicon oxide” in the following description.
  • silicon nitride (SiN x ) and silicon nitride oxide (SiN x O y ) may be referred to simply as “silicon nitride” in the following description.
  • the gate electrode 160, source electrode 201, and drain electrode 203 are conductive.
  • copper (Cu), aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), tungsten (W), or bismuth (Bi), or an alloy or compound thereof can be used for each of the gate electrode 160, source electrode 201, and drain electrode 203.
  • Each of the gate electrode 160, source electrode 201, and drain electrode 203 may have a single-layer structure or a multilayer structure.
  • the gate insulating layer 150 includes an oxide having insulating properties. Specifically, silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), or the like is used as the gate insulating layer 150.
  • the gate insulating layer 150 preferably has a composition close to a stoichiometric ratio.
  • the gate insulating layer 150 preferably has few defects.
  • the gate insulating layer 150 may be made of an oxide in which no defects are observed when evaluated by electron spin resonance (ESR).
  • the thin-film transistor 10 is a so-called top-gate transistor.
  • the thin-film transistor 10 can be modified in various ways. For example, if the light-shielding layer 105 is conductive, the thin-film transistor 10 may be configured so that the light-shielding layer 105 functions as a gate electrode, and the first insulating layer 110 and the second insulating layer 120 function as gate insulating layers. In this case, the thin-film transistor 10 is a so-called dual-gate transistor. Furthermore, if the light-shielding layer 105 is conductive, the light-shielding layer 105 may be a floating electrode or may be connected to the source electrode 201. Furthermore, the thin-film transistor 10 may be a so-called bottom-gate transistor in which the light-shielding layer 105 functions as the main gate electrode.
  • the method for manufacturing the thin-film transistor 10 includes steps S1010 to S1130. Steps S1010 to S1130 will be described in order below, but the order of the steps may be reversed in the method for manufacturing the thin-film transistor 10. Furthermore, the method for manufacturing the thin-film transistor 10 may include additional steps.
  • a metal oxide film 135 is formed on the second insulating layer 120 (see FIG. 13).
  • the metal oxide film 135 is formed by sputtering.
  • a source region S and a drain region D are formed in the oxide semiconductor layer 140 (see FIG. 18).
  • the source region S and the drain region D are formed by ion implantation.
  • impurities are implanted into the oxide semiconductor layer 140 through the gate insulating layer 150 using the gate electrode 160 as a mask.
  • the implanted impurities include argon (Ar), phosphorus (P), and boron (B).
  • oxygen vacancies are generated by the ion implantation, and hydrogen is trapped in the generated oxygen vacancies. This reduces the resistance of the source region S and the drain region D.
  • the channel region CH maintains a structure in which low hydrogen concentration regions L and high hydrogen concentration regions H formed by OS annealing are periodically repeated.
  • a third insulating layer 170 and a fourth insulating layer 180 are formed on the gate insulating layer 150 and the gate electrode 160 (see FIG. 19).
  • the third insulating layer 170 and the fourth insulating layer 180 are deposited using the CVD method. For example, silicon oxide and silicon nitride are deposited as the third insulating layer 170 and the fourth insulating layer 180, respectively.
  • the thickness of the third insulating layer 170 is 50 nm or more and 500 nm or less.
  • the thickness of the fourth insulating layer 180 is also 50 nm or more and 500 nm or less.
  • openings 171 and 173 are formed in the gate insulating layer 150, the third insulating layer 170, and the fourth insulating layer 180 (see FIG. 20). By forming the openings 171 and 173, the source region S and the drain region D of the oxide semiconductor layer 140 are exposed.
  • step S1130 source electrode 201 is formed on fourth insulating layer 180 and inside opening 171, and drain electrode 203 is formed on fourth insulating layer 180 and inside opening 173.
  • Source electrode 201 and drain electrode 203 are formed as the same layer. Specifically, source electrode 201 and drain electrode 203 are formed by patterning a single deposited conductive film. Through these steps, the thin-film transistor 10 shown in FIG. 9 is manufactured.
  • the thin film transistor 10 includes the oxide semiconductor layer 140 of the stacked structure 500 as a channel.
  • the oxide semiconductor layer 140 has crystallinity in which the hydrogen concentration varies periodically, and therefore has an energy band similar to a quantum well structure in the film thickness direction, and the Fermi level Ef of the high hydrogen concentration region H sandwiched between the low hydrogen concentration regions L can be brought closer to the conduction band minimum Ec . Therefore, in the thin film transistor 10, carriers induced by the field effect increase, and the field effect mobility is improved.
  • FIG. 21 is a schematic diagram showing an electronic device 1000 according to one embodiment of the present invention.
  • FIG. 21 shows a smartphone, which is an example of the electronic device 1000.
  • the electronic device 1000 includes a display device 1100 with curved sides.
  • the display device 1100 includes a plurality of pixels for displaying an image, and the plurality of pixels are controlled by a pixel circuit, a drive circuit, and the like.
  • the pixel circuit and drive circuit include the thin-film transistor 10 described in the second embodiment. Because the thin-film transistor 10 has high field-effect mobility, the responsiveness of the pixel circuit and drive circuit is improved, resulting in improved performance of the electronic device 1000.
  • the electronic device 1000 is not limited to a smartphone.
  • the electronic device 1000 also includes electronic devices with display devices, such as watches, tablets, laptops, car navigation systems, and televisions.
  • the thin-film transistor 10 described in the second embodiment can be applied to any electronic device, regardless of whether or not it has a display device.
  • the laminated structure 500 described in the first embodiment will now be further described based on a fabricated sample.
  • Example Sample 1 For each of Example Sample 1, Example Sample 2, and Comparative Example Sample, a 30-nm thick Poly-OS layer was formed on a metal oxide layer (AlO x ) on a glass substrate using a film formation process and a heat treatment process based on the Poly-OS technology, thereby producing a stacked structure including the Poly-OS layer.
  • the film formation conditions for the Poly-OS layer of each sample are shown in Table 1. Note that in the film formation process for each sample, a sputtering target with an atomic ratio of indium of 70% or more to all metal elements contained in the sintered body was used.
  • Example Sample 1 Example Sample 2, and Comparative Example Sample
  • the chemical composition of the Poly-OS layer was similar to that of the sputtering target. Furthermore, crystal structure analysis using XRD revealed that the Poly-OS layers in Example Sample 1, Example Sample 2, and Comparative Example Sample were all crystalline and had a bixbyite crystal structure.
  • the hydrogen concentration of the Poly-OS film of each sample was measured by SIMS. Specifically, the hydrogen concentration of the Poly-OS film in the thickness direction was measured by D-SIMS (Dynamic Secondary Ion Mass Spectrometry) using a quadrupole secondary ion mass spectrometer ("ADEPT1010" manufactured by PHI Corporation) by detecting secondary ions while sputtering with primary ions.
  • D-SIMS Dynamic Secondary Ion Mass Spectrometry
  • the measurement conditions for D-SIMS are shown in Table 2.
  • Figures 22 to 24 show graphs of the measurement results of the hydrogen concentration in the Poly-OS layer of Example Sample 1, Example Sample 2, and Comparative Example Sample.
  • Example Sample 2 the hydrogen concentration has multiple maximum values and multiple minimum values, and periodically changing hydrogen concentration can be confirmed. Furthermore, a low hydrogen concentration region with a minimum value can be confirmed near the center of the thickness of the Poly-OS layer (at a position approximately 15 nm away from the surface).
  • the ratio of the thickness of one of the multiple high hydrogen concentration regions to the thickness of the low hydrogen concentration region located near the center is 0.87, and the ratio of the minimum value to the maximum value is 0.63 or 0.66.
  • the ratio of the thickness of one of the multiple high hydrogen concentration regions to the thickness of the low hydrogen concentration region located near the center is 1.2, and the ratio of the minimum value to the maximum value is 0.61 or 0.66.
  • a Poly-OS layer with a periodically changing hydrogen concentration can be formed only by sputtering using a rotary cathode in the deposition process of the Poly-OS layer.
  • Thin film transistors were fabricated for each of Example Sample 1, Example Sample 2, and Comparative Example Sample, and their electrical characteristics were measured.
  • the thin film transistors including a Poly-OS layer with a periodically changing hydrogen concentration as a channel had higher field-effect mobility than the thin film transistor including a Poly-OS layer with a non-periodically changing hydrogen concentration as a channel (Comparative Example Sample).

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Abstract

積層構造体は、結晶性を有する酸化物半導体層と、酸化物半導体層と接する金属酸化物層と、を含み、酸化物半導体層は、インジウムと、インジウムを除く、少なくとも１つ以上の金属元素と、を含み、酸化物半導体層は、酸化物半導体層の厚さ方向における水素濃度に、第１の極小値および第１の極大値を有する。

Description

積層構造体、薄膜トランジスタ、および電子機器
　本発明の一実施形態は、結晶性を有する酸化物半導体層を含む積層構造体に関する。また、本発明の一実施形態は、積層構造体の酸化物半導体層をチャネルとして含む薄膜トランジスタに関する。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器に関する。
　近年、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンなどを用いたシリコン半導体膜に替わり、酸化物半導体膜をチャネルとして用いる薄膜トランジスタの開発が進められている（例えば、特許文献１～特許文献６参照）。このような酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタと同様に、単純な構造かつ低温プロセスで形成することができる。また、酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタよりも高い電界効果移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
　結晶性を有する酸化物半導体層を含む薄膜トランジスタにおいて、さらなる電界効果移動度の向上が望まれている。
　本発明の一実施形態は、上記問題に鑑み、厚さ方向に水素濃度が周期的に変化し、結晶性を有する酸化物半導体層を含む積層構造体を提供することを目的の一つとする。また、本発明の一実施形態は、厚さ方向に積層構造体の酸化物半導体層をチャネルとして含む薄膜トランジスタを提供することを目的の一つとする。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器を提供することを目的の一つとする。
　本発明の一実施形態に係る積層構造体は、結晶性を有する酸化物半導体層と、酸化物半導体層と接する金属酸化物層と、を含み、酸化物半導体層は、インジウムと、インジウムを除く、少なくとも１つ以上の金属元素と、を含み、酸化物半導体層は、酸化物半導体層の厚さ方向における水素濃度に、第１の極小値および第１の極大値を有する。
　本発明の一実施形態に係る薄膜トランジスタは、上記積層構造体の酸化物半導体層をチャネルとして含む。
　本発明の一実施形態に係る電子機器は、上記薄膜トランジスタを含む。
本発明の一実施形態に係る積層構造体の構成を示す模式的な断面図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の水素濃度を説明するグラフである。 本発明の一実施形態に係る積層構造体の酸化物半導体層の製造方法を示す模式的な断面図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の製造方法により製造された酸化物半導体層と水素濃度との相関関係を説明する模式図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の水素濃度とエネルギーバンド図との相関関係を説明する模式図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の製造方法を示す模式的な断面図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の製造方法により製造された酸化物半導体層と水素濃度との相関関係を説明する模式図である。 本発明の一実施形態に係る積層構造体の構成を示す模式的な断面図である。 本発明の一実施形態に係る積層構造体の酸化物半導体層の水素濃度を説明するグラフである。 本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な平面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る電子機器を示す模式図である。 実施例サンプル１における水素濃度の測定結果を示すグラフである。 実施例サンプル２における水素濃度の測定結果を示すグラフである。 比較例サンプルにおける水素濃度の測定結果を示すグラフである。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。説明をより明確にするため、図面は実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定しない。本明細書と各図において、既出の図に関して前述した構成要素と同様の構成要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書において、基板から酸化物半導体層に向かう方向を「上」または「上方」という。逆に、酸化物半導体層から基板に向かう方向を「下」または「下方」という。このように、説明の便宜上、「上方」または「下方」という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と異なる向きに配置されてもよい。以下の説明で、例えば、基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。「上方」または「下方」は、複数の層が積層された構造における積層順を意味するものであり、薄膜トランジスタの上方の画素電極と表現する場合、平面視において、薄膜トランジスタと画素電極とが重ならない位置関係であってもよい。一方、薄膜トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、薄膜トランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
　本明細書において、「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、または表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、および有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において、「αはＡ、ＢまたはＣを含む」、「αはＡ、ＢおよびＣのいずれかを含む」、「αはＡ、ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
＜第１実施形態＞
　図１～図４を参照して、本発明の一実施形態に係る積層構造体５００について説明する。
［１．積層構造体５００の構成］
　図１は、本発明の一実施形態に係る積層構造体５００の構成を示す模式的な断面図である。図１に示すように、積層構造体５００は、金属酸化物層１３０および酸化物半導体層１４０を含む。金属酸化物層１３０は、基板１００の上に設けられている。酸化物半導体層１４０は、金属酸化物層１３０と接し、金属酸化物層１３０の上に設けられている。詳細は後述するが、酸化物半導体層１４０は結晶性を有する。
　基板１００は、金属酸化物層１３０および酸化物半導体層１４０を形成するための支持部材である。例えば、基板１００として、ガラス基板、石英基板、またはサファイア基板などの透光性を有する剛性基板を用いることができる。また、基板として、シリコン基板などの透光性を有しない剛性基板を用いることもできる。また、基板として、ポリイミド樹脂基板、アクリル樹脂基板、シロキサン樹脂基板、またはフッ素樹脂基板などの透光性を有する可撓性基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂基板に不純物を導入してもよい。なお、上述した剛性基板または可撓性基板の上に酸化シリコン膜または窒化シリコン膜が設けられた基板を、基板１００として用いることもできる。
　金属酸化物層１３０は、酸化物半導体層１４０の結晶性を向上させるバッファー層、または酸化物半導体層１４０への水素の拡散を防止するバリア層として機能する。金属酸化物層１３０は、絶縁性を有する金属酸化物を含む。具体的には、金属酸化物層１３０として、バンドギャップが４ｅＶ以上の金属酸化物が用いられる。また、金属酸化物層１３０として、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、およびランタノイド系元素から選ばれた１つまたは複数の金属元素を含む金属酸化物が用いられる。特に、金属酸化物層１３０として、アルミニウムを含む金属酸化物（例えば、酸化アルミニウムなど）が用いられることが好ましい。アルミニウムを含む金属酸化物は、水素に対して高いバリア性を有する。
　金属酸化物層１３０の厚さは、２ｎｍ以上５１ｎｍ以下、好ましくは２ｎｍ以上３１ｎｍ以下、さらに好ましくは２ｎｍ以上２１ｎｍ以下、特に好ましくは２ｎｍ以上１１ｎｍ以下である。金属酸化物層１３０は、スパッタリング法によって成膜される。
　酸化物半導体層１４０は、低水素濃度領域Ｌ１、Ｌ２、およびＬ３（以下、複数の低水素濃度領域を特に区別しないとき、「低水素濃度領域Ｌ」という。）ならびに高水素濃度領域Ｈ１およびＨ２（以下、複数の高水素濃度領域を特に区別しないとき、「高水素濃度領域Ｈ」という。）を含む。酸化物半導体層１４０の厚さ方向（例えば、酸化物半導体層１４０が形成される基板１００の表面の法線方向）において、基板１００側から順に、低水素濃度領域Ｌ１、高水素濃度領域Ｈ１、低水素濃度領域Ｌ２、高水素濃度領域Ｈ２、および低水素濃度領域Ｌ３が形成されている。すなわち、酸化物半導体層１４０では、低水素濃度領域Ｌと高水素濃度領域Ｈとが交互に形成されている。換言すると、酸化物半導体層１４０では、２つの低水素濃度領域Ｌの間に１つの高水素濃度領域Ｈが形成されている。金属酸化物層１３０と酸化物半導体層１４０との間の界面側に、低水素濃度領域Ｌ１が形成されている。また、酸化物半導体層１４０の表面（当該界面の反対の表面）側に、低水素濃度領域Ｌ３が形成されている。すなわち、酸化物半導体層１４０の両表面と接するように、低水素濃度領域Ｌが形成されている。また、低水素濃度領域Ｌ２は、酸化物半導体層１４０の厚さの中央近傍に位置している。ここで、「酸化物半導体層１４０の厚さの中央近傍」とは、酸化物半導体層１４０の厚さを厚さ方向に三等分したうちの中央に位置する領域をいう。換言すると、低水素濃度領域Ｌ２は、酸化物半導体層１４０の厚さの中心を含むように位置している。
　酸化物半導体層１４０の厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、さらに好ましくは１０ｎｍ以上５０ｎｍ以下である。なお、酸化物半導体層１４０を薄膜トランジスタのチャネルとして利用する場合、薄膜トランジスタの構造によっては、酸化物半導体層１４０の厚さは、１０ｎｍ以上３０ｎｍ以下であってもよい。
　以下では、積層構造体５００の酸化物半導体層１４０の全体的な性質（組成および結晶構造）を説明した後に、酸化物半導体層１４０に含まれる低水素濃度領域Ｌおよび高水素濃度領域Ｈの詳細について説明する。
［２．酸化物半導体層１４０の組成］
　酸化物半導体層１４０は、インジウム（Ｉｎ）と、インジウム以外の、少なくとも１つ以上の金属元素（Ｍ）と、を含む。酸化物半導体層１４０の組成比は、インジウムおよび少なくとも１つ以上の金属元素の原子比が式（１）を満たすことが好ましい。換言すると、酸化物半導体層１４０に占める全金属元素に対するインジウムの比率は、５０％以上であることが好ましい。インジウムの比率を高くすることにより、結晶性を有する酸化物半導体層１４０を形成することができる。また、酸化物半導体層１４０の結晶構造は、ビックスバイト型構造を有することが好ましい。インジウムの比率を高くすることにより、ビックスバイト型構造を有する酸化物半導体層１４０を形成することができる。
　なお、インジウム以外の金属元素は、１種類の金属元素に限られない。インジウム以外の金属元素には、複数の種類の金属元素が含まれていてもよい。
　酸化物半導体層１４０もスパッタリング法により形成することができる。但し、酸化物半導体層１４０は、ロータリーカソードを用いるスパッタリング法によって形成することができる。酸化物半導体層１４０の詳細な製造方法は後述するが、酸化物半導体層１４０の組成は、ロータリーカソードのロータリーターゲットの組成に依存する。そのため、酸化物半導体層１４０の金属元素の組成は、ロータリーターゲットの金属元素の組成に基づき特定することができる。上述した組成を有するロータリーターゲットを用いるスパッタリング法では、酸化物半導体層１４０の金属元素（例えば、インジウムまたはガリウムなど）の組成が、ロータリーターゲットの金属元素の組成と同様であるとしてもよい。なお、酸化物半導体層１４０に含まれる酸素は、スパッタリング法のプロセス条件などにより変化するため、この限りではない。
　また、酸化物半導体層１４０の金属元素の組成は、蛍光Ｘ線分析または電子プローブマイクロアナライザ（Ｅｌｅｃｔｒｏｎ　Ｐｒｏｂｅ　Ｍｉｃｒｏ　Ａｎａｌｙｚｅｒ：ＥＰＭＡ）分析などを用いて特定することもできる。さらに、酸化物半導体層１４０は、結晶性を有するため、Ｘ線回折（Ｘ－ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）法を用いて、酸化物半導体層１４０の組成を特定してもよい。具体的には、ＸＲＤ法から取得された酸化物半導体層１４０の結晶構造および格子定数に基づき、酸化物半導体層１４０の金属元素の組成を特定することができる。
［３．酸化物半導体層１４０の結晶構造］
　酸化物半導体層１４０は、結晶性を有する。酸化物半導体層１４０は、結晶性を有する。酸化物半導体層１４０は、微結晶を含む膜であってもよく、多結晶を含む膜であってもよい。但し、微結晶を含む酸化物半導体層１４０を用いた薄膜トランジスタよりも多結晶を含む酸化物半導体層１４０を用いた薄膜トランジスタの方が、高い電界効果移動度を得ることができる。そのため、酸化物半導体層１４０は、複数の結晶粒を含む多結晶構造を有することが好ましい。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、従来と異なる新規な多結晶構造を有する酸化物半導体層１４０を形成することができる。そのため、以下では、従来の多結晶構造を有する酸化物半導体層と区別するため、酸化物半導体層１４０をＰｏｌｙ－ＯＳ層という場合がある。
　積層構造体５００の酸化物半導体層１４０は金属酸化物層１３０と接しており、酸化物半導体層１４０の結晶性がより向上する。そのため、積層構造体５００では、より大きな結晶粒を含む酸化物半導体層１４０を形成することができる。
　Ｐｏｌｙ－ＯＳ層に含まれる複数の結晶粒の平均結晶粒径は、例えば、０．５μｍ以上１００μｍ以下であり、好ましくは０．８μｍ以上８０μｍ以下であり、さらに好ましくは１．０μｍ５０μｍ以下以上である。Ｐｏｌｙ－ＯＳ層に含まれる結晶粒は、複数の結晶子からなっていてもよい。結晶子径は特に限定されないが、好ましくは１ｎｍ以上であり、より好ましくは１０ｎｍ以上であり、さらに好ましくは１５ｎｍ以上である。結晶子径は、電子線回折法またはＸＲＤ法などを用いて取得することができる。
　Ｐｏｌｙ－ＯＳ層の結晶構造は特に限定されないが、好ましくはビックスバイト型構造である。Ｐｏｌｙ－ＯＳ層の結晶構造は、ＸＲＤ法または電子線回折法を用いて特定することができる。
　なお、Ｐｏｌｙ－ＯＳ層では、複数の結晶粒が１種類の結晶構造を有していてもよく、複数の種類の結晶構造を有していてもよい。Ｐｏｌｙ－ＯＳ層が複数の種類の結晶構造を有する場合、複数の種類の結晶構造の１つはビックスバイト型構造であることが好ましい。
［４．酸化物半導体層１４０の水素濃度］
　図２は、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の水素濃度を説明するグラフである。図２には、横軸に酸化物半導体層１４０の厚さ方向における表面からの距離（深さ）が示され、縦軸に酸化物半導体層１４０の水素濃度が示されている。例えば、酸化物半導体層１４０の水素濃度は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することができる。
　酸化物半導体層１４０の厚さ方向において、酸化物半導体層１４０の水素濃度は、極大値および極小値が周期的に繰り返される。具体的には、酸化物半導体層１４０の水素濃度は、低水素濃度領域Ｌ１、Ｌ２、およびＬ３において極小値を示し、高水素濃度領域Ｈ１およびＨ２において極大値を示す。すなわち、酸化物半導体層１４０において、低水素濃度領域Ｌは水素濃度が極小となる領域であり、高水素濃度領域Ｈは水素濃度が極大となる領域である。低水素濃度領域Ｌの水素濃度は、高水素濃度領域Ｈの水素濃度よりも小さい。
　ここで、「周期的」とは、極小値を示す位置と極大値を示す位置との間の距離が必ずしも等間隔で繰り返されることを意味しない。「周期的」とは、極小値と極大値とが交互に現れる変化をいう。また、厚さ方向において、低水素濃度領域Ｌの厚さと高水素濃度領域Ｈの厚さとは、大きく異ならない。例えば、低水素濃度領域Ｌに対する高水素濃度領域Ｈの厚さの比は、０．５０以上２．０以下であり、好ましくは０．６７以上１．５以下であり、さらに好ましくは０．７５以上１．３以下である。ここで、低水素濃度領域Ｌまたは高水素濃度領域Ｈの厚さは、酸化物半導体層１４０の厚さに対する水素濃度の測定データの曲線または近似曲線において、隣接する２つの変曲点の間の距離として算出することができる。但し、低水素濃度領域Ｌまたは高水素濃度領域Ｈの厚さの算出方法は、これに限られない。
　なお、酸化物半導体層１４０の両表面と接するように形成される低水素濃度領域Ｌ１およびＬ３は、酸化物半導体層１４０の製造方法に依存し、低水素濃度領域Ｌに対する高水素濃度領域Ｈの厚さの比が上記範囲から逸脱する場合がある。一方、酸化物半導体層１４０の中心を含むように形成される低水素濃度領域Ｌ２における低水素濃度領域Ｌに対する高水素濃度領域Ｈの厚さの比は、概ね上記範囲内となる。
　低水素濃度領域Ｌ１およびＬ３の１つは、酸化物半導体層１４０の表面の一方（上表面および下表面の一方）と接するように形成されている。好ましくは、低水素濃度領域Ｌ１およびＬ３の各々は、酸化物半導体層１４０の表面（上表面または下表面）と接するように形成されている。そのため、低水素濃度領域Ｌ１と隣接する高水素濃度領域Ｈ１および低水素濃度領域Ｌ３と隣接する高水素濃度領域Ｈ２の各々は、酸化物半導体層１４０の表面から離れている。高水素濃度領域Ｈ１およびＨ２の各々の極大値は、例えば、酸化物半導体層１４０の表面から５ｎｍ以上離れた位置における値である。
　例えば、高水素濃度領域Ｈの極大値に対する低水素濃度領域Ｌの極小値の比は、０．７５以下であり、好ましくは０．７０以下であり、さらに好ましくは０．６５以下である。高水素濃度領域Ｈの極大値に対する低水素濃度領域Ｌの比の下限は特に限定されない。但し、高水素濃度領域Ｈの極大値に対する低水素濃度領域Ｌの比が小さすぎると、酸化物半導体層１４０の結晶性が低下する場合がある。そのため、高水素濃度領域Ｈの極大値に対する低水素濃度領域Ｌの比は、好ましくは０．０１以上であり、さらに好ましくは０．１以上である。
　なお、３つの低水素濃度領域Ｌの極小値は同じであってもよく、異なっていてもよい。同様に、２つの高水素濃度領域Ｈの極大値は同じであってもよく、異なっていてもよい。複数の低水素濃度領域Ｌの極小値および複数の高水素濃度領域Ｈの極大値が異なる場合、極大値のいずれか１つに対する極小値のいずれか１つの比が上記範囲を満たせばよい。
［５．酸化物半導体層１４０の製造方法］
　図３は、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の製造方法を示す模式的な断面図である。また、図４Ａは、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の製造方法により製造された酸化物半導体層１４０と水素濃度との相関関係を説明する模式図である。また、図４Ｂは、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の水素濃度とエネルギーバンド図との相関関係を説明する模式図である。
　ここでは、結晶性を有する酸化物半導体層１４０の製造方法の一例として、Ｐｏｌｙ－ＯＳ層の製造方法について説明する。
　Ｐｏｌｙ－ＯＳ層は、Ｐｏｌｙ－ＯＳ技術を用いて製造される。具体的には、Ｐｏｌｙ－ＯＳ層は、金属酸化物層１３０の上に酸化物半導体膜を成膜し、その後、酸化物半導体膜に対して熱処理を行うことにより製造される。すなわち、Ｐｏｌｙ－ＯＳ技術は、成膜工程および熱処理工程を含む。熱処理が行われる前の酸化物半導体膜は、アモルファス構造を有し、Ｐｏｌｙ－ＯＳ層ではない。そのため、以下では、多結晶構造を有する酸化物半導体層１４０（Ｐｏｌｙ－ＯＳ層）と区別するため、説明の便宜上、熱処理が行われる前の酸化物半導体膜を酸化物半導体膜１４５（図４Ａ参照）として説明する。
　図３には、Ｐｏｌｙ－ＯＳ技術の成膜工程における酸化物半導体膜１４５の成膜方法が示されている。酸化物半導体膜１４５は、ロータリーカソード式スパッタリング装置２０００を用いて、基板１００の上に設けられた金属酸化物層１３０上に成膜される。ロータリーカソード式スパッタリング装置２０００は、外周に円筒形のロータリーターゲットが設置されたロータリーカソード２１００、およびロータリーカソード２１００と電気的に接続され、ロータリーカソード２１００に電圧を印加するスパッタリング電源２２００を含む。ロータリーカソード２１００は、円筒方向を軸として、ロータリーターゲットを回転させることができる。また、ロータリーカソード２１００は、円筒方向に垂直な方向に移動することができる。具体的には、ロータリーカソード２１００は、ロータリーカソード２１００の上に設置された基板１００に対して平行に移動する。スパッタリング電源２２００は、ロータリーカソード２１００に直流電圧を印加するＤＣ電源であってもよく、ロータリーカソード２１００に高周波電圧を印加するＲＦ電源であってもよい。スパッタリング電源２２００によってロータリーカソード２１００に電圧が印加されると、基板１００に近接するロータリーターゲットの一部においてプラズマが生成される。これにより、スパッタリング粒子がロータリーターゲットから放出され、基板１００に堆積される。
　上述したように、酸化物半導体膜１４５は、アモルファス構造を有する。Ｐｏｌｙ－ＯＳ技術において、酸化物半導体層１４０が基板面内で均一な多結晶構造を有するためには、酸化物半導体膜１４５がアモルファス構造を有することが好ましい。酸化物半導体膜１４５が成膜される基板１００の温度または成膜時の酸素分圧を制御すると、アモルファス構造を有する酸化物半導体膜１４５を成膜することができる。例えば、基板１００の温度を、１００℃以下、好ましくは８０℃以下、さらに好ましくは５０℃以下に制御しながら、酸化物半導体膜１４５が成膜される。また、酸素分圧は、１％以上２０％以下であり、好ましくは３％以上１５％以下であり、さらに好ましくは３％以上１０％未満である。
　ロータリーカソード２１００では、ロータリーターゲットが湾曲しているため、スパッタリング粒子の放出方向が一定ではない。ここでは、説明の便宜上、スパッタリング粒子が三方向から放出されるものとして説明する。図３に示すように、スパッタ粒子は、第１の方向２１１０、第２の方向２１２０、および第３の方向２１３０に放出される。第１の方向２１１０および第３の方向２１３０は、ロータリーターゲットから基板１００に斜めに向かう方向に対応する。第２の方向２１２０は、ロータリーターゲットから基板に略垂直に向かう方向に対応する。第１の方向２１１０および第３の方向２１３０は、第２の方向２１２０を軸として対称的である。
　ロータリーカソード２１００が基板１００に対して平行に１回移動すると、第１の方向２１１０からのスパッタ粒子が堆積された第１の膜１４１、第２の方向２１２０からのスパッタ粒子が堆積された第２の膜１４２、および第３の方向２１３０からのスパッタ粒子が堆積された第３の膜１４３が、基板１００の上に順に形成される。第１の膜１４１または第３の膜１４３と第２の膜１４２とでは、スパッタ粒子の飛行距離が異なる。すなわち、基板１００上に到達するスパッタ粒子が有するエネルギーが異なる。そのため、第１の膜１４１と第３の膜１４３とはほぼ同じ膜質を有するが、第１の膜１４１および第３の膜１４３の膜質は、第２の膜１４２の膜質と異なる。ロータリーカソード２１００を一方向に２回移動させると、図４に示すように、第１の膜１４１、第２の膜１４２、第３の膜１４３、第１の膜１４１、第２の膜１４２、および第３の膜１４３が順次積層された酸化物半導体膜１４５が基板１００の上に形成される。
　続いて、酸化物半導体膜１４５に対して熱処理が行われると、酸化物半導体膜１４５が結晶化され、多結晶構造を有する酸化物半導体層１４０が形成される（図４Ａ参照）。以下では、酸化物半導体膜１４５を結晶化する熱処理を「ＯＳアニール」として説明する場合ある。ＯＳアニールでは、酸化物半導体膜１４５が、所定の到達温度で所定の時間保持される。所定の到達温度は、２５０℃以上５００℃以下であり、好ましくは３００℃以上５００℃以下であり、さらに好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。ロータリーカソード２１００を用いて形成された酸化物半導体層１４０では、酸化物半導体膜１４５が熱処理によって結晶化される一方で、成膜工程における酸化物半導体膜１４５の成膜状態が反映される。具体的には、酸化物半導体層１４０の低水素濃度領域Ｌ１、高水素濃度領域Ｈ１、第１の低水素濃度領域Ｌ２－１（低水素濃度領域Ｌ２の一部）、第２の低水素濃度領域Ｌ２－２（低水素濃度領域Ｌ２の残りの一部）、高水素濃度領域Ｈ２、および低水素濃度領域Ｌ３が、それぞれ、酸化物半導体膜１４５の第１の膜１４１、第２の膜１４２、第３の膜１４３、第１の膜１４１、第２の膜１４２、および第３の膜１４３に対応する。すなわち、低水素濃度領域Ｌは、基板１００に対して斜め方向に放出されたスパッタ粒子の堆積による第１の膜１４１または第３の膜１４３が結晶化されて形成される。高水素濃度領域Ｈ１は、基板１００に対して略垂直方向に放出されたスパッタ粒子の堆積による第２の膜１４２が結晶化されて形成される。
　図４Ａに示すように、低水素濃度領域Ｌ１、Ｌ２（Ｌ２－１およびＬ２－２）、およびＬ３は、高水素濃度領域Ｈ１およびＨ２よりも、低い水素濃度を有する。これは、熱処理前の酸化物半導体膜１４５の成膜状態が反映されたことに起因するものである。上述したように、第１の膜１４１および第３の膜１４３の膜質は、第２の膜１４２の膜質と異なる。そのため、第１の膜１４１または第３の膜１４３に対応する低水素濃度領域Ｌ１、Ｌ２、およびＬ３の膜質も、第２の膜１４２に対応する高水素濃度領域Ｈ１およびＨ２の膜質と異なる。
　なお、実際には、スパッタ粒子の方向は、不連続ではなく連続している。そのため、低水素濃度領域Ｌと高水素濃度領域Ｈとの間の水素濃度は、不連続ではなく連続したものとなり、図２に示すように、低水素濃度領域Ｌにおいて極小値を有し、高水素濃度領域Ｈにおいて極大値を有することになる。
　酸化物半導体層１４０中の酸素欠陥は、水素をトラップする要因となり得る。そのため、詳細なメカニズムは不明であるが、低水素濃度領域Ｌは、高水素濃度領域Ｈよりも酸素欠陥が少なく、トラップされる水素が少ない可能性がある（図４Ａ参照）。また、低水素濃度領域Ｌと高水素濃度領域Ｈとではインジウムの比率が異なっており、低水素濃度領域Ｌは、インジウムの比率に依存して水素濃度が小さい可能性がある（図４Ａ参照）。いずれにしても、ロータリーカソード２１００を用いることにより、水素濃度が周期的に変化する、結晶性を有する酸化物半導体層１４０を製造することができる。
　本実施形態では、一方向に移動するロータリーカソード２１００の構成を説明したが、ロータリーカソード２１００が往復移動する構成を適用することも可能である。この場合、ロータリーカソード２１００を往復移動させると、第１の膜１４１、第２の膜１４２、第３の膜１４３、第３の膜１４３、第２の膜１４２、および第１の膜１４１が順次積層された酸化物半導体膜１４５が形成される。また、ロータリーカソード２１００の代わりに、またはロータリーカソード２１００とともに、基板１００を移動させる構成を適用することも可能である。
　以上説明したように、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０は、高い結晶性を有しつつ、厚さ方向に水素濃度が周期的に変化する。酸化物半導体層１４０の水素濃度が周期的に変化することにより、酸化物半導体層１４０は量子井戸構造のようなエネルギーバンドを有し、低水素濃度領域Ｌに挟まれた高水素濃度領域Ｈのフェルミ準位Ｅｆを伝導帯下端Ｅｃに近付けることができる（図４Ｂ参照）。したがって、積層構造体５００の酸化物半導体層１４０をチャネルとして含む薄膜トランジスタでは、電界効果によって誘起されるキャリアが増加するため、電界効果移動度が向上する。
　本実施形態では、様々な変形を適用することができる。以下では、本実施形態のいくつかの変形例について説明する。変形例の説明においては、上述した構成と同様の構成についての説明を省略する場合がある。なお、本実施形態に適用される変形は、以下で説明する変形例に限られない。
＜変形例１＞
　図５および図６を参照して、本発明の一実施形態の一変形例に係る積層構造体５００の酸化物半導体層１４０の製造方法について説明する。
　図５は、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の製造方法を示す模式的な断面図である。また、図６は、本発明の一実施形態に係る積層構造体５００の酸化物半導体層１４０の製造方法により製造された酸化物半導体層と水素濃度との相関関係を説明する模式図である。
　図５には、ロータリーカソード式スパッタリング装置２０００Ａが示されている。ロータリーカソード式スパッタリング装置２０００Ａは、２つのロータリーカソード２１００－１および２１００－２、ならびにロータリーカソード２１００－１および２１００－２と電気的に接続され、ロータリーカソード２１００－１および２１００－２に電圧を印加するスパッタリング電源２２００を含む。ロータリーカソード２１００－２のロータリーターゲットの回転方向は、ロータリーカソード２１００－１のロータリーターゲットの回転方向と逆であるが、ロータリーカソード２１００－１および２１００－２のロータリーターゲットの回転方向はこれに限られない。ロータリーカソード２１００－１および２１００－２のロータリーターゲットの回転方向は同じであってもよい。また、ロータリーカソード２１００－１および２１００－２は、円筒方向に垂直な方向に移動することができる。スパッタリング電源２２００は、ＤＣ電源、パルスＤＣ電源、ＡＣ電源、またはＲＦ電源などから任意に選択される。但し、スパッタリング電源２２００は、極性が反転された交流電圧をロータリーカソード２１００－１および２１００－２に交互に印加するＡＣ電源であることが好ましい。スパッタリング電源２２００としてＡＣ電源が用いられると、ロータリーカソード２１００－１および２１００－２において交互にプラズマが生成されるため、ロータリーターゲットの帯電を抑制することができる。ロータリーターゲットの帯電が抑制されると、酸化物半導体層１４０中に、低水素濃度領域Ｌおよび高水素濃度領域Ｈを精度よく、安定して形成することができる。
　図５に示すように、ロータリーカソード２１００－１では、スパッタ粒子は、第１の方向２１１０－１、第２の方向２１２０－１、および第３の方向２１３０－１に放出される。また、ロータリーカソード２１００－２では、スパッタ粒子は、第１の方向２１１０－２、第２の方向２１２０－２、および第３の方向２１３０－２に放出される。なお、ここでは、説明の便宜上、１つのロータリーターゲットにおいてスパッタリング粒子は三方向から放出されるものとし、第１の方向２１１０－２、第２の方向２１２０－２、および第３の方向２１３０－２は、それぞれ、第１の方向２１１０－１、第２の方向２１２０－１、および第３の方向２１３０－１と対応している。
　ロータリーカソード２１００－１および２１００－２が基板１００に対して平行に１回移動すると、第１の方向２１１０－１からのスパッタ粒子が堆積された第１の膜１４１－１、第２の方向２１２０－１からのスパッタ粒子が堆積された第２の膜１４２－１、第３の方向２１３０－１からのスパッタ粒子が堆積された第３の膜１４３－１、第１の方向２１１０－２からのスパッタ粒子が堆積された第１の膜１４１－２、第２の方向２１２０－２からのスパッタ粒子が堆積された第２の膜１４２－２、および第３の方向２１３０－２からのスパッタ粒子が堆積された第３の膜１４３－２が順次積層された酸化物半導体膜１４５Ａが、基板１００の上に形成される（図６参照）。
　酸化物半導体膜１４５Ａは、ロータリーカソード２１００－１および２１００－２を用いて成膜されるため、第１の膜１４１－１および１４１－２と第３の膜１４３－１および１４３－２とはほぼ同じ膜質を有するが、第１の膜１４１－１および１４１－２ならびに第３の膜１４３－１および１４３－２の膜質は、第２の膜１４２－１および１４２－２の膜質と異なる。
　続いて、酸化物半導体膜１４５Ａに対して熱処理（ＯＳアニール）が行われると、酸化物半導体膜１４５Ａが結晶化され、結晶性を有する酸化物半導体層１４０が形成される（図６参照）。すなわち、酸化物半導体層１４０では、第１の膜１４１－１、第２の膜１４２－１、第３の膜１４３－１、第１の膜１４１－２、第２の膜１４２－２、および第３の膜１４３－２のそれぞれと対応する低水素濃度領域Ｌ１、高水素濃度領域Ｈ１、第１の低水素濃度領域（低水素濃度領域Ｌ２の一部）、第２の低水素濃度領域Ｌ２－２（低水素濃度領域Ｌ２の残りの一部）、高水素濃度領域Ｈ２、および低水素濃度領域Ｌ３が形成される。これにより、水素濃度が周期的に変化する、結晶性を有する酸化物半導体層１４０を製造することができる。
　なお、本変形例では、２つのロータリーカソード２１００－１および２１００－２間の距離、ならびにロータリーカソード２１００－１および２１００－２のそれぞれに設置されるマグネットの位置を調整すると、第３の方向２１３０－１からのスパッタ粒子と第１の方向２１１０－２からのスパッタ粒子を重畳させることができる。ロータリーカソード２１００－１および２１００－２の調整により、低水素濃度領域Ｌおよび高水素濃度領域Ｈのそれぞれの厚さを制御することもできる。
＜変形例２＞
　図７および図８を参照して、本発明の一実施形態の別の変形例に係る積層構造体５００Ｂの酸化物半導体層１４０Ｂの製造方法について説明する。
　図７は、本発明の一実施形態に係る積層構造体５００Ｂの構成を示す模式的な断面図である。また、図８は、本発明の一実施形態に係る積層構造体５００Ｂの酸化物半導体層１４０Ｂの水素濃度を説明するグラフである。
　図７に示すように、酸化物半導体層１４０Ｂは、厚さ方向において、基板１００側から順に、低水素濃度領域Ｌ１、高水素濃度領域Ｈ１、低水素濃度領域Ｌ２、高水素濃度領域Ｈ２、低水素濃度領域Ｌ３、が高水素濃度領域Ｈ３、低水素濃度領域Ｌ４、高水素濃度領域Ｈ４、および低水素濃度領域Ｌ５を含む。酸化物半導体層１４０Ｂの両表面と接するように、低水素濃度領域Ｌ（低水素濃度領域Ｌ１およびＬ５）が形成されている。
　図８に示すように、酸化物半導体層１４０Ｂでは、水素濃度が極小値を有する低水素濃度領域Ｌおよび水素濃度が極大値を有する高水素濃度領域Ｈが周期的に繰り返し形成されている。例えば、図３に示す１つのロータリーカソード２１００を一方向に４回移動し、または２回往復移動することにより、酸化物半導体層１４０Ｂを形成することができる。また、図５に示す一対のロータリーカソード２１００－１および２１００－２を２つ設置し、一方向に１回移動することによっても、酸化物半導体層１４０Ｂを形成することができる。
　酸化物半導体層１４０Ｂにおいて、低水素濃度領域Ｌの極小値の数および高水素濃度領域Ｈの極大値の数は、特に限定されないが、好ましくは２以上１０以下、より好ましくは２以上５以下である。本変形例では、ロータリーカソード２１００の移動回数、またはロータリーカソード２１００の個数によって、低水素濃度領域Ｌの極小値の数および高水素濃度領域Ｈの極大値の数を調整することができる。
＜第２実施形態＞
　図９～図２０を参照して、本発明の一実施形態に係る薄膜トランジスタ１０について説明する。薄膜トランジスタ１０は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、またはメモリ回路などに用いることができる。
［１．薄膜トランジスタ１０の構成］
　図９および図１０を参照して、本発明の一実施形態に係る薄膜トランジスタ１０の構成について説明する。図９は、本発明の一実施形態に係る薄膜トランジスタ１０の構成を示す模式的な断面図である。図１０は、本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な平面図である。具体的には、図９は、図１０のＡ－Ａ’線に沿って切断された断面図である。
　図９に示すように、薄膜トランジスタ１０は、基板１００、遮光層１０５、第１の絶縁層１１０、第２の絶縁層１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、第３の絶縁層１７０、第４の絶縁層１８０、ソース電極２０１、およびドレイン電極２０３を含む。遮光層１０５は、基板１００の上に設けられている。第１の絶縁層１１０は、遮光層１０５の上面および端面を覆い、基板１００の上に設けられている。第２の絶縁層１２０は、第１の絶縁層１１０の上に設けられている。金属酸化物層１３０は、第２の絶縁層１２０の上に設けられている。酸化物半導体層１４０は、金属酸化物層１３０の上に設けられている。酸化物半導体層１４０は、金属酸化物層１３０と接している。すなわち、薄膜トランジスタ１０は、金属酸化物層１３０および酸化物半導体層１４０の積層構造体５００を含む。ゲート絶縁層１５０は、酸化物半導体層１４０の上面および端面ならびに金属酸化物層１３０の端面を覆い、第２の絶縁層１２０の上に設けられている。ゲート電極１６０は、酸化物半導体層１４０と重畳し、ゲート絶縁層１５０の上に設けられている。第３の絶縁層１７０は、ゲート電極１６０の上面および端面を覆い、ゲート絶縁層１５０の上に設けられている。第４の絶縁層１８０は、第３の絶縁層１７０の上に設けられている。ゲート絶縁層１５０、第３の絶縁層１７０、および第４の絶縁層１８０には、酸化物半導体層１４０の上面の一部が露出される開口１７１および１７３が設けられている。ソース電極２０１は、第４の絶縁層１８０の上および開口１７１の内部に設けられ、酸化物半導体層１４０と接している。同様に、ドレイン電極２０３は、第４の絶縁層１８０の上および開口１７３の内部に設けられ、酸化物半導体層１４０と接している。なお、以下では、ソース電極２０１およびドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
　酸化物半導体層１４０は、ゲート電極１６０を基準として、ソース領域Ｓ、ドレイン領域Ｄ、およびチャネル領域ＣＨに区分される。すなわち、酸化物半導体層１４０は、ゲート電極１６０と重畳するチャネル領域ＣＨ、ならびにゲート電極１６０と重畳しないソース領域Ｓおよびドレイン領域Ｄを含む。酸化物半導体層１４０の厚さ方向において、チャネル領域ＣＨの端部は、ゲート電極１６０の端部と一致している。チャネル領域ＣＨは、半導体の性質を有する。ソース領域Ｓおよびドレイン領域Ｄの各々は、導体の性質を有する。そのため、ソース領域Ｓおよびドレイン領域Ｄの電気伝導度は、チャネル領域ＣＨの電気伝導度よりも大きい。ソース電極２０１およびドレイン電極２０３は、それぞれ、ソース領域Ｓおよびドレイン領域Ｄと接しており、酸化物半導体層１４０と電気的に接続されている。また、酸化物半導体層１４０のチャネル領域ＣＨには、低水素濃度領域Ｌおよび高水素濃度領域Ｈが形成されている。なお、低水素濃度領域Ｌおよび高水素濃度領域Ｈの各々の水素濃度は、ソース領域Ｓおよびドレイン領域Ｄの各々の水素濃度よりも小さい。
　図１０に示すように、遮光層１０５およびゲート電極１６０の各々は、Ｄ１方向に一定の幅を有し、Ｄ１方向に直交するＤ２方向に延在している。Ｄ１方向において、遮光層１０５の幅は、ゲート電極１６０の幅よりも大きい。チャネル領域ＣＨは、遮光層１０５と完全に重畳している。薄膜トランジスタ１０において、Ｄ１方向は、酸化物半導体層１４０を介して、ソース電極２０１からドレイン電極２０３へ電流が流れる方向に対応する。そのため、チャネル領域ＣＨのＤ１方向の長さがチャネル長Ｌであり、チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
　基板１００は、薄膜トランジスタ１０を構成する各層を支持することができる。基板１００として、例えば、ガラス基板、石英基板、またはサファイア基板などの透光性を有する剛性基板を用いることができる。また、基板として、シリコン基板などの透光性を有しない剛性基板を用いることもできる。また、基板として、ポリイミド樹脂基板、アクリル樹脂基板、シロキサン樹脂基板、またはフッ素樹脂基板などの透光性を有する可撓性基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂基板に不純物を導入してもよい。なお、上述した剛性基板または可撓性基板の上に酸化シリコン膜または窒化シリコン膜が成膜された基板を、基板１００として用いることもできる。
　遮光層１０５は、外光を反射し、または吸収することができる。上述したように、遮光層１０５は、酸化物半導体層１４０のチャネル領域ＣＨよりも大きい面積を有して設けられているため、チャネル領域ＣＨに入射する外光を遮光することができる。遮光層１０５として、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、もしくはタングステン（Ｗ）、またはこれらの合金もしくは化合物などを用いることができる。また、遮光層１０５として、導電性が不要である場合には、必ずしも金属を含まなくてもよい。例えば、遮光層１０５として、黒色樹脂でなるブラックマトリクスを用いることもできる。また、遮光層１０５は、単層構造であってもよく、積層構造であってもよい。例えば、遮光層１０５は、赤色カラーフィルタ、緑色カラーフィルタ、および青色カラーフィルタの積層構造であってもよい。
　第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０は、酸化物半導体層１４０へ不純物が拡散されることを防止することができる。具体的には、第１の絶縁層１１０および第２の絶縁層１２０は、基板１００に含まれる不純物の拡散を防止し、第３の絶縁層１７０および第４の絶縁層１８０は、外部から侵入する不純物（例えば、水など）の拡散を防止することができる。例えば、第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０の各々として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などが用いられる。ここで、酸化窒化シリコン（ＳｉＯｘＮｙ）および酸化窒化アルミニウム（ＡｌＯｘＮｙ）は、それぞれ、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。また、窒化酸化シリコン（ＳｉＮｘＯｙ）および窒化酸化アルミニウム（ＡｌＮｘＯｙ）は、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物およびアルミニウム化合物である。また、第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０は、それぞれ、単層構造であってもよく、積層構造であってもよい。
　第２の絶縁層１２０は、酸化シリコン（ＳｉＯｘ）および酸化窒化シリコン（ＳｉＯｘＮｙ）のような酸素を含む絶縁層であることが好ましい。すなわち、第２の絶縁層１２０が単層構造を有する場合、第２の絶縁層１２０として、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）が用いられ、第２の絶縁層１２０が積層構造を有する場合、第２の絶縁層１２０に含まれる酸化物半導体層１４０と接する層として、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）が用いられる。
　第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０の各々は、平坦化する機能を備えていてもよく、熱処理によって酸素を放出する機能を備えていてもよい。例えば、第２の絶縁層１２０が熱処理によって酸素を放出する機能を備える場合、薄膜トランジスタ１０の製造工程において行われる熱処理によって、第２の絶縁層１２０から酸素が放出され、酸化物半導体層１４０に放出された酸素を供給することができる。
　なお、以下では、説明の便宜上、酸化シリコン（ＳｉＯｘ）および酸化窒化シリコン（ＳｉＯｘＮｙ）を、単に「酸化シリコン」と称して説明する場合がある。また、窒化シリコン（ＳｉＮｘ）および窒化酸化シリコン（ＳｉＮｘＯｙ）を、単に「窒化シリコン」と称して説明する場合がある。
　ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３は、導電性を有する。ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３の各々として、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、もしくはビスマス（Ｂｉ）、またはこれらの合金もしくはこれらの化合物を用いることができる。ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３の各々は、単層構造であってもよく、積層構造であってもよい。
　ゲート絶縁層１５０は、絶縁性を有する酸化物を含む。具体的には、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、または酸化窒化アルミニウム（ＡｌＯｘＮｙ）などが用いられる。ゲート絶縁層１５０は、化学量論比に近い組成を有することが好ましい。また、ゲート絶縁層１５０は、欠陥が少ないことが好ましい。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない酸化物が用いられてもよい。
　金属酸化物層１３０および酸化物半導体層１４０の積層構造体５００の構成の詳細は第１実施形態において説明したため、ここでは説明を省略する。
　以上、薄膜トランジスタ１０の構成について説明したが、上述した薄膜トランジスタ１０は、いわゆるトップゲート型トランジスタである。薄膜トランジスタ１０はさまざまな変形が可能である。例えば、遮光層１０５が導電性を有する場合、薄膜トランジスタ１０は、遮光層１０５がゲート電極として機能し、第１の絶縁層１１０および第２の絶縁層１２０がゲート絶縁層として機能する構成であってもよい。この場合、薄膜トランジスタ１０は、いわゆるデュアルゲート型トランジスタである。また、遮光層１０５が導電性を有する場合、遮光層１０５はフローティング電極であってもよく、ソース電極２０１と接続されていてもよい。さらに、薄膜トランジスタ１０は、遮光層１０５を主なゲート電極として機能させる、いわゆるボトムゲート型トランジスタであってもよい。
［２．薄膜トランジスタ１０の製造方法］
　図１１～図２０を参照して、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法について説明する。図１１は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示すフローチャートである。図１２～図２０は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示す模式的な断面図である。
　図１１に示すように、薄膜トランジスタ１０の製造方法は、ステップＳ１０１０～ステップＳ１１３０を含む。以下、ステップＳ１０１０～ステップＳ１１３０を順に説明するが、薄膜トランジスタ１０の製造方法は、ステップの順序が入れ替わる場合がある。また、薄膜トランジスタ１０の製造方法には、さらなるステップが含まれていてもよい。
　ステップＳ１０１０では、基板１００の上に所定のパターンを有する遮光層１０５が形成される。遮光層１０５のパターニングは、フォトリソグラフィー法を用いて行われる。また、遮光層１０５の上に、第１の絶縁層１１０および第２の絶縁層１２０が形成される（図１２参照）。第１の絶縁層１１０および第２の絶縁層１２０は、ＣＶＤ法を用いて成膜される。例えば、第１の絶縁層１１０および第２の絶縁層１２０として、それぞれ、窒化シリコンおよび酸化シリコンが成膜される。第１の絶縁層１１０として窒化シリコンが用いられる場合、第１の絶縁層１１０は、基板１００側から酸化物半導体層１４０に拡散される不純物をブロックすることができる。第２の絶縁層１２０として酸化シリコンが用いられる場合、第２の絶縁層１２０は、熱処理によって酸素を放出することができる。
　ステップＳ１０２０では、第２の絶縁層１２０の上に金属酸化物膜１３５が成膜される（図１３参照）。金属酸化物膜１３５は、スパッタリング法によって成膜される。
　ステップＳ１０３０では、金属酸化物膜１３５の上に酸化物半導体膜１４５が成膜される（図１４参照）。酸化物半導体膜１４５は、ロータリーカソード２１００を用いて成膜され、アモルファス構造を有することが好ましい。
　ステップＳ１０４０では、酸化物半導体膜１４５のパターニングが行われる（図１５参照）。酸化物半導体膜１４５のパターニングは、フォトリソグラフィー法を用いて行われる。酸化物半導体膜１４５のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングでは、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、またはフッ酸を用いることができる。酸化物半導体膜１４５がアモルファス構造を有すると、酸化物半導体膜１４５を容易にエッチングすることができる。ステップＳ１０４０により、金属酸化物膜１３５の一部が露出される。
　ステップＳ１０５０では、酸化物半導体膜１４５に対してＯＳアニールが行われる。ＯＳアニールにより、酸化物半導体膜１４５が結晶化され、結晶性を有する酸化物半導体層１４０（例えば、Ｐｏｌｙ－ＯＳ層）が形成される。
　ステップＳ１０６０では、金属酸化物膜１３５のパターニングが行われ、金属酸化物層１３０が形成される（図１６参照）。金属酸化物膜１３５は、酸化物半導体層１４０をマスクとしてエッチングされる。パターニングされた酸化物半導体層１４０をマスクとすることで、フォトリソグラフィー工程を省略することができる。金属酸化物膜１３５のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングでは、例えば、希釈フッ酸（ＤＨＦ）が用いられる。
　ステップＳ１０７０では、酸化物半導体層１４０の上にゲート絶縁層１５０が成膜される（図１７参照）。ゲート絶縁層１５０は、ＣＶＤ法を用いて成膜される。例えば、ゲート絶縁層１５０として、酸化シリコンが成膜される。ゲート絶縁層１５０の欠陥を低減するため、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、５０ｎｍ以上３００ｎｍ以下、好ましくは６０ｎｍ以上２００ｎｍ以下、さらに好ましくは７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を導入する処理が行われてもよい。ステップＳ１０７０により、金属酸化物層１３０の端面がゲート絶縁層１５０によって覆われる。
　ステップＳ１０８０では、酸化物半導体層１４０に対して熱処理が行われる。以下、ステップＳ１０８０で行われる熱処理を、ＯＳアニールと区別するため、「酸化アニール」という場合がある。酸化物半導体層１４０の上にゲート絶縁層１５０が形成されると、酸化物半導体層１４０の上面および側面には多くの酸素欠陥が生成される。酸化物半導体層１４０の下面は金属酸化物層１３０と接しているが、酸化アニールが行われると、第２の絶縁層１２０およびゲート絶縁層１５０から酸化物半導体層１４０に酸素が供給され、酸素欠陥が修復される。
　ステップＳ１０９０では、ゲート絶縁層１５０の上に所定のパターンを有するゲート電極１６０が形成される（図１６参照）。ゲート電極１６０は、スパッタリング法または原子層堆積法によって成膜され、ゲート電極１６０のパターニングは、フォトリソグラフィー法を用いて行われる。
　ステップＳ１１００では、酸化物半導体層１４０中にソース領域Ｓおよびドレイン領域Ｄが形成される（図１８参照）。ソース領域Ｓおよびドレイン領域Ｄは、イオン注入によって形成される。具体的には、ゲート電極１６０をマスクとして、ゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。注入される不純物として、例えば、アルゴン（Ａｒ）、リン（Ｐ）、またはホウ素（Ｂ）などが用いられる。ゲート電極１６０と重畳しないソース領域Ｓおよびドレイン領域Ｄでは、イオン注入によって酸素欠損が生成され、生成された酸素欠陥に水素がトラップされる。これにより、ソース領域Ｓおよびドレイン領域Ｄの抵抗が低下する。一方、ゲート電極１６０と重畳するチャネル領域では、不純物が注入されないため、酸素欠損が生成されず、チャネル領域ＣＨの抵抗は低下しない。換言すると、チャネル領域ＣＨでは、ＯＳアニールによって形成された低水素濃度領域Ｌおよび高水素濃度領域Ｈが周期的に繰り返される構成が維持されている。
　なお、薄膜トランジスタ１０では、ゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入されるため、ゲート絶縁層１５０にもアルゴン（Ａｒ）、リン（Ｐ）、またはホウ素（Ｂ）などの不純物が含まれていてもよい。
　ステップＳ１１１０では、ゲート絶縁層１５０およびゲート電極１６０の上に第３の絶縁層１７０および第４の絶縁層１８０が形成される（図１９参照）。第３の絶縁層１７０および第４の絶縁層１８０は、ＣＶＤ法を用いて成膜される。例えば、第３の絶縁層１７０および第４の絶縁層１８０として、それぞれ、酸化シリコンおよび窒化シリコンが成膜される。第３の絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。第４の絶縁層１８０の厚さも、５０ｎｍ以上５００ｎｍ以下である。
　ステップＳ１１２０では、ゲート絶縁層１５０、第３の絶縁層１７０、および第４の絶縁層１８０に開口１７１および１７３が形成される（図２０参照）。開口１７１および１７３の形成により、酸化物半導体層１４０のソース領域Ｓおよびドレイン領域Ｄが露出される。
　ステップＳ１１３０では、ソース電極２０１が、第４の絶縁層１８０の上および開口１７１の内部に形成され、ドレイン電極２０３が、第４の絶縁層１８０の上および開口１７３の内部に形成される。ソース電極２０１およびドレイン電極２０３は、同一層として形成される。具体的には、ソース電極２０１およびドレイン電極２０３は、成膜された１つの導電膜をパターニングして形成される。以上のステップにより、図９に示す薄膜トランジスタ１０が製造される。
　以上、薄膜トランジスタ１０の製造方法について説明したが、薄膜トランジスタ１０の製造方法はこれに限られない。
　本実施形態に係る薄膜トランジスタ１０は、積層構造体５００の酸化物半導体層１４０をチャネルとして含む。酸化物半導体層１４０は、水素濃度が周期的に変化する、結晶性を有するため、酸化物半導体層１４０は膜厚方向に量子井戸構造のようなエネルギーバンドを有し、低水素濃度領域Ｌに挟まれた高水素濃度領域Ｈのフェルミ準位Ｅｆを伝導帯下端Ｅｃに近付けることができる。したがって、薄膜トランジスタ１０では、電界効果によって誘起されるキャリアが増加するため、電界効果移動度が向上する。
＜第３実施形態＞
　図２１を参照して、本発明の一実施形態に係る電子機器について説明する。
　図２１は、本発明の一実施形態に係る電子機器１０００を示す模式図である。具体的には、図２１には、電子機器１０００の一例であるスマートフォンが示されている。電子機器１０００は、側面が湾曲した表示装置１１００を含む。表示装置１１００は、画像を表示するための複数の画素を含み、複数の画素は、画素回路および駆動回路などによって制御される。画素回路および駆動回路には、第２実施形態で説明した薄膜トランジスタ１０が含まれる。薄膜トランジスタ１０は、高い電界効果移動度を有するため、画素回路および駆動回路の応答性が向上し、結果として、電子機器１０００の性能を向上させることができる。
　なお、本実施形態に係る電子機器１０００は、スマートフォンに限られない。電子機器１０００には、例えば、時計、タブレット、ノートパソコン、カーナビゲーションシステム、またはテレビなどの表示装置を有する電子機器も含まれる。また、第２実施形態で説明した薄膜トランジスタ１０は、表示装置の有無に依らず、あらゆる電子機器に適用することができる。
　第１実施形態おいて説明した積層構造体５００について、作製されたサンプルに基づきさらに説明する。
［１．サンプルの作製］
　実施例サンプル１、実施例サンプル２、および比較例サンプルの各々として、Ｐｏｌｙ－ＯＳ技術の成膜工程および熱処理工程を用いて、金属酸化物層（ＡｌＯｘ）が設けられたガラス基板の金属酸化物層の上に３０ｎｍのＰｏｌｙ－ＯＳ層を形成し、Ｐｏｌｙ－ＯＳ層を含む積層構造体を作製した。各サンプルのＰｏｌｙ－ＯＳ層における成膜工程の条件を、表１に示す。なお、いずれのサンプルの成膜工程においても、焼結体中に含まれるすべての金属元素に対するインジウムが原子比率で７０％以上のスパッタリングターゲットを用いた。
　実施例サンプル１、実施例サンプル２、および比較例サンプルのいずれにおいても、Ｐｏｌｙ－ＯＳ層の化学組成は、スパッタリングターゲットの化学組成と同様であった。また、ＸＲＤ法を用いて結晶構造解析を行ったところ、実施例サンプル１、実施例サンプル２、および比較例のいずれのＰｏｌｙ－ＯＳ層も結晶性を有し、Ｐｏｌｙ－ＯＳ層の結晶構造はビックスバイト型構造であった。
［２．ＳＩＭＳによる水素濃度の測定］
　ＳＩＭＳを用いて、各サンプルのＰｏｌｙ－ＯＳ膜の水素濃度を測定した。具体的には、四重極型二次イオン質量分析装置（ＰＨＩ社製、「ＡＤＥＰＴ１０１０」）を用いて、Ｄ－ＳＩＭＳ（Ｄｙｎａｍｉｃ　Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により、一次イオンでスパッタリングを行いながら二次イオンを検出することにより、厚さ方向におけるＰｏｌｙ－ＯＳ膜の水素濃度の測定を行った。各サンプルから得られたｍ/ｚ＝１７の二次イオンの強度から１７Ｏの寄与分を差し引いた後に１８Ｏ強度で規格化した値に対し、水素濃度が１×１０２１ｃｍ－３含まれたＩＴＯを標準試料に用いて求めた相対感度を乗することで濃度換算を行い、Ｐｏｌｙ－ＯＳ膜の水素濃度を算出した。Ｄ－ＳＩＭＳの測定条件は表２のとおりである。
実施例サンプル１、実施例サンプル２、および比較例サンプルのそれぞれのＰｏｌｙ－ＯＳ層の水素濃度の測定結果のグラフを図２２～図２４に示す。
　図２２および図２３に示すように、実施例サンプル１および実施例サンプル２では、複数の極大値および複数の極小値を有し、周期的に変化する水素濃度を確認することができる。また、Ｐｏｌｙ－ＯＳ層の厚さの中央近傍（表面からの距離が１５ｎｍ近傍の位置）に極小値を有する低水素濃度領域を確認することができる。実施例サンプル１において、中央近傍に位置する低水素濃度領域の厚さに対する複数の高水素濃度領域のうちの１つの厚さの比は０．８７であり、極大値に対する極小値の比は０．６３または０．６６である。また、実施例サンプル２において、中央近傍に位置する低水素濃度領域の厚さに対する複数の高水素濃度領域のうちの１つの厚さの比は１．２であり、極大値に対する極小値の比は０．６１または０．６６である。
　一方、図２４に示すように、比較例サンプルでは、Ｐｏｌｙ－ＯＳ層の厚さの中央近傍に低水素濃度領域が現れず、周期的に変化する水素濃度を確認することができない。
　図２２～図２４のグラフから理解されるように、Ｐｏｌｙ－ＯＳ層の成膜工程においてロータリーカソードを用いるスパッタリング法によってのみ、水素濃度が周期的に変化するＰｏｌｙ－ＯＳ層を形成することができる。
［３．薄膜トランジスタの電気特性］
　実施例サンプル１、実施例サンプル２、および比較例サンプルのそれぞれについて薄膜トランジスタを作製し、電気特性を測定した。水素濃度が周期的に変化するＰｏｌｙ－ＯＳ層をチャネルとして含む薄膜トランジスタ（実施例サンプル１および実施例サンプル２）は、水素濃度が周期的に変化しないＰｏｌｙ－ＯＳ層をチャネルとして含む薄膜トランジスタ（比較サンプル）よりも、高い電界効果移動度を有した。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、または工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：薄膜トランジスタ、　１００：基板、　１０５：遮光層、　１１０：第１の絶縁層、　１２０：第２の絶縁層、　１３０：金属酸化物層、　１３５：金属酸化物膜、　１４０、１４０Ｂ：酸化物半導体層、　１４１、１４１－１、１４１－２：第１の膜、　１４２、１４２－１、１４２－２：第２の膜、　１４３、１４３－１、１４３－２：第３の膜、　１４５、１４５Ａ：酸化物半導体膜、　１５０：ゲート絶縁層、　１６０：ゲート電極、　１７０：第３の絶縁層、　１７１、１７３：開口、　１８０：第４の絶縁層、　２００：ソース・ドレイン電極、　２０１：ソース電極、　２０３：ドレイン電極、　５００、５００Ｂ：積層構造体、　１０００：電子機器、　１１００：表示装置、　２０００、２０００Ａ：ロータリーカソード式スパッタリング装置、　２１００、２１００－１、２１００－２：ロータリーカソード、　２１１０、２１１０－１、２１１０－２：第１の方向、　２１２０、２１２０－１、２１２０－２：第２の方向、　２１３０、２１３０－１、２１３０－２：第３の方向、　２２００：スパッタリング電源、　Ｈ、Ｈ１、Ｈ２、Ｈ３、Ｈ４：高水素濃度領域、　Ｌ、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５：低水素濃度領域、　Ｌ２－１：第１の低水素濃度領域、　Ｌ２－２：第２の低水素濃度領域、　Ｓ：ソース領域、　Ｄ：ドレイン領域、　ＣＨ：チャネル領域

Claims (19)

  1. 　結晶性を有する酸化物半導体層と、
    　前記酸化物半導体層と接する金属酸化物層と、を含み、
    　前記酸化物半導体層は、
    　　インジウムと、
    　　前記インジウムを除く、少なくとも１つ以上の金属元素と、を含み、
    　前記酸化物半導体層は、前記酸化物半導体層の厚さ方向における水素濃度に、第１の極小値および第１の極大値を有する、積層構造体。
  2. 　前記酸化物半導体層は、前記第１の極小値を含む第１の低水素濃度領域を含み、
    　前記第１の低水素濃度領域は、前記酸化物半導体層の厚さの中心を含むように位置する、請求項１に記載の積層構造体。
  3. 　前記酸化物半導体層は、
    　　前記第１の極小値を含む第１の低水素濃度領域と、
    　　前記第１の極大値を含む第１の高水素濃度領域と、を含み、
    　前記厚さ方向において、前記第１の低水素濃度領域の厚さに対する前記第１の高水素濃度領域の厚さの比は、０．５０以上２．０以下である、請求項１に記載の積層構造体。
  4. 　前記酸化物半導体層は、前記厚さ方向における前記水素濃度に、第２の極大値をさらに有し、
    　前記第１の極小値は、前記厚さ方向において、前記第１の極大値と前記第２の極大値との間に位置する、請求項１に記載の積層構造体。
  5. 　前記第１の極大値および前記第２の極大値の少なくとも１つに対する前記第１の極小値の比は、０．７５以下である、請求項４に記載の積層構造体。
  6. 　前記第１の極大値および前記第２の極大値の前記少なくとも１つは、前記酸化物半導体層と前記金属酸化物層との界面から５ｎｍ以上離れた位置における値である、請求項４に記載の積層構造体。
  7. 　前記酸化物半導体層は、前記厚さ方向における前記水素濃度に、第２の極小値および第３の極小値をさらに有し、
    　前記第１の極大値は、前記厚さ方向において、前記第１の極小値と前記第２の極小値との間に位置し、
    　前記第２の極大値は、前記厚さ方向において、前記第１の極小値と前記第３の極小値との間に位置する、請求項４に記載の積層構造体。
  8. 　前記酸化物半導体層は、
    　　前記第２の極小値を含む第２の低水素濃度領域と、
    　　前記第３の極小値を含む第３の低水素濃度領域と、を含み、
    　前記第２の低水素濃度領域および前記第３の低水素濃度領域の一方は、前記酸化物半導体層の一方の表面に接しており、
    　前記第２の低水素濃度領域および前記第３の低水素濃度領域の他方は、前記一方の表面とは反対の他方の表面側に位置する、請求項７に記載の積層構造体。
  9. 　前記酸化物半導体層は、多結晶構造を有する、請求項１に記載の積層構造体。
  10. 　前記酸化物半導体層の結晶構造は、ビックスバイト型構造である、請求項９に記載の積層構造体。
  11. 　前記インジウムおよび前記少なくとも１つ以上の金属元素に対する前記インジウムの比率は、５０％以上である、請求項１に記載の積層構造体。
  12. 　前記酸化物半導体層は、前記金属酸化物層の上に設けられている、請求項１に記載の積層構造体。
  13. 　前記酸化物半導体層の前記厚さは、１００ｎｍ以下である、請求項１に記載の積層構造体。
  14. 　前記金属酸化物層に含まれる金属酸化物のバンドギャップは、４ｅＶ以上である、請求項１に記載の積層構造体。
  15. 　前記金属酸化物層は、アルミニウム、マグネシウム、カルシウム、スカンジウム、ガリウム、ゲルマニウム、ストロンチウム、ニッケル、タンタル、イットリウム、ジルコニウム、バリウム、ハフニウム、コバルト、およびランタノイド系元素から選ばれた１つまたは複数の金属元素を含む、請求項１４に記載の積層構造体。
  16. 　前記酸化物半導体層は、ロータリーカソードを用いるスパッタリング法によって成膜される、請求項１に記載の積層構造体。
  17. 　前記酸化物半導体層が成膜される基板および前記ロータリーカソードの少なくとも１つを移動させながら、前記酸化物半導体層を成膜する、請求項１６に記載の積層構造体。
  18. 　請求項１乃至請求項１７のいずれか一項に記載の積層構造体の前記酸化物半導体層をチャネルとして含む、薄膜トランジスタ。
  19. 　請求項１８に記載の薄膜トランジスタを含む、電子機器。
     
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211909A (ja) * 1994-01-24 1995-08-11 Sanyo Electric Co Ltd 薄膜トランジスタおよびその製造方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
JP2011222989A (ja) * 2010-03-26 2011-11-04 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014199896A (ja) * 2012-05-01 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2016514372A (ja) * 2013-03-12 2016-05-19 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 金属酸化物半導体ｔｆｔ用誘電体膜のピンホール評価方法
JP2018107334A (ja) * 2016-12-27 2018-07-05 株式会社半導体エネルギー研究所 半導体装置、表示装置および電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211909A (ja) * 1994-01-24 1995-08-11 Sanyo Electric Co Ltd 薄膜トランジスタおよびその製造方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
JP2011222989A (ja) * 2010-03-26 2011-11-04 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014199896A (ja) * 2012-05-01 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2016514372A (ja) * 2013-03-12 2016-05-19 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 金属酸化物半導体ｔｆｔ用誘電体膜のピンホール評価方法
JP2018107334A (ja) * 2016-12-27 2018-07-05 株式会社半導体エネルギー研究所 半導体装置、表示装置および電子機器

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