WO2025205221A1 - 固体撮像素子および電子機器 - Google Patents

固体撮像素子および電子機器

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WO2025205221A1
WO2025205221A1 PCT/JP2025/010383 JP2025010383W WO2025205221A1 WO 2025205221 A1 WO2025205221 A1 WO 2025205221A1 JP 2025010383 W JP2025010383 W JP 2025010383W WO 2025205221 A1 WO2025205221 A1 WO 2025205221A1
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gate
node
pixel
capacitor
solid
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English (en)
French (fr)
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雅史 坂東
竣哉 秋山
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • CMOS Complementary Metal Oxide Semiconductor
  • a signal is written to a capacitor as a voltage, so the signal holding node is in a floating state from the time the signal writing finishes until the time it starts to be read.
  • capacitive coupling between the signal holding node and the control line that performs the read operation causes the signal to fluctuate after readout, which is expected to result in a degradation of image quality.
  • a solid-state imaging device comprises a pixel having at least a photoelectric conversion unit, a pixel circuit that outputs a pixel signal to a first node, a first capacitor having one end connected to the first node and holding the voltage of a pixel signal at a reset level output from the pixel circuit, a second capacitor having one end connected to the first node and holding the voltage of a pixel signal at a pixel signal level output from the pixel circuit, an amplifier gate that generates a pixel signal according to the charge accumulated at the second node connected to the gate electrode, and a sample-and-hold circuit having at least a third node that is a connection point with the other end of the first capacitor, a first gate that connects the second node, a fourth node that is a connection point with the other end of the second capacitor, and a second gate that connects the second node, wherein the difference between the parasitic capacitances due to capacitive coupling generated between the two nodes and two gates of
  • An electronic device includes a pixel having at least a photoelectric conversion unit, a pixel circuit that outputs a pixel signal to a first node, a first capacitor having one end connected to the first node and holding the voltage of a pixel signal at a reset level output from the pixel circuit, a second capacitor having one end connected to the first node and holding the voltage of a pixel signal at a pixel signal level output from the pixel circuit, an amplifier gate that generates a pixel signal according to the charge accumulated at the second node connected to the gate electrode, and a sample and hold circuit having at least a third node that is a connection point with the other end of the first capacitor, a first gate that connects the second node, a fourth node that is a connection point with the other end of the second capacitor, and a second gate that connects the second node, and includes a solid-state imaging device in which the difference between parasitic capacitances due to capacitive coupling generated between the two nodes and
  • a first capacitor having one end connected to the first node and holding the voltage of a pixel signal at a reset level output from the pixel circuit, a second capacitor having one end connected to the first node and holding the voltage of a pixel signal at a pixel signal level output from the pixel circuit, an amplification gate that generates a pixel signal according to the charge accumulated at the second node connected to the gate electrode, and a sample and hold circuit having at least a third node that is a connection point with the other end of the first capacitor, a first gate that connects the second node, a fourth node that is a connection point with the other end of the second capacitor, and a second gate that connects the second node, the difference between the parasitic capacitances due to capacitive coupling that occur between the two nodes and two gates of the sample and hold circuit is set
  • FIG. 10 is a diagram illustrating a second cross-sectional configuration example of the solid-state imaging element.
  • FIG. 10 is a diagram illustrating a third example of a cross-sectional configuration of a solid-state imaging element.
  • FIG. 10 is a diagram illustrating a fourth example of a cross-sectional configuration of a solid-state imaging element.
  • FIG. 1 is a diagram illustrating an example of use of an image sensor.
  • FIG. 1 is a block diagram showing an example of the configuration of an embodiment of an imaging device to which the present technology is applied.
  • the optical system 12 is composed of one or more lenses, and collects incident light from the subject that enters the imaging device 11, directs it to the solid-state imaging element 13, and forms an image of the subject on the light-receiving surface (sensor section) of the solid-state imaging element 13.
  • the signal processing circuit 15 performs various signal processing operations on the image signal output from the solid-state image sensor 13, and supplies the resulting image data to the monitor 16 or memory 17.
  • the monitor 16 displays an image according to the image data supplied from the signal processing circuit 15, and the memory 17 stores (records) the image data supplied from the signal processing circuit 15. If the solid-state imaging element 13 is equipped with a communication interface, the image data may be transmitted externally.
  • the pixel array section 21 has a plurality of pixels 31 arranged in an array.
  • a group of pixels 31 arranged horizontally will be referred to as a "row,” and a group of pixels 31 arranged perpendicular to the rows will be referred to as a "column.”
  • each pixel 31 photoelectrically converts incident light to generate an analog pixel signal, and the pixel signals are output in parallel in the column direction in order for each row selected by the vertical scanning circuit 23.
  • the timing control circuit 22 controls the operation timing of the vertical scanning circuit 23, DAC 24, and column signal processing circuit 26 in synchronization with the vertical synchronization signal VSYNC supplied from the imaging control circuit 14.
  • the vertical scanning circuit 23 sequentially selects rows to scan in the vertical direction, and supplies various control signals to the pixels 31 in each selected row, causing the pixels 31 to output analog pixel signals.
  • the DAC 24 generates a sawtooth ramp signal through DA conversion and supplies it to the column signal processing circuit 26.
  • a MOS transistor that supplies a constant current (for example, the constant current source 44 in Figure 2) is provided for each column.
  • the column signal processing circuit 26 references the ramp signal supplied from the DAC 24, performs AD (Analog to Digital) conversion on the analog pixel signals output from the pixels 31 via the load MOS circuit block 25, and removes noise by performing CDS (Correlated Double Sampling) processing on the digital pixel signals.
  • AD Analog to Digital
  • CDS Correlated Double Sampling
  • the image data obtained as a result of the column signal processing circuit 26 performing signal processing on the pixel signals is output from the solid-state imaging element 13.
  • Figure 2 shows an example circuit diagram of pixel 31, which is the first configuration example.
  • pixel 31 is composed of a pixel circuit 41 that generates a pixel signal corresponding to the amount of incident light, and a sample-and-hold circuit 42 that samples the pixel signal generated in pixel circuit 41 and holds it at a constant voltage level, and is connected to a constant current source 44 via a vertical signal line 43.
  • the pixel circuit 41 is configured to include a photoelectric conversion unit 51, a transfer gate 52, an FD gate 53, a reset gate 54, a capacitor 55, an amplifier gate 56, and a switch gate 57.
  • the sample and hold circuit 42 is configured to include a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an RB gate 65, an amplifier gate 66, a selection gate 67, and a constant current source 68.
  • the pixel circuit 41 is provided on the first layer of the semiconductor substrate, and the sample and hold circuit 42 is provided on the second layer of the semiconductor substrate.
  • the rectangle shown between the pixel circuit 41 and the sample and hold circuit 42 represents the connection point where the two-layer semiconductor substrates are connected (e.g., Cu-Cu connection).
  • the anode of the photoelectric conversion unit 51 is grounded, and the cathode of the photoelectric conversion unit 51 is connected to the source of the transfer gate 52.
  • the drain of the transfer gate 52 is connected to the source of the FD gate 53 and the gate electrode of the amplifier gate 56, and this connection point is called the FD (Floating Diffusion) node.
  • the drain of the FD gate 53 is connected to the source of the reset gate 54 and one end of the capacitor 55.
  • the drain of the reset gate 54 is connected to the power supply VDD, and the other end of the capacitor 55 is grounded.
  • the drain of the amplifier gate 56 is connected to the power supply AMD, and the source of the amplifier gate 56 is connected to the drain of the switch gate 57.
  • the source of the switch gate 57 is connected to the constant current source 68 of the sample and hold circuit 42.
  • the connection point between one end of capacitor 61 and one end of capacitor 62 is called the V1 node, and the source of switch gate 57 and constant current source 68 are connected to this V1 node.
  • the other end of capacitor 61 is connected to the source of SR gate 63, and the other end of capacitor 62 is connected to the source of SD gate 64.
  • the drains of SR gate 63 and SD gate 64 are connected, and this connection point is called the V2 node.
  • the gate electrode of amplifier gate 66 and the source of RB gate 65 are connected to this V2 node.
  • the drain of RB gate 65 is connected to power supply VREG, and the drain of amplifier gate 66 is connected to power supply VDD.
  • the source of amplifier gate 66 is connected to the drain of select gate 67, and the source of select gate 67 is connected to vertical signal line 43.
  • the transfer gate 52 is driven in accordance with the control signal TRG supplied from the vertical scanning circuit 23, and when the transfer gate 52 is turned on, it transfers the charge accumulated in the photoelectric conversion unit 51 to the FD node.
  • the FD gate 53 is driven in accordance with the control signal FDG supplied from the vertical scanning circuit 23, and connects the capacitor 55 to the FD node while the transfer gate 52 is on. For example, by connecting the capacitor 55 to the FD node via the FD gate 53, it is possible to increase the storage capacitance that holds the charge transferred from the photoelectric conversion unit 51, enabling HDR (High Dynamic Range) shooting.
  • FDG High Dynamic Range
  • the reset gate 54 is driven in accordance with the control signal RST supplied from the vertical scanning circuit 23, and when the reset gate 54 is turned on, the charge stored in the capacitor 55 and the charge stored in the FD node via the FD gate 53 are discharged to the power supply VDD, resetting them.
  • the amplifier gate 56 generates a pixel signal according to the charge stored in the FD node, or the charge stored in the FD node and capacitor 55.
  • the amplifier gate 56 forms a source follower circuit together with a constant current source 68 connected via a switch gate 57, and outputs the generated pixel signal to the V1 node.
  • the switch gate 57 is driven in accordance with the control signal SW supplied from the vertical scanning circuit 23, and connects the amplifier gate 56 to the V1 node while the switch gate 57 is on. The pixel signal generated in the amplifier gate 56 is then output to the V1 node via the switch gate 57.
  • Capacitor 61 holds the voltage of the pixel signal (hereinafter also referred to as the P-phase signal) at the reset level at which the FD node is reset, in signal holding capacitance C.
  • the signal holding node that holds the charge corresponding to the P-phase signal between capacitor 61 and SR gate 63 is called the VCR node.
  • Capacitor 62 holds, in signal holding capacitance C, the voltage of a pixel signal (hereinafter also referred to as a D-phase signal) at a pixel signal level corresponding to the charge generated in photoelectric conversion unit 51 and held in the FD node (or the FD node and capacitor 55).
  • the signal holding node that holds the charge corresponding to the D-phase signal between capacitor 62 and SD gate 64 is called the VCD node.
  • the SD gate 64 is driven in accordance with the control signal SD supplied from the vertical scanning circuit 23, and when the SD gate 64 is turned on, it connects the VCD node to the V2 node. As a result, the charge corresponding to the D-phase signal that was held in the VCD node is held by the VCD node and the V2 node.
  • the RB gate 65 is driven in accordance with the control signal RB supplied from the vertical scanning circuit 23, and when the RB gate 65 is turned on, the charges held by the VCR node and V2 node, as well as the charges held by the VCD node and V2 node, are discharged to the power supply VREG and reset.
  • the amplifier gate 66 generates a P-phase signal, which is a pixel signal corresponding to the charges held by the VCR node and the V2 node, and a D-phase signal, which is a pixel signal corresponding to the charges held by the VCD node and the V2 node.
  • the amplifier gate 56 forms a source follower circuit together with the constant current source 44 connected via the selection gate 67, and outputs the P-phase signal and D-phase signal to the vertical signal line 43.
  • the constant current source 68 forms a load for the amplifier gate 56 and supplies a constant sink current to the V1 node.
  • the RB gate 65 is turned on to reset the V2 node, and then the SR gate 63 is turned on, causing a charge corresponding to the voltage of the P-phase signal charged to capacitor 61 to be held at the VCR node and V2 node, and reading of the P-phase signal is completed via the amplification gate 66.
  • the RB gate 65 is turned on to reset the V2 node, and then the SD gate 64 is turned on, causing a charge corresponding to the voltage of the D-phase signal charged to capacitor 62 to be held at the VCD node and V2 node, and reading of the D-phase signal is completed via the amplification gate 66.
  • the pixel 31 is preferably configured so that the first capacitance ratio C1 ratio , obtained by dividing the difference between the parasitic capacitance C SR-V2 and the parasitic capacitance C SD-V2 by the signal storage capacitance C, is less than 1/1000, that is, the pixel 31 is preferably configured so that the following formula (1) is satisfied:
  • the pixel 31 is preferably configured so that the second capacitance ratio C2 ratio , obtained by dividing the difference between the parasitic capacitance C SR-VCR and the parasitic capacitance C SD-VCD by the signal storage capacitance C, is less than 1/1000, that is, the pixel 31 is preferably configured so that the following equation (2) is satisfied:
  • the difference between the parasitic capacitance C RB-VCR due to capacitive coupling occurring between the RB gate 65 and the VCR node and the parasitic capacitance C RB-VCD due to capacitive coupling occurring between the RB gate 65 and the VCD node be small. Therefore, in practice, it is preferable that the pixel 31 be configured so that the third capacitance ratio C3 ratio , obtained by dividing the difference between the parasitic capacitance C RB-VCR and the parasitic capacitance C RB-VCD by the signal storage capacitance C, is less than 1/1000, that is, the pixel 31 be configured so that the following equation (3) is satisfied:
  • the difference between the parasitic capacitance CSEL -VCR due to capacitive coupling occurring between the select gate 67 and the VCR node and the parasitic capacitance CSEL -VCD due to capacitive coupling occurring between the select gate 67 and the VCD node be small in order to obtain good image quality in the solid-state imaging device 13. Therefore, in practice, it is preferable that the pixel 31 be configured so that the fourth capacitance ratio C4 ratio , obtained by dividing the difference between the parasitic capacitance CSEL -VCR and the parasitic capacitance CSEL -VCD by the signal storage capacitance C, is less than 1/1000, that is, the pixel 31 be configured so that the following equation (4) is satisfied:
  • the solid-state imaging device 13 configures its pixels 31 to satisfy the above-mentioned formulas (1) to (4), suppressing fluctuations in pixel signals caused by capacitive coupling, thereby suppressing deterioration in image quality and further improving image quality. Note that the solid-state imaging device 13 does not need to satisfy all of the above-mentioned formulas (1) to (4); image quality can be improved by satisfying any one of them.
  • the solid-state imaging device 13 can employ a four-pixel sharing structure in which four pixels 31[0] to 31[3] in a 2x2 array are shared at the V2 node.
  • the pixel circuit 41 is not shown.
  • Figures 4 and 5 show an example of the planar layout of pixels 31[0] to 31[3] in a four-pixel sharing structure.
  • a parasitic capacitance C SR[i]-V2 occurs between SR gate 63[i] and the V2 node, and a parasitic capacitance C SD[i]-V2 occurs between SD gate 64[i] and the V2 node.
  • a parasitic capacitance C SR[i]-VCR[i] occurs between SR gate 63[i] and the VCR node[i]
  • a parasitic capacitance C SD[i]-VCD[i] occurs between SD gate 64[i] and the VCD node[i ].
  • Figures 4 and 5 show planar layouts of a configuration including a DIFF gate 75 shown in Figure 14 (described later), and the dashed rectangles represent contacts connecting a semiconductor substrate or a gate electrode to a wiring layer.
  • the first capacitance ratio C1 ratio [i] obtained by dividing the difference between the parasitic capacitance C SR[i]-V2 and the parasitic capacitance C SD [i]-V2 by the signal storage capacitance C, be configured to be less than 1/1000. Furthermore, it is preferable that the difference between the maximum value maxC1 ratio [i] and the minimum value minC1 ratio [ i] of the first capacitance ratios C1 ratio [0] to C1 ratio [3] be less than 1/1000. In other words, it is preferable that pixels 31[0] to 31[3] be configured to satisfy the following equation (5):
  • the second capacitance ratio C2 ratio [i] obtained by dividing the difference between the parasitic capacitance C SR[i]-VCR [i] and the parasitic capacitance C SD[i]-VCD[ i] by the signal storage capacitance C, be configured to be less than 1/1000. Furthermore, it is preferable that the difference between the maximum value maxC2 ratio [i] and the minimum value minC2 ratio [i] of the second capacitance ratios C2 ratio [0] to C2 ratio [3] be less than 1/1000. In other words, it is preferable that pixels 31[0] to 31[3] be configured to satisfy the following equation (6):
  • the third capacitance ratio C3 ratio [i] obtained by dividing the difference between the parasitic capacitance C RB- VCR[ i] and the parasitic capacitance C RB-VCD[i] by the signal storage capacitance C, be configured to be less than 1/1000. Furthermore, it is preferable that the difference between the maximum value maxC3 ratio [i] and the minimum value minC3 ratio [ i] of the third capacitance ratios C3 ratio [0] to C3 ratio [3] be less than 1/1000. In other words, it is preferable that pixels 31[0] to 31[3] be configured to satisfy the following equation (7):
  • the fourth capacitance ratio C4 ratio [i] obtained by dividing the difference between the parasitic capacitance C SEL-VCR[ i] and the parasitic capacitance C SEL-VCD[i] by the signal storage capacitance C, be configured to be less than 1/1000. Furthermore, it is preferable that the difference between the maximum value maxC4 ratio [i] and the minimum value minC4 ratio [ i] of the fourth capacitance ratios C4 ratio [0] to C4 ratio [3] be less than 1/1000. In other words, it is preferable that pixels 31[0] to 31[3] be configured to satisfy the following equation (8):
  • the solid-state imaging element 13 employing a four-pixel sharing structure configures pixels 31[i] to satisfy the above-described formulas (5) to (8), suppressing fluctuations in pixel signals caused by capacitive coupling, thereby suppressing degradation in image quality and further improving image quality. Note that the solid-state imaging element 13 does not need to satisfy all of the above-described formulas (5) to (8); satisfying any one of them can improve image quality.
  • Figure 6 shows an example of a wiring layout in a four-pixel shared structure, in plan view of a wiring layer provided with RB wiring that supplies a control signal to the RB gate 65 that resets the V2 node, and SEL wiring that supplies a control signal to the select gate 67 that performs row selection. Furthermore, as shown in Figure 6, in addition to the RB wiring and SEL wiring, this wiring layer also has other wiring such as VSSHPS wiring that supplies the power supply VSS.
  • the solid-state imaging device 13 is required to satisfy the coupling constraint (the above-described formula (3)) that minimizes the difference between the parasitic capacitance C RB-VCR due to capacitive coupling occurring between the RB gate 65 and the VCR node, and the parasitic capacitance C RB-VCD due to capacitive coupling occurring between the RB gate 65 and the VCD node.
  • the solid-state imaging device 13 adopts a wiring layout in which wiring other than the RB wiring, the VCR wiring [2], the VCR wiring [3], the VCD wiring [2], and the VCD wiring [3] (the VSSHPS wiring in the example shown in FIG. 6) is arranged between these wirings.
  • the solid-state imaging device 13 is required to satisfy the coupling constraint (the above-described formula (4)) that minimizes the difference between the parasitic capacitance C SEL-VCR due to capacitive coupling occurring between the select gate 67 and the VCR node, and the parasitic capacitance C SEL-VCD due to capacitive coupling occurring between the select gate 67 and the VCD node.
  • the solid-state imaging device 13 it is preferable for the solid-state imaging device 13 to employ a wiring layout in which wiring other than the SEL wiring and the VCR wiring [0], VCR wiring [1], VCD wiring [0], and VCD wiring [1] (in the example shown in FIG. 6 ) is disposed between these wirings.
  • the solid-state imaging device 13 can suppress offsets between the P-phase signal and the D-phase signal when reading out pixel signals from pixels 31[i], as well as differences between the pixel signals of pixels 31[i] that share the V2 node.
  • Figure 6 shows an example of a wiring layout in which the RB wiring and the SEL wiring are arranged in the same wiring layer, for example, the RB wiring and the SEL wiring may be arranged in different wiring layers. Furthermore, such a wiring layout can also be applied to a single pixel 31 that does not employ a four-pixel sharing structure.
  • a voltage-domain global shutter solid-state imaging device 13 equipped with pixels 31 configured as described above suppresses image quality degradation by allowing pixels 31 to satisfy the coupling constraints described above, enabling images to be captured with better image quality.
  • pixel 31a is configured with a pixel circuit 41a and a sample-and-hold circuit 42a, and has a configuration common to pixel 31 in FIG. 2 in that it is connected to a constant current source 44 via a vertical signal line 43.
  • the pixel circuit 41a is configured similarly to the pixel circuit 41 in FIG. 2 in that it includes a photoelectric conversion unit 51, a transfer gate 52, an FD gate 53, a reset gate 54, a capacitor 55, an amplification gate 56, and a switch gate 57. Furthermore, the pixel circuit 41a is configured to include an overflow gate 73.
  • the overflow gate 73 is connected between the photoelectric conversion unit 51 and the power supply VDD, and discharges any charge that overflows from the photoelectric conversion unit 51 to the power supply VDD.
  • the overflow gate 73 is also driven in accordance with a control signal OFG supplied from the vertical scanning circuit 23, and when the overflow gate 73 is turned on, it discharges the charge accumulated in the photoelectric conversion unit 51 to the power supply VDD, resets it, and begins exposure of the pixel 31a.
  • the sample and hold circuit 42a is configured similarly to the sample and hold circuit 42 in Figure 2, in that it includes a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an RB gate 65, an amplifier gate 66, and a selection gate 67. Furthermore, the sample and hold circuit 42a is configured with a PC gate 71 and a VB gate 72 instead of the constant current source 68 in Figure 2.
  • a parasitic capacitance CSR -VREG occurs between adjacent SR wiring and VREG wiring
  • a parasitic capacitance CSD -VREG occurs between adjacent SD wiring and VREG wiring. Therefore, a global shutter solid-state imaging element 13 using the Voltage-Domain method can suppress degradation of image quality by adopting a wiring layout that takes these capacitance couplings into consideration.
  • pixel 31a when pixel 31a connects the VCR node or VCD node to the V2 node, the voltage fluctuation of the power supply VREG when the voltage of SR gate 63 changes (from low to high and from high to low) is matched with the voltage fluctuation of the power supply VREG when the voltage of SD gate 64 changes (from low to high and from high to low). Therefore, pixel 31a can match the charge sharing voltage levels at the VCR node and V2 node with the charge sharing voltage levels at the VCD node and V2 node, reducing output fluctuations when reading out a P-phase signal or D-phase signal from pixel 31.
  • the difference between the parasitic capacitance C SR-VREG due to capacitive coupling occurring between the SR wiring and the VREG wiring and the parasitic capacitance C SD-VREG due to capacitive coupling occurring between the SD wiring and the VREG wiring be small in order to obtain good image quality in the solid-state imaging element 13. Therefore, in practice, it is preferable that the pixel 31a be configured so that the fifth capacitance ratio C5 ratio , obtained by dividing the difference between the parasitic capacitance C SR-VREG and the parasitic capacitance C SD-VREG by the signal storage capacitance C, is less than 1/1000, that is, so that the following equation (9) is satisfied:
  • the solid-state imaging device 13 can employ a four-pixel sharing structure in which four pixels 31a[0] to 31a[3] in a 2x2 array are shared at the V2 node.
  • Figure 10 shows an example of the wiring layout of a wiring layer in a four-pixel sharing structure, in which the SR[i] wiring that supplies the control signal SR to the gate electrode of the SR gate 63[i], the SD[i] wiring that supplies the control signal SD to the gate electrode of the SD gate 64[i], and the VREG wiring that supplies the power supply VREG are provided.
  • pixels 31a[0] to 31a[3] with such a four-pixel sharing structure similar to the single pixel 31a described above, it is preferable to adopt a wiring layout in which the SD[i] wiring and SR[i] wiring are line-symmetrical with respect to the dashed-dotted line that passes through the center of the 2x2 array and extends horizontally, and in which the VREG wiring is line-symmetrical with each other.
  • the pixel 31a is preferably configured so that the total capacitance ratio C6 ratio obtained by dividing the difference between the parasitic capacitance C SR[i]-VREG and the parasitic capacitance C SD[i]-VREG by the signal storage capacitance C is less than 1/1000, that is, so that the following formula (10) is satisfied:
  • capacitive coupling occurs between the capacitor 61 and capacitor 62 of a pixel 31a[i] and the V1 node of another pixel 31a[j] adjacent to that pixel 31a[i] in the vertical direction, with parasitic capacitances C V1[i]-VCR[j] and C V1[i]-VCD[j] , respectively.
  • pixels 31a[0] to 31a[3] adopt a layout in which the V1 nodes[i], which are the drain nodes of the constant current sources of vertically adjacent pixels 31a[i], are positioned apart from each other, and capacitors 61[i] and 62[i] are placed between these V1 nodes[i].
  • pixel 31a[0] located at the bottom left has V1 node[0] located below it
  • pixel 31a[2] located at the top left has V1 node[2] located above it
  • capacitors 61[0] and 62[0] as well as capacitors 61[2] and 62[2] are located between V1 node[0] and V1 node[2].
  • pixel 31a[1] located at the bottom right has V1 node[1] located below it
  • pixel 31a[3] located at the top right has V1 node[3] located above it
  • capacitors 61[1] and 62[1] are located between V1 node[1] and V1 node[3].
  • pixels 31a[0] to 31a[3] have line symmetry between the V1 nodes[i] of vertically adjacent pixels 31a[i] and between the capacitors 61[i] and 62[i] of vertically adjacent pixels 31a[i] with respect to a dashed line extending horizontally through the center of the 2x2 array.
  • the parasitic capacitances C V1[i]-VCR[j] and C V1[i]-VCD[j] due to capacitive coupling between capacitor 61 and capacitor 62 of a pixel 31 a[i] and the V1 node of another pixel 31 a[j] vertically adjacent to that pixel 31 a[i] in a 2 ⁇ 2 array be small.
  • pixel 31 a[i] be configured so that the capacitance ratio C8 ratio obtained by dividing the parasitic capacitance C V1[i]-VCR[j] by the signal storage capacitance C and the capacitance ratio C9 ratio obtained by dividing the parasitic capacitance C V1[i]-VCD[j] by the signal storage capacitance C are less than 1/1000, that is, so that the following equation (12) is satisfied:
  • a global shutter solid-state imaging element 13 using the voltage-domain method and equipped with pixels 31a configured as described above can suppress image quality degradation and capture images with better image quality by satisfying certain conditions, such as the layout of control lines including the gates described above and the coupling between control lines and power lines.
  • FIG. 13 shows an example circuit diagram of pixel 31b, which is a third configuration example. Note that in pixel 31b shown in FIG. 13, components common to pixel 31 in FIG. 2 and pixel 31a in FIG. 7 are designated by the same reference numerals, and detailed descriptions thereof will be omitted.
  • Pixel circuit 41b is configured similarly to pixel circuit 41 in FIG. 2 in that it includes a photoelectric conversion unit 51, a transfer gate 52, a reset gate 54, an amplification gate 56, and a switch gate 57. Furthermore, pixel circuit 41a is configured with an overflow gate 73 and a CLP gate 74.
  • the CLP gate 74 is connected in parallel to the amplifier gate 56 and forms a source follower circuit similar to the amplifier gate 56.
  • a voltage-domain global shutter solid-state imaging device 13 equipped with pixels 31b configured in this manner can capture images with better image quality by satisfying the coupling constraints of equations (1) to (4) above.
  • FIG. 14 shows an example circuit diagram of pixel 31c, which is a fourth configuration example. Note that in pixel 31c shown in FIG. 14, components common to pixel 31 in FIG. 2 and pixel 31a in FIG. 7 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
  • pixel 31c is configured with a pixel circuit 41 and a sample-and-hold circuit 42c, and has a configuration common to pixel 31 in FIG. 2 in that it is connected to a constant current source 44 via a vertical signal line 43.
  • the sample and hold circuit 42c is configured similarly to the sample and hold circuit 42 in Figure 2 in that it includes a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an RB gate 65, an amplification gate 66, and a selection gate 67. Furthermore, the sample and hold circuit 42c includes a DIFF gate 75, and a capacitor 76 instead of the constant current source 68 in Figure 2.
  • the drain of DIFF gate 75 is connected to the V1 node, which is the connection point between the source of switch gate 57 and one end of capacitor 61.
  • the source of DIFF gate 75 is connected to the connection point between one end of capacitor 62 and one end of capacitor 76, and this connection point is referred to as the V3 node.
  • the other end of capacitor 76 is connected to a signal line that supplies a ramp signal RAMP.
  • capacitor 76 is used as a constant current source that supplies a constant current sink current to node V1.
  • pixel 31c is provided with a DIFF gate 75, which can reduce leakage during the period when pixel signals are held in capacitors 61 and 62.
  • DIFF gate 75 is driven in accordance with the control signal DIFF, and is turned off during the readout standby period after the global operation period, thereby separating capacitors 61 and 62.
  • DIFF gate 75 is turned on, connecting capacitors 61 and 62.
  • a voltage-domain global shutter solid-state imaging device 13 equipped with pixels 31c configured in this manner can capture images with better image quality by satisfying the coupling constraints of equations (1) to (4) above.
  • Figure 15 shows an example circuit diagram of pixel 31d, which is a fifth configuration example. Note that in pixel 31d shown in Figure 15, components common to pixel 31 in Figure 2 and pixel 31a in Figure 7 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
  • pixel 31d is configured with pixel circuit 41d and sample-and-hold circuit 42d, and has a configuration common to pixel 31 in FIG. 2 in that it is connected to constant current source 44 via vertical signal line 43.
  • Pixel circuit 41d is configured similarly to pixel circuit 41 in FIG. 2 in that it includes a photoelectric conversion unit 51, transfer gate 52, FD gate 53, reset gate 54, capacitor 55, and amplifier gate 56, but differs from pixel circuit 41 in FIG. 2 in that it does not include switch gate 57. Pixel circuit 41d is also configured differently from pixel circuit 41 in FIG. 2 in that the drain of amplifier gate 56, along with the drain of reset gate 54, is connected to power supply VDD.
  • the sample-and-hold circuit 42d is configured with a switch gate 57, a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an amplification gate 66, a selection gate 67, a PC gate 71, and a VB gate 72.
  • the drain of switch gate 57 is connected to the source of amplifier gate 56 and the drain of PC gate 71, and this connection point forms the V1 node.
  • the source of switch gate 57 is connected to the V2 node, which is connected to the drain of SR gate 63, the drain of SD gate 64, and the gate electrode of amplifier gate 66.
  • the source of SR gate 63 is connected to one end of capacitor 61, the other end of which is grounded.
  • the source of SD gate 64 is connected to one end of capacitor 62, the other end of which is grounded.
  • the drain of amplifier gate 66 is connected to power supply VDD, the source of amplifier gate 66 is connected to the drain of select gate 67, and the source of select gate 67 is connected to vertical signal line 43.
  • the drain of PC gate 71 is connected to the V1 node, the source of PC gate 71 is connected to the drain of VB gate 72, and the source of VB gate 72 is grounded.
  • a voltage-domain global shutter solid-state imaging device 13 equipped with pixels 31d configured in this manner can capture images with better image quality by satisfying the coupling constraints of equations (1), (2), and (4) above.
  • pixel 31e has a configuration similar to pixel 31 in FIG. 2 in that it is composed of a pixel circuit 41 and a sample-and-hold circuit 42e. Pixel 31e is also connected to constant current source 44-1 via vertical signal line 43-1, and to constant current source 44-2 via vertical signal line 43-2.
  • the sample-and-hold circuit 42e is configured with a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an amplification gate 66-1 and an amplification gate 66-2, a selection gate 67-1 and a selection gate 67-2, and a PC gate 71.
  • the drain of SR gate 63 is connected to the V1 node, and the source of SR gate 63 is connected to one end of capacitor 61 and the gate electrode of amplifier gate 66-1.
  • the drain of amplifier gate 66-1 is connected to the power supply VDD, the source of amplifier gate 66-1 is connected to the drain of select gate 67-1, and the source of select gate 67-1 is connected to vertical signal line 43-1.
  • the drain of SD gate 64 is connected to the V1 node, and the source of SD gate 64 is connected to one end of capacitor 62 and the gate electrode of amplifier gate 66-2.
  • the drain of amplifier gate 66-2 is connected to the power supply VDD, the source of amplifier gate 66-2 is connected to the drain of select gate 67-2, and the source of select gate 67-2 is connected to vertical signal line 43-2.
  • the drain of PC gate 71 is connected to the V1 node, and the source of PC gate 71 is grounded.
  • a global shutter solid-state imaging element 13 using the voltage-domain method and equipped with pixels 31e configured in this manner can also capture images with better image quality.
  • Figure 17 shows an example circuit diagram of pixel 31f, which is a seventh configuration example. Note that in pixel 31f shown in Figure 17, components that are common to pixel 31 in Figure 2 and pixel 31a in Figure 7 are assigned the same reference numerals, and detailed descriptions of these components will be omitted.
  • the drain of SR gate 63 is connected to the V1 node, and the source of SR gate 63 is connected to one end of capacitor 61 and one end of capacitor 62.
  • the other end of capacitor 62 is connected to the V2 node, to which the drain of SD gate 64 and the gate electrode of amplifier gate 66 are connected.
  • the drain of amplifier gate 66 is connected to the power supply VDD, and the source of amplifier gate 66 is connected to the drain of select gate 67, the source of which is connected to vertical signal line 43.
  • the drain of PC gate 71 is connected to the V1 node, and the source of PC gate 71 is grounded.
  • a global shutter solid-state imaging element 13 using the voltage-domain method and equipped with pixels 31f configured in this manner can also capture images with better image quality.
  • the sample-and-hold circuit 42g is configured with a switch gate 57, a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an amplification gate 66, a selection gate 67, a PC gate 71, and a VB gate 72.
  • the drain of switch gate 57 is connected to the source of amplifier gate 56 and the drain of PC gate 71, and this connection point forms the V1 node.
  • the source of switch gate 57 is connected to the V2 node, which is connected to the drain of SR gate 63, the drain of SD gate 64, and the gate electrode of amplifier gate 66.
  • the source of SR gate 63 is connected to one end of capacitor 61, the other end of which is grounded.
  • the source of SD gate 64 is connected to one end of capacitor 62, the other end of which is grounded.
  • the drain of amplifier gate 66 is connected to power supply VDD, the source of amplifier gate 66 is connected to the drain of select gate 67, and the source of select gate 67 is connected to vertical signal line 43.
  • the drain of PC gate 71 is connected to the V1 node, the source of PC gate 71 is connected to the drain of VB gate 72, and the source of VB gate 72 is grounded.
  • a global shutter solid-state imaging element 13 using the voltage-domain method and equipped with pixels 31g configured in this manner can also capture images with better image quality.
  • Figure 19 shows an example circuit diagram of pixel 31h, which is a ninth configuration example. Note that in pixel 31h shown in Figure 19, components that are common to pixel 31 in Figure 2 and pixel 31a in Figure 7 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
  • pixel 31h is configured with a pixel circuit 41 and a sample-and-hold circuit 42h, and has a configuration common to pixel 31 in FIG. 2 in that it is connected to a constant current source 44 via a vertical signal line 43.
  • the sample-and-hold circuit 42h is composed of a capacitor 61, a capacitor 62, an SR gate 63, an SD gate 64, an amplification gate 66, a selection gate 67, and a PC gate 71.
  • the drain of SR gate 63 is connected to the V1 node, and the source of SR gate 63 is connected to the drain of SD gate 64 and one end of capacitor 61.
  • the source of SD gate 64 is connected to the gate electrode of amplifier gate 66 and one end of capacitor 62.
  • the drain of amplifier gate 66 is connected to power supply VDD, and the source of amplifier gate 66 is connected to the drain of select gate 67, and the source of select gate 67 is connected to vertical signal line 43.
  • the drain of PC gate 71 is connected to the V1 node, and the source of PC gate 71 is grounded.
  • a global shutter type solid-state imaging element 13 using the voltage-domain method and equipped with pixels 31h configured in this manner can also capture images with better image quality.
  • FIG. 20 shows an example circuit diagram of pixel 31i, which is a tenth configuration example. Note that in pixel 31i shown in FIG. 20, components common to pixel 31 in FIG. 2 and pixel 31a in FIG. 7 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
  • pixel 31i is configured with a pixel circuit 41 and a sample-and-hold circuit 42i, and has a configuration common to pixel 31 in FIG. 2 in that it is connected to a constant current source 44 via a vertical signal line 43.
  • the sample-and-hold circuit 42i is configured with a capacitor 61, a capacitor 62, an RB gate 65, an amplification gate 66, a selection gate 67, and a PC gate 71.
  • the pixel 31 may have various configurations other than those shown in Figures 13 to 20, as long as the configuration satisfies the coupling constraints described above.
  • Figure 21 shows the cross-sectional configuration of a solid-state imaging element 13, which is a first configuration example.
  • the solid-state imaging element 13 has a two-layer structure consisting of a first semiconductor substrate 101 and a second semiconductor substrate 102 stacked together, with multiple pixels 31 arranged in the pixel array section 21.
  • the first semiconductor substrate 101 is constructed by stacking a wiring layer 112 on a semiconductor layer 111, and an on-chip lens 113 for focusing light for each pixel 31 is stacked on the light-receiving surface side of the semiconductor layer 111.
  • the semiconductor layer 111 is provided with a photoelectric conversion unit 51 for each pixel 31, as well as various elements (e.g., transfer gates 52, FD gates 53, etc.) that make up the pixel circuit 41.
  • the semiconductor layer 111 is also provided with an element isolation unit 121 that optically and electrically isolates adjacent pixels 31 from each other.
  • the second semiconductor substrate 102 is constructed by stacking a wiring layer 132 on a semiconductor layer 131.
  • the semiconductor layer 131 is provided with various elements (e.g., SR gate 63, SD gate 64, etc.) that make up the sample-and-hold circuit 42.
  • the semiconductor layer 131 is also provided with various elements that make up the logic circuit that drives the solid-state imaging device 13, for example.
  • Figure 22 shows the cross-sectional configuration of a solid-state imaging element 13A, which is a second configuration example. Note that in the solid-state imaging element 13A shown in Figure 22, components that are common to the solid-state imaging element 13 shown in Figure 21 are given the same reference numerals, and detailed descriptions of these components will be omitted.
  • Figure 24 shows the cross-sectional configuration of a solid-state imaging device 13C, which is a fourth configuration example. Note that in the solid-state imaging device 13C shown in Figure 23, components that are common to the solid-state imaging device 13 shown in Figure 21 are given the same reference numerals, and detailed descriptions of these components will be omitted.
  • the various elements that make up the pixel circuit 41 are provided on the first semiconductor substrate 101C, and the various elements that make up the sample-and-hold circuit 42 are provided on the second semiconductor substrate 102C.
  • the third semiconductor substrate 103 is then provided with the various elements that make up the logic circuit that drives the solid-state imaging element 13.
  • solid-state imaging element 13 may employ a layered structure other than the layered structures shown in Figures 21 to 24.
  • FIG. 25 is a diagram showing an example of using the image sensor (solid-state imaging device) described above.
  • ⁇ Devices for taking images for viewing purposes such as digital cameras and mobile devices with camera functions.
  • ⁇ Devices for traffic purposes such as in-vehicle sensors that take images of the front, rear, surroundings, and interior of a car for safe driving such as automatic stopping, and for recognizing the driver's state, surveillance cameras that monitor moving vehicles and roads, and distance measuring sensors that measure distances between vehicles.
  • ⁇ Devices for home appliances such as TVs, refrigerators, and air conditioners that take images of user gestures and operate the device according to those gestures.
  • ⁇ Devices for medical and healthcare purposes such as endoscopes and devices that take images of blood vessels by receiving infrared light.
  • ⁇ Devices for security purposes such as surveillance cameras for crime prevention and cameras for person authentication.
  • ⁇ Devices for beauty purposes such as skin measuring devices that take images of the skin and microscopes that take images of the scalp.
  • ⁇ Devices for sports purposes such as action cameras and wearable cameras for sports, etc.
  • ⁇ Devices for agricultural purposes such as cameras to monitor the condition of fields and crops.
  • the present technology can also be configured as follows. (1) a pixel circuit including at least a photoelectric conversion unit and outputting a pixel signal to a first node; a first capacitor having one end connected to the first node and configured to hold a voltage of a pixel signal at a reset level output from the pixel circuit; a second capacitor having one end connected to the first node and configured to hold a voltage of a pixel signal at a pixel signal level output from the pixel circuit; an amplifier gate that generates a pixel signal according to the charge accumulated in a second node connected to the gate electrode; a third node serving as a connection point with the other end of the first capacitor, and a first gate connecting the second node; a fourth node serving as a connection point with the other end of the second capacitor, and a second gate connecting the second node; and a sample-and-hold circuit having at least: a difference between parasitic capacitances due to capacitive coupling occurring between the two nodes and the two
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • the solid-state imaging element according to (2) above wherein a first capacitance ratio obtained by dividing the difference between the first parasitic capacitance and the second parasitic capacitance by the signal holding capacitance is less than 1/1000.
  • a pixel sharing structure is used in which a plurality of the pixels are shared by the second node, The solid-state imaging device according to (3) above, wherein a difference between a maximum value and a minimum value of the first capacitance ratio of each of the pixels is less than 1/1000.
  • a solid-state imaging element according to any one of (1) to (4) above, wherein a difference between a third parasitic capacitance due to capacitive coupling occurring between the first gate and the third node and a fourth parasitic capacitance due to capacitive coupling occurring between the second gate and the fourth node is less than the specified value.
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • the solid-state imaging element according to (5) above, wherein a second capacitance ratio obtained by dividing the difference between the third parasitic capacitance and the fourth parasitic capacitance by the signal holding capacitance is less than 1/1000.
  • a pixel sharing structure is used in which a plurality of the pixels are shared by the second node, The solid-state imaging device according to (6) above, wherein a difference between a maximum value and a minimum value of the second capacitance ratio of each of the pixels is less than 1/1000.
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • the solid-state imaging element according to (8) above wherein a third capacitance ratio obtained by dividing the difference between the fifth parasitic capacitance and the sixth parasitic capacitance by the signal holding capacitance is less than 1/1000.
  • a pixel sharing structure is used in which a plurality of the pixels are shared by the second node, The solid-state imaging device according to (9) above, wherein a difference between a maximum value and a minimum value of the third capacitance ratio of each of the pixels is less than 1/1000.
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • the solid-state imaging element according to (12) above wherein a fourth capacitance ratio obtained by dividing the difference between the seventh parasitic capacitance and the seventh parasitic capacitance by the signal holding capacitance is less than 1/1000.
  • a pixel sharing structure is used in which a plurality of the pixels are shared by the second node, The solid-state imaging device according to (13) above, wherein a difference between a maximum value and a minimum value of the fourth capacitance ratio of each of the pixels is less than 1/1000.
  • a wiring layer in which a third control signal line for supplying a control signal to the first gate, a fourth control signal line for supplying a control signal to the second gate, and a fifth control signal line and a sixth control signal line for supplying a control signal to the third gate are provided extending in the same direction;
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • a pixel sharing structure is used in which a plurality of the pixels are shared by the second node, The solid-state imaging device according to (17) above, wherein a difference between the total value of the eighth parasitic capacitance of each of the pixels and the total value of the ninth parasitic capacitance of each of the pixels is less than 1/1000.
  • a pixel sharing structure is used in which a plurality of the pixels are shared in a 2 ⁇ 2 array in the second node, the first gate and the second gate are in a translationally symmetric relationship, The solid-state imaging device according to (16) above, wherein a first current source gate and a second current source gate that supply a constant current to the first node and are cascode-connected are in a line-symmetric relationship.
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance;
  • a pixel sharing structure is used in which a plurality of the pixels are shared in a 2 ⁇ 2 array in the second node,
  • the solid-state imaging element according to any one of (1) to (20), wherein the first nodes of the pixels adjacent in the vertical direction are line-symmetrical to each other, and the first capacitor and the second capacitor of each of the pixels are disposed between the first nodes.
  • the first capacitor and the second capacitor have substantially the same signal holding capacitance; a sixth capacitance ratio obtained by dividing a twelfth parasitic capacitance caused by capacitive coupling between the first node of one pixel and the first capacitor of the other pixel among the pixels adjacent in the vertical direction by the signal holding capacitance is less than 1/1000;
  • a seventh capacitance ratio obtained by dividing a thirteenth parasitic capacitance due to capacitive coupling occurring between the first node of one of the vertically adjacent pixels and the second capacitor of the other of the vertically adjacent pixels by the signal holding capacitance is less than 1/1000.
  • a pixel circuit including at least a photoelectric conversion unit and outputting a pixel signal to a first node; a first capacitor having one end connected to the first node and configured to hold a voltage of a pixel signal at a reset level output from the pixel circuit; a second capacitor having one end connected to the first node and configured to hold a voltage of a pixel signal at a pixel signal level output from the pixel circuit; an amplifier gate that generates a pixel signal according to the charge accumulated in a second node connected to the gate electrode; a third node serving as a connection point with the other end of the first capacitor, and a first gate connecting the second node; a fourth node serving as a connection point with the other end of the second capacitor, and a second gate connecting the second node; and a sample-and-hold circuit having at least: An electronic device comprising a solid-state imaging element, wherein a difference between parasitic capacitances due to capacitive coupling occurring between the two nodes and the two gates
  • Imaging device 12. Optical system, 13. Solid-state imaging element, 14. Imaging control circuit, 15. Signal processing circuit, 16. Monitor, 17. Memory, 21. Pixel array section, 22. Timing control circuit, 23. Vertical scanning circuit, 24. DAC, 25. Load MOS circuit block, 26. Column signal processing circuit, 31. Pixel, 41. Pixel circuit, 42. Sample and hold circuit, 43. Vertical signal line, 44. Constant current source, 51. Photoelectric conversion section, 52. Transfer gate, 53. FD gate, 54. Reset gate, 55. Capacitor, 56. Amplification gate, 57. Switch gate, 61. Capacitor, 62. Capacitor, 63. SR gate, 64. SD gate, 64. RB gate, 65. RB gate, 66. Amplification gate, 67. Selection gate, 68. Constant current source

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Abstract

本開示は、より画質を改善することができるようにする固体撮像素子および電子機器に関する。 固体撮像素子は、画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、第１のキャパシタ、および、画素信号を出力する増幅ゲートに接続されるノードを接続する第１のゲートと、第２のキャパシタ、および、ノードを接続する第２のゲートとを有する画素を備える。そして、第１のゲートとノードとの間に発生する容量カップリングによる第１の寄生容量と、第２のゲートとノードとの間に発生する容量カップリングによる第２の寄生容量との差が規定値未満である。本技術は、例えば、Voltage-Domain方式を用いたグローバルシャッター型の固体撮像素子に適用できる。

Description

固体撮像素子および電子機器
　本開示は、固体撮像素子および電子機器に関し、特に、より画質を改善することができるようにした固体撮像素子および電子機器に関する。
　近年、撮像時にフォーカルプレーン歪みが生じないグローバルシャッター型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサでは、画素数の増加に伴って画素サイズの微細化が求められている。
　例えば、グローバルシャッター型のCMOSイメージセンサでは、フォトダイオードで発生した信号を一時的に電荷として保持するCharge-Domain方式、および、フォトダイオードで発生した信号を一時的に電圧として保持するVoltage-Domain方式が代表的な方式として採用されている。
　Charge-Domain方式では、フォトダイオードと同一の半導体基板内に設けられるメモリ部が信号保持部として用いられ、Voltage-Domain方式では、半導体基板外に設けられるキャパシタが信号保持部として用いられる。従って、Charge-Domain方式は、信号保持部がフォトダイオード面積を逼迫する構成であるのに対して、Voltage-Domain方式は、信号保持部がフォトダイオード面積を逼迫することのない構成であり、飽和信号量の観点で微細化に有利となっている。
　例えば、特許文献１には、フォトダイオードで発生した信号を一時的に電圧として保持する第１のコンデンサおよび第２のコンデンサをシールド構造で包囲することでカップリングノイズを低減し、鮮明な画像を生成することができるグローバルシャッター方式のイメージセンサが開示されている。
米国特許出願公開第２０２０／００５８６８８号明細書
　しかしながら、上述したようなVoltage-Domain方式のグローバルシャッター型のCMOSイメージセンサは、飽和信号量の観点で微細化に有利である一方で、信号保持部を有するサンプルホールド回路において、配線間の容量カップリングによって画質が損なわれることが懸念される。
　例えば、Voltage-Domain方式では、キャパシタに電圧として信号が書き込まれるため、信号の書き込み終了から読出し開始までの間、信号保持ノードはフローティング状態になる。このため、信号保持ノードと読出し動作を行う制御線との間の容量カップリングによって、読出し後の信号が変動してしまうため、画質が劣化することになると想定される。
　本開示は、このような状況に鑑みてなされたものであり、より画質を改善することができるようにするものである。
　本開示の一側面の固体撮像素子は、光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートとを少なくとも有するサンプルホールド回路とを有する画素を備え、前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である。
　本開示の一側面の電子機器は、光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートとを少なくとも有するサンプルホールド回路とを有する画素を備え、前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である固体撮像素子を備える。
　本開示の一側面においては、光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、第１のノードに一端が接続され、画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、第１のノードに一端が接続され、画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、第１のキャパシタの他端との接続点となる第３のノード、および、第２のノードを接続する第１のゲートと、第２のキャパシタの他端との接続点となる第４のノード、および、第２のノードを接続する第２のゲートとを少なくとも有するサンプルホールド回路とを有する画素において、サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満とされる。
本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。 画素の第１の構成例を示す回路図である。 図２の画素の４画素共有構造の構成例を示す回路図である。 ＳＲゲートおよびV2ノードの間の容量カップリングについて説明する平面レイアウトの一例を示す図である。 ＳＲゲートおよびVCRノードの間の容量カップリングについて説明する平面レイアウトの一例を示す図である。 RB配線およびSEL配線が設けられる配線層の配線レイアウトの一例を示す図である。 画素の第２の構成例を示す回路図である。 SR配線、SD配線、およびVREG配線が設けられる配線層の配線レイアウトの一例を示す図である。 図７の画素の４画素共有構造の構成例を示す回路図である。 SR配線、SD配線、およびVREG配線が設けられる配線層の配線レイアウトの一例を示す図である。 ゲートレイアウトの一例を示す図である。 キャパシタおよびV1ノードのレイアウトの一例を示す図である。 画素の第３の構成例を示す回路図である。 画素の第４の構成例を示す回路図である。 画素の第５の構成例を示す回路図である。 画素の第６の構成例を示す回路図である。 画素の第７の構成例を示す回路図である。 画素の第８の構成例を示す回路図である。 画素の第９の構成例を示す回路図である。 画素の第１０の構成例を示す回路図である。 固体撮像素子の第１の断面構成例を示す図である。 固体撮像素子の第２の断面構成例を示す図である。 固体撮像素子の第３の断面構成例を示す図である。 固体撮像素子の第４の断面構成例を示す図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像装置の構成例＞
　図１は、本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
　図１に示すように、撮像装置１１は、光学系１２、固体撮像素子１３、撮像制御回路１４、信号処理回路１５、モニタ１６、およびメモリ１７を備えて構成される。例えば、撮像装置１１は、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができ、静止画像および動画像を撮像可能である。
　光学系１２は、１枚または複数枚のレンズを有して構成され、撮像装置１１に入射する被写体からの入射光を集光して固体撮像素子１３に導き、固体撮像素子１３の受光面（センサ部）に被写体の像を結像させる。
　固体撮像素子１３は、撮像制御回路１４の制御に従って、光学系１２を介して受光面に結像される被写体の像を撮像し、その撮像により得られる画像信号を信号処理回路１５に供給する。
　撮像制御回路１４は、固体撮像素子１３による撮像を制御する。例えば、撮像制御回路１４は、撮像のタイミングを示す一定の周波数（６０Ｈｚなど）の周期信号である垂直同期信号VSYNCを含む撮像制御信号を固体撮像素子１３に供給する。
　信号処理回路１５は、固体撮像素子１３から出力される画像信号に対して各種の信号処理を施し、その処理結果として得られる画像データをモニタ１６またはメモリ１７に供給する。
　モニタ１６は、信号処理回路１５から供給される画像データに従って画像を表示し、メモリ１７は、信号処理回路１５から供給された画像データを記憶（記録）する。なお、固体撮像素子１３が通信インタフェースを備えている場合、画像データを外部に送信してもよい。
　固体撮像素子１３は、画素アレイ部２１、タイミング制御回路２２、垂直走査回路２３、DAC（Digital-to-Analog Converter）２４、負荷MOS（Complementary Metal Oxide）回路ブロック２５、およびカラム信号処理回路２６を備えて構成される。
　画素アレイ部２１には、複数の画素３１がアレイ状に配置されている。以下、水平方向に配列された画素３１の集合を「行」と称し、行に対して垂直な方向に配列された画素３１の集合を「列」と称する。画素アレイ部２１では、それぞれの画素３１が入射光を光電変換してアナログの画素信号を生成し、垂直走査回路２３によって選択された行ごとに順に、列方向に並列的に画素信号が出力される。
　タイミング制御回路２２は、撮像制御回路１４から供給される垂直同期信号VSYNCに同期して、垂直走査回路２３、DAC２４、およびカラム信号処理回路２６それぞれに対する動作タイミングを制御する。
　垂直走査回路２３は、垂直方向に向かって走査するように行を順次選択し、それぞれ選択された行に設けられている画素３１に対して各種の制御信号を供給し、画素３１からアナログの画素信号を出力させる。
　DAC２４は、のこぎり波状のランプ信号をDA変換によって生成し、カラム信号処理回路２６に供給する。
　負荷MOS回路ブロック２５には、定電流を供給するMOSトランジスタ（例えば、図２の定電流源４４）が列ごとに設けられる。
　カラム信号処理回路２６は、DAC２４から供給されるランプ信号を参照して、負荷MOS回路ブロック２５を介して画素３１から出力されるアナログの画素信号をAD（Analog to Digital）変換し、デジタルの画素信号に対してCDS（Correlated Double Sampling）処理を施すことによりノイズを除去する。
　そして、カラム信号処理回路２６が画素信号に対して信号処理を施した結果として得られる画像データが、固体撮像素子１３から出力される。
　＜画素の第１の構成例＞
　図２～図６を参照して、画素３１の第１の構成例について説明する。
　図２には、第１の構成例である画素３１の回路図の一例が示されている。
　図２に示すように、画素３１は、入射光の光量に応じた画素信号を生成する画素回路４１、および、画素回路４１において生成された画素信号をサンプリングして一定レベルの電圧で保持するサンプルホールド回路４２により構成され、垂直信号線４３を介して定電流源４４に接続される。
　画素回路４１は、光電変換部５１、転送ゲート５２、FDゲート５３、リセットゲート５４、キャパシタ５５、増幅ゲート５６、およびスイッチゲート５７を備えて構成される。サンプルホールド回路４２は、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、RBゲート６５、増幅ゲート６６、選択ゲート６７、および定電流源６８を備えて構成される。また、画素３１が２層構造の半導体基板によって構成される場合、１層目の半導体基板に画素回路４１が設けられ、２層目の半導体基板にサンプルホールド回路４２が設けられる。図２では、画素回路４１とサンプルホールド回路４２との間に図示されている矩形が、２層構造の半導体基板どうしが接続（例えば、Cu-Cu接続）される接続点を表している。
　光電変換部５１のアノードは接地され、光電変換部５１のカソードは転送ゲート５２のソースに接続される。転送ゲート５２のドレインは、FDゲート５３のソース、および、増幅ゲート５６のゲート電極に接続され、この接続点をFD（Floating Diffusion）ノードと称する。FDゲート５３のドレインは、リセットゲート５４のソース、および、キャパシタ５５の一端に接続される。リセットゲート５４のドレインは電源VDDに接続され、キャパシタ５５の他端は接地される。増幅ゲート５６のドレインは電源AMDに接続され、増幅ゲート５６のソースは、スイッチゲート５７のドレインに接続される。スイッチゲート５７のソースは、サンプルホールド回路４２の定電流源６８に接続される。
　キャパシタ６１の一端とキャパシタ６２の一端との接続点をV1ノードと称し、このV1ノードに、スイッチゲート５７のソースおよび定電流源６８が接続される。キャパシタ６１の他端は、SRゲート６３のソースに接続され、キャパシタ６２の他端は、SDゲート６４のソースに接続される。SRゲート６３のドレインおよびSDゲート６４のドレインが接続され、この接続点をV2ノードと称する。このV2ノードには、増幅ゲート６６のゲート電極、および、RBゲート６５のソースが接続される。RBゲート６５のドレインは電源VREGに接続され、増幅ゲート６６のドレインは電源VDDに接続される。増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。
　光電変換部５１は、画素３１に入射する入射光を光電変換するフォトダイオードにより構成され、光電変換によって発生した電荷を蓄積する。
　転送ゲート５２は、垂直走査回路２３から供給される制御信号TRGに従って駆動し、転送ゲート５２がオンになったタイミングで、光電変換部５１に蓄積されている電荷をFDノードに転送する。
　FDゲート５３は、垂直走査回路２３から供給される制御信号FDGに従って駆動し、転送ゲート５２がオンになっている期間において、FDノードにキャパシタ５５を接続する。例えば、FDゲート５３を介してFDノードにキャパシタ５５が接続されることによって、光電変換部５１から転送される電荷を保持する保持容量を増加させることができ、HDR（High Dynamic Range）による撮影を行うことができる。
　リセットゲート５４は、垂直走査回路２３から供給される制御信号RSTに従って駆動し、リセットゲート５４がオンになったタイミングで、キャパシタ５５に蓄積されている電荷、および、FDゲート５３を介してFDノードに蓄積されている電荷を、電源VDDに排出してリセットする。
　キャパシタ５５は、FDゲート５３を介してFDノードに接続されている期間において、光電変換部５１から転送される電荷をFDノードとともに保持する。
　増幅ゲート５６は、FDノードに蓄積されている電荷、または、FDノードおよびキャパシタ５５に蓄積されている電荷に応じた画素信号を生成する。増幅ゲート５６は、スイッチゲート５７を介して接続される定電流源６８とともにソースフォロワ回路を構成し、生成した画素信号をV1ノードに出力する。
　スイッチゲート５７は、垂直走査回路２３から供給される制御信号SWに従って駆動し、スイッチゲート５７がオンになっている期間において、増幅ゲート５６をV1ノードに接続する。そして、スイッチゲート５７を介して、増幅ゲート５６において生成された画素信号がV1ノードに出力される。
　キャパシタ６１は、FDノードがリセットされたリセットレベルの画素信号（以下、Ｐ相信号とも称する）の電圧を、信号保持容量Ｃで保持する。キャパシタ６１とSRゲート６３との間でＰ相信号に応じた電荷を保持する信号保持ノードをVCRノードと称する。
　キャパシタ６２は、光電変換部５１において発生し、FDノード（または、FDノードおよびキャパシタ５５）に保持されている電荷に応じた画素信号レベルの画素信号（以下、Ｄ相信号とも称する）の電圧を、信号保持容量Ｃで保持する。キャパシタ６２とSDゲート６４との間でＤ相信号に応じた電荷を保持する信号保持ノードをVCDノードと称する。
　SRゲート６３は、垂直走査回路２３から供給される制御信号SRに従って駆動し、SRゲート６３がオンになると、VCRノードをV2ノードに接続する。これにより、VCRノードに保持されていたＰ相信号に応じた電荷が、VCRノードおよびV2ノードによって保持される。
　SDゲート６４は、垂直走査回路２３から供給される制御信号SDに従って駆動し、SDゲート６４がオンになると、VCDノードをV2ノードに接続する。これにより、VCDノードに保持されていたＤ相信号に応じた電荷が、VCDノードおよびV2ノードによって保持される。
　RBゲート６５は、垂直走査回路２３から供給される制御信号RBに従って駆動し、RBゲート６５がオンになったタイミングで、VCRノードおよびV2ノードによって保持されている電荷、並びに、VCDノードおよびV2ノードによって保持されている電荷を、電源VREGに排出してリセットする。
　増幅ゲート６６は、VCRノードおよびV2ノードによって保持されている電荷に応じた画素信号であるＰ相信号、並びに、VCDノードおよびV2ノードによって保持されている電荷に応じた画素信号であるＤ相信号を生成する。増幅ゲート５６は、選択ゲート６７を介して接続される定電流源４４とともにソースフォロワ回路を構成し、Ｐ相信号およびＤ相信号を垂直信号線４３に出力する。
　選択ゲート６７は、垂直走査回路２３から供給される制御信号SELに従って駆動し、画素信号を読み出す行として選択されて選択ゲート６７がオンになっている期間において、増幅ゲート６６を垂直信号線４３に接続する。そして、選択ゲート６７を介して、増幅ゲート６６において生成された画素信号（Ｐ相信号およびＤ相信号）が垂直信号線４３に読み出される。
　定電流源６８は、増幅ゲート５６の負荷を構成し、V1ノードに定電流の吸い込み電流（シンク電流）を供給する。
　固体撮像素子１３において、選択行の画素３１から画素信号（Ｐ相信号およびＤ相信号）を読み出す動作は、次に説明する通りである。
　まず、RBゲート６５をオンにしてV2ノードをリセットした後に、SRゲート６３をオンにすることで、キャパシタ６１にチャージされているＰ相信号の電圧に応じた電荷がVCRノードおよびV2ノードに保持され、増幅ゲート６６を介してＰ相信号の読み出しが完了する。次に、RBゲート６５をオンにしてV2ノードをリセットした後に、SDゲート６４をオンにすることで、キャパシタ６２にチャージされているＤ相信号の電圧に応じた電荷がVCDノードおよびV2ノードに保持され、増幅ゲート６６を介してＤ相信号の読み出しが完了する。
　このように、画素３１からＰ相信号を読み出す際に、VCRノードおよびV2ノードにおいて電荷共有（charge-sharing）が発生し、画素３１からＤ相信号を読み出す際に、VCDノードおよびV2ノードにおいて電荷共有が発生する。
　そのため、固体撮像素子１３において良好な画質を得るためには、SRゲート６３およびV2ノードの間に発生する容量カップリングによる寄生容量ＣSR-V2と、SDゲート６４およびV2ノードの間に発生する容量カップリングによる寄生容量ＣSD-V2との差は小さいことが好適である。従って、画素３１は、実用上、寄生容量ＣSR-V2と寄生容量ＣSD-V2との差を信号保持容量Ｃで除することで得られる第１の容量比Ｃ１ratioが1/1000未満となるような構成であること、即ち、画素３１は、次の式（１）を満たすような構成であることが好ましい。
　同様に、固体撮像素子１３において良好な画質を得るためには、SRゲート６３およびVCRノードの間に発生する容量カップリングによる寄生容量ＣSR-VCRと、SDゲート６４およびVCDノードの間に発生する容量カップリングによる寄生容量ＣSD-VCDとの差は小さいことが好適である。従って、画素３１は、実用上、寄生容量ＣSR-VCRと寄生容量ＣSD-VCDとの差を信号保持容量Ｃで除することで得られる第２の容量比Ｃ２ratioが1/1000未満となるような構成であること、即ち、画素３１は、次の式（２）を満たすような構成であることが好ましい。
　また、固体撮像素子１３において良好な画質を得るためには、RBゲート６５およびVCRノードの間に発生する容量カップリングによる寄生容量ＣRB-VCRと、RBゲート６５およびVCDノードの間に発生する容量カップリングによる寄生容量ＣRB-VCDとの差は小さいことが好適である。従って、実用上、画素３１は、寄生容量ＣRB-VCRと寄生容量ＣRB-VCDとの差を信号保持容量Ｃで除することで得られる第３の容量比Ｃ３ratioが1/1000未満となるような構成であること、即ち、画素３１は、次の式（３）を満たすような構成であることが好ましい。
　また、固体撮像素子１３において良好な画質を得るためには、選択ゲート６７およびVCRノードの間に発生する容量カップリングによる寄生容量ＣSEL-VCRと、選択ゲート６７およびVCDノードの間に発生する容量カップリングによる寄生容量ＣSEL-VCDとの差は小さいことが好適である。従って、実用上、画素３１は、寄生容量ＣSEL-VCRと寄生容量ＣSEL-VCDとの差を信号保持容量Ｃで除することで得られる第４の容量比Ｃ４ratioが1/1000未満となるような構成であること、即ち、画素３１は、次の式（４）を満たすような構成であることが好ましい。
　以上のように、固体撮像素子１３は、上述した式（１）～式（４）を満たすように画素３１を構成し、それぞれの容量カップリングに起因する画素信号の変動を抑制することによって画質の劣化を抑制し、より画質を改善することができる。なお、固体撮像素子１３は、上述した式（１）～式（４）の全てを満たす必要はなく、いずれかを満たすことによって画質の改善を図ることができる。
　また、固体撮像素子１３は、図３に示すように、２×２配列の４つの画素３１［０］～画素３１［３］がV2ノードにおいて共有される４画素共有構造を採用することができる。なお、以下で説明する４画素共有構造の図面において、画素回路４１の図示は省略する。また、ｉは、複数の画素３１のうちの、所定の画素３１を特定するのに用いられ、４画素共有構造において、それぞれの画素３１は、ｉ＝１，２，３，４によって区別される。
　図４および図５には、４画素共有構造の画素３１［０］～画素３１［３］の平面レイアウトの一例が示されている。
　図４に示すように、画素３１［ｉ］において、SRゲート６３［ｉ］およびV2ノードの間に寄生容量ＣSR[i]-V2が発生し、SDゲート６４［ｉ］およびV2ノードの間に寄生容量ＣSD[i]-V2が発生する。図５に示すように、画素３１［ｉ］において、SRゲート６３［ｉ］およびVCRノード［ｉ］の間に寄生容量ＣSR[i]-VCR[i]が発生し、SDゲート６４［ｉ］およびVCDノード［ｉ］の間に寄生容量ＣSD[i]-VCD[i]が発生する。ここで、図４および図５では、後述する図１４に示すDIFFゲート７５が設けられた構成の平面レイアウトが示されており、破線の矩形は、半導体基板またはゲート電極と配線層とを接続するコンタクトを表している。
　このような４画素共有構造において、上述したように、寄生容量ＣSR[i]-V2と寄生容量ＣSD[i]-V2との差を信号保持容量Ｃで除することで得られる第１の容量比Ｃ１ratio［ｉ］が1/1000未満となるような構成であることが好ましい。さらに、第１の容量比Ｃ１ratio［０］～第１の容量比Ｃ１ratio［３］のうちの、最大値ｍａｘＣ１ratio［ｉ］と最小値ｍｉｎＣ１ratio［ｉ］との差分が1/1000未満であることが好ましい。即ち、画素３１［０］～画素３１［３］は、次の式（５）を満たすような構成であることが好ましい。
　同様に、４画素共有構造において、上述したように、寄生容量ＣSR[i]-VCR[i]と寄生容量ＣSD[i]-VCD[i]との差を信号保持容量Ｃで除することで得られる第２の容量比Ｃ２ratio［ｉ］が1/1000未満となるような構成であることが好ましい。さらに、第２の容量比Ｃ２ratio［０］～第２の容量比Ｃ２ratio［３］のうちの、最大値ｍａｘＣ２ratio［ｉ］と最小値ｍｉｎＣ２ratio［ｉ］との差分が1/1000未満であることが好ましい。即ち、画素３１［０］～画素３１［３］は、次の式（６）を満たすような構成であることが好ましい。
　また、４画素共有構造において、上述したように、寄生容量ＣRB-VCR[i]と寄生容量ＣRB-VCD[i]との差を信号保持容量Ｃで除することで得られる第３の容量比Ｃ３ratio［ｉ］が1/1000未満となるような構成であることが好ましい。さらに、第３の容量比Ｃ３ratio［０］～第３の容量比Ｃ３ratio［３］のうちの、最大値ｍａｘＣ３ratio［ｉ］と最小値ｍｉｎＣ３ratio［ｉ］との差分が1/1000未満であることが好ましい。即ち、画素３１［０］～画素３１［３］は、次の式（７）を満たすような構成であることが好ましい。
　また、４画素共有構造において、上述したように、寄生容量ＣSEL-VCR[i]と寄生容量ＣSEL-VCD[i]との差を信号保持容量Ｃで除することで得られる第４の容量比Ｃ４ratio［ｉ］が1/1000未満となるような構成であることが好ましい。さらに、第４の容量比Ｃ４ratio［０］～第４の容量比Ｃ４ratio［３］のうちの、最大値ｍａｘＣ４ratio［ｉ］と最小値ｍｉｎＣ４ratio［ｉ］との差分が1/1000未満であることが好ましい。即ち、画素３１［０］～画素３１［３］は、次の式（８）を満たすような構成であることが好ましい。
　以上のように、４画素共有構造を採用した固体撮像素子１３は、上述した式（５）～式（８）を満たすように画素３１［ｉ］を構成し、それぞれの容量カップリングに起因する画素信号の変動を抑制することによって画質の劣化を抑制し、より画質を改善することができる。なお、固体撮像素子１３は、上述した式（５）～式（８）の全てを満たす必要はなく、いずれかを満たすことによって画質の改善を図ることができる。
　このような容量カップリングの制約を満たすためには、図３および図４に示したような平面レイアウトにおいて、上述したように、差を小さくしたい寄生容量が発生する配線どうしが相対的な位置関係（対称性）を備え、かつ、それらの配線どうしの最短距離が均等となるような配線レイアウトを採用することが好適である。
　図６には、４画素共有構造において、V2ノードをリセットするRBゲート６５に制御信号を供給するRB配線、および、行選択を行う選択ゲート６７に制御信号を供給するSEL配線が設けられる配線層を平面視した配線レイアウトの一例が示されている。また、この配線層には、図６に示すように、RB配線およびSEL配線の他、電源VSSを供給するVSSHPS配線など、その他の配線が設けられている。
　そして、上述したように、固体撮像素子１３には、RBゲート６５およびVCRノードの間に発生する容量カップリングによる寄生容量ＣRB-VCRと、RBゲート６５およびVCDノードの間に発生する容量カップリングによる寄生容量ＣRB-VCDとの差を小さくするというカップリング制約（上述の式（３））を満たすことが求められる。このため、固体撮像素子１３は、RB配線と、VCR配線［２］、VCR配線［３］、VCD配線［２］、およびVCD配線［３］との間に、それら以外の配線（図６に示す例では、VSSHPS配線）が配置される配線レイアウトを採用することが好適である。
　同様に、上述したように、固体撮像素子１３は、選択ゲート６７およびVCRノードの間に発生する容量カップリングによる寄生容量ＣSEL-VCRと、選択ゲート６７およびVCDノードの間に発生する容量カップリングによる寄生容量ＣSEL-VCDとの差を小さくするというカップリング制約（上述の式（４））を満たすことが求められる。このため、固体撮像素子１３は、SEL配線と、VCR配線［０］、VCR配線［１］、VCD配線［０］、およびVCD配線［１］との間に、それら以外の配線（図６に示す例では、VSSHPS配線）が配置される配線レイアウトを採用することが好適である。
　このようなカップリング制約を実現することによって、固体撮像素子１３は、画素３１［ｉ］から画素信号を読み出す動作を行う際に、Ｐ相信号とＤ相信号との間でオフセットが発生することや、V2ノードで画素共有を行っている画素３１［ｉ］それぞれの画素信号どうしに差分が発生することなどを抑制することができる。
　なお、図６では、RB配線およびSEL配線が同一の配線層に配置されている配線レイアウトの一例が示されているが、例えば、RB配線およびSEL配線が異なる配線層に配置されていてもよい。また、このような配線レイアウトは、４画素共有構造を採用しない単体の画素３１についても適用することができる。
　以上のように構成される画素３１を備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、上述したようなカップリング制約を画素３１が満たすことによって画質の劣化を抑制し、より良好な画質で画像を撮像することができる。
　＜画素の第２の構成例＞
　図７～図１２を参照して、画素３１の第２の構成例について説明する。
　図７には、第２の構成例である画素３１ａの回路図の一例が示されている。なお、図７に示す画素３１ａにおいて、図２の画素３１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図７に示すように、画素３１ａは、画素回路４１ａおよびサンプルホールド回路４２ａにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　画素回路４１ａは、光電変換部５１、転送ゲート５２、FDゲート５３、リセットゲート５４、キャパシタ５５、増幅ゲート５６、およびスイッチゲート５７を備える点で、図２の画素回路４１と同様に構成される。さらに、画素回路４１ａは、オーバーフローゲート７３を備えて構成される。
　オーバーフローゲート７３は、光電変換部５１および電源VDDの間に接続され、光電変換部５１からオーバーフローした電荷を電源VDDに排出する。また、オーバーフローゲート７３は、垂直走査回路２３から供給される制御信号OFGに従って駆動し、オーバーフローゲート７３がオンになったタイミングで、光電変換部５１に蓄積されている電荷を電源VDDに排出してリセットし、画素３１ａの露光を開始する。
　サンプルホールド回路４２ａは、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、RBゲート６５、増幅ゲート６６、および選択ゲート６７を備える点で、図２のサンプルホールド回路４２と同様に構成される。さらに、サンプルホールド回路４２ａは、図２の定電流源６８に替えて、PCゲート７１およびVBゲート７２を備えて構成される。
　PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースはVBゲート７２のドレインに接続され、VBゲート７２のソースは接地される。PCゲート７１は、ゲート電極に印加されるバイアス電圧PCに応じた定電流をV1ノードに供給し、VBゲート７２は、ゲート電極に印加されるバイアス電圧VBに応じた定電流をV1ノードに供給する。このように、電流源となるPCゲート７１にVBゲート７２をカスコード接続し、それぞれのゲート電極に異なるバイアス電圧PCおよびバイアス電圧VBを供給することにより、V1ノードに供給される定電流の低ノイズ化を図ったり、電源電圧が変動した場合における定電流の変動を低減したりすることができる。
　図８には、SRゲート６３のゲート電極に制御信号SRを供給するSR配線、SDゲート６４のゲート電極に制御信号SDを供給するSD配線、および、電源VREGを供給するVREG配線が設けられる配線層の配線レイアウトの一例が示されている。ここで、図示されている配線の長手方向は、垂直信号線４３に対して直交する方向であり、この方向を水平方向と称する。
　図示するように、隣接するSR配線およびVREG配線の間には寄生容量ＣSR-VREGが発生し、隣接するSD配線およびVREG配線の間には寄生容量ＣSD-VREGが発生する。従って、Voltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、これらの容量カップリングに配慮した配線レイアウトを採用することで、画質の劣化を抑制することができる。
　即ち、図８に示すように、画素３１ａは、画素３１ａの中心を通って水平方向に向かう一点鎖線に対して、SD配線とSR配線とが線対称となるとともに、VREG配線どうしが線対称となるような配線レイアウトを採用することが好ましい。
　これにより、画素３１ａは、VCRノードまたはVCDノードをV2ノードに接続する際に、SRゲート６３の電圧が変化（LowからHighおよびHighからLow）したときの電源VREGの電圧変動と、SDゲート６４の電圧が変化（LowからHighおよびHighからLow）したときの電源VREGの電圧変動とが揃うことになる。従って、画素３１ａは、VCRノードおよびV2ノードにおける電荷共有の電圧レベルと、VCDノードおよびV2ノードにおける電荷共有の電圧レベルとを一致させることができ、画素３１からＰ相信号またはＤ相信号を読み出す際における出力変動を低減することができる。
　さらに、固体撮像素子１３において良好な画質を得るためには、SR配線およびVREG配線の間に発生する容量カップリングによる寄生容量ＣSR-VREGと、SD配線およびVREG配線の間に発生する容量カップリングによる寄生容量ＣSD-VREGとの差は小さいことが好適である。従って、画素３１ａは、実用上、寄生容量ＣSR-VREGと寄生容量ＣSD-VREGとの差を信号保持容量Ｃで除することで得られる第５の容量比Ｃ５ratioが1/1000未満となるような構成であること、即ち、次の式（９）を満たすような構成であることが好ましい。
　また、固体撮像素子１３は、図９に示すように、２×２配列の４つの画素３１ａ［０］～画素３１ａ［３］がV2ノードにおいて共有される４画素共有構造を採用することができる。
　図１０には、４画素共有構造において、SRゲート６３［ｉ］のゲート電極に制御信号SRを供給するSR［ｉ］配線、SDゲート６４［ｉ］のゲート電極に制御信号SDを供給するSD［ｉ］配線、および、電源VREGを供給するVREG配線が設けられる配線層の配線レイアウトの一例が示されている。
　このような４画素共有構造の画素３１ａ［０］～画素３１ａ［３］においても、上述した単体の画素３１ａと同様に、２×２配列の中心を通って水平方向に向かう一点鎖線に対して、SD［ｉ］配線とSR［ｉ］配線とが線対称となるとともに、VREG配線どうしが線対称となるような配線レイアウトを採用することが好ましい。
　これにより、画素３１ａ［０］～画素３１ａ［３］は、VCRノード［ｉ］またはVCDノード［ｉ］をV2ノードに接続する際に、SRゲート６３［ｉ］の電圧が変化（LowからHighおよびHighからLow）したときの電源VREGの電圧変動と、SDゲート６４［ｉ］の電圧が変化（LowからHighおよびHighからLow）したときの電源VREGの電圧変動とが揃うことになる。従って、画素３１ａ［０］～画素３１ａ［３］は、VCRノード［ｉ］およびV2ノードにおける電荷共有の電圧レベルと、VCDノード［ｉ］およびV2ノードにおける電荷共有の電圧レベルとを一致させることができ、画素３１ａ［０］～画素３１ａ［３］からＰ相信号またはＤ相信号を読み出す際における出力変動を低減することができる。
　つまり、固体撮像素子１３において良好な画質を得るためには、ｉ番目のSR配線およびVREG配線の間に発生する容量カップリングによる寄生容量ＣSR[i]-VREGと、ｉ番目のSD配線およびVREG配線の間に発生する容量カップリングによる寄生容量ＣSD[i]-VREGとの差の合計値は小さいことが好適である。従って、画素３１ａは、実用上、寄生容量ＣSR[i]-VREGと寄生容量ＣSD[i]-VREGとの差を信号保持容量Ｃで除することで得られる容量比の合計値Ｃ６ratioが1/1000未満となるような構成であること、即ち、次の式（１０）を満たすような構成であることが好ましい。
　これにより、固体撮像素子１３は、画質の劣化を抑制し、より良好な画質で画像を撮像することができる。
　図１１には、２×２配列の画素３１ａ［０］～画素３１ａ［３］のゲートレイアウトの一例が示されている。
　図１１に示すような２×２配列において、画素３１ａ［０］および画素３１ａ［１］が水平方向に隣接する配置関係であり、画素３１ａ［２］および画素３１ａ［３］が水平方向に隣接する配置関係である。そして、画素３１ａ［０］～画素３１ａ［３］は、水平方向に隣接する画素３１ａ［ｉ］どうしにおいて、SRゲート６３［ｉ］とSDゲート６４［ｉ］とが併進対称（平行移動に対して対称）の関係であり、PCゲート７１［ｉ］とVBゲート７２［ｉ］とが線対称の関係であるゲートレイアウトで構成される。
　このような関係のゲートレイアウトによって、左下に配置される画素３１ａ［０］ではSRゲート６３［０］にVBゲート７２［０］が隣接し、右下に配置される画素３１ａ［１］ではSDゲート６４［１］にVBゲート７２［１］が隣接する。従って、行方向に着目した際に、SRゲート６３［０］およびVBゲート７２［０］の間に発生する容量カップリングによる寄生容量ＣSR[0]-VBと、SDゲート６４［１］およびVBゲート７２［１］の間に発生する容量カップリングによる寄生容量ＣSD[1]-VBとが一致することになる。
　同様に、左上に配置される画素３１ａ［２］ではSRゲート６３［２］にVBゲート７２［２］が隣接し、右上に配置される画素３１ａ［３］ではSDゲート６４［３］にVBゲート７２［３］が隣接する。従って、行方向に着目した際に、SRゲート６３［２］およびVBゲート７２［２］の間に発生する容量カップリングによる寄生容量ＣSR[2]-VBと、SDゲート６４［３］およびVBゲート７２［３］の間に発生する容量カップリングによる寄生容量ＣSD[3]-VBとが一致することになる。
　これにより、全ての画素３１ａで一斉にVCRノード［ｉ］またはVCRノード［ｉ］をV2ノードに接続する際に、および、それらを切り離す際に、SRゲート６３［ｉ］の電圧の変化によるVBゲート７２［ｉ］の電圧変動と、SDゲート６４［ｉ］の電圧の変化によるVBゲート７２［ｉ］の電圧変動とが揃うことになり、画質の劣化を抑制することができる。
　また、SRゲート６３［ｉ］およびVBゲート７２［ｉ］の間に発生する容量カップリングによる寄生容量ＣSR[i]-VBと、SDゲート６４［ｉ］およびVBゲート７２［ｉ］の間に発生する容量カップリングによる寄生容量ＣSD[i]-VBと差の合計値は小さいことが好適である。従って、画素３１ａは、実用上、寄生容量ＣSR[i]-VBと寄生容量ＣSD[i]-VBとの差を信号保持容量Ｃで除することで得られる容量比の合計値Ｃ７ratioが1/1000未満となるような構成であること、即ち、次の式（１１）を満たすような構成であることが好ましい。
　これにより、固体撮像素子１３は、画質の劣化を抑制し、より良好な画質で画像を撮像することができる。
　図１２は、２×２配列の画素３１ａ［０］～画素３１ａ［３］が備えるキャパシタ６１およびキャパシタ６２とV1ノードとのレイアウトの一例が示されている。
　図１２に示すような２×２配列において、ある画素３１ａ［ｉ］のキャパシタ６１およびキャパシタ６２と、その画素３１ａ［ｉ］に対して垂直方向に隣接する他の画素３１ａ［ｊ］のV1ノードとの間に、それぞれ寄生容量ＣV1[i]-VCR[j]および寄生容量ＣV1[i]-VCD[j]の容量カップリングが発生する。
　従って、図１２に示すように、画素３１ａ［０］～画素３１ａ［３］は、垂直方向に隣接する画素３１ａ［ｉ］どうしで、定電流源のドレインのノードであるV1ノード［ｉ］が互いに離れた位置に配置され、それらのV1ノード［ｉ］の間に、キャパシタ６１［ｉ］およびキャパシタ６２［ｉ］が配置されるレイアウトを採用する。
　即ち、左下に配置される画素３１ａ［０］では下側にV1ノード［０］が配置され、左上に配置される画素３１ａ［２］では上側にV1ノード［２］が配置され、V1ノード［０］とV1ノード［２］との間に、キャパシタ６１［０］およびキャパシタ６２［０］並びにキャパシタ６１［２］およびキャパシタ６２［２］が配置される。同様に、右下に配置される画素３１ａ［１］では下側にV1ノード［１］が配置され、右上に配置される画素３１ａ［３］では上側にV1ノード［３］が配置され、V1ノード［１］とV1ノード［３］との間に、キャパシタ６１［１］およびキャパシタ６２［１］並びにキャパシタ６１［３］およびキャパシタ６２［３］が配置される。
　また、画素３１ａ［０］～画素３１ａ［３］は、２×２配列の中心を通って水平方向に向かう破線に対して、垂直方向に隣接する画素３１ａ［ｉ］のV1ノード［ｉ］どうしが線対称となるとともに、垂直方向に隣接する画素３１ａ［ｉ］のキャパシタ６１［ｉ］およびキャパシタ６２［ｉ］どうしが線対称となるようなレイアウトを採用することが好ましい。
　このようなレイアウトを採用することによって、寄生容量ＣV1[i]-VCR[j]および寄生容量ＣV1[i]-VCD[j]の低減を図ることができ、ある画素３１ａ［ｉ］に対して垂直方向に隣接する他の画素３１ａ［ｊ］の電位変動による画素３１ａ［ｉ］の保持電位の変動を抑制することができる。これにより、画素３１ａ［ｉ］ごとの出力変動の低減を図ることができる。
　つまり、固体撮像素子１３において画素３１ａ［ｉ］ごとの出力変動を低減して良好な画質を得るためには、２×２配列において、ある画素３１ａ［ｉ］のキャパシタ６１およびキャパシタ６２と、その画素３１ａ［ｉ］に対して垂直方向に隣接する他の画素３１ａ［ｊ］のV1ノードとの間に発生する容量カップリングによる寄生容量ＣV1[i]-VCR[j]および寄生容量ＣV1[i]-VCD[j]は小さいことが好適である。従って、画素３１ａ［ｉ］は、実用上、寄生容量ＣV1[i]-VCR[j]を信号保持容量Ｃで除することで得られる容量比Ｃ８ratio、および、寄生容量ＣV1[i]-VCD[j]を信号保持容量Ｃで除することで得られる容量比Ｃ９ratioが1/1000未満となるような構成であること、即ち、次の式（１２）を満たすような構成であることが好ましい。
　以上のように構成される画素３１ａを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、上述したようなゲートを含む制御線のレイアウトや、制御線と電源線とのカップリングなどが所定の条件を満たすことによって画質の劣化を抑制し、より良好な画質で画像を撮像することができる。
　＜画素の第３～第１０の構成例＞
　図１３～図２０を参照して、画素３１の第３～第１０の構成例について説明する。
　図１３は、第３の構成例である画素３１ｂの回路図の一例が示されている。なお、図１３に示す画素３１ｂにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１３に示すように、画素３１ｂは、画素回路４１ｂおよびサンプルホールド回路４２ｂにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。サンプルホールド回路４２ｂは、図７のサンプルホールド回路４２ａと同様に、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、RBゲート６５、増幅ゲート６６、選択ゲート６７、PCゲート７１、およびVBゲート７２を備えて構成される。
　画素回路４１ｂは、光電変換部５１、転送ゲート５２、リセットゲート５４、増幅ゲート５６、およびスイッチゲート５７を備える点で、図２の画素回路４１と同様に構成される。さらに、画素回路４１ａは、オーバーフローゲート７３、CLPゲート７４を備えて構成される。
　図１３に示すように、CLPゲート７４は、増幅ゲート５６に対して並列接続され、増幅ゲート５６と同様にソースフォロワ回路を構成する。
　このように構成される画素３１ｂを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、上述の式（１）～式（４）のカップリング制約を満たすことで、より良好な画質で画像を撮像することができる。
　図１４は、第４の構成例である画素３１ｃの回路図の一例が示されている。なお、図１４に示す画素３１ｃにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１４に示すように、画素３１ｃは、画素回路４１およびサンプルホールド回路４２ｃにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　サンプルホールド回路４２ｃは、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、RBゲート６５、増幅ゲート６６、および選択ゲート６７を備える点で、図２のサンプルホールド回路４２と同様に構成される。さらに、サンプルホールド回路４２ｃは、DIFFゲート７５を備えるとともに、図２の定電流源６８に替えて、キャパシタ７６を備えて構成される。
　図１４に示すように、DIFFゲート７５のドレインは、スイッチゲート５７のソースとキャパシタ６１の一端との接続点であるV1ノードに接続される。DIFFゲート７５のソースは、キャパシタ６２の一端とキャパシタ７６の一端との接続点に接続され、この接続点をV3ノードと称する。キャパシタ７６の他端は、ランプ信号RAMPを供給する信号線に接続される。
　このように構成される画素３１ｃでは、のこぎり波状のランプ信号RAMPに従って一定の速度でキャパシタ７６に電荷が蓄積されるのに従って、キャパシタ７６が、V1ノードに定電流の吸い込み電流（シンク電流）を供給する定電流源として用いられる。
　さらに、画素３１ｃは、DIFFゲート７５を設けることによって、キャパシタ６１およびキャパシタ６２に画素信号が保持されている期間におけるリークを低減することができる。例えば、制御信号DIFFに従ってDIFFゲート７５が駆動し、グローバル動作期間後の読み出し待機期間にDIFFゲート７５がオフされることで、キャパシタ６１とキャパシタ６２とを分離することができる。一方、読み出し期間、または完全なグローバル動作期間および／または完全な行読み出し期間中、DIFFゲート７５がオンされることで、キャパシタ６１とキャパシタ６２とが接続される。
　このように構成される画素３１ｃを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、上述の式（１）～式（４）のカップリング制約を満たすことで、より良好な画質で画像を撮像することができる。
　図１５は、第５の構成例である画素３１ｄの回路図の一例が示されている。なお、図１５に示す画素３１ｄにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１５に示すように、画素３１ｄは、画素回路４１ｄおよびサンプルホールド回路４２ｄにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　画素回路４１ｄは、光電変換部５１、転送ゲート５２、FDゲート５３、リセットゲート５４、キャパシタ５５、および増幅ゲート５６を備える点で、図２の画素回路４１と同様に構成され、スイッチゲート５７が設けられていない点で、図２の画素回路４１と異なる構成となる。なお、画素回路４１ｄでは、増幅ゲート５６のドレインが、リセットゲート５４のドレインとともに電源VDDに接続される点で、図２の画素回路４１と異なる構成となる。
　サンプルホールド回路４２ｄは、スイッチゲート５７、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、増幅ゲート６６、選択ゲート６７、PCゲート７１、およびVBゲート７２を備えて構成される。
　スイッチゲート５７のドレインは、増幅ゲート５６のソース、および、PCゲート７１のドレインに接続され、この接続点がV1ノードとなる。スイッチゲート５７のソースは、V2ノードに接続され、このV2ノードに、SRゲート６３のドレイン、SDゲート６４のドレイン、および増幅ゲート６６のゲート電極が接続される。SRゲート６３のソースにキャパシタ６１の一端に接続され、キャパシタ６１の他端は接地される。SDゲート６４のソースにキャパシタ６２の一端に接続され、キャパシタ６２の他端は接地される。増幅ゲート６６のドレインは電源VDDに接続され、増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースはVBゲート７２のドレインに接続され、VBゲート７２のソースは接地される。
　このように構成される画素３１ｄを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３は、上述の式（１）、式（２）、および式（４）のカップリング制約を満たすことで、より良好な画質で画像を撮像することができる。
　図１６は、第６の構成例である画素３１ｅの回路図の一例が示されている。なお、図１６に示す画素３１ｅにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１６に示すように、画素３１ｅは、画素回路４１およびサンプルホールド回路４２ｅにより構成される点で、図２の画素３１と共通する構成である。また、画素３１ｅは、垂直信号線４３－１を介して定電流源４４－１に接続され、垂直信号線４３－２を介して定電流源４４－２に接続される。
　サンプルホールド回路４２ｅは、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、増幅ゲート６６－１および増幅ゲート６６－２、選択ゲート６７－１および選択ゲート６７－２、並びに、PCゲート７１を備えて構成される。
　SRゲート６３のドレインはV1ノードに接続され、SRゲート６３のソースはキャパシタ６１の一端、および、増幅ゲート６６－１のゲート電極に接続される。増幅ゲート６６－１のドレインは電源VDDに接続され、増幅ゲート６６－１のソースは選択ゲート６７－１のドレインに接続され、選択ゲート６７－１のソースは垂直信号線４３－１に接続される。SDゲート６４のドレインはV1ノードに接続され、SDゲート６４のソースはキャパシタ６２の一端、および、増幅ゲート６６－２のゲート電極に接続される。増幅ゲート６６－２のドレインは電源VDDに接続され、増幅ゲート６６－２のソースは選択ゲート６７－２のドレインに接続され、選択ゲート６７－２のソースは垂直信号線４３－２に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースは接地される。
　このように構成される画素３１ｅを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３も同様に、より良好な画質で画像を撮像することができる。
　図１７は、第７の構成例である画素３１ｆの回路図の一例が示されている。なお、図１７に示す画素３１ｆにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１７に示すように、画素３１ｆは、画素回路４１およびサンプルホールド回路４２ｆにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　サンプルホールド回路４２ｆは、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、増幅ゲート６６、選択ゲート６７、および、PCゲート７１を備えて構成される。
　SRゲート６３のドレインはV1ノードに接続され、SRゲート６３のソースは、キャパシタ６１の一端、および、キャパシタ６２の一端に接続される。キャパシタ６２の他端はV2ノードに接続され、このV2ノードに、SDゲート６４のドレイン、および、増幅ゲート６６のゲート電極が接続される。増幅ゲート６６のドレインは電源VDDに接続され、増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースは接地される。
　このように構成される画素３１ｆを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３も同様に、より良好な画質で画像を撮像することができる。
　図１８は、第８の構成例である画素３１ｇの回路図の一例が示されている。なお、図１８に示す画素３１ｇにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１８に示すように、画素３１ｇは、画素回路４１ｇおよびサンプルホールド回路４２ｇにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　画素回路４１ｇは、光電変換部５１、転送ゲート５２、FDゲート５３、リセットゲート５４、キャパシタ５５、および増幅ゲート５６を備える点で、図２の画素回路４１と同様に構成され、スイッチゲート５７が設けられていない点で、図２の画素回路４１と異なる構成となる。
　サンプルホールド回路４２ｇは、スイッチゲート５７、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、増幅ゲート６６、選択ゲート６７、PCゲート７１、およびVBゲート７２を備えて構成される。
　スイッチゲート５７のドレインは、増幅ゲート５６のソース、および、PCゲート７１のドレインに接続され、この接続点がV1ノードとなる。スイッチゲート５７のソースは、V2ノードに接続され、このV2ノードに、SRゲート６３のドレイン、SDゲート６４のドレイン、および増幅ゲート６６のゲート電極が接続される。SRゲート６３のソースにキャパシタ６１の一端に接続され、キャパシタ６１の他端は接地される。SDゲート６４のソースにキャパシタ６２の一端に接続され、キャパシタ６２の他端は接地される。増幅ゲート６６のドレインは電源VDDに接続され、増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースはVBゲート７２のドレインに接続され、VBゲート７２のソースは接地される。
　このように構成される画素３１ｇを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３も同様に、より良好な画質で画像を撮像することができる。
　図１９は、第９の構成例である画素３１ｈの回路図の一例が示されている。なお、図１９に示す画素３１ｈにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１９に示すように、画素３１ｈは、画素回路４１およびサンプルホールド回路４２ｈにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　サンプルホールド回路４２ｈは、キャパシタ６１、キャパシタ６２、SRゲート６３、SDゲート６４、増幅ゲート６６、選択ゲート６７、並びに、PCゲート７１を備えて構成される。
　SRゲート６３のドレインはV1ノードに接続され、SRゲート６３のソースは、SDゲート６４のドレイン、および、キャパシタ６１の一端に接続される。SDゲート６４のソースは、増幅ゲート６６のゲート電極、および、キャパシタ６２の一端に接続される。増幅ゲート６６のドレインは電源VDDに接続され、増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースは接地される。
　このように構成される画素３１ｈを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３も同様に、より良好な画質で画像を撮像することができる。
　図２０は、第１０の構成例である画素３１ｉの回路図の一例が示されている。なお、図２０に示す画素３１ｉにおいて、図２の画素３１および図７の画素３１ａと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２０に示すように、画素３１ｉは、画素回路４１およびサンプルホールド回路４２ｉにより構成され、垂直信号線４３を介して定電流源４４に接続される点で、図２の画素３１と共通する構成である。
　サンプルホールド回路４２ｉは、キャパシタ６１、キャパシタ６２、RBゲート６５、増幅ゲート６６、選択ゲート６７、およびPCゲート７１を備えて構成される。
　キャパシタ６１の一端はV1ノードに接続され、キャパシタ６１の他端は、キャパシタ６２の一端、RBゲート６５のソース、および増幅ゲート６６のゲート電極に接続される。RBゲート６５のドレインは電源VREGに接続され、増幅ゲート６６のドレインは電源VDDに接続される。増幅ゲート６６のソースは選択ゲート６７のドレインに接続され、選択ゲート６７のソースは垂直信号線４３に接続される。PCゲート７１のドレインはV1ノードに接続され、PCゲート７１のソースは接地される。
　このように構成される画素３１ｉを備えるVoltage-Domain方式を用いたグローバルシャッター型の固体撮像素子１３も同様に、より良好な画質で画像を撮像することができる。
　なお、画素３１は、図１３～図２０に示したような構成以外の様々な構成を採用してもよく、上述したようなカップリング制約などを満たすような構成であればよい。
　＜固体撮像素子の断面構成例＞
　図２１～図２４を参照して、固体撮像素子１３の断面構成例について説明する。
　図２１は、第１の構成例である固体撮像素子１３の断面構成が示されている。
　図２１に示すように、固体撮像素子１３は、第１の半導体基板１０１および第２の半導体基板１０２が積層されて構成された２層構造であり、複数の画素３１が画素アレイ部２１に配置されている。
　第１の半導体基板１０１は、半導体層１１１に対して配線層１１２が積層されて構成され、半導体層１１１の受光面側には、画素３１ごとに光を集光するためのオンチップレンズ１１３が積層される。
　半導体層１１１には、光電変換部５１が画素３１ごとに設けられるとともに、画素回路４１を構成する各種の素子（例えば、転送ゲート５２やFDゲート５３など）が設けられる。また、半導体層１１１には、隣接する画素３１どうしを光学的および電気的に分離する素子分離部１２１が設けられる。
　配線層１１２には、画素３１ごとに第２の半導体基板１０２と電気的な接続を行うための複数の配線および複数の貫通電極が設けられる。また、配線層１１２の周辺領域（画素アレイ部２１よりも外側の領域）には、固体撮像素子１３を外部に接続するのに用いられるパッド１２２が配置されており、パッド１２２に対するワイヤボンディングを行うための開口部１２３が設けられる。
　第２の半導体基板１０２は、半導体層１３１に対して配線層１３２が積層されて構成される。
　半導体層１３１には、サンプルホールド回路４２を構成する各種の素子（例えば、SRゲート６３やSDゲート６４など）が設けられる。また、半導体層１３１には、例えば、固体撮像素子１３を駆動するロジック回路を構成する各種の素子が設けられる。
　配線層１３２には、画素３１ごとに第１の半導体基板１０１と電気的な接続を行うための複数の配線および複数の貫通電極が設けられる。また、配線層１３２には、キャパシタ６１およびキャパシタ６２を構成するMIM（Metal Insulator Metal）構造１４３が、画素３１ごとに設けられる。
　このような積層構造の固体撮像素子１３は、図２１に示す構成例のように、第１の半導体基板１０１の配線層１１２と第２の半導体基板１０２の配線層１３２とを接合して構成することができる。
　図２２は、第２の構成例である固体撮像素子１３Ａの断面構成が示されている。なお、図２２に示す固体撮像素子１３Ａにおいて、図２１に示した固体撮像素子１３と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２２に示すように、固体撮像素子１３Ａは、第１の半導体基板１０１Ａおよび第２の半導体基板１０２Ａが積層されて構成された２層構造である。そして、固体撮像素子１３Ａでは、図２１の固体撮像素子１３と同様に、画素３１ごとに、第１の半導体基板１０１Ａの半導体層１１１に光電変換部５１が設けられ、第２の半導体基板１０２Ａの配線層１３２ＡにMIM構造１４３が設けられる。
　そして、固体撮像素子１３Ａは、第１の半導体基板１０１Ａの配線層１１２Ａと第２の半導体基板１０２Ａの半導体層１３１Ａとを接合して構成される点で、図２１の固体撮像素子１３と異なる構成となっている。また、固体撮像素子１３Ａでは、配線層１３２Ａにパッド１２２Ａが配置されており、第１の半導体基板１０１Ａを貫通してパッド１２２まで開口するように開口部１２３Ａが設けられている。
　図２３は、第３の構成例である固体撮像素子１３Ｂの断面構成が示されている。なお、図２３に示す固体撮像素子１３Ｂにおいて、図２１に示した固体撮像素子１３と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２３に示すように、固体撮像素子１３Ｂは、第１の半導体基板１０１、第２の半導体基板１０２、および第３の半導体基板１０３が積層されて構成された３層構造であり、第１の半導体基板１０１の配線層１１２と第２の半導体基板１０２の配線層１３２とを接合して構成される。つまり、固体撮像素子１３Ｂは、図２１の固体撮像素子１３と同様に構成された第１の半導体基板１０１および第２の半導体基板１０２に対して、半導体層１５１に配線層１５２が積層されて構成される第３の半導体基板１０３が積層された構成である。
　例えば、固体撮像素子１３Ｂでは、第１の半導体基板１０１に画素回路４１を構成する各種の素子が設けられ、第２の半導体基板１０２にサンプルホールド回路４２を構成する各種の素子が設けられる。そして、第３の半導体基板１０３には、固体撮像素子１３を駆動するロジック回路を構成する各種の素子が設けられる。
　図２４は、第４の構成例である固体撮像素子１３Ｃの断面構成が示されている。なお、図２３に示す固体撮像素子１３Ｃにおいて、図２１に示した固体撮像素子１３と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２４に示すように、固体撮像素子１３Ｃは、第１の半導体基板１０１Ｃ、第２の半導体基板１０２Ｃ、および第３の半導体基板１０３が積層されて構成された３層構造であり、第１の半導体基板１０１Ｃの配線層１１２Ｃと第２の半導体基板１０２Ｃの半導体層１３１Ｃとが接合されて構成される。つまり、固体撮像素子１３Ｃは、図２２の固体撮像素子１３Ａの第１の半導体基板１０１Ａおよび第２の半導体基板１０２Ａと同様に構成された第１の半導体基板１０１Ｃおよび第２の半導体基板１０２Ｃに対して、半導体層１５１に配線層１５２が積層されて構成される第３の半導体基板１０３が積層されて構成される。
　例えば、固体撮像素子１３Ｃでは、第１の半導体基板１０１Ｃに画素回路４１を構成する各種の素子が設けられ、第２の半導体基板１０２Ｃにサンプルホールド回路４２を構成する各種の素子が設けられる。そして、第３の半導体基板１０３には、固体撮像素子１３を駆動するロジック回路を構成する各種の素子が設けられる。
　なお、固体撮像素子１３は、図２１～図２４に示したような積層構造以外の積層構造を採用してもよい。
　＜イメージセンサの使用例＞
　図２５は、上述のイメージセンサ（固体撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、
　　前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、
　　前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、
　　ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、
　　前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、
　　前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートと
　を少なくとも有するサンプルホールド回路と
　を有する画素を備え、
　前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である
　固体撮像素子。
（２）
　前記第１のゲートおよび前記第２のノードの間に発生する容量カップリングによる第１の寄生容量と、前記第２のゲートおよび前記第２のノードの間に発生する容量カップリングによる第２の寄生容量との差が、前記規定値未満である
　上記（１）に記載の固体撮像素子。
（３）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　前記第１の寄生容量と前記第２の寄生容量との差を前記信号保持容量で除することで得られる第１の容量比が1/1000未満である
　上記（２）に記載の固体撮像素子。
（４）
　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
　それぞれの前記画素の前記第１の容量比の最大値と最小値との差分が1/1000未満である
　上記（３）に記載の固体撮像素子。
（５）
　前記第１のゲートおよび前記第３のノードの間に発生する容量カップリングによる第３の寄生容量と、前記第２のゲートおよび前記第４のノードの間に発生する容量カップリングによる第４の寄生容量との差が、前記規定値未満である
　上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　前記第３の寄生容量と前記第４の寄生容量との差を前記信号保持容量で除することで得られる第２の容量比が1/1000未満である
　上記（５）に記載の固体撮像素子。
（７）
　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
　それぞれの前記画素の前記第２の容量比の最大値と最小値との差分が1/1000未満である
　上記（６）に記載の固体撮像素子。
（８）
　前記第２のノード、前記第３のノード、および前記第４のノードに蓄積されている電荷をリセットする第３のゲートをさらに有し、
　前記第３のゲートおよび前記第２のノードの間に発生する容量カップリングによる第５の寄生容量と、前記第３のゲートおよび前記第２のノードの間に発生する容量カップリングによる第６の寄生容量との差が、前記規定値未満である
　上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　前記第５の寄生容量と前記第６の寄生容量との差を前記信号保持容量で除することで得られる第３の容量比が1/1000未満である
　上記（８）に記載の固体撮像素子。
（１０）
　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
　それぞれの前記画素の前記第３の容量比の最大値と最小値との差分が1/1000未満である
　上記（９）に記載の固体撮像素子。
（１１）
　前記第３のゲートに制御信号を供給する第１の制御信号線が設けられている配線層において、前記第１の制御信号線と、前記第３のノードおよび前記第４のノードに接続される配線との間に他の配線が配置される配線レイアウトである
　上記（１０）に記載の固体撮像素子。
（１２）
　前記増幅ゲートで生成された前記画素信号を出力するために前記画素を選択する第４のゲートをさらに有し、
　前記第４のゲートおよび前記第２のノードの間に発生する容量カップリングによる第７の寄生容量と、前記第４のゲートおよび前記第２のノードの間に発生する容量カップリングによる第８の寄生容量との差が、前記規定値未満である
　上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　前記第７の寄生容量と前記第７の寄生容量との差を前記信号保持容量で除することで得られる第４の容量比が1/1000未満である
　上記（１２）に記載の固体撮像素子。
（１４）
　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
　それぞれの前記画素の前記第４の容量比の最大値と最小値との差分が1/1000未満である
　上記（１３）に記載の固体撮像素子。
（１５）
　前記第４のゲートに制御信号を供給する第２の制御信号線が設けられている配線層において、前記第２の制御信号線と、前記第３のノードおよび前記第４のノードに接続される配線との間に他の配線が配置される配線レイアウトである
　上記（１４）に記載の固体撮像素子。
（１６）
　前記第１のゲートに制御信号を供給する第３の制御信号線、前記第２のゲートに制御信号を供給する第４の制御信号線、並びに、前記第３のゲートに制御信号を供給する第５の制御信号線および第６の制御信号線が同一の方向に延在して設けられている配線層において、
　前記第３の制御信号線と前記第４の制御信号線とが前記方向に対して線対称となるとともに、前記第５の制御信号線と前記第６の制御信号線とが前記方向に対して線対称となる配線レイアウトである
　上記（８）に記載の固体撮像素子。
（１７）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　前記第３の制御信号線および前記第５の制御信号線の間に発生する容量カップリングによる第８の寄生容量と、前記第４の制御信号線および前記第６の制御信号線の間に発生する容量カップリングによる第９の寄生容量との差を前記信号保持容量で除することで得られる第５の容量比が1/1000未満である
　上記（１６）に記載の固体撮像素子。
（１８）
　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
　それぞれの前記画素の前記第８の寄生容量の合計値と、それぞれの前記画素の前記第９の寄生容量の合計値との差分が1/1000未満である
　上記（１７）に記載の固体撮像素子。
（１９）
　複数の前記画素が前記第２のノードで２×２配列で共有される画素共有構造が用いられ、
　前記第１のゲートと前記第２のゲートとが併進対称の関係であり、
　前記第１のノードの定電流を供給し、カスコード接続された第１の電流源ゲートと第２の電流源ゲートとが線対称の関係である
　上記（１６）に記載の固体撮像素子。
（２０）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　それぞれの前記画素における前記第１のゲートおよび前記第１の電流源ゲートの間に発生する容量カップリングによる第１０の寄生容量の合計値と、それぞれの前記画素における前記第２のゲートおよび前記第１の電流源ゲートの間に発生する容量カップリングによる第１１の寄生容量の合計値との差を前記信号保持容量で除することで得られる第６の容量比が1/1000未満である
　上記（１９）に記載の固体撮像素子。
（２１）
　複数の前記画素が前記第２のノードで２×２配列で共有される画素共有構造が用いられ、
　垂直方向に隣接する前記画素の前記第１のノードどうしが線対称となるとともに、前記第１のノードどうしの間に、それぞれの前記画素が有する前記第１のキャパシタおよび前記第２のキャパシタが配置される
　上記（１）から（２０）までのいずれかに記載の固体撮像素子。
（２２）
　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
　垂直方向に隣接する前記画素のうちの、一方の前記画素の前記第１のノードと他方の前記画素の前記第１のキャパシタとの間に発生する容量カップリングによる第１２の寄生容量を前記信号保持容量で除することで得られる第６の容量比が1/1000未満であり、
　垂直方向に隣接する前記画素のうちの、一方の前記画素の前記第１のノードと他方の前記画素の前記第２のキャパシタとの間に発生する容量カップリングによる第１３の寄生容量を前記信号保持容量で除することで得られる第７の容量比が1/1000未満である
　上記（２１）に記載の固体撮像素子。
（２３）
　光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、
　　前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、
　　前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、
　　ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、
　　前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、
　　前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートと
　を少なくとも有するサンプルホールド回路と
　を有する画素を備え、
　前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　撮像装置，　１２　光学系，　１３　固体撮像素子，　１４　撮像制御回路，　１５　信号処理回路，　１６　モニタ，　１７　メモリ，　２１　画素アレイ部，　２２　タイミング制御回路，　２３　垂直走査回路，　２４　DAC，　２５　負荷MOS回路ブロック，　２６　カラム信号処理回路，　３１　画素，　４１　画素回路，　４２　サンプルホールド回路，　４３　垂直信号線，　４４　定電流源，　５１　光電変換部，　５２　転送ゲート，　５３　FDゲート，　５４　リセットゲート，　５５　キャパシタ，　５６　増幅ゲート，　５７　スイッチゲート，　６１　キャパシタ，　６２　キャパシタ，　６３　SRゲート，　６４　SDゲート６４，　６５　RBゲート，　６６　増幅ゲート，　６７　選択ゲート，　６８　定電流源

Claims (23)

  1. 　光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、
    　　前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、
    　　前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、
    　　ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、
    　　前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、
    　　前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートと
    　を少なくとも有するサンプルホールド回路と
    　を有する画素を備え、
    　前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である
    　固体撮像素子。
  2. 　前記第１のゲートおよび前記第２のノードの間に発生する容量カップリングによる第１の寄生容量と、前記第２のゲートおよび前記第２のノードの間に発生する容量カップリングによる第２の寄生容量との差が、前記規定値未満である
    　請求項１に記載の固体撮像素子。
  3. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　前記第１の寄生容量と前記第２の寄生容量との差を前記信号保持容量で除することで得られる第１の容量比が1/1000未満である
    　請求項２に記載の固体撮像素子。
  4. 　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
    　それぞれの前記画素の前記第１の容量比の最大値と最小値との差分が1/1000未満である
    　請求項３に記載の固体撮像素子。
  5. 　前記第１のゲートおよび前記第３のノードの間に発生する容量カップリングによる第３の寄生容量と、前記第２のゲートおよび前記第４のノードの間に発生する容量カップリングによる第４の寄生容量との差が、前記規定値未満である
    　請求項１に記載の固体撮像素子。
  6. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　前記第３の寄生容量と前記第４の寄生容量との差を前記信号保持容量で除することで得られる第２の容量比が1/1000未満である
    　請求項５に記載の固体撮像素子。
  7. 　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
    　それぞれの前記画素の前記第２の容量比の最大値と最小値との差分が1/1000未満である
    　請求項６に記載の固体撮像素子。
  8. 　前記第２のノード、前記第３のノード、および前記第４のノードに蓄積されている電荷をリセットする第３のゲートをさらに有し、
    　前記第３のゲートおよび前記第２のノードの間に発生する容量カップリングによる第５の寄生容量と、前記第３のゲートおよび前記第２のノードの間に発生する容量カップリングによる第６の寄生容量との差が、前記規定値未満である
    　請求項１に記載の固体撮像素子。
  9. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　前記第５の寄生容量と前記第６の寄生容量との差を前記信号保持容量で除することで得られる第３の容量比が1/1000未満である
    　請求項８に記載の固体撮像素子。
  10. 　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
    　それぞれの前記画素の前記第３の容量比の最大値と最小値との差分が1/1000未満である
    　請求項９に記載の固体撮像素子。
  11. 　前記第３のゲートに制御信号を供給する第１の制御信号線が設けられている配線層において、前記第１の制御信号線と、前記第３のノードおよび前記第４のノードに接続される配線との間に他の配線が配置される配線レイアウトである
    　請求項１０に記載の固体撮像素子。
  12. 　前記増幅ゲートで生成された前記画素信号を出力するために前記画素を選択する第４のゲートをさらに有し、
    　前記第４のゲートおよび前記第２のノードの間に発生する容量カップリングによる第７の寄生容量と、前記第４のゲートおよび前記第２のノードの間に発生する容量カップリングによる第８の寄生容量との差が、前記規定値未満である
    　請求項１に記載の固体撮像素子。
  13. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　前記第７の寄生容量と前記第７の寄生容量との差を前記信号保持容量で除することで得られる第４の容量比が1/1000未満である
    　請求項１２に記載の固体撮像素子。
  14. 　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
    　それぞれの前記画素の前記第４の容量比の最大値と最小値との差分が1/1000未満である
    　請求項１３に記載の固体撮像素子。
  15. 　前記第４のゲートに制御信号を供給する第２の制御信号線が設けられている配線層において、前記第２の制御信号線と、前記第３のノードおよび前記第４のノードに接続される配線との間に他の配線が配置される配線レイアウトである
    　請求項１４に記載の固体撮像素子。
  16. 　前記第１のゲートに制御信号を供給する第３の制御信号線、前記第２のゲートに制御信号を供給する第４の制御信号線、並びに、前記第３のゲートに制御信号を供給する第５の制御信号線および第６の制御信号線が同一の方向に延在して設けられている配線層において、
    　前記第３の制御信号線と前記第４の制御信号線とが前記方向に対して線対称となるとともに、前記第５の制御信号線と前記第６の制御信号線とが前記方向に対して線対称となる配線レイアウトである
    　請求項８に記載の固体撮像素子。
  17. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　前記第３の制御信号線および前記第５の制御信号線の間に発生する容量カップリングによる第８の寄生容量と、前記第４の制御信号線および前記第６の制御信号線の間に発生する容量カップリングによる第９の寄生容量との差を前記信号保持容量で除することで得られる第５の容量比が1/1000未満である
    　請求項１６に記載の固体撮像素子。
  18. 　複数の前記画素が前記第２のノードで共有される画素共有構造が用いられ、
    　それぞれの前記画素の前記第８の寄生容量の合計値と、それぞれの前記画素の前記第９の寄生容量の合計値との差分が1/1000未満である
    　請求項１７に記載の固体撮像素子。
  19. 　複数の前記画素が前記第２のノードで２×２配列で共有される画素共有構造が用いられ、
    　前記第１のゲートと前記第２のゲートとが併進対称の関係であり、
    　前記第１のノードの定電流を供給し、カスコード接続された第１の電流源ゲートと第２の電流源ゲートとが線対称の関係である
    　請求項１６に記載の固体撮像素子。
  20. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　それぞれの前記画素における前記第１のゲートおよび前記第１の電流源ゲートの間に発生する容量カップリングによる第１０の寄生容量の合計値と、それぞれの前記画素における前記第２のゲートおよび前記第１の電流源ゲートの間に発生する容量カップリングによる第１１の寄生容量の合計値との差を前記信号保持容量で除することで得られる第６の容量比が1/1000未満である
    　請求項１９に記載の固体撮像素子。
  21. 　複数の前記画素が前記第２のノードで２×２配列で共有される画素共有構造が用いられ、
    　垂直方向に隣接する前記画素の前記第１のノードどうしが線対称となるとともに、前記第１のノードどうしの間に、それぞれの前記画素が有する前記第１のキャパシタおよび前記第２のキャパシタが配置される
    　請求項１に記載の固体撮像素子。
  22. 　前記第１のキャパシタおよび前記第２のキャパシタは略同一の信号保持容量であり、
    　垂直方向に隣接する前記画素のうちの、一方の前記画素の前記第１のノードと他方の前記画素の前記第１のキャパシタとの間に発生する容量カップリングによる第１２の寄生容量を前記信号保持容量で除することで得られる第６の容量比が1/1000未満であり、
    　垂直方向に隣接する前記画素のうちの、一方の前記画素の前記第１のノードと他方の前記画素の前記第２のキャパシタとの間に発生する容量カップリングによる第１３の寄生容量を前記信号保持容量で除することで得られる第７の容量比が1/1000未満である
    　請求項２１に記載の固体撮像素子。
  23. 　光電変換部を少なくとも有し、第１のノードに画素信号を出力する画素回路と、
    　　前記第１のノードに一端が接続され、前記画素回路から出力されるリセットレベルの画素信号の電圧を保持する第１のキャパシタと、
    　　前記第１のノードに一端が接続され、前記画素回路から出力される画素信号レベルの画素信号の電圧を保持する第２のキャパシタと、
    　　ゲート電極に接続される第２のノードに蓄積される電荷に応じた画素信号を生成する増幅ゲートと、
    　　前記第１のキャパシタの他端との接続点となる第３のノード、および、前記第２のノードを接続する第１のゲートと、
    　　前記第２のキャパシタの他端との接続点となる第４のノード、および、前記第２のノードを接続する第２のゲートと
    　を少なくとも有するサンプルホールド回路と
    　を有する画素を備え、
    　前記サンプルホールド回路が有する２つのノードおよび２つのゲートの間にそれぞれ発生する容量カップリングによる寄生容量どうしの差が規定値未満である
    　固体撮像素子を備える電子機器。
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