WO2025192519A1 - コンバータ、パワーコンディショナ及び蓄電システム - Google Patents

Abstract

複数に分割された一次巻線（Ｌｐ１、Ｌｐ２）と、一次巻線（Ｌｐ１、Ｌｐ２）の分割数のスイッチング素子（Ｑ１、Ｑ２）と、を備える。コンバータ（１０）は、分割された一次巻線（Ｌｐ１、Ｌｐ２）のそれぞれにスイッチング素子（Ｑ１、Ｑ２）が直列に接続される。コンバータ（１０）は、スイッチング素子（Ｑ１、Ｑ２）をオンオフ制御することによって、トランス（Ｔ）の一次巻線（Ｌｐ）に入力電圧（Ｖｉ）を断続的に印加させ、トランスＴの二次巻線（Ｌｓ）に生じる誘起電圧を整流平滑して出力する。

Description

コンバータ、パワーコンディショナ及び蓄電システム

　本発明の一態様は、コンバータ、パワーコンディショナおよび蓄電システムに関する。

　再生可能エネルギーの利用拡大や、エネルギーマネジメントの促進のために、蓄電システム（ＥＳＳ）に対するニーズが高まっている。蓄電システムは、電力を蓄える蓄電池と、パワーコンディショナと、を備える(例えば、特許文献１参照)。蓄電池は、充放電可能な二次電池が用いられる。パワーコンディショナは、電力変換装置であり、直流電力を変圧する変圧器と、直流電力と交流電力とを変換する変換器と、を備える。

　パワーコンディショナの変圧器は、絶縁型で構成する場合、図７に示すようなフライバック型のコンバータ２０が用いられる。コンバータ２０は、入力電圧Ｖｉに対してトランスＴの一次巻線Ｌｐとスイッチング素子Ｑとが直列に接続されている。スイッチング素子Ｑは、制御回路２１で生成される制御信号Ｖｇによってオンオフされる。スイッチング素子Ｑのオンオフにより、入力電圧Ｖｉは、トランスＴの一次巻線Ｌｐに断続的に印加される。トランスＴは、スイッチング素子Ｑのオン１回当りで、Ｅ＝１／２・Ｌｐ・ｉ2のエネルギーを蓄え、スイッチング素子Ｑがオフすると蓄えたエネルギーを二次巻線Ｌｓにフライバック電圧Ｖｒとして出力する。トランスＴの二次巻線Ｌｓに発生するフライバック電圧Ｖｒは、ダイオードＤとキャパシタＣｏにて、整流平滑され、出力電圧Ｖｏが生成される。制御回路２１は、出力電圧Ｖｏの検出値に基づいて生成した制御信号Ｖｇによってスイッチング素子Ｑのオン時間を調整し、出力するエネルギー量を制御して出力電圧Ｖｏを調節する。制御回路２１は、例えば、周波数ｆを一定として、スイッチング素子Ｑのオン時間を調節する。いわゆるＰＷＭ制御などを行う。

特開２０２３－１８３２８号公報

　コンバータ２０において、スイッチング素子Ｑには、入力電圧Ｖｉに加えてフライバック電圧Ｖｒが印加される。フライバック電圧Ｖｒは、トランスＴの巻数比や、スイッチング素子Ｑのオンｄｕｔｙの設定などにより多少異なるが、最大で入力電圧Ｖｉ程度になる。すなわち、スイッチング素子Ｑは、入力電圧Ｖｉの２倍以上の耐圧が必要となる。

　スイッチング素子ＱとしてＭＯＳ－ＦＥＴを用いる場合、様々な耐圧の製品があるが、比較的安価なのは、９００Ｖ耐圧までであり、９００Ｖ耐圧以上の製品は、極めて高価となる。入力電圧Ｖｉが５００Ｖ超の高電圧である場合、スイッチング素子Ｑは、高価な製品を選択せざるを得ない。近年の蓄電システムの分野では、１０００Ｖ超の高電圧を発生するため、蓄電システムで使用されるコンバータ２０は、高価なものになってしまう欠点があった。スイッチング素子Ｑは、無制限に高耐圧品が存在するわけではないため、コンバータ２０が対応可能な入力電圧Ｖｉには、上限があった。

　図８に示すように、コンバータ２０を直列に接続（キャパシタＣｉ１、Ｃｉ２に対しては、並列接続）することで、それぞれのスイッチング素子Ｑに印加される電圧は、低減できる。入力電圧ＶｉをキャパシタＣｉ１、Ｃｉ２の直列回路により１／２に分圧し、それぞれにコンバータ２０は、並列に接続されている。並列に接続されたコンバータ２０のそれぞれのスイッチング素子Ｑは、入力電圧Ｖｉと同程度の耐圧の製品で対応できる。

　しかしながら、キャパシタＣｉ１、Ｃｉ２の容量バラツキ等により、分圧される電圧は、多少異なる。加えて、並列に接続されたコンバータ２０のそれぞれの制御回路２１は、出力電圧Ｖｏの検出値に基づいてＰＷＭ制御等を行うが、出力電圧Ｖｏの検出値と比較する基準電圧にバラツキがある。基準電圧のバラツキにより、並列に接続されたコンバータ２０のそれぞれ出力電圧Ｖｏは、微妙に異なり、それぞれの出力電流がバランスしない。そのため、コンバータ２０を並列に接続した構成は、それぞれの電流をバランスさせる図示しないバランス回路を付加せざるを得ない。バランス回路は、二次側が並列に接続されたコンバータ２０のそれぞれの電位差も大きいことから、複雑な回路構成となる。従って、コンバータ２０を並列に接続した構成は、複数個のコンバータ２０と共に、複雑なバランス回路が必要になり、回路規模が大きく高価なものになってしまう。

　本発明の一態様は、低耐圧のスイッチング素子を用いて、回路規模を大きくすることなく、高い入力電圧に対応できるコンバータを提供する。

　本発明の一態様は、スイッチング素子をオンオフ制御することによって、トランスの一次巻線に入力電圧を断続的に印加させ、前記トランスの二次巻線に生じる誘起電圧を整流平滑して出力するコンバータである。本発明の一態様は、複数に分割された前記一次巻線と、前記一次巻線の分割数の前記スイッチング素子と、を備える。本発明の一態様は、分割された前記一次巻線のそれぞれに前記スイッチング素子が直列に接続される。

　本発明の一態様によれば、分割された一次巻線によってそれぞれのスイッチング素子にそれぞれ印加される電圧が分圧される。従って、スイッチング素子は、入力電圧Ｖｉ程度の耐圧の製品を採用できるため、低耐圧のスイッチング素子を用いて、回路規模を大きくすることなく、高い入力電圧に対応できるコンバータを提供する。

蓄電システムの構成例を示す図である。 蓄電システムの第１の実施の形態の構成を示す図である。 蓄電システムの第２の実施の形態の構成を示す図である。 図３に示すドライブ回路の各部の波形図である。 蓄電システムの第３の実施の形態の構成を示す図である。 蓄電システムの第４の実施の形態の構成を示す図である。 従来のコンバータの構成例を示す図である。 図７に示すコンバータを並列に接続した構成例を示す図である。

　以下、図を参照して本発明の実施の形態を詳細に説明する。以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。

（第１の実施の形態）
　第１の実施の形態のコンバータ１０は、直流電力を変圧する変圧器４として、図１に示す蓄電システム１のパワーコンディショナ２等に備えられる。蓄電システム１は、蓄電素子３を備える。蓄電素子３は、電力を充放電可能な蓄電デバイスである。蓄電素子３は、例えば、リチウムイオン電池や鉛蓄電池等の二次電池や、電気二重層キャパシタ（ＥＤＬＣ）やリチウムイオンキャパシタ（ＬＩＣ）等のキャパシタが用いられる。その他各種の二次電池が用いられる。

　パワーコンディショナ２は、入力部５を備え、太陽電池（ＰＶ）、燃料電池（ＦＣ）等の発電装置７で発電された直流電力が入力部５に入力される。パワーコンディショナ２は、変圧器４と、変換器６と、を備える。

　変圧器４は、変換器６で変換された直流電力や入力部５から入力された直流電力を蓄電素子３の充電に適した高電圧に昇圧して充電制御するコンバータを備える。変圧器４は、蓄電素子３から放電された高電圧の直流電力を変換器６の変換に適した電圧に降圧するコンバータ（以下、コンバータ１０と称す）を備える。

　変換器６は、直流電力を交流電力に、交流電力を直流電力にそれぞれ変換するインバータである。変換器６は、変圧器４で変圧された直流電力や入力部５から入力された直流電力を交流電力に変換して電力系統８や負荷９に出力する。変換器６は、電力系統８から入力された交流電力を直流電力に変換する。

　コンバータ１０は、図２を参照すると、トランスＴ１を備えたフライバック型の変圧器である。トランスＴ１は、分割された一次巻線Ｌｐ１、Ｌｐ２と、一次巻線Ｌｐ１、Ｌｐ２と磁気結合された二次巻線Ｌｓと、を備える。換言すれば、トランスＴ１は、複数の一次巻線Ｌｐ１、Ｌｐ２を備え、複数の一次巻線Ｌｐ１、Ｌｐ２が入力電圧Ｖｉに対して直列に接続されており、それぞれの一次巻線Ｌｐ１、Ｌｐ２が二次巻線Ｌｓと磁気結合している。

　コンバータ１０は、一次巻線Ｌｐ１に直列に接続されたスイッチング素子Ｑ１と、一次巻線Ｌｐ２に直列に接続されたスイッチング素子Ｑ２と、を備える。コンバータ１０は、一次側回路として、一次巻線Ｌｐ１とスイッチング素子Ｑ１からなる直列回路と、一次巻線Ｌｐ２とスイッチング素子Ｑ２からなる直列回路とが、入力電圧Ｖｉに対して直列に接続される。

　スイッチング素子Ｑ１、Ｑ２は、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）で構成される。スイッチング素子Ｑ１、Ｑ２は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他のパワー素子で構成してもよい。

　コンバータ１０は、二次側の整流平滑回路として、ダイオードＤとキャパシタＣｏとを備える。トランスＴの二次巻線Ｌｓに生じる誘起電圧であるフライバック電圧Ｖｒは、ダイオードＤとキャパシタＣｏにて、整流平滑され、出力電圧Ｖｏが生成される。フライバック電圧Ｖｒの整流は、同期整流を用いてもよい。

　コンバータ１０は、スイッチング素子Ｑ１、Ｑ２を同一のタイミングでオンオフ制御する制御回路１１を備える。制御回路１１は、出力電圧Ｖｏの検出値に基づいて生成した制御信号Ｖｇ１、Ｖｇ２によってスイッチング素子Ｑ１、Ｑ２のオン時間を調整し、出力するエネルギー量を制御して出力電圧Ｖｏを調節する。制御回路１１は、例えば、周波数ｆを一定として、スイッチング素子Ｑのオン時間を調節する、いわゆるＰＷＭ制御などを行う。

　コンバータ１０において、入力電圧Ｖｉは、一次巻線Ｌｐ１、Ｌｐ２により１／２に分圧されるため、スイッチング素子Ｑ１、Ｑ２にそれぞれ印加される電圧（入力電圧Ｖｉ＋フライバック電圧Ｖｒ）も１／２に分圧される。従って、スイッチング素子Ｑ１、Ｑ２は、入力電圧Ｖｉ程度の耐圧の製品を採用できる。コンバータ１０は、スイッチング素子Ｑ１、Ｑ２に比較的安価な９００Ｖ耐圧のＭＯＳ－ＦＥＴを用いて、入力電圧Ｖｉ＝９００Ｖ程度に対応できる。

　コンバータ１０において、制御回路１１によって生成された制御信号Ｖｇ１、Ｖｇ２は、立ち上がりタイミング及び立下りタイミングが同一の信号である。スイッチング素子Ｑ１、Ｑ２は、制御信号Ｖｇ１、Ｖｇ２によって同一のタイミングでオンオフ制御されるため、２つのスイッチング素子Ｑ１、Ｑ２が扱う電力が大きくばらつくこともない。コンバータ１０は、特別なバランス回路等の付加が不要で、安価なシンプルな回路構成が可能となる。

（第２の実施の形態）
　第２の実施の形態のコンバータ１０ａは、図３を参照すると、第１の実施の形態の制御回路１１の代わりに、基準となる制御信号Ｖｇ（以下、基準信号Ｖｇと称す）を生成する制御回路２１を備える。コンバータ１０ａは、基準信号Ｖｇに基づいて制御信号Ｖｇ１、Ｖｇ２を生成するドライブ回路１２を備える。

　ドライブ回路１２は、キャパシタＣｃと、ドライブトランスＤＴと、抵抗Ｒ１～Ｒ４と、を備える。キャパシタＣｃは、制御回路２１で生成された基準信号Ｖｇの直流成分を除去するカップリングキャパシタである。ドライブトランスＤＴは、第１の実施の形態のコンバータ１０の構成に加えて、一次巻線Ｌｐａと、分割された二次巻線Ｌｄ１、Ｌｄ２とを備える。一次巻線Ｌｐａ、二次巻線Ｌｄ１、Ｌｄ２は、同じ巻き数に設定される。二次巻線Ｌｄ１は、一端がサージ電流低減用の抵抗Ｒ１（１０Ω程度）を介してスイッチング素子Ｑ１の制御端子に接続され、他端がスイッチング素子Ｑ１の低電位側端子に接続される。抵抗Ｒ２（１０ｋΩ程度）は、サージ電圧低減用にスイッチング素子Ｑ１の制御端子と低電位側端子との間に接続される。二次巻線Ｌｄ２は、一端がサージ電流低減用の抵抗Ｒ３（１０Ω程度）を介してスイッチング素子Ｑ２の制御端子に接続され、他端がスイッチング素子Ｑ２の低電位側端子に接続される。抵抗Ｒ４（１０ｋΩ程度）は、サージ電圧低減用にスイッチング素子Ｑ２の制御端子と低電位側端子との間に接続される。

　図３及び図４を参照すると、制御回路２１で生成された基準信号Ｖｇは、キャパシタＣｃによって直流成分が除去され、電圧信号ＶＬｐａとしてドライブトランスＤＴの一次巻線Ｌｐａに印加される。図４は、ドライブ回路１２の各部の波形図である。一次巻線Ｌｐａと、二次巻線Ｌｄ１、Ｌｄ２の巻き数比が同じであるため、二次巻線Ｌｄ１、Ｌｄ２にそれぞれ生じる電圧信号ＶＬｄ１、ＶＬｄ２は、電圧信号ＶＬｐａと同一の波形となる。電圧信号ＶＬｄ１は、抵抗Ｒ１、Ｒ２を介して制御信号Ｖｇ１として、電圧信号ＶＬｄ２は、抵抗Ｒ３、Ｒ４を介して制御信号Ｖｇ２としてそれぞれ出力される。制御信号Ｖｇ１、Ｖｇ２は、立ち上がりタイミング及び立下りタイミングが同一の信号であり、スイッチング素子Ｑ１、Ｑ２のそれぞれドライブに適した信号となる。

（第３の実施の形態）
　第３の実施の形態のコンバータ１０ｂは、図５を参照すると、第１の実施の形態のコンバータ１０に加えて、キャパシタＣ１、Ｃ２と、抵抗Ｒ５、Ｒ６と、を備える。

　キャパシタＣ１、Ｃ２は、入力電圧Ｖｉを分圧する直列回路として、入力電圧Ｖｉと並列に接続される。キャパシタＣ１とキャパシタＣ２との接続点は、スイッチング素子Ｑ１と一次巻線Ｌｐ２との接続点に接続される。

　キャパシタＣ１、Ｃ２は、スイッチング素子Ｑ１、Ｑ２におけるスイッチング電流のばらつきを是正する。何らかの理由でスイッチング素子Ｑ１、Ｑ２のスイッチング電流がばらついた場合、キャパシタＣ１、Ｃ２のキャパシタ電圧は、スイッチング電流が多く流れた方が降下するため、自然とスイッチング電流のばらつきが是正される。キャパシタＣ１、Ｃ２は、それぞれのスイッチング素子Ｑ１、Ｑ２の直近に接続されるため、リーケージインダクタンス等によるサージ吸収も期待できる。

　抵抗Ｒ５はキャパシタＣ１と、抵抗Ｒ６はキャパシタＣ２と、それぞれ並列に接続される。抵抗Ｒ５、Ｒ６は、高抵抗による電圧バランサであり、キャパシタＣ１、Ｃ２の容量バラツキ等による電圧値相違を是正する。

（第４の実施の形態）
　第４の実施の形態のコンバータ１０ｃは、図６を参照すると、第３の実施の形態のコンバータ１０ｂに加え、一次巻線Ｌｐ３と、スイッチング素子Ｑ３と、キャパシタＣ３と、抵抗Ｒ７と、を備える。コンバータ１０ｃのトランスＴ１ｃは、分割された一次巻線Ｌｐ１、Ｌｐ２、Ｌｐ３を備える。コンバータ１０ｃは、一次側回路として、一次巻線Ｌｐ１とスイッチング素子Ｑ１からなる直列回路と、一次巻線Ｌｐ２とスイッチング素子Ｑ２からなる直列回路と、一次巻線Ｌｐ３とスイッチング素子Ｑ３からなる直列回路とが、入力電圧Ｖｉに対して直列に接続される。

　コンバータ１０ｃは、スイッチング素子Ｑ１、Ｑ２、Ｑ３を同一のタイミングでオンオフ制御する制御回路１１ｃを備える。制御回路１１ｃは、出力電圧Ｖｏの検出値に基づいて生成した制御信号Ｖｇ１、Ｖｇ２、Ｖｇ３によってスイッチング素子Ｑ１、Ｑ２、Ｑ３のオン時間を調整し、出力するエネルギー量を制御して出力電圧Ｖｏを調節する。制御回路１１ｃは、例えば、周波数ｆを一定として、スイッチング素子Ｑのオン時間を調節する、いわゆるＰＷＭ制御などを行う。

　コンバータ１０ｃにおいて、入力電圧Ｖｉは、一次巻線Ｌｐ１、Ｌｐ２、Ｌｐ３により１／３に分圧されるため、スイッチング素子Ｑ１、Ｑ２、Ｑ３にそれぞれ印加される電圧（入力電圧Ｖｉ＋フライバック電圧Ｖｒ）も１／３に分圧される。従って、スイッチング素子Ｑ１、Ｑ２、Ｑ３は、入力電圧Ｖｉの（２／３）倍程度の耐圧の製品を採用できる。コンバータ１０ｃは、スイッチング素子Ｑ１、Ｑ２、Ｑ３に比較的安価な９００Ｖ耐圧のＭＯＳ－ＦＥＴを用いて、入力電圧Ｖｉ＝１３５０Ｖ程度に対応できる。

　キャパシタＣ１、Ｃ２、Ｃ３は、入力電圧Ｖｉを分圧する直列回路として、入力電圧Ｖｉと並列に接続される。キャパシタＣ１とキャパシタＣ２との接続点は、スイッチング素子Ｑ１と一次巻線Ｌｐ２との接続点に、キャパシタＣ２とキャパシタＣ３との接続点は、スイッチング素子Ｑ２と一次巻線Ｌｐ３との接続点に、それぞれ接続される。キャパシタＣ１、Ｃ２、Ｃ３は、スイッチング素子Ｑ１、Ｑ２、Ｑ３におけるスイッチング電流のばらつきを是正する。

　抵抗Ｒ５はキャパシタＣ１と、抵抗Ｒ６はキャパシタＣ２と、抵抗Ｒ７はキャパシタＣ３と、それぞれ並列に接続される。抵抗Ｒ５、Ｒ６、Ｒ７は、高抵抗による電圧バランサであり、キャパシタＣ１、Ｃ２、Ｃ３の容量バラツキ等による電圧値相違を是正する。

　一次巻線Ｌｐの分割数、及びスイッチング素子Ｑの個数は、４以上であってもよい。対応可能な入力電圧Ｖｉは、一次巻線Ｌｐの分割数を多くすることで、より大きくなる。一次巻線Ｌｐの分割数、及びスイッチング素子Ｑの個数を５とした場合、対応可能な入力電圧Ｖｉは、スイッチング素子Ｑに比較的安価な９００Ｖ耐圧のＭＯＳ－ＦＥＴを用いて、２２５０Ｖ程度となる。

　（まとめ）
　本発明の各実施形態にかかるコンバータ１０は、以下のように記載することもできる。
　（１）本実施の一実施形態にかかるコンバータ１０は、複数（２個）に分割された一次巻線Ｌｐ１、Ｌｐ２と、一次巻線Ｌｐ１、Ｌｐ２の分割数（２個）に対応する数のスイッチング素子Ｑ１、Ｑ２と、を備える。コンバータ１０は、分割された一次巻線Ｌｐ１、Ｌｐ２のそれぞれにスイッチング素子Ｑ１、Ｑ２が直列に接続される。コンバータ１０は、スイッチング素子Ｑ１、Ｑ２をオンオフ制御することによって、トランスＴの一次巻線Ｌｐに入力電圧Ｖｉを断続的に印加させ、トランスＴの二次巻線Ｌｓに生じる誘起電圧（フライバック電圧Ｖｒ）を整流平滑して出力する。

　本発明の一実施形態にかかるコンバータ１０によれば、入力電圧Ｖｉは、一次巻線Ｌｐ１、Ｌｐ２により１／２に分圧されるため、スイッチング素子Ｑ１、Ｑ２にそれぞれ印加される電圧（入力電圧Ｖｉ＋フライバック電圧Ｖｒ）も１／２に分圧される。従って、スイッチング素子Ｑ１、Ｑ２は、入力電圧Ｖｉ程度の耐圧の製品を採用できる。低耐圧のスイッチング素子Ｑ１、Ｑ２を用いて、回路規模を大きくすることなく、高い入力電圧に対応できる。

　（２）上記（１）に記載のコンバータ１０において、一次巻線Ｌｐ１、Ｌｐ２の分割数（２個）のスイッチング素子Ｑ１、Ｑ２を同一のタイミングでオンオフ制御する制御回路１１を備える。

　上記（２）に記載のコンバータ１０によれば、複数個（２個）のスイッチング素子Ｑ１、Ｑ２が扱う電力が大きくばらつくこともない。コンバータ１０は、特別なバランス回路等の付加が不要で、安価なシンプルな回路構成が可能となる。

　（３）上記（１）～（２）に記載のコンバータ１０は、ドライブ回路１２を備える。ドライブ回路１２は、ドライブトランスＤＴを用いて、制御回路２１で生成された基準信号Ｖｇから一次巻線Ｌｐ１、Ｌｐ２の分割数（２個）のスイッチング素子Ｑ１、Ｑ２をそれぞれドライブする制御信号Ｖｇ１、Ｖｇ２を生成する。

　上記（３）に記載のコンバータ１０ａによれば、電位の異なるスイッチング素子Ｑ１、Ｑ２のそれぞれドライブに適した制御信号Ｖｇ１、Ｖｇ２を生成できる。

　（４）上記（１）～（３）に記載のコンバータ１０、１０ａにおいて、一次巻線Ｌｐ１、Ｌｐ２とスイッチング素子Ｑ１、Ｑ２の直列回路のそれぞれに並列に接続されたキャパシタＣ１、Ｃ２を備えてもよい。

　上記（４）に記載のコンバータ１０ｂによれば、キャパシタＣ１、Ｃ２のキャパシタ電圧は、スイッチング電流が多く流れた方が降下するため、自然とスイッチング電流のばらつきが是正される。キャパシタＣ１、Ｃ２は、それぞれのスイッチング素子Ｑ１、Ｑ２の直近に接続されるため、リーケージインダクタンス等によるサージ吸収も期待できる。

　（５）上記（４）に記載のコンバータ１０ｂにおいて、キャパシタＣ１、Ｃ２のそれぞれに並列に接続された抵抗Ｒ５、Ｒ６を備えてもよい。

　上記（５）に記載のコンバータ１０ｂによれば、抵抗Ｒ５、Ｒ６は、高抵抗による電圧バランサであり、キャパシタＣ１、Ｃ２の容量バラツキ等による電圧値相違を是正できる。

　（６）本発明の一実施形態にかかるパワーコンディショナ２は、直流電力を変圧する変圧器４として（１）～（５）に記載のコンバータ１０、１０ａ、１０ｂ、１０ｃを備える。

　上記（６）に記載のパワーコンディショナ２によれば、低耐圧のスイッチング素子を用いて、１０００Ｖ超の高電圧の入出力に対応できる。

　（７）本発明の一実施形態にかかる蓄電システム１は、蓄電素子３の放電電力を変圧する変圧器４して（１）～（５）に記載のコンバータ１０、１０ａ、１０ｂ、１０ｃを備える。

　上記（７）に記載の蓄電システム１によれば、低耐圧のスイッチング素子を用いて、１０００Ｖ超の高電圧を発生する蓄電素子３に対応できる。

　以上、本発明を具体的な実施形態で説明したが、上記実施形態は例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１　蓄電システム
２　パワーコンディショナ
３　蓄電素子
４　変圧器
１０、１０ａ、１０ｂ、１０ｃ　コンバータ
１１、１１ｃ　制御回路
１２　ドライブ回路
Ｃ１、Ｃ２、Ｃ３　キャパシタ
ＤＴ　ドライブトランス
Ｌｐ１、Ｌｐ２、Ｌｐ３　一次巻線
Ｑ１、Ｑ２、Ｑ３　スイッチング素子
Ｒ５～Ｒ７　抵抗
Ｔ１、Ｔ１ｃ　トランス

Claims (7)

1. 　スイッチング素子のオンオフによって、トランスの一次巻線に入力電圧を断続的に印加させ、前記トランスの二次巻線に生じる誘起電圧を整流平滑して出力するコンバータであって、
   　複数に分割された前記一次巻線と、
   　前記一次巻線の分割数に対応する数の前記スイッチング素子と、を備え、
   　分割された前記一次巻線のそれぞれに前記スイッチング素子が直列に接続されるコンバータ。
2. 　同一のタイミングで前記一次巻線の分割数の前記スイッチング素子のオンオフを制御する制御回路を備える請求項１に記載のコンバータ。
3. 　ドライブ回路を備え、
   　前記ドライブ回路は、ドライブトランスを用いて、前記制御回路で生成された基準信号から前記一次巻線の分割数の前記スイッチング素子をそれぞれドライブする制御信号を生成する請求項２に記載のコンバータ。
4. 　前記一次巻線と前記スイッチング素子の直列回路のそれぞれに並列に接続されたキャパシタを備える請求項１又は２に記載のコンバータ。
5. 　前記キャパシタのそれぞれに並列に接続された抵抗を備える請求項４に記載のコンバータ。
6. 　請求項１又は２に記載のコンバータを備えるパワーコンディショナ。
7. 　蓄電素子と、請求項１又は２に記載のコンバータと、を備える蓄電システム。