WO2025115656A1 - 半導体装置、電子機器、車両 - Google Patents

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WO2025115656A1
WO2025115656A1 PCT/JP2024/040675 JP2024040675W WO2025115656A1 WO 2025115656 A1 WO2025115656 A1 WO 2025115656A1 JP 2024040675 W JP2024040675 W JP 2024040675W WO 2025115656 A1 WO2025115656 A1 WO 2025115656A1
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WO
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output
signal
output switch
circuit
voltage
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Application number
PCT/JP2024/040675
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English (en)
French (fr)
Inventor
憲司 村岡
ジョイタ エイドリアン
徹 宅間
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H5/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection
    • H02H5/04—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection responsive to abnormal temperature
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—ELECTRIC POWER NETWORKS; CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for DC mains or DC distribution networks

Definitions

  • This disclosure relates to semiconductor devices, electronic devices, and vehicles.
  • IPDs intelligent power devices
  • SPSs smartt power switches
  • a semiconductor device includes an output switch and an overcurrent protection circuit configured to detect an output current flowing through the output switch and apply overcurrent protection, the overcurrent protection circuit operates to limit the output current to a first overcurrent protection threshold or less until a first time has elapsed since an instruction to turn on the output switch has been issued or until a voltage across the output switch falls below a detection threshold, whichever occurs first, and when the voltage across the output switch falls below the detection threshold before the first time has elapsed since an instruction to turn on the output switch has been issued, the output current is limited to the first overcurrent protection threshold or less.
  • the output switch When the output current exceeds a second overcurrent protection threshold that is greater than the overcurrent protection threshold, the output switch is forcibly turned off, and when the output current falls below the second overcurrent protection threshold, the output switch is released from the forced off state.
  • the output current exceeds the second overcurrent protection threshold after the first time has elapsed since the output switch was instructed to turn on, or the number of times the output switch is forcibly turned off after the voltage across the output switch falls below the detection threshold reaches an upper limit, whichever comes first the output switch is forcibly turned off, and when the second time has elapsed, the output switch is released from the forced off state.
  • FIG. 1 is a diagram showing an example of a configuration of an electronic device equipped with a semiconductor device.
  • FIG. 2 is a diagram showing a first embodiment of a semiconductor device.
  • FIG. 3 is a diagram showing an example of an electronic device equipped with a mechanical fuse.
  • FIG. 4 is a diagram showing a second embodiment of the semiconductor device.
  • FIG. 5 is a diagram showing a first example of the abnormality protection operation.
  • FIG. 6 is a diagram showing a second example of the abnormality protection operation.
  • FIG. 7 is a diagram showing a third example of the abnormality protection operation.
  • FIG. 8 is a diagram showing a fourth example of the abnormality protection operation.
  • FIG. 9 is a diagram showing a first example of a start-up operation in the second embodiment.
  • FIG. 10 is a diagram showing a second example of the start-up operation in the second embodiment.
  • FIG. 11 is a diagram showing a third example of the start-up operation in the second embodiment.
  • FIG. 12 is a diagram showing a third embodiment of the semiconductor device.
  • FIG. 13 is a diagram showing the turn-off behavior of the third embodiment.
  • FIG. 14 is a diagram showing the startup behavior of the third embodiment.
  • FIG. 15 is a partially enlarged view of a portion of FIG.
  • FIG. 16 is a diagram showing a fourth embodiment of the semiconductor device.
  • FIG. 17 is a diagram showing an example of generating a count completion signal.
  • FIG. 18 is a diagram showing an example of the configuration of the control circuit.
  • FIG. 19 is a diagram showing an example of generation of an upper limit count reached signal.
  • FIG. 20 is a diagram showing an example of a mode transition.
  • FIG. 21 is a diagram showing a first example of the start-up operation in the fourth embodiment.
  • FIG. 22 is a diagram showing a second example of the start-up operation in the fourth embodiment.
  • FIG. 23 is a diagram showing a third example of the start-up operation in the fourth embodiment.
  • FIG. 24 is a diagram showing the external appearance of the vehicle.
  • An electronic device A of this example includes a semiconductor device 1, a DC power source 2, and a load 3.
  • the semiconductor device 1 is a high-side switch IC (a type of IPD) that connects/disconnects a DC power source 2 and a load 3, and is composed of an integrated power MISFET [metal insulator semiconductor field effect transistor] 9 and a controller 10.
  • a high-side switch IC a type of IPD
  • MISFET metal insulator semiconductor field effect transistor
  • the semiconductor device 1 also has a number of external electrodes as means for establishing electrical connection with the outside of the device.
  • the semiconductor device 1 has a drain electrode 11 (corresponding to the power supply electrode VBB), a source electrode 12 (corresponding to the output electrode OUT), an input electrode 13 (corresponding to the input electrode IN), and a reference voltage electrode 14 (corresponding to the ground electrode GND).
  • the controller 10 includes multiple types of functional circuits that realize various functions.
  • the multiple types of functional circuits include a circuit that generates a gate drive signal VG that drives and controls the power MISFET 9 based on an electrical signal from the outside.
  • the drain electrode 11 transmits the power supply voltage VB to the drain of the power MISFET 9 and various circuits of the controller 10.
  • the source electrode 12 is connected to the source of the power MISFET 9, and transmits the output voltage VOUT and the output current IOUT to the load 3.
  • a signal line e.g., a wire harness laid between the source electrode 12 and the load 3 generally has an inductance component L (and a resistance component).
  • the input electrode 13 transmits an input voltage (input signal) for driving the controller 10.
  • the reference voltage electrode 14 transmits a reference voltage (e.g., a ground voltage) to the controller 10.
  • a resistance component R generally accompanies the signal line between the reference voltage electrode 14 and the ground terminal.
  • a light source such as a bulb lamp or an LED (light emitting diode) lamp
  • the semiconductor device 1 includes a drain electrode 11, a source electrode 12, an input electrode 13, a reference voltage electrode 14, an enable electrode 15, a sense electrode 16, a gate control wiring 17, a power MISFET 9, and a controller 10.
  • the drain electrode 11 provides a power supply voltage VB to the power MISFET 9 and the controller 10.
  • the power supply voltage VB may be 10 V or more and 20 V or less.
  • the input electrode 13 may be connected to an MCU [micro controller unit], a DC/DC converter, an LDO [low drop out] regulator, or the like.
  • the input electrode 13 provides an input voltage to the controller 10.
  • the input voltage may be 1 V or more and 10 V or less.
  • the reference voltage electrode 14 is connected to a reference voltage wiring (ground terminal).
  • the reference voltage electrode 14 provides a reference voltage to the power MISFET 9 and the controller 10.
  • the enable electrode 15 may be connected to the MCU. An electrical signal for enabling or disabling some or all of the functions of the controller 10 is input to the enable electrode 15.
  • the sense electrode 16 transmits an electrical signal for detecting an abnormality in the controller 10 to the outside of the device.
  • the sense electrode 16 may be pulled up or down by a resistor.
  • the gate of the power MISFET 9 is connected to the controller 10 (particularly the gate control circuit 25 described below) via the gate control wiring 17.
  • the drain of the power MISFET 9 is connected to the drain electrode 11.
  • the source of the power MISFET 9 is connected to the controller 10 (particularly the current detection circuit 27 described below) and the source electrode 12.
  • the controller 10 includes a sensor MISFET 21, an input circuit 22, a current/voltage control circuit 23, a protection circuit 24, a gate control circuit 25, an active clamp circuit 26, a current detection circuit 27, a power supply reverse connection protection circuit 28, and an abnormality detection circuit 29.
  • the gate of the sensor MISFET 21 is connected to the gate control circuit 25.
  • the drain of the sensor MISFET 21 is connected to the drain electrode 11.
  • the source of the sensor MISFET 21 is connected to the current detection circuit 27.
  • the input circuit 22 is connected to the input electrode 13 and the current/voltage control circuit 23.
  • the input circuit 22 may include a Schmitt trigger circuit.
  • the input circuit 22 shapes the waveform of the electrical signal applied to the input electrode 13.
  • the signal generated by the input circuit 22 is input to the current/voltage control circuit 23.
  • the current/voltage control circuit 23 is connected to a protection circuit 24, a gate control circuit 25, a power supply reverse connection protection circuit 28, and an abnormality detection circuit 29.
  • the current/voltage control circuit 23 may include a logic circuit.
  • the current/voltage control circuit 23 generates various voltages in response to the electrical signal from the input circuit 22 and the electrical signal from the protection circuit 24.
  • the current/voltage control circuit 23 includes a drive voltage generation circuit 30, a first constant voltage generation circuit 31, a second constant voltage generation circuit 32, and a reference voltage/reference current generation circuit 33.
  • the drive voltage generation circuit 30 generates a drive voltage for driving the gate control circuit 25.
  • the drive voltage may be set to a value obtained by subtracting a predetermined value from the power supply voltage VB.
  • the drive voltage generation circuit 30 may generate a drive voltage between 5V and 15V, obtained by subtracting 5V from the power supply voltage VB.
  • the drive voltage is input to the gate control circuit 25.
  • the first constant voltage generating circuit 31 generates a first constant voltage for driving the protection circuit 24.
  • the first constant voltage generating circuit 31 may include a Zener diode or a regulator circuit (here, a Zener diode).
  • the first constant voltage may be 1 V or more and 5 V or less.
  • the first constant voltage is input to the protection circuit 24 (more specifically, the load open detection circuit 35 described later, etc.).
  • the second constant voltage generating circuit 32 generates a second constant voltage for driving the protection circuit 24.
  • the second constant voltage generating circuit 32 may include a Zener diode or a regulator circuit (here, a regulator circuit).
  • the second constant voltage may be 1 V or more and 5 V or less.
  • the second constant voltage is input to the protection circuit 24 (more specifically, the overheat protection circuit 36 and the low voltage malfunction suppression circuit 37 described later).
  • the reference voltage/reference current generating circuit 33 generates a reference voltage and a reference current for the various circuits.
  • the reference voltage may be 1 V or more and 5 V or less.
  • the reference current may be 1 mA or more and 1 A or less.
  • the reference voltage and the reference current are input to the various circuits. If the various circuits include a comparator, the reference voltage and the reference current may be input to the comparator.
  • the protection circuit 24 is connected to the current/voltage control circuit 23, the gate control circuit 25, the abnormality detection circuit 29, the source of the power MISFET 9, and the source of the sensor MISFET 21.
  • the protection circuit 24 includes an overcurrent protection circuit 34, an open load detection circuit 35, an overheat protection circuit 36, and an undervoltage malfunction suppression circuit 37.
  • the overcurrent protection circuit 34 protects the power MISFET 9 from an overcurrent.
  • the overcurrent protection circuit 34 is connected to the gate control circuit 25 and the source of the sensor MISFET 21.
  • the overcurrent protection circuit 34 may include a current monitor circuit.
  • the signal generated by the overcurrent protection circuit 34 is input to the gate control circuit 25 (more specifically, the drive signal output circuit 40 described later).
  • the load open detection circuit 35 detects the short state and open state of the power MISFET 9.
  • the load open detection circuit 35 is connected to the current/voltage control circuit 23 and the source of the power MISFET 9.
  • the signal generated by the load open detection circuit 35 is input to the current/voltage control circuit 23.
  • the overheat protection circuit 36 monitors the temperature of the power MISFET 9 and protects the power MISFET 9 from an excessive temperature rise.
  • the overheat protection circuit 36 is connected to the current/voltage control circuit 23.
  • the overheat protection circuit 36 may include a temperature sensing device such as a temperature sensing diode or a thermistor.
  • the signal generated by the overheat protection circuit 36 is input to the current/voltage control circuit 23.
  • the low-voltage malfunction suppression circuit 37 suppresses malfunction of the power MISFET 9 when the power supply voltage VB is less than a predetermined value.
  • the low-voltage malfunction suppression circuit 37 is connected to the current/voltage control circuit 23.
  • the signal generated by the low-voltage malfunction suppression circuit 37 is input to the current/voltage control circuit 23.
  • the gate control circuit 25 controls the on and off states of the power MISFET 9 and the on and off states of the sensor MISFET 21.
  • the gate control circuit 25 is connected to the current/voltage control circuit 23, the protection circuit 24, the gate of the power MISFET 9, and the gate of the sensor MISFET 21.
  • the gate control circuit 25 outputs a gate drive signal VG to the gate control wiring 17 in response to an electrical signal from the current/voltage control circuit 23 and an electrical signal from the protection circuit 24.
  • the gate drive signal VG is input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17.
  • the gate control circuit 25 turns the power MISFET 9 on and off by controlling the gate drive signal VG in response to an electrical signal (input signal) applied to the input electrode 13.
  • the gate control circuit 25 includes an oscillation circuit 38, a charge pump circuit 39, and a drive signal output circuit 40.
  • the oscillation circuit 38 oscillates in response to an electrical signal from the current/voltage control circuit 23, and generates a predetermined electrical signal.
  • the electrical signal generated by the oscillation circuit 38 is input to the charge pump circuit 39.
  • the charge pump circuit 39 generates a boost voltage VCP based on the electrical signal from the oscillation circuit 38.
  • the boost voltage VCP generated by the charge pump circuit 39 is input to the drive signal output circuit 40.
  • the drive signal output circuit 40 operates by receiving the boosted voltage VCP output from the charge pump circuit 39, and generates a gate drive signal VG in response to an electrical signal from the protection circuit 24 (more specifically, the overcurrent protection circuit 34).
  • the gate drive signal VG is input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17.
  • the sensor MISFET 21 and the power MISFET 9 are simultaneously controlled by the gate control circuit 25.
  • the active clamp circuit 26 protects the power MISFET 9 from back electromotive force.
  • the active clamp circuit 26 is connected to the drain electrode 11, the gate of the power MISFET 9, and the gate of the sensor MISFET 21.
  • the active clamp circuit 26 may include multiple diodes.
  • the active clamp circuit 26 may include a plurality of diodes connected in a forward bias to each other.
  • the active clamp circuit 26 may include a plurality of diodes connected in a reverse bias to each other.
  • the active clamp circuit 26 may include a plurality of diodes connected in a forward bias to each other, and a plurality of diodes connected in a reverse bias to each other.
  • the multiple diodes may include pn junction diodes, or Zener diodes, or pn junction diodes and Zener diodes.
  • the active clamp circuit 26 may include multiple Zener diodes connected to each other in a biased manner.
  • the active clamp circuit 26 may include Zener diodes and pn junction diodes connected to each other in a reverse biased manner.
  • the current detection circuit 27 detects the current flowing through the power MISFET 9 and the sensor MISFET 21.
  • the current detection circuit 27 is connected to the protection circuit 24, the abnormality detection circuit 29, the source of the power MISFET 9, and the source of the sensor MISFET 21.
  • the current detection signal is input to the abnormality detection circuit 29.
  • the power supply reverse connection protection circuit 28 protects the current/voltage control circuit 23 and the power MISFET 9 from reverse voltage when the DC power supply 2 is reverse connected.
  • the power supply reverse connection protection circuit 28 is connected to the reference voltage electrode 14 and the current/voltage control circuit 23.
  • the abnormality detection circuit 29 monitors the voltage of the protection circuit 24.
  • the abnormality detection circuit 29 is connected to the current/voltage control circuit 23, the protection circuit 24, and the current detection circuit 27. If an abnormality (such as a voltage fluctuation) occurs in any of the overcurrent protection circuit 34, the open load detection circuit 35, the overheat protection circuit 36, and the low voltage malfunction suppression circuit 37, the abnormality detection circuit 29 generates an abnormality detection signal according to the voltage of the protection circuit 24 and outputs it to the outside.
  • the abnormality detection circuit 29 includes a first multiplexer circuit 41 and a second multiplexer circuit 42.
  • the first multiplexer circuit 41 includes two input sections, one output section, and one selection control input section.
  • the protection circuit 24 and the current detection circuit 27 are respectively connected to the input section of the first multiplexer circuit 41.
  • the second multiplexer circuit 42 is connected to the output section of the first multiplexer circuit 41.
  • the current/voltage control circuit 23 is connected to the selection control input section of the first multiplexer circuit 41.
  • the first multiplexer circuit 41 generates an abnormality detection signal in response to the electrical signal from the current/voltage control circuit 23, the voltage detection signal from the protection circuit 24, and the current detection signal from the current detection circuit 27.
  • the abnormality detection signal generated by the first multiplexer circuit 41 is input to the second multiplexer circuit 42.
  • the second multiplexer circuit 42 includes two inputs and one output.
  • the inputs of the second multiplexer circuit 42 are connected to the output of the second multiplexer circuit 42 and the enable electrode 15, respectively.
  • the output of the second multiplexer circuit 42 is connected to the sense electrode 16.
  • an MCU When an MCU is connected to the enable electrode 15 and a pull-up or pull-down resistor is connected to the sense electrode 16, an on signal is input from the MCU to the enable electrode 15, and an abnormality detection signal is extracted from the sense electrode 16.
  • the abnormality detection signal is converted into an electrical signal by the resistor connected to the sense electrode 16. An abnormal state of the semiconductor device 1 is detected based on this electrical signal.
  • An electronic device B of this configuration example includes a control unit B10, a battery B20, a load B30, and a fuse box B40.
  • the control unit B10 drives the load B30 by receiving a power supply voltage VB from the battery B20 via the fuse box B40.
  • the control unit B10 includes a DC/DC converter B11, a microcomputer B12, an upper switch B13, a power supply electrode B14, an output electrode B15, and a reference voltage electrode B16.
  • the control unit B10 may be, for example, an ECU [electronic control unit].
  • the DC/DC converter B11 generates the desired internal power supply voltage from the power supply voltage VB and outputs it to each part of the control unit B10 (such as the microcomputer B12).
  • the microcontroller B12 receives an internal power supply voltage from the DC/DC converter B11 and controls the on/off of the upper switch B13.
  • the upper switch B13 is connected between the power supply electrode B14 and the output electrode B15, and is controlled to be turned on/off according to instructions from the microcomputer B12.
  • the power supply electrode B14 receives the power supply voltage VB from the battery B20 via the fuse box B40.
  • the output electrode B15 is connected to the load B30, for example, via the wire W3.
  • the reference voltage electrode B16 is connected to the ground terminal, for example.
  • the fuse box B40 includes n fuses B41(1) to B41(n), an input electrode B42, and output electrodes B43(1) to B43(n).
  • Fuse B41(i) is a so-called mechanical fuse, and when a current exceeding the rated value flows through it, it melts down due to Joule heat to protect the circuit.
  • the output electrode B43(1) is connected to the power supply electrode B14 of the control unit B10 via, for example, a wire W2.
  • control unit B10 In order to solve the above problem, it is possible to use an electronic fuse (so-called e-fuse) using an IPD instead of a mechanical fuse.
  • the control unit B10 often has its own input capacitor in the subsystem such as the DC/DC converter B11. Therefore, from the perspective of the electronic fuse, the control unit B10 functions as a capacitive load with a large capacitance value (generally in the mF range).
  • Semiconductor Device (Second Embodiment) 4 is a diagram showing a second embodiment of the semiconductor device 1 (i.e., a configuration example of the semiconductor device 1 replacing a mechanical fuse).
  • the fuse box B40 is replaced with the semiconductor device 1, based on the electronic device B shown in FIG.
  • the semiconductor device 1 has a configuration similar to that of the first embodiment (FIG. 2) described above, and further includes a CMODE enable electrode 51, an input circuit 52, and a mode control circuit 53. Therefore, the components already described are given the same reference numerals as those in FIG. 2 to avoid redundant explanations, and the following description will focus on new components and components related to them.
  • the power MISFET 9 is an output switch that connects/disconnects the drain electrode 11 and the source electrode 12 in response to the gate drive signal VG.
  • the overcurrent protection circuit 34 detects the output current IOUT flowing through the power MISFET 9 and controls the gate drive signal VG to apply overcurrent protection.
  • the overheat protection circuit 36 detects the monitored temperature and controls the gate drive signal VG to apply overheat protection.
  • the temperature to be monitored may be a first temperature Temp1 detected in the power element formation region including the power MISFET 9.
  • the first temperature Temp1 may be, for example, a pn junction temperature Tj1 in the power element formation region.
  • the second temperature Temp2 may be, for example, the pn junction temperature Tj2 of the analog circuit formation region or the logic circuit formation region, or the case temperature Tc of the semiconductor device 1 or the ambient temperature Ta.
  • the CMODE enable electrode 51 is an external electrode for switching the mode control circuit 53 between enabled and disabled.
  • the input circuit 52 shapes the waveform of the electrical signal applied to the CMODE enable electrode 51 and outputs it to the mode control circuit 53.
  • the mode control circuit 53 generates a mode control signal S1 for switching between setting the overcurrent protection circuit 34 and the overheat protection circuit 36 to normal mode or capacitive load drive mode.
  • the mode control signal S1 is output to each of the overcurrent protection circuit 34 and the overheat protection circuit 36.
  • the mode control circuit 53 is enabled, for example, when the electrical signal applied to the CMODE enable electrode 51 is at a high level, and is in a state in which the logical level of the mode control signal S1 can be switched.
  • the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the normal mode when the mode control signal S1 is at a high level, and are set to the capacitive load drive mode when the mode control signal S1 is at a low level.
  • the overcurrent protection circuit 34 performs a current limiting operation to limit the output current IOUT to less than or equal to the overcurrent protection threshold Iocp.
  • the overheat protection circuit 36 also repeatedly forcibly turns off and restarts the power MISFET 9 each time the monitored temperature (for example, the aforementioned temperature difference ⁇ Temp) rises to the overheat protection threshold Ttsd.
  • the mode control circuit 53 is disabled, for example, when the electrical signal applied to the CMODE enable electrode 51 is at a low level. In this case, the mode control signal S1 is fixed at a high level. Therefore, the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the normal mode.
  • the fuse box B40 mentioned above is replaced with the semiconductor device 1. That is, if the output current IOUT becomes excessive (for example, several tens to 100 A), the power MISFET 9 is forcibly turned off, thereby limiting or cutting off the output current IOUT quickly and accurately. Therefore, both the semiconductor device 1 and the control unit B10 can be safely protected. Also, unlike a configuration using a mechanical fuse, there is no need to replace a blown fuse B41(i) even if a failure occurs.
  • the semiconductor device 1 has a capacitive load drive mode as one of its operation modes. Therefore, it can appropriately drive a capacitive load (control unit B10 in this figure) without increasing the size of the power MISFET 9 or requiring additional external components.
  • this diagram shows the behavior when a resistive load (or an inductive load) is driven by the semiconductor device 1 of the second embodiment (FIG. 4).
  • the output voltage VOUT rises to the power supply voltage VB.
  • the output current IOUT reaches the target value (nominal value) without exceeding the overcurrent protection threshold Iocp.
  • the behavior of the semiconductor device 1 differs depending on whether the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to normal mode or capacitive load drive mode.
  • this diagram shows the behavior when a capacitive load (e.g., control unit B10) is driven by the semiconductor device 1 of the second embodiment (FIG. 4).
  • This diagram also shows that the electrical signal applied to the CMODE enable electrode 51 is at a low level, and the mode control signal S1 is fixed at a high level.
  • this diagram shows the behavior when the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to normal mode.
  • this figure shows the behavior of a capacitive load (e.g., control unit B10) when driven by the semiconductor device 1 of the second embodiment (FIG. 4).
  • a capacitive load e.g., control unit B10
  • the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to normal mode.
  • the overcurrent protection operation in normal mode is different from that described above.
  • this figure like the above-mentioned Figures 6 and 7, shows the behavior when a capacitive load (e.g., control unit B10) is driven by the semiconductor device 1 of the second embodiment ( Figure 4).
  • a capacitive load e.g., control unit B10
  • the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the capacitive load drive mode rather than the normal mode.
  • both the overcurrent protection threshold Iocp and the overheat protection threshold Ttsd are lowered below those in the normal mode, and the power MISFET 9 is repeatedly forced off and restarted.
  • the capacitive load drive mode makes it possible to properly drive capacitive loads that are difficult to drive in normal mode.
  • the overcurrent protection threshold Iocp and the overheat protection threshold Ttsd are lowered compared to the normal mode. Therefore, while the capacitive load is being charged, the semiconductor device 1 and the capacitive load connected thereto (e.g., the control unit B10) are maintained in a safe operation area (SOA [safety operation area]).
  • SOA safe operation area
  • At least one of the second overcurrent protection threshold Iocp2 and the second overheat protection threshold Ttsd2 may be raised stepwise to the first overcurrent protection threshold Iocp1 and the first overheat protection threshold Ttsd1 in response to an increase in the output voltage VOUT or over time.
  • the mode control circuit 53 may switch the overcurrent protection circuit 34 and the overheat protection circuit 36 from the capacitive load drive mode to the normal mode when a specific recovery condition (described in detail later) is satisfied (see “CMODE EXIT" in the figure).
  • Iocp overcurrent protection threshold
  • Iocp overcurrent protection threshold
  • the semiconductor device 1 of this configuration example can switch between normal mode and capacitive load drive mode as needed. Therefore, for example, the on-resistance of the power MISFET 9 is relatively high, and it is compatible with process technologies that require stricter overcurrent protection operations.
  • the overcurrent protection threshold Iocp is lowered (Iocp1 ⁇ Iocp2). This reduces the peak of the inrush current flowing through the capacitive load during charging.
  • the above ratio is not limited to the above in any way.
  • the overheat protection threshold Ttsd is lowered (Ttsd1 ⁇ Ttsd2). This has two effects. The first is that the semiconductor device 1 is maintained in the safe operating area while the capacitive load is not fully charged, i.e., while the capacitive load is functioning as a virtual short circuit. The second is that the semiconductor device 1 is quickly cooled to the overheat release temperature (safety temperature), so that the timing for restarting the power MISFET 9 is advanced and the capacitive load can continue to be charged. In other words, a charge pump effect is obtained, so that the output voltage VOUT can be reliably raised.
  • the overheat release temperature safety temperature
  • the capacitive load drive mode is automatically restored to the normal mode.
  • the above threshold voltage Vth corresponds to the termination threshold of the capacitive load drive mode.
  • the overcurrent protection operation after the return to the normal mode can be any of the current limiting operation, the hiccup operation, and the off-latch operation.
  • the normal mode may be automatically restored when a predetermined time (e.g., 50 ms) has elapsed since the capacitive load drive mode was set. This allows the semiconductor device 1 to be maintained within a safe operating area even if an output short circuit or other fault occurs.
  • a predetermined time e.g. 50 ms
  • the semiconductor device 1 includes a CMODE enable electrode 51 for switching between enabling and disabling the mode control circuit 53 (and thus the capacitive load drive mode). This allows the user to freely decide whether or not to use the capacitive load drive mode. Furthermore, the mode control circuit 53 can be easily switched between enabling and disabling without applying any special gimmick (such as high-frequency PWM [pulse width modulation] drive or multi-level input) to the input electrode IN.
  • any special gimmick such as high-frequency PWM [pulse width modulation] drive or multi-level input
  • ⁇ Startup operation> 9 is a diagram showing a first example of the startup operation of the semiconductor device 1 according to the second embodiment (FIG. 4). In this diagram, from the top, an output current IOUT, an output voltage VOUT, and a mode control signal S1 are depicted.
  • the mode control circuit 53 drops the mode control signal S1 to a low level when the power MISFET 9 transitions to an on state. Therefore, the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the capacitive load drive mode described above. Note that the capacitive load drive mode does not have any effect on the drive operation (e.g., slew rate) of the resistive load.
  • the mode control circuit 53 raises the mode control signal S1 to a high level. This switches the overcurrent protection circuit 34 and the overheat protection circuit 36 from the capacitive load drive mode to the normal mode.
  • the above-mentioned recovery condition is that the output voltage VOUT is detected to be higher than a predetermined threshold voltage Vth.
  • Vth VB - Vx
  • Vx bias voltage
  • the above recovery condition may also be that a predetermined time (e.g., 50 ms) has elapsed since the mode control signal S1 was lowered to a low level.
  • a predetermined time e.g., 50 ms
  • FIG. 10 is a diagram showing a second example of the startup operation of the semiconductor device 1 of the second embodiment (FIG. 4).
  • the output current IOUT, the output voltage VOUT, and the mode control signal S1 are depicted from the top.
  • the on-resistance of the power MISFET 9 is 4 m ⁇ .
  • the mode control signal S1 is pulled down to a low level, and the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the capacitive load drive mode.
  • This causes the output voltage VOUT to rise to the threshold voltage Vth within the required start-up time t1 (e.g., less than 2 ms).
  • the conditions for returning from the capacitive load drive mode to the normal mode are the same as above.
  • FIG. 11 is a diagram showing a third example of the startup operation of the semiconductor device 1 of the second embodiment (FIG. 4).
  • the output current IOUT, the output voltage VOUT, and the mode control signal S1 are depicted from the top.
  • the on-resistance of the power MISFET 9 is 4 m ⁇ .
  • the mode control signal S1 is pulled down to a low level, and the overcurrent protection circuit 34 and the overheat protection circuit 36 are set to the capacitive load drive mode.
  • This causes the output voltage VOUT to rise to the threshold voltage Vth within the required start-up time t2 (e.g., less than 7.5 ms).
  • the conditions for returning from the capacitive load drive mode to the normal mode are the same as above.
  • ⁇ Semiconductor Device (Third Embodiment)> 12 is a diagram showing a third embodiment (corresponding to a comparative example to be compared with the fourth embodiment described later) of the semiconductor device 1.
  • the semiconductor device 1 of this embodiment is based on the second embodiment (FIG. 4) described above and further includes a high speed turn-off circuit 60.
  • transistor M1 e.g., a P-channel MISFET
  • transistor M2 e.g., an N-channel MISFET
  • current sources CS1 and CS2 are clearly shown as components of the drive signal output circuit 40.
  • a resistance component R11 and an inductance component L11 of the wire harness are depicted between the application terminal of the power supply voltage VB and the drain of the power MISFET 9.
  • a resistance component R12 and an inductance component L12 of the wire harness are depicted between the source of the power MISFET 9 and a reference potential terminal (e.g., a ground terminal).
  • the source of transistor M1 is connected to the application terminal of boost voltage VCP via current source CS1.
  • the source of transistor M2 is connected to the application terminal of output voltage VOUT via current source CS2.
  • the gate of transistor M1 is connected to the application terminal of gate voltage GM1.
  • the gate of transistor M2 is connected to the application terminal of gate voltage GM2. Note that gate voltages GM1 and GM2 can each be understood as being supplied from current/voltage control circuit 23.
  • Transistors M1 and M2 connected in this way form a half-bridge output stage of the drive signal output circuit 40.
  • transistor M1 provides conduction/cutoff between current source CS1 and the gate of power MISFET 9 in response to gate voltage GM1.
  • Transistor M2 provides conduction/cutoff between the gate of power MISFET 9 and current source CS2 in response to gate voltage GM2.
  • the gate voltages GM1 and GM2 are both at a low level.
  • the transistor M1 is turned on and the transistor M2 is turned off.
  • the gate capacitance (not shown) of the power MISFET 9 is charged by the first current I1 that flows from the application terminal of the boost voltage VCP through the current source CS1 and the transistor M1 to the gate of the power MISFET 9. Therefore, the gate drive signal VG becomes a high level ( ⁇ VCP). As a result, the power MISFET 9 is turned on.
  • the gate voltages GM1 and GM2 are both at a high level. Therefore, the transistor M1 is turned off, and the transistor M2 is turned on. At this time, the gate capacitance (not shown) of the power MISFET 9 is discharged by the second current I2 that flows from the gate of the power MISFET 9 through the transistor M2 and the current source CS2 to the application terminal of the output voltage VOUT. Therefore, the gate drive signal VG becomes a low level ( ⁇ VOUT). As a result, the power MISFET 9 is turned off.
  • transistors M1 and M2 are complementarily turned on/off in response to the electrical signal (input signal) applied to the input electrode 13, and thus the gate voltages GM1 and GM2.
  • the high-speed turn-off circuit 60 quickly turns off the power MISFET 9 with a second gate discharge capability higher than the first gate discharge capability of the drive signal output circuit 40 in response to an abnormality detection signal DET (e.g., an overcurrent protection signal or an overheat protection signal).
  • DET an abnormality detection signal
  • the high speed turn-off circuit 60 includes a transistor M3 (e.g., an N-channel MISFET).
  • the drain of the transistor M3 is connected to the gate of the power MISFET 9.
  • the gate of the transistor M3 is connected to the application terminal of the abnormality detection signal DET.
  • Transistor M3 connected in this manner connects/disconnects the gate and source of power MISFET 9 in response to the abnormality detection signal DET.
  • the gate drive signal VG is pulled down to a low level ( ⁇ VOUT) without delay via the transistor M3 without relying on the drive signal output circuit 40. Therefore, the power MISFET 9 is turned off at high speed in a shorter time than in a normal turn-off using the drive signal output circuit 40.
  • the transistor M3 is in an off state. Therefore, there is no problem with the charge/discharge control of the gate drive signal VG by the drive signal output circuit 40.
  • FIG. 13 is a diagram showing the turn-off behavior of the semiconductor device 1 of the third embodiment (FIG. 12).
  • the solid line is the drain-source voltage Vds of the power MISFET 9.
  • the small dashed line is the output current IOUT flowing through the power MISFET 9.
  • an abnormality protection operation e.g., an overcurrent protection operation or an overheat protection operation.
  • the active clamp circuit 26 operates to return the power MISFET 9 to the on state (strictly speaking, the power MISFET 9 is not fully turned off).
  • the power MISFET 9 is maintained in the on state until the inductive energy stored in the inductance component of the load short-circuit path is dissipated (which may be understood as regeneration, absorption, or consumption).
  • the semiconductor device 1 must also control the turn-off of the power MISFET 9 so that the instantaneous maximum junction temperature does not exceed the absolute maximum rating.
  • the maximum peak value of the power consumption Pc becomes relatively large due to the high-speed turn-off of the power MISFET 9.
  • the total power consumption (total energy) that needs to be safely dissipated by the active clamp operation is reduced.
  • the maximum junction temperature of the power MISFET 9 is reduced. In this way, the introduction of the high-speed turn-off circuit 60 makes it possible to improve the harness ground fault tolerance.
  • Fig. 14 is a diagram showing the startup behavior of the semiconductor device 1 in the third embodiment (Fig. 12).
  • Fig. 15 is a partially enlarged diagram of a part (a dashed-dotted line frame ⁇ ) of Fig. 14. In both diagrams, the power supply voltage VB, the output voltage VOUT, and the output current IOUT are depicted from the top.
  • the semiconductor device 1 is started in the capacitive load drive mode.
  • the drain-source voltage Vds of the power MISFET 9 is likely to decrease. This causes the timing of switching from the capacitive load drive mode to the normal mode to be accelerated, which may cause a start-up failure of the capacitive load.
  • a fourth embodiment is proposed that can eliminate the start-up failure of the capacitive load.
  • Semiconductor Device (Fourth Embodiment) 16 is a diagram showing a fourth embodiment of the semiconductor device 1.
  • an overcurrent protection circuit 34 detects an output current IOUT flowing through a power MISFET 9 (corresponding to an output switch) and applies overcurrent protection.
  • the overcurrent protection circuit 34 includes a detection circuit 341, a control circuit 342, and an output circuit 343 as components for performing the overcurrent protection operation after the capacitive load drive mode ends, more specifically, for performing the forced off control of the power MISFET 9, including the hiccup operation described above.
  • the detection circuit 341 outputs an internal signal S11 according to the result of comparing the output current IOUT with the overcurrent protection threshold IocpH, for example, after the mode control signal S1 output from the mode control circuit 53 falls from high to low.
  • the detection circuit 341 may also receive an input of a sense voltage Vs ( ⁇ IOUT) according to the output current IOUT.
  • the mode control signal S1 is at a high level in the capacitive load driving mode described above, and is at a low level after the capacitive load driving mode ends.
  • the logical level of the mode control signal S1 may be the opposite to that shown in the examples of the second embodiment ( Figures 9 to 11).
  • the internal signal S11 is at a high level, for example, when the output current IOUT is greater than the overcurrent protection threshold IocpH. On the other hand, the internal signal S11 is at a low level when the output current IOUT is less than the overcurrent protection threshold IocpH. However, when the mode control signal S1 is at a high level, the internal signal S11 is fixed (masked) at a low level.
  • the overcurrent protection threshold IocpH may be set to a value (e.g., 90 A) greater than the overcurrent protection threshold IocpL (e.g., 60 A) set in the capacitive load drive mode.
  • the overcurrent protection threshold IocpH may have hysteresis.
  • the control circuit 342 receives, for example, the mode control signal S1 and count completion signal S2 output from the mode control circuit 53, and the internal signal S11 output from the detection circuit 341, and outputs the internal signal S12.
  • the internal configuration and operation of the control circuit 342 will be described later.
  • FIG. 17 shows an example of generating the count completion signal S2. This figure shows the terminal voltages (IN/CMODE) of the input electrode 13 and the CMODE enable electrode 51, the mode control signal S1, and the count completion signal S2.
  • the mode control circuit 53 starts counting time T1 (e.g., 50 ms).
  • time T1 e.g. 50 ms.
  • a CR timer or the like may be used as the means for measuring time T1.
  • the mode control signal S1 is pulled down to a low level. That is, the capacitive load drive mode is terminated not only when the drain-source voltage Vds of the power MISFET 9 falls below the detection threshold Vx, but also when time T1 has elapsed. In this case, the semiconductor device 1 transitions from the capacitive load drive mode to the normal mode without passing through the intermediate mode (details of which will be described later).
  • a pulse is generated in the count completion signal S2 when a time T1 has elapsed since the power MISFET 9 was instructed to be turned on.
  • the output circuit 343 receives the internal signals S11 and S12 and outputs a forced-off signal S34 for the power MISFET 9.
  • the forced off signal S34 is at a low level when the internal signal S11 is at a high level, and is at a high level when the internal signal S11 is at a low level.
  • the forced off signal S34 is also maintained at a low level for a time T2 (e.g., 50 ms) after a pulse is generated in the internal signal S12 (details will be described later).
  • the drive signal output circuit 40 forcibly turns off the power MISFET 9 when the forced-off signal S34 is at a low level, for example. On the other hand, the drive signal output circuit 40 releases the forced-off state of the power MISFET 9 when the forced-off signal S34 is at a high level, for example.
  • the overcurrent protection circuit 34 also includes components for performing overcurrent protection operation in the capacitive load drive mode, more specifically, a current limiting operation that pulls down the gate drive signal VG of the power MISFET 9 to limit the output current IOUT to less than or equal to the overcurrent protection threshold Iocp.
  • FIG. 18 is a diagram showing an example of the configuration of the control circuit 342.
  • the control circuit 342 in this example configuration includes a logical product operator AND, D flip-flops FF1 to FF4, inverters INV1 to INV3, a multiplexer MUX, and a logical negative sum operator NOR.
  • D flip-flop FF1 latches the inverted output signal XQ1 input to the data terminal (D) when the internal signal S11 input to the clock terminal (>) rises to a high level, and outputs it as the output signal Q1 from the output terminal (Q). D flip-flop FF1 also resets the output signal Q1 to a low level when the reset signal RST input to the reset terminal (O) falls to a low level, for example.
  • the D flip-flop FF2 latches the inverted output signal XQ2 input to the data terminal (D) when the inverted output signal XQ1 input to the clock terminal (>) rises to a high level, and outputs it as an output signal Q2 from the output terminal (Q).
  • the D flip-flop FF2 also resets the output signal Q2 to a low level when the reset signal RST input to the reset terminal (O) falls to a low level, for example.
  • the D flip-flop FF3 latches the inverted output signal XQ3 input to the data terminal (D) when the inverted output signal XQ2 input to the clock terminal (>) rises to a high level, and outputs it as an output signal Q3 from the output terminal (Q).
  • the D flip-flop FF3 also resets the output signal Q2 to a low level when the reset signal RST input to the reset terminal (O) falls to a low level, for example.
  • the D flip-flop FF4 latches the high level signal VH input to the data terminal (D) and outputs it as an output signal Q4 from the output terminal (Q).
  • the D flip-flop FF4 resets the output signal Q4 to a low level when, for example, the intermediate mode completion signal S22 input to the reset terminal (O) falls to a low level.
  • Inverter INV1 generates an inverted output signal XQ1 by inverting the logic level of output signal Q1.
  • Inverter INV2 generates an inverted output signal XQ2 by inverting the logic level of output signal Q2.
  • Inverter INV3 generates an inverted output signal XQ3 by inverting the logic level of output signal Q3.
  • the logical product operator AND generates the upper limit count reached signal S21 by performing a logical product operation on each of the output signals Q1 to Q3.
  • the upper limit count reached signal S21 is at high level when all of the output signals Q1 to Q3 are at high level.
  • the upper limit count reached signal S21 is at low level when at least one of the output signals Q1 to Q3 is at low level.
  • the NOR logic unit NOR generates the intermediate mode expiration signal S22 by performing a NOR operation on the count expiration signal S2 and the upper limit count reached signal S21.
  • the intermediate mode expiration signal S22 becomes low level when at least one of the count expiration signal S2 and the upper limit count reached signal S21 is at high level.
  • the intermediate mode expiration signal S22 becomes high level when both the count expiration signal S2 and the upper limit count reached signal S21 are at low level.
  • the multiplexer MUX selects and outputs either the output signal Q1 or the upper limit count reached signal S21 as the internal signal S12 in response to the output signal Q4.
  • the output signal Q1 can be understood as a signal synchronized with the internal signal S11. However, the internal signal S11 itself may be input to the multiplexer MUX instead of the output signal Q1.
  • the multiplexer MUX selects and outputs the upper limit count reached signal S21 as the internal signal S12.
  • the output signal Q4 is kept at a high level until the time T1 has elapsed since the mode control signal S1 was raised to a high level to instruct the power MISFET 9 to turn on and the count completion signal S2 is raised to a high level, or until the number of pulses generated by the internal signal S11 reaches the upper limit and a pulse is generated in the upper limit count reached signal S21, whichever comes first.
  • the multiplexer MUX selects and outputs the output signal Q1 as the internal signal S12.
  • the output signal Q4 is reset to a low level when the count completion signal S2 is raised to a high level after a time T1 has elapsed since the mode control signal S1 was raised to a high level as an instruction to turn on the power MISFET 9, or when the number of pulses generated by the internal signal S11 reaches the upper limit and a pulse is generated in the upper limit count reached signal S21, whichever comes first.
  • FIG. 19 shows an example of how the upper limit count reached signal S21 is generated by the counter CNT. From the top, the diagram shows the internal signal S11, the output signals Q1 to Q3, and the upper limit count reached signal S21.
  • the output signal Q1 rises to a high level. Meanwhile, the output signals Q2 and Q3 are both maintained at a low level. Therefore, the upper limit count reached signal S21 goes to a low level.
  • the upper limit can be adjusted as desired by increasing or decreasing the number of D flip-flops that form the counter CNT.
  • FIG. 20 is a diagram showing an example of mode transition in the fourth embodiment. From the top, the diagram shows the mode control signal S1, the internal signals S11 and S12, the forced off signal S34, and the operation mode state. Note that the diagram shows the capacitive load drive mode (CMODE), intermediate mode (MID), and normal mode (NORMAL) as operation modes.
  • CMODE capacitive load drive mode
  • MID intermediate mode
  • NVMAL normal mode
  • the mode control signal S1 is at a high level. Therefore, the semiconductor device 1 is in the capacitive load drive mode (CMODE).
  • the mode control signal S1 is maintained at a high level until either the time T1 has elapsed since the power MISFET 9 was instructed to be turned on, or the time the drain-source voltage Vds of the power MISFET 9 falls below the detection threshold Vx, whichever comes first.
  • the overcurrent protection circuit 34 limits the output current IOUT to an overcurrent protection threshold IocpL (e.g., 60 A) or less.
  • the overheat protection circuit 36 forcibly turns off the power MISFET 9 when the monitored temperature (e.g., the aforementioned temperature difference ⁇ Temp) exceeds the overheat protection threshold TtsdL (e.g., 30°C).
  • the internal signal S11 is fixed at a low level. Therefore, the internal signal S12 also remains at a low level. As a result, the forced off signal S34 is maintained at a high level.
  • the point at which time T1 has elapsed may be interpreted as the point at which the count completion signal S2 is raised to a high level. Also, the point at which the number of pulses generated by the internal signal S11 reaches the upper limit may be interpreted as the point at which a pulse is generated in the upper limit reached signal S21.
  • the overcurrent protection threshold Iocp and the overheat protection threshold Ttsd are raised (e.g., from 60 A to 90 A and from 30° C. to 60° C.).
  • the output slew rate SR of the gate drive signal VG may be raised (e.g., from 1.5 A/ ⁇ s to 7 A/ ⁇ s).
  • the number of times that the internal signal S11 generates a pulse has not reached the upper limit (four times). Therefore, even if a pulse is generated in the internal signal S11, the internal signal S12 is maintained at a low level. Therefore, the forced off signal S34 is not maintained at a low level for the time T2 (e.g., 50 ms). In other words, the normal hiccup operation triggered by the internal signal S12 is not performed.
  • the second and third pulses are generated in the internal signal S11 each time the output current IOUT exceeds the overcurrent protection threshold IocpH.
  • the number of times the internal signal S11 has generated pulses has not yet reached the upper limit (four times). Therefore, as with time t51, the normal hiccup operation is not performed, and the power MISFET 9 is repeatedly forced off and released depending on the comparison result between the output current IOUT and the overcurrent protection threshold IocpH.
  • the multiplexer MUX is in a state in which it selects and outputs the output signal Q1 (or the internal signal S11) as the internal signal S12. Therefore, when the internal signal S11 rises to a high level, the internal signal S12 also rises to a high level without delay. As a result, the forced off signal S34 is again maintained at a low level for the time T2. In other words, the normal hiccup operation triggered by the internal signal S12 continues.
  • the intervals (times t51 to t52, t52 to t53, and t53 to t54) at which the power MISFET 9 is repeatedly forced off and released have a length (on the order of ⁇ s) that corresponds to the response speed of the detection circuit 341. Note that if the length corresponds to the response speed of the detection circuit 341, the on/off cycle may become too short. In that case, a delay on the order of ⁇ s may be added.
  • the power MISFET 9 is repeatedly forced off and released at shorter intervals compared to the hiccup operation in the normal mode (NORMAL). Therefore, even if the capacitive load drive mode (CMODE) ends before the output voltage VOUT has risen sufficiently, it is possible to charge the capacitive load without any problems.
  • CMODE capacitive load drive mode
  • the overheat protection circuit 36 forces the power MISFET 9 off when the monitored temperature exceeds the overheat protection threshold TtsdH (e.g., 60°C).
  • the overheat protection circuit 36 cancels the forced off of the power MISFET 9 when the monitored temperature falls below the overheat protection threshold TtsdH.
  • the timing for switching the overheat protection threshold Ttsd may be the start timing of the normal mode (NORMAL) instead of the start timing of the intermediate mode (MID). In the latter case, safety is improved. However, the load drive capability may be reduced.
  • the intervals (times t51 to t52, t52 to t53, and t53 to t54) at which the power MISFET 9 is repeatedly forced off and released may have a length that depends on the response speed of the overheat protection circuit 36.
  • the intervals at which the power MISFET 9 is repeatedly forced off and released will be sufficiently short (on the order of ⁇ s) compared to the aforementioned time T2 (e.g., 50 ms).
  • This figure also shows an example of transitioning from intermediate mode (MID) to normal mode (NORMAL) at time t54 when the capacitive load drive mode (CMODE) ends at time t51 and the number of pulses generated by the internal signal S11 reaches the upper limit (4 times).
  • MID intermediate mode
  • NVMAL normal mode
  • FIG. 21 is a diagram showing a first example of the startup operation in the fourth embodiment. From the top, the diagram shows the output voltage VOUT, the mode control signal S1, the overheat protection signal TSD, and the output current IOUT.
  • the overheat protection signal TSD goes to a high level when the monitored temperature is higher than the overheat protection threshold. On the other hand, the overheat protection signal TSD goes to a low level when the monitored temperature is lower than the overheat protection threshold.
  • the overheat protection signal TSD is at a high level, the power MISFET 9 is forced off.
  • the overheat protection signal TSD is at a low level, the forced off of the power MISFET 9 is released.
  • wire harness inductance value Lwire 0.1 ⁇ H
  • wire harness resistance value Rwire 0.2 m ⁇
  • power supply voltage VB 14 V
  • ambient temperature Ta 25°C.
  • FIG. 22 is a diagram showing a second example of the startup operation in the fourth embodiment. As with FIG. 21, from the top, this diagram shows the output voltage VOUT, the mode control signal S1, the overheat protection signal TSD, and the output current IOUT.
  • wire harness inductance value Lwire 1 ⁇ H
  • wire harness resistance value Rwire 2 m ⁇
  • power supply voltage VB 14 V
  • ambient temperature Ta 25°C.
  • the wire harness inductance value Lwire and resistance value Rwire are each 10 times larger.
  • the capacitive load drive mode ends before the output voltage VOUT rises sufficiently.
  • the overcurrent protection operation and overheat protection operation are activated twice in the intermediate mode described above (see the circle for the output current IOUT).
  • the power MISFET 9 is forced off and released repeatedly at intervals shorter than those of a normal hiccup operation. Therefore, after time t72, the output voltage VOUT rises to close to the power supply voltage VB.
  • FIG. 23 is a diagram showing a third example of the startup operation in the fourth embodiment. As with the above-mentioned FIGS. 21 and 22, this diagram shows, from top to bottom, the output voltage VOUT, the mode control signal S1, the overheat protection signal TSD, and the output current IOUT.
  • wire harness inductance value Lwire 2.5 ⁇ H
  • wire harness resistance value Rwire 5 m ⁇
  • power supply voltage VB 14 V
  • ambient temperature Ta 25°C.
  • the wire harness inductance value Lwire and resistance value Rwire are 2.5 times larger.
  • the capacitive load drive mode ends immediately after the output voltage VOUT begins to rise.
  • the overcurrent protection operation and overheat protection operation are activated five times in the intermediate mode described above (see the circles for the output current IOUT).
  • the power MISFET 9 is repeatedly forced off and released at intervals shorter than those of a normal hiccup operation. Therefore, after time t82, the output voltage VOUT rises to close to the power supply voltage VB.
  • ⁇ Application example to low-side switch IC> a high-side switch IC that replaces a mechanical fuse is illustrated, but the capacitive load driving mode is not limited to this.
  • the capacitive load driving mode can be widely implemented in other IPDs.
  • the aforementioned power MISFET 9 may be provided as a low-side switch element that establishes/cuts conduction between an output electrode to which one end of a load is connected and a reference voltage electrode to which a reference voltage (e.g., ground voltage) is applied.
  • a reference voltage e.g., ground voltage
  • the mode control circuit 53 may set the operating mode to the capacitive load drive mode when the output voltage VOUT applied to the output electrode is higher than a predetermined threshold voltage Vth', and set the operating mode to the normal mode when the output voltage VOUT is lower than the threshold voltage Vth'.
  • ⁇ Application to vehicles> 24 is an external view showing one example of a vehicle configuration.
  • the vehicle X of this example configuration is equipped with various electronic devices that operate by receiving power supply from a battery.
  • Vehicle X includes not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), and xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • BEVs battery electric vehicles
  • HEVs hybrid electric vehicles
  • PHEVs/PHVs plug-in hybrid electric vehicles/plug-in hybrid vehicles
  • FCEVs/FCVs fuel cell electric vehicles/fuel cell vehicles
  • the semiconductor device 1 described above can be incorporated into any of the electronic devices installed in the vehicle X.
  • the output current (IOUT) is limited to a first overcurrent protection threshold (IocpL) or less until a first time (T1) has elapsed since a command to turn on the output switch (9) has been issued or until a voltage (Vds) across the output switch (9) falls below a detection threshold (Vx), whichever occurs first;
  • the output current (IOUT) exceeds a second overcurrent protection threshold (IocpH) that is greater than the first overcurrent protection threshold (IocpL), the output switch (9) is forcibly turned off, and if the output current (IOUT) falls below the second overcurrent protection threshold (IocpL)
  • the overcurrent protection circuit (34) a detection circuit (341) configured to output a first internal signal (S11) according to a comparison result between the output current (IOUT) and the second overcurrent protection threshold (IocpH) after a time point when a voltage (Vds) across the output switch (9) falls below the detection threshold (Vx); a control circuit (342) configured to generate a pulse in a second internal signal (S12) when the first time (T1) has elapsed since the output switch (9) was instructed to be turned on or when the number of pulse generation times of the first internal signal (S11) reaches the upper limit, whichever comes first, and to output the first internal signal (S11) or a signal (Q1) synchronized therewith as the second internal signal (S12) after the time; an output circuit (343) configured to receive the first internal signal (S11) and the second internal signal (S12) and generate a forced-off signal S34 for the output switch (9); Including, The semiconductor device (1) described in Appendix 1,
  • the control circuit (342) a counter (CNT) configured to generate a pulse in an upper limit count reaching signal (S21) when the number of pulse generation times of the first internal signal (S11) reaches the upper limit value; a multiplexer (MUX) configured to output the upper limit count reaching signal (S21) as the second internal signal (S12) until the first time (T1) has elapsed since the output switch (9) was instructed to be turned on or until a pulse is generated in the upper limit count reaching signal (S21), whichever comes first, and to output the first internal signal (S11) or a signal (Q1) synchronized therewith as the second internal signal (S12) after the first time (T1);
  • the semiconductor device (1) according to claim 2, comprising:
  • Appendix 4 The semiconductor device (1) according to any one of appendices 1 to 3, further comprising an overheat protection circuit (36) configured to detect monitored temperatures (Temp1, ⁇ Temp) and apply overheat protection.
  • an overheat protection circuit (36) configured to detect monitored temperatures (Temp1, ⁇ Temp) and apply overheat protection.
  • Appendix 8 The semiconductor device (1) according to any one of Appendices 1 to 7, wherein the output switch (9) is a high-side switch configured to establish/cut off conduction between a power supply electrode (11) and an output electrode (12), or a low-side switch configured to establish/cut off conduction between the output electrode (12) and a reference voltage electrode (14).
  • the output switch (9) is a high-side switch configured to establish/cut off conduction between a power supply electrode (11) and an output electrode (12), or a low-side switch configured to establish/cut off conduction between the output electrode (12) and a reference voltage electrode (14).

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Abstract

過電流保護回路３４は、出力スイッチ９のターンオン指示から両端間電圧Ｖｄｓが検出閾値Ｖｘを下回るまで出力電流ＩＯＵＴを過電流保護閾値ＩｏｃｐＬ以下に制限する（～ｔ５１）。過電流保護回路３４は、両端間電圧Ｖｄｓが検出閾値Ｖｘを下回って以降、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨ（＞ＩｏｃｐＬ）を上回ると出力スイッチ９を強制オフして出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨを下回ると強制オフを解除する（ｔ５１～５４）。過電流保護回路３４は、両端間電圧Ｖｄｓが検出閾値Ｖｘを下回ってから出力スイッチ９の強制オフ回数が上限値に達して以降、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨを上回ると出力スイッチ９を強制オフして時間Ｔ２が経過すると強制オフを解除する（ｔ５４～）。

Description

半導体装置、電子機器、車両
　本開示は、半導体装置、電子機器及び車両に関する。
　本願出願人は、ＩＰＤ［intelligent　power　device］、ＳＰＳ［smart　power　switch］と呼ばれる半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。
国際公開第２０１７／１８７７８５号
［概要］
　しかしながら、従来の半導体装置は、容量性負荷の駆動手法（異常保護機能との両立）について検討の余地があった。
　例えば、本開示に係る半導体装置は、出力スイッチと、前記出力スイッチに流れる出力電流を検出して過電流保護を掛けるように構成された過電流保護回路と、を備え、前記過電流保護回路は、前記出力スイッチのターンオンが指示されてから第１時間が経過する時点又は前記出力スイッチの両端間電圧が検出閾値を下回る時点のうちいずれか早く到来する時点まで、前記出力電流を第１過電流保護閾値以下に制限するように動作し、前記出力スイッチのターンオンが指示されてから前記第１時間が経過する前に前記出力スイッチの両端間電圧が前記検出閾値を下回ったときには、前記出力電流が前記第１過電流保護閾値よりも大きい第２過電流保護閾値を上回ると前記出力スイッチを強制オフして前記出力電流が前記第２過電流保護閾値を下回ると前記出力スイッチの強制オフを解除するように動作し、前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記出力スイッチの両端間電圧が前記検出閾値を下回ってから前記出力スイッチを強制オフする回数が上限値に達する時点のうちいずれか早く到来する時点以降、前記出力電流が前記第２過電流保護閾値を上回ると前記出力スイッチを強制オフして第２時間が経過すると前記出力スイッチの強制オフを解除するように動作する。
図１は、半導体装置を備えた電子機器の一構成例を示す図である。 図２は、半導体装置の第１実施形態を示す図である。 図３は、機械式ヒューズを備えた電子機器の一例を示す図である。 図４は、半導体装置の第２実施形態を示す図である。 図５は、異常保護動作の第１例を示す図である。 図６は、異常保護動作の第２例を示す図である。 図７は、異常保護動作の第３例を示す図である。 図８は、異常保護動作の第４例を示す図である。 図９は、第２実施形態における起動動作の第１例を示す図である。 図１０は、第２実施形態における起動動作の第２例を示す図である。 図１１は、第２実施形態における起動動作の第３例を示す図である。 図１２は、半導体装置の第３実施形態を示す図である。 図１３は、第３実施形態のターンオフ挙動を示す図である。 図１４は、第３実施形態の起動挙動を示す図である。 図１５は、図１４の一部が部分的に拡大された図である。 図１６は、半導体装置の第４実施形態を示す図である。 図１７は、カウント満了信号の一生成例を示す図である。 図１８は、制御回路の一構成例を示す図である。 図１９は、上限回数到達信号の一生成例を示す図である。 図２０は、モード遷移の一例を示す図である。 図２１は、第４実施形態における起動動作の第１例を示す図である。 図２２は、第４実施形態における起動動作の第２例を示す図である。 図２３は、第４実施形態における起動動作の第３例を示す図である。 図２４は、車両の外観を示す図である。
［詳細な説明］
＜電子機器＞
　図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。
　半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、パワーＭＩＳＦＥＴ［metal　insulator　semiconductor　field　effect　transistor］９と、コントローラ１０と、を集積化して成る。
　また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、入力電極１３（＝入力電極ＩＮに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）を備える。
　パワーＭＩＳＦＥＴ９は、絶縁ゲート型パワートランジスタ（＝出力スイッチ）の一例であり、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。
　コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート駆動信号ＶＧを生成する回路を含む。
　ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントローラ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に伝達する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントローラ１０を駆動するための入力電圧（入力信号）を伝達する。基準電圧電極１４は、コントローラ１０に基準電圧（例えば接地電圧）を伝達する。なお、基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。
＜半導体装置（第１実施形態）＞
　図２は、半導体装置１の第１実施形態（＝図１に示される半導体装置１の電気的構造）を示す図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。なお、半導体装置１は、車両への搭載に際して、バルブランプ、若しくはＬＥＤ［light　emitting　diode］ランプなどの光源、又は、その他の種類の電子制御デバイスへの通電制御を行うためのハイサイドスイッチとして適用され得る。
　半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、イネーブル電極１５、センス電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９及びコントローラ１０を含む。
　ドレイン電極１１（＝電源電極ＶＢＢ）は、直流電源２に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９及びコントローラ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷３に接続される。
　入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ［micro　controller　unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［low　drop　out］レギュレータなどに接続されてもよい。入力電極１３は、コントローラ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線（接地端）に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９及びコントローラ１０に基準電圧を提供する。
　イネーブル電極１５は、ＭＣＵに接続されてもよい。イネーブル電極１５には、コントローラ１０の一部又は全部の機能を有効または無効にするための電気信号が入力される。センス電極１６は、コントローラ１０の異常を検出するための電気信号を装置外部に伝達する。なお、センス電極１６は、抵抗器によりプルアップ又はプルダウンされてもよい。
　パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントローラ１０（特に後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントローラ１０（特に後述する電流検出回路２７）およびソース電極１２に接続されている。
　コントローラ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
　センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。
　入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。
　電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。
　電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
　駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
　第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。
　第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。
　基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
　保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
　過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
　負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。
　過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
　低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態をそれぞれ制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。
　ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７にゲート駆動信号ＶＧを出力する。ゲート駆動信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号）に応じてゲート駆動信号ＶＧを制御することによりパワーＭＩＳＦＥＴ９をオン／オフする。
　ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号に基づいて昇圧電圧ＶＣＰを生成する。チャージポンプ回路３９によって生成される昇圧電圧ＶＣＰは、駆動信号出力回路４０に入力される。
　駆動信号出力回路４０は、チャージポンプ回路３９から出力される昇圧電圧ＶＣＰを受けて動作し、保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じてゲート駆動信号ＶＧを生成する。ゲート駆動信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。
　アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
　アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
　複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
　電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号（＝出力電流ＩＯＵＴ）およびセンサＭＩＳＦＥＴ２１によって生成された電気信号（＝出力電流ＩＯＵＴと同じ挙動を示すセンス電流ＩＳＮＳ）に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。
　電源逆接続保護回路２８は、直流電源２が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
　異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
　異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。
　第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
　第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびイネーブル電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、センス電極１６が接続されている。
　イネーブル電極１５にＭＣＵが接続され、センス電極１６にプルアップ用またはプルダウン用の抵抗器が接続されている場合、ＭＣＵからイネーブル電極１５にオン信号が入力され、センス電極１６から異常検出信号が取り出される。異常検出信号は、センス電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。
＜機械式ヒューズの課題＞
　図３は、機械式ヒューズを備えた電子機器の一例を示す図である。本構成例の電子機器Ｂは、制御ユニットＢ１０と、バッテリＢ２０と、負荷Ｂ３０と、ヒューズボックスＢ４０と、を備える。
　制御ユニットＢ１０は、バッテリＢ２０からヒューズボックスＢ４０を介して電源電圧ＶＢの供給を受けることにより負荷Ｂ３０を駆動する。本図に即して述べると、制御ユニットＢ１０は、ＤＣ／ＤＣコンバータＢ１１と、マイコンＢ１２と、上側スイッチＢ１３と、電源電極Ｂ１４と、出力電極Ｂ１５と、基準電圧電極Ｂ１６と、含む。制御ユニットＢ１０は、例えば、ＥＣＵ［electronic　control　unit］であってもよい。
　ＤＣ／ＤＣコンバータＢ１１は、電源電圧ＶＢから所望の内部電源電圧を生成して制御ユニットＢ１０の各部（マイコンＢ１２など）に出力する。
　マイコンＢ１２は、ＤＣ／ＤＣコンバータＢ１１から内部電源電圧の供給を受けることにより上側スイッチＢ１３のオン／オフ制御を行う。
　上側スイッチＢ１３は、電源電極Ｂ１４と出力電極Ｂ１５との間に接続されており、マイコンＢ１２からの指示に応じてオン／オフ制御される。
　電源電極Ｂ１４は、バッテリＢ２０からヒューズボックスＢ４０を介して電源電圧ＶＢの供給を受ける。出力電極Ｂ１５は、例えば、ワイヤＷ３を介して負荷Ｂ３０に接続される。基準電圧電極Ｂ１６は、例えば接地端に接続される。
　ヒューズボックスＢ４０は、ｎ個のヒューズＢ４１（１）～Ｂ４１（ｎ）と、入力電極Ｂ４２と、出力電極Ｂ４３（１）～Ｂ４３（ｎ）と、を含む。
　ヒューズＢ４１（ｉ）（ただしｉ＝１，２，…，ｎ）は、入力電極Ｂ４２と出力電極Ｂ４３（ｉ）との間に接続されている。ヒューズＢ４１（ｉ）は、いわゆる機械式ヒューズであり、自身に定格以上の電流が流れるとジュール熱により溶断されて回路を保護する。
　入力電極Ｂ４２は、例えばワイヤＷ１を介してバッテリＢ２０の正極端（＝電源電圧ＶＢの印加端）に接続される。出力電極Ｂ４３（１）は、例えばワイヤＷ２を介して制御ユニットＢ１０の電源電極Ｂ１４に接続される。
　ヒューズボックスＢ４０を用いる電子機器Ｂでは、２つの問題がある。１つ目は、ヒューズＢ４１（ｉ）の反応時間（＝溶断までの所要時間）が不明で精度が悪いことである。そのため、保護対象となる制御ユニットＢ１０の破損がしばしば問題となり得る。２つ目は、溶断したヒューズＢ４１（ｉ）の交換作業が必要となることである。多くの場合、完全なシステム交換（＝ヒューズボックスＢ４０の交換）が必要となる。
　なお、上記の問題を解決するためには、例えば、機械式ヒューズに代えてＩＰＤによる電子式ヒューズ（いわゆるｅヒューズ）を用いることが考えられる。ただし、制御ユニットＢ１０は、ＤＣ／ＤＣコンバータＢ１１などのサブシステムに独自の入力キャパシタを備えることが多い。そのため、制御ユニットＢ１０は、電子ヒューズから見ると、大きな容量値（一般にはｍＦレンジ）を持つ容量性負荷として機能する。
　従って、一般的なＩＰＤによる電子ヒューズでは、制御ユニットＢ１０の起動時に大きな突入電流が流れても過熱保護機能が発動しないように、出力スイッチの大型化が必要となる。そのため、ＩＰＤのコストアップに繋がる。
　なお、ディスクリート部品によるプリチャージ回路を用意してけば、ＩＰＤの出力スイッチを大型化せずに済む。しかしながら、部品点数の増大及びＰＣＢ［printed　circuit　board］の大型化が必要となるので、電子機器全体で見ればコストアップとなり得る。
　以下では、上記の課題を解消し得る新規な半導体装置を提案する。
＜半導体装置（第２実施形態）＞
　図４は、半導体装置１の第２実施形態（＝機械式ヒューズを代替する半導体装置１の一構成例）を示す図である。本構成例の電子機器Ｂでは、先出の図３を基本としつつ、ヒューズボックスＢ４０が半導体装置１に置き換えられている。
　なお、半導体装置１のソース電極１２（＝出力電極ＯＵＴ）に外付けされる制御ユニットＢ１０は、半導体装置１から見ると、大きな容量値を持つ容量性負荷として機能する。そこで、制御ユニットＢ１０は、キャパシタＣ１及び抵抗Ｒ１の並列回路として等価的に描写されている。また、本図では、センス電極１６を接地端にプルダウンするための抵抗Ｒ２が明示されている。
　半導体装置１は、基本的に先出の第１実施形態（図２）と同様の構成であり、ＣＭＯＤＥイネーブル電極５１と、入力回路５２と、モード制御回路５３とをさらに備える。そこで、既出の構成要素については、図２と同一の符号を付すことで重複した説明を省略し、新規な構成要素及びそれらに関連する構成要素について重点的に説明する。
　パワーＭＩＳＦＥＴ９は、ゲート駆動信号ＶＧに応じてドレイン電極１１とソース電極１２との間を導通／遮断する出力スイッチである。
　過電流保護回路３４は、パワーＭＩＳＦＥＴ９に流れる出力電流ＩＯＵＴを検出して過電流保護を掛けるようにゲート駆動信号ＶＧを制御する。
　過熱保護回路３６は、監視対象温度を検出して過熱保護を掛けるようにゲート駆動信号ＶＧを制御する。
　上記の監視対象温度は、パワーＭＩＳＦＥＴ９を含むパワー素子形成領域で検出される第１温度Ｔｅｍｐ１であってもよい。なお、第１温度Ｔｅｍｐ１は、例えば、パワー素子形成領域のｐｎ接合温度Ｔｊ１であってもよい。
　また、上記の監視対象温度は、第１温度Ｔｅｍｐ１と、パワー素子形成領域以外で検出される第２温度Ｔｅｍｐ２との温度差ΔＴｅｍｐ（＝Ｔｅｍｐ１－Ｔｅｍｐ２）であってもよい。なお、第２温度Ｔｅｍｐ２は、例えばアナログ回路形成領域又はロジック回路形成領域のｐｎ接合温度Ｔｊ２であってもよいし、半導体装置１のケース温度Ｔｃ又は周囲温度Ｔａであってもよい。
　ＣＭＯＤＥイネーブル電極５１は、モード制御回路５３の有効／無効を切り替えるための外部電極である。
　入力回路５２は、ＣＭＯＤＥイネーブル電極５１に印加される電気信号の波形を整形してモード制御回路５３に出力する。
　モード制御回路５３は、過電流保護回路３４及び過熱保護回路３６それぞれを通常モードに設定するか容量性負荷駆動モードに設定するかを切り替えるためのモード制御信号Ｓ１を生成する。モード制御信号Ｓ１は、過電流保護回路３４及び過熱保護回路３６それぞれに出力される。
　なお、モード制御回路５３は、例えば、ＣＭＯＤＥイネーブル電極５１に印加される電気信号がハイレベルであるときに有効となり、モード制御信号Ｓ１の論理レベルを切り替え得る状態となる。例えば、過電流保護回路３４及び過熱保護回路３６は、モード制御信号Ｓ１がハイレベルであるときに通常モードに設定され、モード制御信号Ｓ１がローレベルであるときに容量性負荷駆動モードに設定される。
　容量性負荷駆動モードにおいて、過電流保護回路３４は、出力電流ＩＯＵＴを過電流保護閾値Ｉｏｃｐ以下に制限する電流制限動作を行う。特に、容量性負荷駆動モードにおいて、過電流保護閾値Ｉｏｃｐは、通常モードで設定される第１過電流保護閾値Ｉｏｃｐ１よりも低い第２過電流保護閾値Ｉｏｃｐ２（例えばＩｏｃｐ２＝Ｉｏｃｐ１×０．７）に設定される。
　また、過熱保護回路３６は、監視対象温度（例えば先出の温度差ΔＴｅｍｐ）が過熱保護閾値Ｔｔｓｄまで上昇する度にパワーＭＩＳＦＥＴ９の強制オフと再起動を繰り返す。特に、容量性負荷駆動モードにおいて、過熱保護閾値Ｔｔｓｄは、通常モードで設定される第１過熱保護閾値Ｔｔｓｄ１（例えばＴｔｓｄ１＝９０℃）よりも低い第２過熱保護閾値Ｔｔｓｄ２（例えばＴｔｓｄ２＝３０℃）に設定される。
　一方、モード制御回路５３は、例えば、ＣＭＯＤＥイネーブル電極５１に印加される電気信号がローレベルであるときに無効となる。この場合には、モード制御信号Ｓ１がハイレベルに固定される。従って、過電流保護回路３４及び過熱保護回路３６は、通常モードに設定される。
　このように、本構成例の電子機器Ｂでは、先出のヒューズボックスＢ４０が半導体装置１に置き換えられている。すなわち、出力電流ＩＯＵＴが過大（例えば数十～１００Ａ）となった場合には、パワーＭＩＳＦＥＴ９が強制オフされることにより、出力電流ＩＯＵＴが高速かつ高精度に制限又は遮断される。従って、半導体装置１及び制御ユニットＢ１０の双方が安全に保護され得る。また、機械式ヒューズを用いた構成と異なり、障害が生じた場合でも溶断したヒューズＢ４１（ｉ）の交換作業が不要となる。
　さらに、半導体装置１は、その動作モードとして容量性負荷駆動モードを備えている。従って、パワーＭＩＳＦＥＴ９の大型化又は追加の外部コンポーネントを要することなく容量性負荷（本図では制御ユニットＢ１０）を適切に駆動することができる。
　以下では、半導体装置１の異常保護動作に着目しつつ、半導体装置１の通常モードと容量性負荷駆動モードとの違いについて説明する。この説明により、容量性負荷駆動モードを使用する利点が明らかとなる。
＜異常保護動作＞
　図５は、第２実施形態（図４）の半導体装置１における異常保護動作の第１例を示す図である。本図では上から順に、入力電極ＩＮの印加電圧（＝入力電圧）、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴがそれぞれ描写されている。
　なお、本図では、第２実施形態（図４）の半導体装置１により抵抗性負荷（又は誘導性負荷）が駆動される場合の挙動が示されている。この場合、入力電極ＩＮに印加される電気信号がハイレベルに立ち上げられると、出力電圧ＶＯＵＴが電源電圧ＶＢまで立ち上がる。また、出力電流ＩＯＵＴは、過電流保護閾値Ｉｏｃｐを上回ることなく目標値（公称値）に達する。
　上記の挙動は、過電流保護回路３４及び過熱保護回路３６が通常モードに設定されているか容量性負荷駆動モードに設定されているかを問わない。言い換えると、第２実施形態（図４）の半導体装置１により抵抗性負荷又は誘導性負荷が駆動される場合には、過電流保護回路３４及び過熱保護回路３６が容量性負荷駆動モードに設定されていたとしても、半導体装置１の動作には特段の影響がない。
　一方、第２実施形態（図４）の半導体装置１により容量性負荷が駆動される場合には、過電流保護回路３４及び過熱保護回路３６が通常モードに設定されているか容量性負荷駆動モードに設定されているかに応じて半導体装置１の挙動が異なる。
　図６は、第２実施形態（図４）の半導体装置１における異常保護動作の第２例を示す図である。本図では上から順に、入力電極ＩＮの印加電圧（＝入力電圧）、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴがそれぞれ描写されている。
　なお、本図では、第２実施形態（図４）の半導体装置１により容量性負荷（例えば制御ユニットＢ１０）が駆動される場合の挙動が示されている。また、本図では、ＣＭＯＤＥイネーブル電極５１に印加される電気信号がローレベルとされており、モード制御信号Ｓ１がハイレベルに固定されているものとする。つまり、本図では、過電流保護回路３４及び過熱保護回路３６が通常モードに設定されている場合の挙動が示されている。
　この場合、入力電極ＩＮに印加される電気信号がハイレベルに立ち上げられると、容量性負荷に大きな突入電流が流れるので、出力電流ＩＯＵＴが急峻に増大する。このとき、過電流保護回路３４は、出力電流ＩＯＵＴが過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ１）以下となるように電流制限動作を行う。
　また、容量性負荷の容量値が大きく、パワーＭＩＳＦＥＴ９の素子サイズが小さい場合には、パワーＭＩＳＦＥＴ９の発熱が大きくなる。その結果、過熱保護回路３６は、監視対象温度（例えば先出の温度差ΔＴｅｍｐ）が過熱保護閾値Ｔｔｓｄ（＝Ｔｔｓｄ１）まで上昇する度にパワーＭＩＳＦＥＴ９の強制オフと再起動を繰り返す状態となる。
　なお、過熱保護動作によりパワーＭＩＳＦＥＴ９が強制オフされてから再起動されるまでには、ある程度の冷却時間Ｔｃｄが必要となる。その間、出力電流ＩＯＵＴが容量性負荷に供給されない状態が続く。そのため、本図で示したように、出力電圧ＶＯＵＴの立ち上げに支障を来すおそれがある。
　パワーＭＩＳＦＥＴ９の素子サイズを大型化すれば、過熱保護動作が発動しにくくなるので、出力電圧ＶＯＵＴを正しく立ち上げることができる。ただし、先にも述べた通り、パワーＭＩＳＦＥＴ９の大型化は、半導体装置１のコストアップに繋がる。
　図７は、第２実施形態（図４）の半導体装置１における異常保護動作の第３例を示す図である。本図では上から順に、入力電極ＩＮの印加電圧（＝入力電圧）、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴがそれぞれ描写されている。
　なお、本図では、先出の図６と同じく、第２実施形態（図４）の半導体装置１により容量性負荷（例えば制御ユニットＢ１０）が駆動される場合の挙動が示されている。また、過電流保護回路３４及び過熱保護回路３６が通常モードに設定されている点についても先と同様である。ただし、通常モードでの過電流保護動作が先とは異なる。
　本図に即して述べると、過電流保護回路３４は、出力電流ＩＯＵＴが過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ１）まで増大した時点でパワーＭＩＳＦＥＴ９を強制オフし続けるようにオフラッチ動作を実施する。
　このようなオフラッチ動作は、ＡＥＣ－Ｑ１００－０１２規格のような厳しい安全基準への適合を目的とする場合には極めて有効である。しかしながら、容量性負荷の駆動を鑑みれば、不適と言わざるを得ない。なぜなら、パワーＭＩＳＦＥＴ９の強制オフラッチに伴い、容量性負荷に対する出力電流ＩＯＵＴの供給が完全に遮断されるので、出力電圧ＶＯＵＴが全く立ち上がらなくなるからである。
　そのため、過電流保護回路３４がオフラッチ動作を行う場合には、パワーＭＩＳＦＥＴ９を大型化しても何ら意味はなく、外部のプリチャージ回路が必須となる。
　図８は、第２実施形態（図４）の半導体装置１における異常保護動作の第４例を示す図である。本図では上から順に、入力電極ＩＮの印加電圧（＝入力電圧）、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴがそれぞれ描写されている。
　なお、本図では、先出の図６及び図７と同様、第２実施形態（図４）の半導体装置１により容量性負荷（例えば制御ユニットＢ１０）が駆動される場合の挙動が示されている。ただし、過電流保護回路３４及び過熱保護回路３６が通常モードではなく容量性負荷駆動モードに設定されている点が先とは異なる。
　本図に即して述べると、容量性負荷駆動モードにおいて、過電流保護回路３４は、出力電流ＩＯＵＴを過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ２＜Ｉｏｃｐ１）以下に制限する電流制限動作を行う。また、過熱保護回路３６は、監視対象温度（例えば先出の温度差ΔＴｅｍｐ）が過熱保護閾値Ｔｔｓｄ（＝Ｔｔｓｄ２＜Ｔｔｓｄ１）まで上昇する度にパワーＭＩＳＦＥＴ９の強制オフと再起動を繰り返す。
　このように、容量性負荷駆動モードでは、過電流保護閾値Ｉｏｃｐ及び過熱保護閾値Ｔｔｓｄの双方（少なくとも過熱保護閾値Ｔｔｓｄ）が通常モードよりも引き下げられた状態で、パワーＭＩＳＦＥＴ９の強制オフと再起動が繰り返される状態となる。
　従って、過熱保護動作によりパワーＭＩＳＦＥＴ９が強制オフされてから再起動されるまでの冷却時間Ｔｃｄが短くなる。その結果、パワーＭＩＳＦＥＴ９の大型化、又は、外部のプリチャージ回路を要することなく、容量性負荷を充電して出力電圧ＶＯＵＴを立ち上げることが可能となる。
　このように、容量性負荷駆動モードであれば、通常モードでの駆動が難しい容量性負荷を適切に駆動することが可能となる。
　また、容量性負荷駆動モードでは、先にも述べたように、過電流保護閾値Ｉｏｃｐ及び過熱保護閾値Ｔｔｓｄが通常モードよりも引き下げられている。従って、容量性負荷を充電している間、半導体装置１及びこれに接続される容量性負荷（例えば制御ユニットＢ１０）が安全動作領域（いわゆるＳＯＡ［safety　operation　area］）に維持される。
　なお、容量性負荷駆動モードにおいて、第２過電流保護閾値Ｉｏｃｐ２及び第２過熱保護閾値Ｔｔｓｄ２の少なくとも一方は、出力電圧ＶＯＵＴの上昇に応じて、又は、時間の経過と共に、第１過電流保護閾値Ｉｏｃｐ１及び第１過熱保護閾値Ｔｔｓｄ１まで段階的に引き上げられてもよい。
　また、モード制御回路５３は、所定の復帰条件（詳細は後述）が充足されたときに、過電流保護回路３４及び過熱保護回路３６を容量性負荷駆動モードから通常モードに切り替えてもよい（本図中の「ＣＭＯＤＥ　ＥＸＩＴ」を参照）。
　例えば、通常モード復帰後の過電流保護動作としては、容量性負荷駆動モードと同様、出力電流ＩＯＵＴを過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ１）以下に制限する電流制限動作であってもよい。
　また、例えば、通常モード復帰後の過電流保護動作としては、出力電流ＩＯＵＴが過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ１）まで増大する度にパワーＭＩＳＦＥＴ９の強制オフと再起動を繰り返すヒカップ動作であってもよい。このようなヒカップ動作であれば、上記の電流制限動作よりもパワーＭＩＳＦＥＴ９の発熱が抑えられる。
　また、例えば、通常モード復帰後の過電流保護動作としては、出力電流ＩＯＵＴが過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ１）まで増大した時点でパワーＭＩＳＦＥＴ９を強制オフし続けるオフラッチ動作であってもよい。このようなオフラッチ動作であれば、上記の電流制限動作及びヒカップ動作と比べて、さらに過電流発生時の安全性が高められる。
　このように、本構成例の半導体装置１であれば、必要に応じて通常モードと容量性負荷駆動モードが切り替えられる。従って、例えば、パワーＭＩＳＦＥＴ９のオン抵抗が比較的高く、より厳しい過電流保護動作を必要とするプロセステクノロジとも互換性がある。
　上記した容量性負荷駆動モードの動作とアーキテクチャを要約すると、最も重要な属性は次の通りである。
　（１）容量性負荷駆動モードでは、過熱保護動作として過熱検出／再起動動作（＝過熱検出によるパワーＭＩＳＦＥＴ９の強制オフと過熱解除によるパワーＭＩＳＦＥＴ９の再起動を繰り返す状態）が強制される。これにより、出力電圧ＶＯＵＴが十分に立ち上がるまで容量性負荷が繰り返し充電される。
　（２）容量性負荷駆動モードでは、過電流保護動作として電流制限動作が強制される。これにより、容量性負荷が完全に充電される前に出力電流ＩＯＵＴがオフラッチされることを防止することができる。
　（３）容量性負荷駆動モードでは、過電流保護閾値Ｉｏｃｐが引き下げられる（Ｉｏｃｐ１→Ｉｏｃｐ２）。これにより、充電中の容量性負荷に流れる突入電流のピークが低減される。例えば、容量性負荷駆動モードで設定される第２過電流保護閾値Ｉｏｃｐ２は、通常モードで設定される第１過電流保護閾値Ｉｏｃｐ１の７０％（すなわちＩｏｃｐ２＝Ｉｏｃｐ１×０．７）であってもよい。ただし、上記の比率は、何ら上記に限定されるものではない。
　（４）容量性負荷駆動モードでは、過熱保護閾値Ｔｔｓｄが引き下げられる（Ｔｔｓｄ１→Ｔｔｓｄ２）。これには２つの効果がある。１つ目は、容量性負荷が完全に充電されていない間、すなわち、容量性負荷が仮想短絡として機能している間、半導体装置１が安全動作領域に維持されるという効果である。２つ目は、半導体装置１が過熱解除温度（安全温度）まで速やかに冷却されるので、パワーＭＩＳＦＥＴ９の再起動タイミングが早まり、容量性負荷を充電し続けることができるという効果である。すなわち、チャージポンプ効果が得られるので、出力電圧ＶＯＵＴを確実に立ち上げることができる。
　（５）出力電圧ＶＯＵＴが所定の閾値電圧Ｖｔｈよりも高くなった時点で容量性負荷駆動モードから通常モードに自動復帰される。すなわち、上記の閾値電圧Ｖｔｈは、容量性負荷駆動モードの終了閾値に相当する。なお、通常モード復帰後の過電流保護動作については、先にも述べたように、電流制限動作、ヒカップ動作、又は、オフラッチ動作のいずれであっても構わない。
　（６）容量性負荷駆動モードに設定されてから所定時間（例えば５０ｍｓ）が経過した時点で通常モードに自動復帰されてもよい。これにより、出力短絡又はその他の障害が生じた場合でも半導体装置１を安全動作領域に維持することができる。
　（７）半導体装置１は、モード制御回路５３（延いては容量性負荷駆動モード）の有効／無効を切り替えるためのＣＭＯＤＥイネーブル電極５１を備える。これにより、ユーザは、容量性負荷駆動モードを利用するか否かを任意に決定することができる。さらに、入力電極ＩＮに特別なギミック（高周波ＰＷＭ［pulse　width　modulation］駆動又は複数レベル入力など）を適用することなく、簡易にモード制御回路５３の有効／無効を切り替えることができる。
＜起動動作＞
　図９は、第２実施形態（図４）の半導体装置１における起動動作の第１例を示す図である。本図では、上から順に、出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、及び、モード制御信号Ｓ１がそれぞれ描写されている。
　なお、本図では、第２実施形態（図４）の半導体装置１により純粋な抵抗性負荷（例えばＲ１＝２Ω、Ｃ１＝０Ｆ）が駆動される場合の挙動が示されている。また、パワーＭＩＳＦＥＴ９のオン抵抗は４ｍΩとする。
　本図で示すように、モード制御回路５３は、パワーＭＩＳＦＥＴ９のオン遷移時において、モード制御信号Ｓ１をローレベルに立ち下げる。従って、過電流保護回路３４及び過熱保護回路３６が先述の容量性負荷駆動モードに設定される。なお、容量性負荷駆動モードは、抵抗性負荷の駆動動作（例えばスルーレート）に何ら影響を及ぼさない。
　また、モード制御回路５３は、所定の復帰条件が充足されたときにモード制御信号Ｓ１をハイレベルに立ち上げる。これにより、過電流保護回路３４及び過熱保護回路３６が容量性負荷駆動モードから通常モードに切り替えられる。
　本図に即して述べると、上記の復帰条件として、出力電圧ＶＯＵＴが所定の閾値電圧Ｖｔｈよりも高くなったことが検出されている。例えば、閾値電圧Ｖｔｈは、電源電圧ＶＢ（例えば１４Ｖ）よりもバイアス電圧Ｖｘ（例えば２Ｖ）だけ低い電圧値（Ｖｔｈ＝ＶＢ－Ｖｘ）に設定されていてもよい。このような設定によれば、出力電圧ＶＯＵＴが十分に立ち上がった時点で容量性負荷駆動モードが自動的に終了される。
　また、上記の復帰条件としては、モード制御信号Ｓ１がローレベルに立ち下げられてから所定時間（例えば５０ｍｓ）が経過したことが検出されてもよい。
　図１０は、第２実施形態（図４）の半導体装置１における起動動作の第２例を示す図である。本図では、先出の図９と同じく、上から順に、出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、及び、モード制御信号Ｓ１がそれぞれ描写されている。
　なお、本図では、第２実施形態（図４）の半導体装置１により容量性負荷（例えばＲ１＝２Ω、Ｃ１＝１ｍＦ）が駆動される場合の挙動が示されている。また、パワーＭＩＳＦＥＴ９のオン抵抗は４ｍΩとする。
　本図で示すように、パワーＭＩＳＦＥＴ９のオン遷移時には、モード制御信号Ｓ１がローレベルに立ち下げられて、過電流保護回路３４及び過熱保護回路３６が容量性負荷駆動モードに設定される。これにより、出力電圧ＶＯＵＴは、要求範囲内の起動時間ｔ１（例えば２ｍｓ未満）で閾値電圧Ｖｔｈまで上昇する。容量性負荷駆動モードから通常モードへの復帰条件（出力電圧監視又はタイマ監視）については、先と同様である。
　図１１は、第２実施形態（図４）の半導体装置１における起動動作の第３例を示す図である。本図では、先の図９及び図１０と同様、上から順に、出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、及び、モード制御信号Ｓ１がそれぞれ描写されている。
　なお、本図では、第２実施形態（図４）の半導体装置１により、図１０よりも大容量の容量性負荷（例えば、Ｒ１＝２Ω、Ｃ１＝４ｍＦ）が駆動される場合の挙動が示されている。また、パワーＭＩＳＦＥＴ９のオン抵抗は４ｍΩとする。
　本図で示すように、パワーＭＩＳＦＥＴ９のオン遷移時には、モード制御信号Ｓ１がローレベルに立ち下げられて、過電流保護回路３４及び過熱保護回路３６が容量性負荷駆動モードに設定される。これにより、出力電圧ＶＯＵＴは、要求範囲内の起動時間ｔ２（例えば７．５ｍｓ未満）で閾値電圧Ｖｔｈまで上昇する。容量性負荷駆動モードから通常モードへの復帰条件（出力電圧監視又はタイマ監視）については、先と同様である。
＜半導体装置（第３実施形態）＞
　図１２は、半導体装置１の第３実施形態（＝後出の第４実施形態と対比される比較例に相当）を示す図である。本実施形態の半導体装置１は、先出の第２実施形態（図４）を基本としつつ、高速ターンオフ回路６０をさらに備える。
　また、本図では、駆動信号出力回路４０の構成要素として、トランジスタＭ１（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ２（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ１及びＣＳ２と、が明示されている。
　なお、本図では、電源電圧ＶＢの印加端とパワーＭＩＳＦＥＴ９のドレインとの間に、ワイヤーハーネスの抵抗成分Ｒ１１及びインダクタンス成分Ｌ１１が描写されている。また、本図では、パワーＭＩＳＦＥＴ９のソースと基準電位端（例えば接地端）との間に、ワイヤーハーネスの抵抗成分Ｒ１２及びインダクタンス成分Ｌ１２が描写されている。
　電流源ＣＳ１（＝第１電流源に相当）は、ゲート駆動信号ＶＧをハイレベル（＝オン時の論理レベル）に切り替えるときに、パワーＭＩＳＦＥＴ９のゲート容量（不図示）を充電するための第１電流Ｉ１を生成する。
　電流源ＣＳ２（＝第２電流源に相当）は、ゲート駆動信号ＶＧをローレベル（＝オフ時の論理レベル）に切り替えるときに、パワーＭＩＳＦＥＴ９のゲート容量（不図示）を放電するための第２電流Ｉ２を生成する。
　トランジスタＭ１のソースは、電流源ＣＳ１を介して昇圧電圧ＶＣＰの印加端に接続される。トランジスタＭ２のソースは、電流源ＣＳ２を介して出力電圧ＶＯＵＴの印加端に接続される。トランジスタＭ１及びＭ２それぞれのドレインは、いずれもパワーＭＩＳＦＥＴ９のゲート（＝ゲート駆動信号ＶＧの印加端）に接続される。トランジスタＭ１のゲートは、ゲート電圧ＧＭ１の印加端に接続される。トランジスタＭ２のゲートは、ゲート電圧ＧＭ２の印加端に接続される。なお、ゲート電圧ＧＭ１及びＧＭ２は、それぞれ、電流・電圧制御回路２３から供給されるものとして理解され得る。
　このように接続されたトランジスタＭ１及びＭ２は、駆動信号出力回路４０のハーフブリッジ出力段を形成している。本図に即して述べると、トランジスタＭ１は、ゲート電圧ＧＭ１に応じて電流源ＣＳ１とパワーＭＩＳＦＥＴ９のゲートとの間を導通／遮断する。また、トランジスタＭ２は、ゲート電圧ＧＭ２に応じてパワーＭＩＳＦＥＴ９のゲートと電流源ＣＳ２との間を導通／遮断する。
　例えば、入力電極１３に印加された電気信号（入力信号）がハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）であるときには、ゲート電圧ＧＭ１及びＧＭ２がいずれもローレベルとされる。そのため、トランジスタＭ１がオン状態となり、トランジスタＭ２がオフ状態となる。このとき、昇圧電圧ＶＣＰの印加端から電流源ＣＳ１及びトランジスタＭ１を介してパワーＭＩＳＦＥＴ９のゲートに流れる第１電流Ｉ１によりパワーＭＩＳＦＥＴ９のゲート容量（不図示）が充電される。従って、ゲート駆動信号ＶＧがハイレベル（≒ＶＣＰ）となる。その結果、パワーＭＩＳＦＥＴ９がオン状態となる。
　また、例えば、入力電極１３に印加された電気信号（入力信号）がローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）であるときには、ゲート電圧ＧＭ１及びＧＭ２がいずれもハイレベルとされる。そのため、トランジスタＭ１がオフ状態となり、トランジスタＭ２がオン状態となる。このとき、パワーＭＩＳＦＥＴ９のゲートからトランジスタＭ２及び電流源ＣＳ２を介して出力電圧ＶＯＵＴの印加端に流れる第２電流Ｉ２によりパワーＭＩＳＦＥＴ９のゲート容量（不図示）が放電される。従って、ゲート駆動信号ＶＧがローレベル（≒ＶＯＵＴ）となる。その結果、パワーＭＩＳＦＥＴ９がオフ状態となる。
　このように、トランジスタＭ１及びＭ２は、入力電極１３に印加された電気信号（入力信号）、延いては、ゲート電圧ＧＭ１及びＧＭ２に応じて相補的にオン／オフされる。
　高速ターンオフ回路６０は、異常検出信号ＤＥＴ（例えば過電流保護信号又は過熱保護信号）に応じて、駆動信号出力回路４０が持つ第１のゲート放電能力よりも高い第２のゲート放電能力でパワーＭＩＳＦＥＴ９を高速ターンオフする。
　本図に即して述べると、高速ターンオフ回路６０は、トランジスタＭ３（例えばＮチャネル型ＭＩＳＦＥＴ）を含む。トランジスタＭ３のドレインは、パワーＭＩＳＦＥＴ９のゲートに接続される。トランジスタＭ３のソースは、パワーＭＩＳＦＥＴ９のソース（＝出力電圧ＶＯＵＴの印加端）に接続される。トランジスタＭ３のゲートは、異常検出信号ＤＥＴの印加端に接続される。
　このように接続されたトランジスタＭ３は、異常検出信号ＤＥＴに応じてパワーＭＩＳＦＥＴ９のゲートとソースとの間を導通／遮断する。
　例えば、異常検出信号ＤＥＴがハイレベル（＝異常検出時の論理レベル）であるときには、トランジスタＭ３がオン状態となる。従って、駆動信号出力回路４０のゲート放電経路（＝パワーＭＩＳＦＥＴ９のゲートとソースとの間に直列接続されたトランジスタＭ２及び電流源ＣＳ２）がトランジスタＭ３によりバイパスされる。
　その結果、ゲート駆動信号ＶＧは、駆動信号出力回路４０に依ることなくトランジスタＭ３を介して遅滞なくローレベル（≒ＶＯＵＴ）に引き下げられる。従って、駆動信号出力回路４０を用いる通常ターンオフと比べて、パワーＭＩＳＦＥＴ９がより短い時間で高速ターンオフされる。
　一方、異常検出信号ＤＥＴがローレベル（＝異常未検出時の論理レベル）であるときには、トランジスタＭ３がオフ状態となる。従って、駆動信号出力回路４０によるゲート駆動信号ＶＧの充放電制御に支障を来すことはない。
　図１３は、第３実施形態（図１２）の半導体装置１によるターンオフ挙動を示す図である。実線は、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓである。小破線は、パワーＭＩＳＦＥＴ９に流れる出力電流ＩＯＵＴである。大破線は、パワーＭＩＳＦＥＴ９の消費電力Ｐｃ（＝ＩＯＵＴ×Ｖｄｓ）である。
　例えば、ソース電極１２（＝出力電極ＯＵＴ）の地絡が生じたときには、異常保護動作（例えば過電流保護動作又は過熱保護動作）により、パワーＭＩＳＦＥＴ９が強制的にオフ状態とされる。パワーＭＩＳＦＥＴ９の強制オフに伴い、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが所定の最大ピーク値（＝アクティブクランプ電圧Ｖｃｌｐ）に達すると、アクティブクランプ回路２６の働きにより、パワーＭＩＳＦＥＴ９がオン状態（厳密にはパワーＭＩＳＦＥＴ９がフルオフされていない状態）に戻る。
　なお、パワーＭＩＳＦＥＴ９は、負荷短絡経路のインダクタンス成分に蓄えられた誘導エネルギーが放散（回生、吸収又は消費と理解されてもよい）されるまでオン状態に維持される。ここで、半導体装置１は、パワーＭＩＳＦＥＴ９のターンオフに伴って負荷短絡経路のインダクタンス成分に蓄えられる誘導エネルギー（＝安全に放散させる必要のある総エネルギー）が最小化されるように、パワーＭＩＳＦＥＴ９をオフ状態としてから再びオン状態に戻す必要がある。また、半導体装置１は、瞬間的な最大接合温度が絶対最大定格を超えないように、パワーＭＩＳＦＥＴ９のターンオフ制御を行わなければならない。
　本実施形態の半導体装置１では、パワーＭＩＳＦＥＴ９の高速ターンオフに伴い、消費電力Ｐｃの最大ピーク値が比較的大きくなる。ただし、ドレイン・ソース間電圧Ｖｄｓの最大値（＝アクティブクランプ電圧Ｖｃｌｐ）が同じである場合には、ファラデーの法則に従い、負荷短絡経路のインダクタンス成分に蓄えられた全ての誘導エネルギーを放散し切るまでに必要なクランプ時間ｔｃｌｐ（＝消磁時間）が短縮される。
　従って、アクティブクランプ動作により安全に放散させる必要のあるトータルの消費電力量（総エネルギー）が小さくなる。その結果、パワーＭＩＳＦＥＴ９の最大接合部温度が低くなる。このように、高速ターンオフ回路６０の導入によれば、ハーネス地絡耐量の向上を図ることが可能となる。
＜高速ターンオフに起因する起動不良＞
　図１４は、第３実施形態（図１２）における半導体装置１の起動挙動を示す図である。また、図１５は、図１４の一部（一点鎖線枠α）が部分的に拡大された図である。両図では、それぞれ、上から順に、電源電圧ＶＢ、出力電圧ＶＯＵＴ、及び、出力電流ＩＯＵＴが描写されている。
　時刻ｔ１１において、半導体装置１は、容量性負荷駆動モードにより起動される。先にも述べられているように、容量性負荷駆動モードでは、出力電流ＩＯＵＴが過電流保護閾値Ｉｏｃｐ（＝Ｉｏｃｐ２＜Ｉｏｃｐ１）以下に制限された状態で、監視対象温度（例えば先出の温度差ΔＴｅｍｐ）が過熱保護閾値Ｔｔｓｄ（＝Ｔｔｓｄ２＜Ｔｔｓｄ１）まで上昇する度にパワーＭＩＳＦＥＴ９の強制オフと再起動が繰り返される。
　ここで、パワーＭＩＳＦＥＴ９の強制オフ時に先述の高速ターンオフが実施されると、出力電圧ＶＯＵＴのオーバーシュート及びアンダーシュートが生じる。また、パワーＭＩＳＦＥＴ９の再起動時に出力電流ＩＯＵＴが急峻に増大すると、電源電圧ＶＢが過渡的に低下し得る。
　上記の挙動により、時刻ｔ１２において、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（＝ＶＢ－Ｖｘ）を上回ると、半導体装置１が本来よりも早いタイミングで容量性負荷駆動モードから通常モードに復帰する。このとき、過電流保護動作が先述のヒカップ動作に切り替わる。従って、駆動対象の負荷によっては、出力電圧ＶＯＵＴが所望値（≒電源電圧ＶＢ）まで立ち上がらなくなる。
　特に、ドレイン電極１１（＝電源電極ＶＢＢ）とソース電極１２（＝出力電極ＯＵＴ）にワイヤーハーネスが接続されていると、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが低下しやすい。そのため、容量性負荷駆動モードから通常モードへの切り替わりタイミングが早まり、容量性負荷の起動不良を生じるおそれがある。
　以下では、上記の考察に鑑み、容量性負荷の起動不良を解消することのできる第４実施形態が提案される。
＜半導体装置（第４実施形態）＞
　図１６は、半導体装置１の第４実施形態を示す図である。本実施形態の半導体装置１において、過電流保護回路３４は、パワーＭＩＳＦＥＴ９（＝出力スイッチに相当）に流れる出力電流ＩＯＵＴを検出して過電流保護を掛ける。
　本図に即して述べると、過電流保護回路３４は、容量性負荷駆動モードの終了後における過電流保護動作、より具体的には、先述のヒカップ動作を含むパワーＭＩＳＦＥＴ９の強制オフ制御を実施するための構成要素として、検出回路３４１と、制御回路３４２と、出力回路３４３と、を備える。
　検出回路３４１は、例えば、モード制御回路５３から出力されるモード制御信号Ｓ１がハイレベルからローレベルに立ち下がる時点以降に、出力電流ＩＯＵＴと過電流保護閾値ＩｏｃｐＨとの比較結果に応じた内部信号Ｓ１１を出力する。検出回路３４１は、出力電流ＩＯＵＴに応じたセンス電圧Ｖｓ（∝ＩＯＵＴ）の入力を受けてもよい。
　モード制御回路５３は、パワーＭＩＳＦＥＴ９のターンオンが指示された時点、例えば入力電極１３（＝入力電極ＩＮ）がハイレベルとされた時点でモード制御信号Ｓ１をハイレベルに立ち上げてもよい。一方、モード制御回路５３は、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが検出閾値Ｖｘ（＝先出のバイアス電圧Ｖｘ）を下回った時点でモード制御信号Ｓ１をローレベルに立ち下げてもよい。
　つまり、本実施形態の半導体装置１において、モード制御信号Ｓ１は、先述の容量性負荷駆動モードでハイレベルとなり、容量性負荷駆動モードの終了後にローレベルとなる。このように、モード制御信号Ｓ１の論理レベルは、第２実施形態の例示（図９～図１１）とは逆であってもよい。
　内部信号Ｓ１１は、例えば、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨよりも大きいときにハイレベルとなる。一方、内部信号Ｓ１１は、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨよりも小さいときにローレベルとなる。ただし、モード制御信号Ｓ１がハイレベルであるときには、内部信号Ｓ１１がローレベルに固定（マスク）される。
　過電流保護閾値ＩｏｃｐＨは、容量性負荷駆動モードで設定される過電流保護閾値ＩｏｃｐＬ（例えば６０Ａ）よりも大きい値（例えば９０Ａ）に設定されるとよい。過電流保護閾値ＩｏｃｐＨは、ヒステリシスを持ってもよい。
　制御回路３４２は、例えば、モード制御回路５３から出力されるモード制御信号Ｓ１及びカウント満了信号Ｓ２、並びに、検出回路３４１から出力される内部信号Ｓ１１それぞれの入力を受けて内部信号Ｓ１２を出力する。なお、制御回路３４２の内部構成及び動作については後述される。
　図１７は、カウント満了信号Ｓ２の一生成例を示す図である。本図では、入力電極１３及びＣＭＯＤＥイネーブル電極５１それぞれの端子電圧（ＩＮ／ＣＭＯＤＥ）、モード制御信号Ｓ１、並びに、カウント満了信号Ｓ２が描写されている。
　時刻ｔ３１において、入力電極１３及びＣＭＯＤＥイネーブル電極５１それぞれにハイレベルの端子電圧（ＩＮ／ＣＭＯＤＥ）が印加されると、モード制御信号Ｓ１がハイレベルに立ち上げられる。従って、半導体装置１が容量性負荷駆動モードとなる。
　また、時刻ｔ３１では、モード制御回路５３が時間Ｔ１（例えば５０ｍｓ）のカウントを開始する。なお、時間Ｔ１の計時手段としては、ＣＲタイマなどが用いられてもよい。
　時刻ｔ３２において、時間Ｔ１のカウントが満了すると、モード制御信号Ｓ１がローレベルに立ち下げられる。すなわち、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが検出閾値Ｖｘを下回った場合だけでなく、時間Ｔ１が経過した場合にも容量性負荷駆動モードが終了される。この場合、半導体装置１は、容量性負荷駆動モードから中間モード（詳細は後述）を経ることなく通常モードに移行することになる。
　また、カウント満了信号Ｓ２には、パワーＭＩＳＦＥＴ９のターンオンが指示されてから時間Ｔ１が経過した時点でパルスが生成される。
　図１６に戻り、過電流保護回路３４の要部に関する説明が続く。出力回路３４３は、内部信号Ｓ１１及びＳ１２それぞれの入力を受けてパワーＭＩＳＦＥＴ９の強制オフ信号Ｓ３４を出力する。
　強制オフ信号Ｓ３４は、例えば、内部信号Ｓ１１がハイレベルであるときにローレベルとなり、内部信号Ｓ１１がローレベルであるときにハイレベルとなる。また、強制オフ信号Ｓ３４は、内部信号Ｓ１２にパルスが生成されてから時間Ｔ２（例えば５０ｍｓ）に亘ってローレベルに維持される（詳細は後述）。
　駆動信号出力回路４０は、例えば、強制オフ信号Ｓ３４がローレベルであるときにパワーＭＩＳＦＥＴ９を強制オフする。一方、駆動信号出力回路４０は、例えば、強制オフ信号Ｓ３４がハイレベルであるときにパワーＭＩＳＦＥＴ９の強制オフを解除する。
　また、本図では明示されていないが、過電流保護回路３４は、容量性負荷駆動モードでの過電流保護動作、より具体的には、パワーＭＩＳＦＥＴ９のゲート駆動信号ＶＧを引き下げて出力電流ＩＯＵＴを過電流保護閾値Ｉｏｃｐ以下に制限する電流制限動作を実施するための構成要素も備えている。
　図１８は、制御回路３４２の一構成例を示す図である。本構成例の制御回路３４２は、論理積演算器ＡＮＤと、ＤフリップフロップＦＦ１～ＦＦ４と、インバータＩＮＶ１～ＩＮＶ３と、マルチプレクサＭＵＸと、否定論理和演算器ＮＯＲと、を含む。
　ＤフリップフロップＦＦ１は、例えば、クロック端（＞）に入力される内部信号Ｓ１１がハイレベルに立ち上がった時点でデータ端（Ｄ）に入力されている反転出力信号ＸＱ１をラッチし、出力端（Ｑ）から出力信号Ｑ１として出力する。また、ＤフリップフロップＦＦ１は、例えば、リセット端（〇）に入力されるリセット信号ＲＳＴがローレベルに立ち下がった時点で出力信号Ｑ１をローレベルにリセットする。
　ＤフリップフロップＦＦ２は、例えば、クロック端（＞）に入力される反転出力信号ＸＱ１がハイレベルに立ち上がった時点でデータ端（Ｄ）に入力されている反転出力信号ＸＱ２をラッチし、出力端（Ｑ）から出力信号Ｑ２として出力する。また、ＤフリップフロップＦＦ２は、例えば、リセット端（〇）に入力されるリセット信号ＲＳＴがローレベルに立ち下がった時点で出力信号Ｑ２をローレベルにリセットする。
　ＤフリップフロップＦＦ３は、例えば、クロック端（＞）に入力される反転出力信号ＸＱ２がハイレベルに立ち上がった時点でデータ端（Ｄ）に入力されている反転出力信号ＸＱ３をラッチし、出力端（Ｑ）から出力信号Ｑ３として出力する。また、ＤフリップフロップＦＦ３は、例えば、リセット端（〇）に入力されるリセット信号ＲＳＴがローレベルに立ち下がった時点で出力信号Ｑ２をローレベルにリセットする。
　ＤフリップフロップＦＦ４は、例えば、クロック端（＞）に入力されるモード制御信号Ｓ１がハイレベルに立ち上がったときに、データ端（Ｄ）に入力されるハイレベル信号ＶＨをラッチし、出力端（Ｑ）から出力信号Ｑ４として出力する。また、ＤフリップフロップＦＦ４は、例えば、リセット端（〇）に入力される中間モード満了信号Ｓ２２がローレベルに立ち下がった時点で出力信号Ｑ４をローレベルにリセットする。
　インバータＩＮＶ１は、出力信号Ｑ１の論理レベルを反転させることにより反転出力信号ＸＱ１を生成する。
　インバータＩＮＶ２は、出力信号Ｑ２の論理レベルを反転させることにより反転出力信号ＸＱ２を生成する。
　インバータＩＮＶ３は、出力信号Ｑ３の論理レベルを反転させることにより反転出力信号ＸＱ３を生成する。
　論理積演算器ＡＮＤは、出力信号Ｑ１～Ｑ３それぞれの論理積演算を行うことにより上限回数到達信号Ｓ２１を生成する。上限回数到達信号Ｓ２１は、出力信号Ｑ１～Ｑ３がいずれもハイレベルであるときにハイレベルとなる。上限回数到達信号Ｓ２１は、出力信号Ｑ１～Ｑ３の少なくとも一つがローレベルであるときにローレベルとなる。
　なお、上記構成要素のうち、ｎ段（ただしｎは１以上の整数、例えば本図ではｎ＝３）のＤフリップフロップＦＦ１～ＦＦ３及びインバータＩＮＶ１～ＩＮＶ３と、論理積演算器ＡＮＤは、内部信号Ｓ１１のパルス生成回数が上限値２ｎ－１回（本図では７回）に達する時点で上限回数到達信号Ｓ２１にパルスを生成するカウンタＣＮＴを形成する。
　否定論理和演算器ＮＯＲは、カウント満了信号Ｓ２と上限回数到達信号Ｓ２１の否定論理和演算を行うことにより中間モード満了信号Ｓ２２を生成する。中間モード満了信号Ｓ２２は、カウント満了信号Ｓ２と上限回数到達信号Ｓ２１の少なくとも一つがハイレベルであるときにローレベルとなる。中間モード満了信号Ｓ２２は、カウント満了信号Ｓ２と上限回数到達信号Ｓ２１の双方がローレベルであるときにハイレベルとなる。
　マルチプレクサＭＵＸは、出力信号Ｑ４に応じて出力信号Ｑ１及び上限回数到達信号Ｓ２１のいずれか一方を内部信号Ｓ１２として選択出力する。なお、出力信号Ｑ１は、内部信号Ｓ１１に同期した信号として理解され得る。ただし、マルチプレクサＭＵＸには、出力信号Ｑ１に代えて内部信号Ｓ１１そのものが入力されてもよい。
　本図に即して述べると、マルチプレクサＭＵＸは、出力信号Ｑ４がハイレベルであるときに、上限回数到達信号Ｓ２１を内部信号Ｓ１２として選択出力する。出力信号Ｑ４は、パワーＭＩＳＦＥＴ９のターンオン指示としてモード制御信号Ｓ１がハイレベルに立ち上げられてから、時間Ｔ１が経過してカウント満了信号Ｓ２がハイレベルに立ち上げられる時点、又は、内部信号Ｓ１１のパルス生成回数が上限値に達して上限回数到達信号Ｓ２１にパルスが生成される時点のうち、いずれか早く到来する時点までハイレベルとされる。
　一方、マルチプレクサＭＵＸは、出力信号Ｑ４がローレベルであるときに、出力信号Ｑ１を内部信号Ｓ１２として選択出力する。出力信号Ｑ４は、パワーＭＩＳＦＥＴ９のターンオン指示としてモード制御信号Ｓ１がハイレベルに立ち上げられてから、時間Ｔ１が経過してカウント満了信号Ｓ２がハイレベルに立ち上げられる時点、又は、内部信号Ｓ１１のパルス生成回数が上限値に達して上限回数到達信号Ｓ２１にパルスが生成される時点のうち、いずれか早く到来する時点でローレベルにリセットされる。
　図１９は、カウンタＣＮＴによる上限回数到達信号Ｓ２１の一生成例を示す図である。本図では、上から順に、内部信号Ｓ１１、出力信号Ｑ１～Ｑ３、及び、上限回数到達信号Ｓ２１が描写されている。
　時刻ｔ４１において、内部信号Ｓ１１に１発目のパルスが生成されると、出力信号Ｑ１がハイレベルに立ち上がる。一方、出力信号Ｑ２及びＱ３は、いずれもローレベルに維持される。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４２において、内部信号Ｓ１１に２発目のパルスが生成されると、出力信号Ｑ２がハイレベルに立ち上がる。一方、出力信号Ｑ２はローレベルに立ち下がり、出力信号Ｑ３はローレベルに維持される。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４３において、内部信号Ｓ１１に３発目のパルスが生成されると、出力信号Ｑ１が再びハイレベルに立ち上がる。このとき、出力信号Ｑ２はハイレベルに維持されるが、出力信号Ｑ３がローレベルに維持される。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４４において、内部信号Ｓ１１に４発目のパルスが生成されると、出力信号Ｑ３がハイレベルに立ち上がる。一方、出力信号Ｑ１及びＱ２は、いずれもローレベルに立ち下がる。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４５において、内部信号Ｓ１１に５発目のパルスが生成されると、出力信号Ｑ１が再びハイレベルに立ち上がる。このとき、出力信号Ｑ３はハイレベルに維持されるが、出力信号Ｑ２がローレベルに維持される。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４６において、内部信号Ｓ１１に６発目のパルスが生成されると、出力信号Ｑ２が再びハイレベルに立ち上がる。このとき、出力信号Ｑ３はハイレベルに維持されるが、出力信号Ｑ１がローレベルに立ち下がる。従って、上限回数到達信号Ｓ２１は、ローレベルとなる。
　時刻ｔ４７において、内部信号Ｓ１１に７発目のパルスが生成されると、出力信号Ｑ１が再びハイレベルに立ち上がる。このとき、出力信号Ｑ２及びＱ３はハイレベルに維持される。従って、上限回数到達信号Ｓ２１がハイレベルに立ち上がる。
　このように、内部信号Ｓ１１のパルス生成回数が上限回数（７回）に達する時点で、上限回数到達信号Ｓ２１にパルスが生成される。なお、カウンタＣＮＴを形成するＤフリップフロップを増減することにより、上記の上限回数が任意に調整され得る。
　図２０は、第４実施形態におけるモード遷移の一例を示す図である。本図では、上から順に、モード制御信号Ｓ１、内部信号Ｓ１１及びＳ１２、強制オフ信号Ｓ３４、並びに、動作モードの状態が描写されている。なお、本図では、動作モードとして、容量性負荷駆動モード（ＣＭＯＤＥ）、中間モード（ＭＩＤ）、及び、通常モード（ＮＯＲＭＡＬ）が描写されている。
　時刻ｔ５１以前には、モード制御信号Ｓ１がハイレベルとされている。従って、半導体装置１は、容量性負荷駆動モード（ＣＭＯＤＥ）となる。なお、モード制御信号Ｓ１は、パワーＭＩＳＦＥＴ９のターンオンが指示されてから、時間Ｔ１が経過する時点又はパワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが検出閾値Ｖｘを下回る時点のうち、いずれか早く到来する時点までハイレベルに維持される。
　上記の容量性負荷駆動モード（Ｓ１＝Ｈ）において、過電流保護回路３４は、出力電流ＩＯＵＴを過電流保護閾値ＩｏｃｐＬ（例えば６０Ａ）以下に制限する。また、過熱保護回路３６は、監視対象温度（例えば先出の温度差ΔＴｅｍｐ）が過熱保護閾値ＴｔｓｄＬ（例えば３０℃）を上回るとパワーＭＩＳＦＥＴ９を強制オフする。一方、過熱保護回路３６は、監視対象温度が過熱保護閾値ＴｔｓｄＬを下回るとパワーＭＩＳＦＥＴ９の強制オフを解除する。このように、容量性負荷駆動モード（Ｓ１＝Ｈ）における過電流保護動作及び過熱保護動作については、これまでに説明された通りである。
　なお、容量性負荷駆動モード（Ｓ１＝Ｈ）では、内部信号Ｓ１１がローレベルに固定される。従って、内部信号Ｓ１２もローレベルのままとなる。その結果、強制オフ信号Ｓ３４がハイレベルに維持される。
　時刻ｔ５１では、パワーＭＩＳＦＥＴ９のターンオン指示から時間Ｔ１の経過前（Ｓ２＝Ｌ）にパワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが検出閾値Ｖｘを下回った結果、モード制御信号Ｓ１がローレベルに立ち下げられている。これ以降、時間Ｔ１が経過する時点又は内部信号Ｓ１１のパルス生成回数が上限値（本図では４回）に達する時点のうち、いずれか早く到来する時点（本図では時刻ｔ５４）まで、半導体装置１が中間モード（ＭＩＤ）となる。
　なお、時間Ｔ１が経過する時点は、カウント満了信号Ｓ２がハイレベルに立ち上げられる時点と読み替えられてもよい。また、内部信号Ｓ１１のパルス生成回数が上限値に達する時点は、上限回数到達信号Ｓ２１にパルスが生成される時点と読み替えられてもよい。
　時刻ｔ５１における容量性負荷駆動モードの解除（Ｓ１＝Ｌ）に伴い、過電流保護閾値Ｉｏｃｐ及び過熱保護閾値Ｔｔｓｄがそれぞれ引き上げられる（例えば６０Ａ→９０Ａ、３０℃→６０℃）。また、ゲート駆動信号ＶＧの出力スルーレートＳＲが引き上げられてもよい（例えば１．５Ａ／μｓ→７Ａ／μｓ）。
　時刻ｔ５１において、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨ（例えば９０Ａ）を上回ると、内部信号Ｓ１１に１発目のパルスが生成される。その結果、強制オフ信号Ｓ３４がローレベルに立ち下げられる。従って、パワーＭＩＳＦＥＴ９が強制オフされて出力電流ＩＯＵＴが遮断される。
　ただし、この時点では、内部信号Ｓ１１のパルス生成回数が上限回数（４回）に達していない。そのため、内部信号Ｓ１１にパルスが生成されても内部信号Ｓ１２がローレベルに維持される。従って、強制オフ信号Ｓ３４が時間Ｔ２（例えば５０ｍｓ）に亘ってローレベルに維持されることはない。言い換えると、内部信号Ｓ１２をトリガとする通常のヒカップ動作は実施されない。
　なお、時刻ｔ５１で出力電流ＩＯＵＴが遮断されると、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨを下回るので、内部信号Ｓ１１がローレベルに立ち下がる。その結果、強制オフ信号Ｓ３４がハイレベルに立ち上げられるので、パワーＭＩＳＦＥＴ９の強制オフが解除される。
　時刻ｔ５２及びｔ５３では、それぞれ、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨを上回る度に、内部信号Ｓ１１に２発目及び３発目のパルスが生成される。ただし、内部信号Ｓ１１のパルス生成回数は、未だ上限回数（４回）に達していない。従って、時刻ｔ５１と同様、通常のヒカップ動作が実施されることはなく、出力電流ＩＯＵＴと過電流保護閾値ＩｏｃｐＨとの比較結果に応じて、パワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される。
　その後、時刻ｔ５４において、内部信号Ｓ１１のパルス生成回数が上限回数（４回）に達すると、上限回数到達信号Ｓ２１（延いては内部信号Ｓ１２）がハイレベルに立ち上がる。従って、強制オフ信号Ｓ３４が時間Ｔ２に亘ってローレベルに維持される。つまり、内部信号Ｓ１２をトリガとする通常のヒカップ動作が実施される。言い換えると、時刻ｔ５４以降、半導体装置１が通常モード（ＮＯＲＭＡＬ）となる。
　時刻ｔ５５において、時間Ｔ２が経過すると、強制オフ信号Ｓ３４がハイレベルに立ち上げられてパワーＭＩＳＦＥＴ９の強制オフが解除される。その結果、出力電流ＩＯＵＴが再び流れ始める。
　時刻ｔ５６において、出力電流ＩＯＵＴが過電流保護閾値ＩｏｃｐＨを上回ると、内部信号Ｓ１１がハイレベルに立ち上がる。なお、先出の時刻ｔ５５以降、マルチプレクサＭＵＸは、出力信号Ｑ１（又は内部信号Ｓ１１）を内部信号Ｓ１２として選択出力する状態となっている。従って、内部信号Ｓ１１がハイレベルに立ち上がると、内部信号Ｓ１２も遅滞なくハイレベルに立ち上がる。その結果、強制オフ信号Ｓ３４が再び時間Ｔ２に亘ってローレベルに維持される。つまり、内部信号Ｓ１２をトリガとする通常のヒカップ動作が継続される。
　なお、先述の中間モード（ＭＩＤ）において、パワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される間隔（時刻ｔ５１～ｔ５２、時刻ｔ５２～ｔ５３、及び、時刻ｔ５３～ｔ５４）は、検出回路３４１の応答速度に応じた長さ（μｓオーダー）となる。なお、検出回路３４１の応答速度に応じた長さでは、オン／オフの周期が短くなり過ぎる場合もあり得る。その場合には、μｓオーダーの遅延が付与されてもよい。
　このように、中間モード（ＭＩＤ）では、通常モード（ＮＯＲＭＡＬ）でのヒカップ動作と比べて、より短い間隔でパワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される。従って、出力電圧ＶＯＵＴが十分に上昇しないまま容量性負荷駆動モード（ＣＭＯＤＥ）が終了した場合であっても、容量性負荷を支障なくチャージすることが可能となる。
　また、時刻ｔ５１で容量性負荷駆動モードが終了されて以降、過熱保護回路３６は、監視対象温度が過熱保護閾値ＴｔｓｄＨ（例えば６０℃）を上回るとパワーＭＩＳＦＥＴ９を強制オフする。一方、過熱保護回路３６は、監視対象温度が過熱保護閾値ＴｔｓｄＨを下回るとパワーＭＩＳＦＥＴ９の強制オフを解除する。このように、容量性負荷駆動モード終了後（Ｓ１＝Ｌ）の過熱保護動作については、これまでに説明された通りである。なお、過熱保護閾値Ｔｔｓｄの切替タイミングは、中間モード（ＭＩＤ）の開始タイミングではなく、通常モード（ＮＯＲＭＡＬ）の開始タイミングであってもよい。後者の場合、安全性が向上する。ただし、負荷の駆動能力は低下し得る。
　そのため、本図では明示されていないが、中間モード（ＭＩＤ）において、パワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される間隔（時刻ｔ５１～ｔ５２、時刻ｔ５２～ｔ５３、及び、時刻ｔ５３～ｔ５４）は、過熱保護回路３６の応答速度に応じた長さとなる場合もあり得る。ただし、検出回路３４１及び過熱保護回路３６いずれの応答速度に依存する場合でも、パワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される間隔は、先出の時間Ｔ２（例えば５０ｍｓ）と比べて十分に短い長さ（μｓオーダー）となる。
　また、本図では、時刻ｔ５１で容量性負荷駆動モード（ＣＭＯＤＥ）が終了した後、時刻ｔ５４で内部信号Ｓ１１のパルス生成回数が上限回数（４回）に達したことでにより、中間モード（ＭＩＤ）から通常モード（ＮＯＲＭＡＬ）に移行する例が示されている。
　ただし、パワーＭＩＳＦＥＴ９のターンオン指示から時間Ｔ１が経過したときには、内部信号Ｓ１１のパルス生成回数が上限回数に達する前でも、中間モード（ＭＩＤ）から通常モード（ＮＯＲＭＡＬ）への移行が行われる。
　図２１は、第４実施形態における起動動作の第１例を示す図である。本図では、上から順に、出力電圧ＶＯＵＴ、モード制御信号Ｓ１、過熱保護信号ＴＳＤ、及び、出力電流ＩＯＵＴが描写されている。
　過熱保護信号ＴＳＤは、監視対象温度が過熱保護閾値よりも高いときにハイレベルとなる。一方、過熱保護信号ＴＳＤは、監視対象温度が過熱保護閾値よりも低いときにローレベルとなる。過熱保護信号ＴＳＤがハイレベルであるときには、パワーＭＩＳＦＥＴ９が強制オフされる。過熱保護信号ＴＳＤがローレベルであるときには、パワーＭＩＳＦＥＴ９の強制オフが解除される。
　なお、本図のシミュレーション条件は、ワイヤーハーネスのインダクタンス値Ｌｗｉｒｅ＝０．１μＨ、ワイヤーハーネスの抵抗値Ｒｗｉｒｅ＝０．２ｍΩ、電源電圧ＶＢ＝１４Ｖ及び周囲温度Ｔａ＝２５℃である。
　上記のシミュレーション条件では、時刻ｔ６１～ｔ６２において、半導体装置１が容量性負荷駆動モード（Ｓ１＝Ｈ）となる。この間、容量性負荷が十分にチャージされて出力電圧ＶＯＵＴが電源電圧ＶＢの近傍まで上昇する。従って、本図では、時刻ｔ６２以降、過電流保護動作及び過熱保護動作がいずれも発動していない。そのため、先述の中間モード（ＭＩＤ）におけるパワーＭＩＳＦＥＴ９のパルス駆動も実施されない。
　図２２は、第４実施形態における起動動作の第２例を示す図である。本図では、先出の図２１と同じく、上から順に、出力電圧ＶＯＵＴ、モード制御信号Ｓ１、過熱保護信号ＴＳＤ、及び、出力電流ＩＯＵＴが描写されている。
　なお、本図のシミュレーション条件は、ワイヤーハーネスのインダクタンス値Ｌｗｉｒｅ＝１μＨ、ワイヤーハーネスの抵抗値Ｒｗｉｒｅ＝２ｍΩ、電源電圧ＶＢ＝１４Ｖ及び周囲温度Ｔａ＝２５℃である。すなわち、先出の図２１と比べて、ワイヤーハーネスのインダクタンス値Ｌｗｉｒｅ及び抵抗値Ｒｗｉｒｅがそれぞれ１０倍とされている。
　上記のシミュレーション条件では、時刻ｔ７１～ｔ７２において、半導体装置１が容量性負荷駆動モード（Ｓ１＝Ｈ）となる。ただし、時刻ｔ７２では、出力電圧ＶＯＵＴが十分に上昇する前に容量性負荷駆動モードが終了している。その結果、本図では、時刻ｔ７２以降、先述の中間モードで過電流保護動作及び過熱保護動作が２回発動している（出力電流ＩＯＵＴの丸印を参照）。このとき、通常のヒカップ動作よりも短い間隔でパワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される。従って、時刻ｔ７２以降、出力電圧ＶＯＵＴが電源電圧ＶＢの近傍まで上昇する。
　図２３は、第４実施形態における起動動作の第３例を示す図である。本図では、先出の図２１及び図２２と同じく、上から順に、出力電圧ＶＯＵＴ、モード制御信号Ｓ１、過熱保護信号ＴＳＤ、及び、出力電流ＩＯＵＴが描写されている。
　なお、本図のシミュレーション条件は、ワイヤーハーネスのインダクタンス値Ｌｗｉｒｅ＝２．５μＨ、ワイヤーハーネスの抵抗値Ｒｗｉｒｅ＝５ｍΩ、電源電圧ＶＢ＝１４Ｖ及び周囲温度Ｔａ＝２５℃である。すなわち、先出の図２２と比べて、ワイヤーハーネスのインダクタンス値Ｌｗｉｒｅ及び抵抗値Ｒｗｉｒｅがさらに２．５倍とされている。
　上記のシミュレーション条件では、時刻ｔ８１～ｔ８２において、半導体装置１が容量性負荷駆動モード（Ｓ１＝Ｈ）となる。ただし、時刻ｔ８２では、出力電圧ＶＯＵＴが上昇し始めた直後に容量性負荷駆動モードが終了している。その結果、本図では、時刻ｔ８２以降、先述の中間モードで過電流保護動作及び過熱保護動作が５回発動している（出力電流ＩＯＵＴの丸印を参照）。このとき、通常のヒカップ動作よりも短い間隔でパワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される。従って、時刻ｔ８２以降、出力電圧ＶＯＵＴが電源電圧ＶＢの近傍まで上昇する。
　なお、パワーＭＩＳＦＥＴ９の強制オフと解除が繰り返される間隔のうち、比較的短い間隔は検出回路２３１の応答速度に起因するものであり、比較的長い間隔は過熱保護回路３６の応答速度に起因するものである。
＜ローサイドスイッチＩＣへの適用例＞
　上記実施形態では、機械式ヒューズを代替するハイサイドスイッチＩＣが例示されているが、容量性負荷駆動モードが実装される対象は、これに限定されない。例えば、容量性負荷駆動モードは、その他のＩＰＤにも広く実装され得る。
　例えば、先出のパワーＭＩＳＦＥＴ９は、負荷の一端が接続される出力電極と、基準電圧（例えば接地電圧）が印加される基準電圧電極との間を導通／遮断するローサイドスイッチ素子として設けられてもよい。
　その場合、モード制御回路５３は、出力電極に印加される出力電圧ＶＯＵＴが所定の閾値電圧Ｖｔｈ’よりも高いときに動作モードを容量性負荷駆動モードとし、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ’よりも低いときに動作モードを通常モードとしてもよい。
　なお、閾値電圧Ｖｔｈ’は、基準電圧（例えば接地電圧）を基準として生成される電圧（＝ＧＮＤ＋Ｖｙ）であってもよい。すなわち、閾値電圧Ｖｔｈ’は、電源電圧ＶＢを基準として生成される先出の閾値電圧Ｖｔｈ（＝ＶＢ－Ｖｘ）とは異なってもよい。
＜車両への適用＞
　図２４は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
　車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　なお、先に説明した半導体装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。
＜付記＞
　以下では、上記開示について付記する。本開示によれば、異常保護機能を損なうことなく容量性負荷を適切に駆動することが可能となる。
［付記１］
　出力スイッチ（９）と、
　前記出力スイッチ（９）に流れる出力電流（ＩＯＵＴ）を検出して過電流保護を掛けるように構成された過電流保護回路（３４）と、
　を備え、
　前記過電流保護回路（３４）は、
　前記出力スイッチ（９）のターンオンが指示されてから第１時間（Ｔ１）が経過する時点又は前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が検出閾値（Ｖｘ）を下回る時点のうちいずれか早く到来する時点まで、前記出力電流（ＩＯＵＴ）を第１過電流保護閾値（ＩｏｃｐＬ）以下に制限するように動作し、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する前に前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が前記検出閾値（Ｖｘ）を下回ったときには、前記出力電流（ＩＯＵＴ）が前記第１過電流保護閾値（ＩｏｃｐＬ）よりも大きい第２過電流保護閾値（ＩｏｃｐＨ）を上回ると前記出力スイッチ（９）を強制オフして前記出力電流（ＩＯＵＴ）が前記第２過電流保護閾値（ＩｏｃｐＨ）を下回ると前記出力スイッチ（９）の強制オフを解除するように動作し、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する時点又は前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が前記検出閾値（Ｖｘ）を下回ってから前記出力スイッチ（９）を強制オフする回数が上限値に達する時点のうちいずれか早く到来する時点以降、前記出力電流（ＩＯＵＴ）が前記第２過電流保護閾値（ＩｏｃｐＨ）を上回ると前記出力スイッチ（９）を強制オフして第２時間（Ｔ２）が経過すると前記出力スイッチ（９）の強制オフを解除するように動作する、半導体装置（１）。
［付記２］
　前記過電流保護回路（３４）は、
　前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が前記検出閾値（Ｖｘ）を下回る時点以降に前記出力電流（ＩＯＵＴ）と前記第２過電流保護閾値（ＩｏｃｐＨ）との比較結果に応じた第１内部信号（Ｓ１１）を出力するように構成された検出回路（３４１）と、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する時点又は前記第１内部信号（Ｓ１１）のパルス生成回数が前記上限値に達する時点のうちいずれか早く到来する時点で第２内部信号（Ｓ１２）にパルスを生成するとともに当該時点以降には前記第１内部信号（Ｓ１１）又はこれと同期する信号（Ｑ１）を前記第２内部信号（Ｓ１２）として出力するように構成された制御回路（３４２）と、
　前記第１内部信号（Ｓ１１）及び前記第２内部信号（Ｓ１２）それぞれの入力を受けて前記出力スイッチ（９）の強制オフ信号Ｓ３４を生成するように構成された出力回路（３４３）と、
　を含み、
　前記強制オフ信号（Ｓ３４）は、前記第２内部信号（Ｓ１２）にパルスが生成されてから前記第２時間（Ｔ１）に亘ってオフ時の論理レベルに維持される、付記１に記載の半導体装置（１）。
［付記３］
　前記制御回路（３４２）は、
　前記第１内部信号（Ｓ１１）のパルス生成回数が前記上限値に達する時点で上限回数到達信号（Ｓ２１）にパルスを生成するように構成されたカウンタ（ＣＮＴ）と、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する時点又は前記上限回数到達信号（Ｓ２１）にパルスが生成される時点のうちいずれか早く到来する時点まで前記上限回数到達信号（Ｓ２１）を前記第２内部信号（Ｓ１２）として出力するとともに当該時点以降には前記第１内部信号（Ｓ１１）又はこれと同期する信号（Ｑ１）を前記第２内部信号（Ｓ１２）として出力するように構成されたマルチプレクサ（ＭＵＸ）と、
　を含む、付記２に記載の半導体装置（１）。
［付記４］
　監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）を検出して過熱保護を掛けるように構成された過熱保護回路（３６）をさらに備える、付記１～３のいずれか一項に記載の半導体装置（１）。
［付記５］
　前記過熱保護回路（３６）は、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する時点又は前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が前記検出閾値（Ｖｘ）を下回る時点のうちいずれか早く到来する時点まで、前記監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）が第１過熱保護閾値（ＴｔｓｄＬ）を上回ると前記出力スイッチ（９）を強制オフして前記監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）が第１過熱保護閾値（ＴｔｓｄＬ）を下回ると前記出力スイッチ（９）の強制オフを解除するように動作し、
　前記出力スイッチ（９）のターンオンが指示されてから前記第１時間（Ｔ１）が経過する時点又は前記出力スイッチ（９）の両端間電圧（Ｖｄｓ）が前記検出閾値（Ｖｘ）を下回る時点のうちいずれか早く到来する時点以降、前記監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）が前記第１過熱保護閾値（ＴｔｓｄＬ）よりも高い第２過熱保護閾値（ＴｔｓｄＨ）を上回ると前記出力スイッチ（９）を強制オフして前記監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）が前記第２過熱保護閾値（ＴｔｓｄＨ）を下回ると前記出力スイッチ（９）の強制オフを解除するように動作する、付記４に記載の半導体装置（１）。
［付記６］
　前記監視対象温度（Ｔｅｍｐ１、ΔＴｅｍｐ）は、前記出力スイッチ（９）を含むパワー素子領域で検出される第１温度（Ｔｅｍｐ１）、又は、前記第１温度（Ｔｅｍｐ１）と前記パワー素子領域以外で検出される第２温度（Ｔｅｍｐ２）との温度差（ΔＴｅｍｐ）である、付記４又は５に記載の半導体装置（１）。
［付記７］
　異常検出時に前記出力スイッチ（９）を異常未検出時よりも高速にオフするように構成される高速ターンオフ回路（６０）をさらに備える、付記１～６のいずれか一つに記載の半導体装置（１）。
［付記８］
　前記出力スイッチ（９）は、電源電極（１１）と出力電極（１２）との間を導通／遮断するように構成されたハイサイドスイッチ、又は、出力電極（１２）と基準電圧電極（１４）との間を導通／遮断するように構成されたローサイドスイッチである、付記１～７のいずれか一つに記載の半導体装置（１）。
［付記９］
　付記１～８のいずれか一つに記載の半導体装置（１）と、
　前記半導体装置に接続される負荷（Ｂ１０）と、
　を備える、電子機器（Ｂ）。
［付記１０］
　付記９に記載の電子機器（Ｂ）を備える、車両（Ｘ）。
＜その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１　　半導体装置（ハイサイドスイッチＩＣ）
　　　２　　直流電源
　　　３　　負荷
　　　９　　　パワーＭＩＳＦＥＴ（出力スイッチ）
　　　１０　　コントローラ
　　　１１　　ドレイン電極（電源電極）
　　　１２　　ソース電極（出力電極）
　　　１３　　入力電極
　　　１４　　基準電圧電極
　　　１５　　イネーブル電極
　　　１６　　センス電極
　　　１７　　ゲート制御配線
　　　２１　　センサＭＩＳＦＥＴ
　　　２２　　入力回路
　　　２３　　電流・電圧制御回路
　　　２４　　保護回路
　　　２５　　ゲート制御回路
　　　２６　　アクティブクランプ回路
　　　２７　　電流検出回路
　　　２８　　電源逆接続保護回路
　　　２９　　異常検出回路
　　　３０　　駆動電圧生成回路
　　　３１　　第１定電圧生成回路
　　　３２　　第２定電圧生成回路
　　　３３　　基準電圧・基準電流生成回路
　　　３４　　過電流保護回路
　　　３４１　　検出回路
　　　３４２　　制御回路
　　　３４３　　出力回路
　　　３５　　負荷オープン検出回路
　　　３６　　過熱保護回路
　　　３７　　低電圧誤動作抑制回路
　　　３８　　発振回路
　　　３９　　チャージポンプ回路
　　　４０　　駆動信号出力回路
　　　４１　　第１マルチプレクサ回路
　　　４２　　第２マルチプレクサ回路
　　　５１　　ＣＭＯＤＥイネーブル電極
　　　５２　　入力回路
　　　５３　　モード制御回路
　　　６０　　高速ターンオフ回路
　　　Ａ　　電子機器
　　　ＡＮＤ　　論理積演算器
　　　Ｂ　　電子機器
　　　Ｂ１０　　制御ユニット（ＥＣＵ）
　　　Ｂ１１　　ＤＣ／ＤＣコンバータ
　　　Ｂ１２　　マイコン
　　　Ｂ１３　　上側スイッチ
　　　Ｂ１４　　電源電極
　　　Ｂ１５　　出力電極
　　　Ｂ１６　　基準電圧電極
　　　Ｂ２０　　バッテリ
　　　Ｂ３０　　負荷
　　　Ｂ４０　　ヒューズボックス
　　　Ｂ４１（１）～Ｂ４１（ｎ）　　ヒューズ
　　　Ｂ４２　　入力電極
　　　Ｂ４３（１）～Ｂ４３（ｎ）　　出力電極
　　　Ｃ１　　キャパシタ
　　　ＣＮＴ　　カウンタ
　　　ＣＳ１、ＣＳ２　　電流源
　　　ＦＦ１～ＦＦ４　　Ｄフリップフロップ
　　　ＩＮＶ１～ＩＮＶ３　　インバータ
　　　Ｌ、Ｌ１１、Ｌ１２　　インダクタンス成分
　　　Ｍ１～Ｍ３　　トランジスタ
　　　ＭＵＸ　　マルチプレクサ
　　　ＮＯＲ　　否定論理和演算器
　　　Ｒ、Ｒ１１、Ｒ１２　　抵抗成分
　　　Ｒ１、Ｒ２　　抵抗
　　　Ｗ１～Ｗ３　　ワイヤ
　　　Ｘ　　車両

Claims (10)

  1. 　出力スイッチと、
    　前記出力スイッチに流れる出力電流を検出して過電流保護を掛けるように構成された過電流保護回路と、
    　を備え、
    　前記過電流保護回路は、
    　前記出力スイッチのターンオンが指示されてから第１時間が経過する時点又は前記出力スイッチの両端間電圧が検出閾値を下回る時点のうちいずれか早く到来する時点まで、前記出力電流を第１過電流保護閾値以下に制限するように動作し、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する前に前記出力スイッチの両端間電圧が前記検出閾値を下回ったときには、前記出力電流が前記第１過電流保護閾値よりも大きい第２過電流保護閾値を上回ると前記出力スイッチを強制オフして前記出力電流が前記第２過電流保護閾値を下回ると前記出力スイッチの強制オフを解除するように動作し、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記出力スイッチの両端間電圧が前記検出閾値を下回ってから前記出力スイッチを強制オフする回数が上限値に達する時点のうちいずれか早く到来する時点以降、前記出力電流が前記第２過電流保護閾値を上回ると前記出力スイッチを強制オフして第２時間が経過すると前記出力スイッチの強制オフを解除するように動作する、半導体装置。
  2. 　前記過電流保護回路は、
    　前記出力スイッチの両端間電圧が前記検出閾値を下回る時点以降に前記出力電流と前記第２過電流保護閾値との比較結果に応じた第１内部信号を出力するように構成された検出回路と、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記第１内部信号のパルス生成回数が前記上限値に達する時点のうちいずれか早く到来する時点で第２内部信号にパルスを生成するとともに当該時点以降には前記第１内部信号又はこれと同期する信号を前記第２内部信号として出力するように構成された制御回路と、
    　前記第１内部信号及び前記第２内部信号それぞれの入力を受けて前記出力スイッチの強制オフ信号を出力するように構成された出力回路と、
    　を含み、
    　前記強制オフ信号は、前記第２内部信号にパルスが生成されてから前記第２時間に亘ってオフ時の論理レベルに維持される、請求項１に記載の半導体装置。
  3. 　前記制御回路は、
    　前記第１内部信号のパルス生成回数が前記上限値に達する時点で上限回数到達信号にパルスを生成するように構成されたカウンタと、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記上限回数到達信号にパルスが生成される時点のうちいずれか早く到来する時点まで前記上限回数到達信号を前記第２内部信号として出力するとともに当該時点以降には前記第１内部信号又はこれと同期する信号を前記第２内部信号として出力するように構成されたマルチプレクサと、
    　を含む、請求項２に記載の半導体装置。
  4. 　監視対象温度を検出して過熱保護を掛けるように構成された過熱保護回路をさらに備える、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記過熱保護回路は、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記出力スイッチの両端間電圧が前記検出閾値を下回る時点のうちいずれか早く到来する時点まで、前記監視対象温度が第１過熱保護閾値を上回ると前記出力スイッチを強制オフして前記監視対象温度が第１過熱保護閾値を下回ると前記出力スイッチの強制オフを解除するように動作し、
    　前記出力スイッチのターンオンが指示されてから前記第１時間が経過する時点又は前記出力スイッチの両端間電圧が前記検出閾値を下回る時点のうちいずれか早く到来する時点以降、前記監視対象温度が前記第１過熱保護閾値よりも高い第２過熱保護閾値を上回ると前記出力スイッチを強制オフして前記監視対象温度が前記第２過熱保護閾値を下回ると前記出力スイッチの強制オフを解除するように動作する、請求項４に記載の半導体装置。
  6. 　前記監視対象温度は、前記出力スイッチを含むパワー素子領域で検出される第１温度、又は、前記第１温度と前記パワー素子領域以外で検出される第２温度との温度差である、請求項４又は５に記載の半導体装置。
  7. 　異常検出時に前記出力スイッチを異常未検出時よりも高速にオフするように構成される高速ターンオフ回路をさらに備える、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記出力スイッチは、電源電極と出力電極との間を導通／遮断するように構成されたハイサイドスイッチ、又は、出力電極と基準電圧電極との間を導通／遮断するように構成されたローサイドスイッチである、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　請求項１～８のいずれか一項に記載の半導体装置と、
    　前記半導体装置に接続される負荷と、
    　を備える、電子機器。
  10. 　請求項９に記載の電子機器を備える、車両。
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* Cited by examiner, † Cited by third party
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JP2006311765A (ja) * 2005-05-02 2006-11-09 Arueido Kk 過電流保護回路及びｄｃ／ｄｃコンバータ
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JP2019198035A (ja) * 2018-05-11 2019-11-14 ローム株式会社 スイッチ装置

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