WO2025069652A1 - プラズマ処理装置 - Google Patents

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Definitions

  • An exemplary embodiment of the present disclosure relates to a plasma processing apparatus.
  • Patent Document 1 discloses a DC power supply for applying a negative DC voltage to an upper electrode.
  • Patent Document 2 discloses a voltage pulse generator for applying a negative voltage pulse to a bias electrode of a substrate support.
  • This disclosure provides a technique for stabilizing plasma.
  • a plasma processing apparatus in one exemplary embodiment of the present disclosure, includes a chamber, a substrate support disposed within the chamber and including at least one lower electrode, an upper electrode disposed above the substrate support, an RF signal generator electrically connected to either the at least one lower electrode or the upper electrode and configured to generate an RF signal to generate a plasma in the chamber, a first voltage signal generator electrically connected to either the at least one lower electrode and configured to generate a first voltage signal, the first voltage signal having a sequence of first voltage pulses, a second voltage signal generator electrically connected to the upper electrode and configured to generate a second voltage signal, a capacitor, and a rectifying element including a first electrode and a second electrode, the first electrode being electrically connected to a node between the upper electrode and the second voltage signal generator, and the second electrode being electrically connected to a ground potential via the capacitor.
  • a technique for stabilizing plasma can be provided.
  • FIG. 1 is a diagram for explaining a configuration example of a plasma processing system.
  • FIG. 1 is a diagram for explaining a configuration example of a capacitively coupled plasma processing apparatus.
  • 2 is a diagram showing an example of coupling between a power supply 30 and a chamber 10.
  • FIG. 4 is a timing chart showing an example of voltage waveforms of a first DC signal and a second DC signal.
  • 4 is a timing chart showing an example of voltage waveforms of a first DC signal and a second DC signal.
  • 4 is a timing chart showing an example of voltage waveforms of a first DC signal and a second DC signal.
  • 4 is a timing chart showing an example of voltage waveforms of a first DC signal and a second DC signal.
  • FIG. 1 is a diagram for explaining a configuration example of a plasma processing system.
  • FIG. 1 is a diagram for explaining a configuration example of a capacitively coupled plasma processing apparatus.
  • 2 is a diagram showing an example of coupling between a power supply
  • FIG. 2 is a diagram illustrating a configuration example of a plasma stabilization circuit according to the first embodiment.
  • FIG. 4 illustrates an example of a first filter.
  • FIG. 13 illustrates an example of a second filter.
  • FIG. 13 is a diagram illustrating another example of the arrangement of the node N1.
  • FIG. 13 is a diagram illustrating another example of the arrangement of the node N1.
  • 4 is a diagram for explaining the operation of the plasma stabilization circuit 70.
  • FIG. 4 is a diagram for explaining the operation of the plasma stabilization circuit 70.
  • FIG. 4 is a diagram for explaining the rectification action of the first rectifying element D1.
  • FIG. 4 is a diagram for explaining the rectification action of the first rectifying element D1.
  • FIG. 13 is a diagram illustrating a configuration example of a plasma stabilization circuit according to a second embodiment.
  • FIG. 4 is a diagram illustrating an example of a second rectifying element.
  • FIG. 4 is a diagram illustrating an example of a second rectifying element.
  • 13 is a diagram showing another example of the connection between the power supply 30 and the chamber 10.
  • FIG. 13 is a diagram illustrating a configuration example of a plasma stabilization circuit according to a third embodiment.
  • FIG. 13 is a diagram illustrating a modified example of the first embodiment.
  • FIG. 13 is a diagram illustrating a modified example of the second embodiment.
  • FIG. 4 is a diagram illustrating an example of a polarity switching circuit.
  • 13 is a diagram showing another example of the connection between the power supply 30 and the chamber 10.
  • FIG. 13 is a diagram showing another example of the connection between the power supply 30 and the chamber 10.
  • FIG. 13 is a diagram showing another example of the connection between the power supply 30 and the chamber 10.
  • a plasma processing apparatus in one exemplary embodiment, includes a chamber, a substrate support disposed within the chamber and including at least one lower electrode, an upper electrode disposed above the substrate support, an RF signal generator electrically connected to either the at least one lower electrode or the upper electrode and configured to generate an RF signal to generate a plasma in the chamber, a first voltage signal generator electrically connected to either the at least one lower electrode and configured to generate a first voltage signal, the first voltage signal having a sequence of first voltage pulses, a second voltage signal generator electrically connected to the upper electrode and configured to generate a second voltage signal, a capacitor, and a rectifying element including a first electrode and a second electrode, the first electrode being electrically connected to a node between the upper electrode and the second voltage signal generator, and the second electrode being electrically connected to a ground potential via the capacitor.
  • the second voltage signal has a sequence of second voltage pulses.
  • the second voltage signal has a constant voltage level.
  • the second voltage signal has a negative polarity
  • the first electrode is a cathode electrode
  • the second electrode is an anode electrode
  • the first sequence of voltage pulses has a first pulse frequency in the range of 0.1 MHz to 2 MHz.
  • the second sequence of voltage pulses has a second pulse frequency in the range of 0.1 kHz to 50 kHz.
  • the device further includes a filter circuit provided in the transmission line between the upper electrode and the second voltage signal generator.
  • the device further includes a filter circuit provided in the transmission line between the upper electrode and the node.
  • the device further includes a filter circuit disposed in the transmission line between the node and the second voltage signal generator.
  • the device further includes a first filter provided in a transmission line between the upper electrode and the node and configured to filter signals in a band of an RF frequency of the RF signal, and a second filter provided in a transmission line between the node and the second voltage signal generator and configured to filter signals in a band of a pulse frequency of the sequence of first voltage pulses.
  • a plasma processing apparatus in one exemplary embodiment, includes a chamber, a substrate support disposed within the chamber and including at least one lower electrode, an upper electrode disposed above the substrate support, an RF signal generator electrically connected to either the at least one lower electrode or the upper electrode and configured to generate an RF signal to generate a plasma in the chamber, a voltage signal generator electrically connected to either the at least one lower electrode and configured to generate a voltage signal, the voltage signal having a sequence of voltage pulses, an impedance fixing circuit electrically connected to the upper electrode, a capacitor, and a rectifying element including a first electrode and a second electrode, the first electrode being electrically connected to a node between the upper electrode and the impedance fixing circuit, and the second electrode being electrically connected to a ground potential via the capacitor.
  • the voltage pulse has a negative polarity
  • the first electrode is a cathode electrode
  • the second electrode is an anode electrode
  • the sequence of voltage pulses has a first pulse frequency in the range of 0.1 MHz to 2 MHz.
  • the impedance fixing circuit includes at least one of a capacitor and an inductor.
  • a plasma processing apparatus in one exemplary embodiment, includes a chamber, a substrate support disposed within the chamber and including an electrode, a first voltage signal generator electrically connected to the electrode and configured to generate a first voltage signal, the first voltage signal having a sequence of first voltage pulses, and a rectifying element that forms part of the chamber or is disposed within the chamber, the rectifying element including a conductive member, a capacitor, and a first electrode and a second electrode, the first electrode being electrically connected to the conductive member and the second electrode being electrically connected to a ground potential via the capacitor.
  • the device further includes a second voltage signal generator electrically connected to a node between the conductive member and the first electrode of the rectifying element and configured to generate a second voltage signal.
  • the device further includes an impedance fixing circuit electrically connected to a node between the conductive member and the first electrode of the rectifying element.
  • the impedance fixing circuit includes at least one of a capacitor and an inductor.
  • the conductive member is any one of: (a) an upper electrode disposed above the substrate support; (b) a ring assembly disposed on the substrate support so as to surround the substrate on the substrate support; (c) a liner disposed along the inner wall of the chamber; and (d) a baffle plate disposed to surround the substrate support.
  • FIG. 1 is a diagram for explaining a configuration example of a plasma processing system.
  • the plasma processing system includes a plasma processing device 1 and a control unit 2.
  • the plasma processing system is an example of a substrate processing system
  • the plasma processing device 1 is an example of a substrate processing device.
  • the plasma processing device 1 includes a plasma processing chamber 10, a substrate support unit 11, and a plasma generation unit 12.
  • the plasma processing chamber 10 has a plasma processing space.
  • the plasma processing chamber 10 also has at least one gas supply port for supplying at least one processing gas to the plasma processing space, and at least one gas exhaust port for exhausting gas from the plasma processing space.
  • the gas supply port is connected to a gas supply unit 20 described later, and the gas exhaust port is connected to an exhaust system 40 described later.
  • the substrate support unit 11 is disposed in the plasma processing space, and has a substrate support surface for supporting a substrate.
  • the plasma generating unit 12 is configured to generate plasma from at least one processing gas supplied into the plasma processing space.
  • the plasma formed in the plasma processing space may be capacitively coupled plasma (CCP), inductively coupled plasma (ICP), electron-cyclotron-resonance plasma (ECR plasma), helicon wave plasma (HWP), or surface wave plasma (SWP), etc.
  • various types of plasma generating units may be used, including AC (Alternating Current) plasma generating units and DC (Direct Current) plasma generating units.
  • the AC signal (AC power) used in the AC plasma generating unit has a frequency in the range of 100 kHz to 10 GHz.
  • AC signals include RF (Radio Frequency) signals and microwave signals.
  • the RF signal has a frequency in the range of 100 kHz to 150 MHz.
  • the control unit 2 processes computer-executable instructions that cause the plasma processing apparatus 1 to perform the various steps described in this disclosure.
  • the control unit 2 may be configured to control each element of the plasma processing apparatus 1 to perform the various steps described herein. In one embodiment, a part or all of the control unit 2 may be included in the plasma processing apparatus 1.
  • the control unit 2 may include a processing unit 2a1, a storage unit 2a2, and a communication interface 2a3.
  • the control unit 2 is realized, for example, by a computer 2a.
  • the processing unit 2a1 may be configured to perform various control operations by reading a program from the storage unit 2a2 and executing the read program. This program may be stored in the storage unit 2a2 in advance, or may be acquired via a medium when necessary.
  • the acquired program is stored in the storage unit 2a2 and is read from the storage unit 2a2 by the processing unit 2a1 and executed.
  • the medium may be various storage media readable by the computer 2a, or may be a communication line connected to the communication interface 2a3.
  • the processing unit 2a1 may be a CPU (Central Processing Unit).
  • the memory unit 2a2 may include a RAM (Random Access Memory), a ROM (Read Only Memory), a HDD (Hard Disk Drive), a SSD (Solid State Drive), or a combination of these.
  • the communication interface 2a3 may communicate with the plasma processing device 1 via a communication line such as a LAN (Local Area Network).
  • FIG. 1 is a diagram for explaining an example of the configuration of a capacitively coupled plasma processing device.
  • the capacitively coupled plasma processing apparatus 1 includes a plasma processing chamber 10, a gas supply unit 20, a power supply 30, and an exhaust system 40.
  • the plasma processing apparatus 1 also includes a substrate support unit 11 and a gas inlet unit.
  • the gas inlet unit is configured to introduce at least one processing gas into the plasma processing chamber 10.
  • the gas inlet unit includes a shower head 13.
  • the substrate support unit 11 is disposed in the plasma processing chamber 10.
  • the shower head 13 is disposed above the substrate support unit 11. In one embodiment, the shower head 13 constitutes at least a part of the ceiling of the plasma processing chamber 10.
  • the plasma processing chamber 10 has a plasma processing space 10s defined by the shower head 13, the sidewall 10a of the plasma processing chamber 10, and the substrate support unit 11.
  • the plasma processing chamber 10 is grounded.
  • the shower head 13 and the substrate support unit 11 are electrically insulated from the housing of the plasma processing chamber 10.
  • the substrate support 11 includes a main body 111 and a ring assembly 112.
  • the main body 111 has a central region 111a for supporting the substrate W and an annular region 111b for supporting the ring assembly 112.
  • a wafer is an example of a substrate W.
  • the annular region 111b of the main body 111 surrounds the central region 111a of the main body 111 in a plan view.
  • the substrate W is disposed on the central region 111a of the main body 111
  • the ring assembly 112 is disposed on the annular region 111b of the main body 111 so as to surround the substrate W on the central region 111a of the main body 111. Therefore, the central region 111a is also called a substrate support surface for supporting the substrate W, and the annular region 111b is also called a ring support surface for supporting the ring assembly 112.
  • the main body 111 includes a base 1110 and an electrostatic chuck 1111.
  • the base 1110 includes a conductive member.
  • the conductive member of the base 1110 may function as a lower electrode.
  • the electrostatic chuck 1111 is disposed on the base 1110.
  • the electrostatic chuck 1111 includes a ceramic member 1111a and an electrostatic electrode 1111b disposed within the ceramic member 1111a.
  • the ceramic member 1111a has a central region 111a. In one embodiment, the ceramic member 1111a also has an annular region 111b. Note that other members surrounding the electrostatic chuck 1111, such as an annular electrostatic chuck or an annular insulating member, may have the annular region 111b.
  • the ring assembly 112 may be disposed on the annular electrostatic chuck or the annular insulating member, or may be disposed on both the electrostatic chuck 1111 and the annular insulating member.
  • at least one RF/DC electrode coupled to an RF power source 31 and/or a DC power source 32 described later may be disposed in the ceramic member 1111a.
  • the at least one RF/DC electrode functions as a lower electrode.
  • the RF/DC electrode is also called a bias electrode.
  • the conductive member of the base 1110 and the at least one RF/DC electrode may function as multiple lower electrodes.
  • the electrostatic electrode 1111b may function as a lower electrode.
  • the substrate support 11 includes at least one lower electrode.
  • the ring assembly 112 includes one or more annular members.
  • the one or more annular members include one or more edge rings and at least one cover ring.
  • the edge rings are formed of a conductive or insulating material, and the cover rings are formed of an insulating material.
  • the substrate support 11 may also include a temperature adjustment module configured to adjust at least one of the electrostatic chuck 1111, the ring assembly 112, and the substrate to a target temperature.
  • the temperature adjustment module may include a heater, a heat transfer medium, a flow passage 1110a, or a combination thereof.
  • a heat transfer fluid such as brine or a gas flows through the flow passage 1110a.
  • the flow passage 1110a is formed in the base 1110, and one or more heaters are disposed in the ceramic member 1111a of the electrostatic chuck 1111.
  • the substrate support 11 may also include a heat transfer gas supply configured to supply a heat transfer gas to a gap between the back surface of the substrate W and the central region 111a.
  • the shower head 13 is configured to introduce at least one processing gas from the gas supply unit 20 into the plasma processing space 10s.
  • the shower head 13 has at least one gas supply port 13a, at least one gas diffusion chamber 13b, and multiple gas inlets 13c.
  • the processing gas supplied to the gas supply port 13a passes through the gas diffusion chamber 13b and is introduced into the plasma processing space 10s from the multiple gas inlets 13c.
  • the shower head 13 also includes at least one upper electrode.
  • the gas introduction unit may include, in addition to the shower head 13, one or more side gas injectors (SGI) attached to one or more openings formed in the sidewall 10a.
  • SGI side gas injectors
  • the gas supply unit 20 may include at least one gas source 21 and at least one flow controller 22.
  • the gas supply unit 20 is configured to supply at least one process gas from a respective gas source 21 through a respective flow controller 22 to the showerhead 13.
  • Each flow controller 22 may include, for example, a mass flow controller or a pressure-controlled flow controller.
  • the gas supply unit 20 may include at least one flow modulation device that modulates or pulses the flow rate of the at least one process gas.
  • the power supply 30 includes an RF power supply 31 coupled to the plasma processing chamber 10 via at least one impedance matching circuit.
  • the RF power supply 31 is configured to supply at least one RF signal (RF power) to at least one lower electrode and/or at least one upper electrode. This causes a plasma to be formed from at least one processing gas supplied to the plasma processing space 10s.
  • the RF power supply 31 can function as at least a part of the plasma generating unit 12.
  • a bias RF signal to at least one lower electrode, a bias potential is generated on the substrate W, and ion components in the formed plasma can be attracted to the substrate W.
  • the RF power supply 31 includes a first RF generating unit 31a and a second RF generating unit 31b.
  • the first RF generating unit 31a is coupled to at least one lower electrode and/or at least one upper electrode via at least one impedance matching circuit and configured to generate a source RF signal (source RF power) for plasma generation.
  • the source RF signal has a frequency in the range of 10 MHz to 150 MHz.
  • the first RF generating unit 31a may be configured to generate multiple source RF signals having different frequencies. The generated one or more source RF signals are supplied to at least one lower electrode and/or at least one upper electrode.
  • the second RF generator 31b is coupled to at least one lower electrode via at least one impedance matching circuit and configured to generate a bias RF signal (bias RF power).
  • the frequency of the bias RF signal may be the same as or different from the frequency of the source RF signal.
  • the bias RF signal has a lower frequency than the frequency of the source RF signal.
  • the bias RF signal has a frequency in the range of 100 kHz to 60 MHz.
  • the second RF generator 31b may be configured to generate multiple bias RF signals having different frequencies.
  • the generated one or more bias RF signals are provided to at least one lower electrode. Also, in various embodiments, at least one of the source RF signal and the bias RF signal may be pulsed.
  • the power supply 30 may also include a DC power supply 32 coupled to the plasma processing chamber 10.
  • the DC power supply 32 includes a first DC generator 32a and a second DC generator 32b.
  • the first DC generator 32a is connected to at least one lower electrode and configured to generate a first DC signal.
  • the generated first DC signal is applied to the at least one lower electrode.
  • the second DC generator 32b is connected to at least one upper electrode and configured to generate a second DC signal.
  • the generated second DC signal is applied to the at least one upper electrode.
  • the first and second DC signals may be pulsed.
  • a sequence of voltage pulses is applied to at least one lower electrode and/or at least one upper electrode.
  • the voltage pulses may have a rectangular, trapezoidal, triangular or combination thereof pulse waveform.
  • a waveform generator for generating a sequence of voltage pulses from the DC signal is connected between the first DC generator 32a and at least one lower electrode.
  • the first DC generator 32a and the waveform generator constitute a voltage pulse generator.
  • the second DC generator 32b and the waveform generator constitute a voltage pulse generator
  • the voltage pulse generator is connected to at least one upper electrode.
  • the voltage pulses may have a positive polarity or a negative polarity.
  • the sequence of voltage pulses may also include one or more positive polarity voltage pulses and one or more negative polarity voltage pulses within one period.
  • the first and second DC generating units 32a and 32b may be provided in addition to the RF power source 31, or the first DC generating unit 32a may be provided in place of the second RF generating unit 31b.
  • the exhaust system 40 may be connected to, for example, a gas exhaust port 10e provided at the bottom of the plasma processing chamber 10.
  • the exhaust system 40 may include a pressure regulating valve and a vacuum pump. The pressure in the plasma processing space 10s is adjusted by the pressure regulating valve.
  • the vacuum pump may include a turbomolecular pump, a dry pump, or a combination thereof.
  • FIG. 3 is a diagram showing an example of a connection between the power supply 30 of the plasma processing apparatus 1 and the plasma processing chamber 10 (hereinafter also referred to as "chamber 10").
  • the first RF generating unit 31a is electrically connected to the lower electrode of the substrate support unit 11 via the transmission line L2. Note that one or more lower electrodes may be provided on the substrate support unit 11. When multiple lower electrodes are provided, the first RF generating unit 31a may be electrically connected to any one of the multiple lower electrodes. At least one impedance matching circuit is provided on the transmission line L2.
  • the first RF generating unit 31a is configured to generate a source RF signal for plasma generation.
  • the source RF signal has a frequency in the range of 10 MHz to 150 MHz.
  • the first RF generating unit 31a may be configured to generate multiple source RF signals having different frequencies.
  • the first RF generating unit 31a may be electrically connected to the upper electrode via at least one impedance matching circuit.
  • only one lower electrode may be provided on the substrate support unit (i.e., multiple lower electrodes do not need to be provided on the substrate support unit).
  • the first DC generating unit 32a is electrically connected to the lower electrode of the substrate support 11 via a transmission line L3.
  • the first DC generating unit 32a may be electrically connected to the same lower electrode as the first RF generating unit 31a, or may be electrically connected to a lower electrode different from the first RF generating unit 31a.
  • the first DC generating unit 32a is configured to generate a first DC signal.
  • the first DC signal may be pulsed.
  • a first waveform generating unit may be provided on the output side (lower electrode side) of the first DC generating unit 32a.
  • the first waveform generating unit generates a sequence of first voltage pulses from the first DC signal.
  • a first voltage signal having the sequence of first voltage pulses may be applied to the lower electrode.
  • the first voltage pulses may have a pulse waveform that is rectangular, trapezoidal, triangular, or a combination thereof.
  • the first waveform generating unit may be provided integrally within the first DC generating unit 32a.
  • the first DC signal may not be pulsed.
  • the first DC signal may have a constant voltage level, and the first DC signal having the constant voltage level may be applied to the lower electrode.
  • the second DC generating unit 32b is electrically connected to the upper electrode of the shower head 13 via a transmission line L1.
  • the second DC generating unit 32b is configured to generate a second DC signal.
  • a rectifying element that limits the direction of the current is provided on the transmission line L1 between the second DC generating unit 32b and the upper electrode. Each component of the transmission line L1, including the rectifying element, will be described later.
  • the second DC signal may be pulsed.
  • a second waveform generating unit may be provided on the transmission line L1 on the output side (upper electrode side) of the second DC generating unit 32b.
  • the second waveform generating unit generates a sequence of second voltage pulses from the second DC signal.
  • the second DC signal having the sequence of second voltage pulses may be applied to the upper electrode.
  • the second voltage pulses may have a pulse waveform that is rectangular, trapezoidal, triangular, or a combination thereof.
  • the second waveform generating unit may be provided integrally within the second DC generating unit 32b.
  • the second DC signal may not be pulsed.
  • the second DC signal may have a constant voltage level and the second DC signal having the constant voltage level may be applied to the upper electrode.
  • first DC signal and second DC signal> 4A to 4D are timing charts showing examples of voltage waveforms of the first DC signal and the second DC signal.
  • the voltage waveforms of the first DC signal and the second DC signal may be repeated multiple times with a repetition period T (see FIGS. 4A to 4D).
  • the first DC signal may have a repetition frequency (1/T) of 0.1 kHz to 50 kHz.
  • the second DC signal may have a repetition frequency (1/T) of 0.1 kHz to 50 kHz.
  • the repetition frequency of the first DC signal and the repetition frequency of the second DC signal may be the same or different.
  • the first DC signal and the second DC signal may be synchronous (see FIGS. 4A to 4C) or may not be synchronous.
  • the first DC signal and the second DC signal may be out of phase with each other by a given value (180 degrees in one example).
  • FIG. 4A is an example in which the first DC signal (DC1) and the second DC signal (DC2) are both pulsed.
  • the first DC signal and the second DC signal may be generated by a first waveform generating unit and a second waveform generating unit, respectively.
  • the first DC signal has a sequence of first voltage pulses having a first voltage level V11 during a first period T1 in the repeating period T.
  • the sequence of first voltage pulses may have a pulse frequency of 0.1 MHz to 2 MHz (hereinafter, voltage pulses with such a pulse frequency are also referred to as "high-speed pulses").
  • the first DC signal has a reference voltage level V10 during a second period T2 in the repeating period T.
  • the absolute value of the reference voltage level V10 is smaller than the absolute value of the first voltage level V11.
  • the first voltage level V11 has a negative polarity.
  • the reference voltage level V10 has a zero voltage level.
  • the second DC signal has a second sequence of voltage pulses having a second voltage level V21 during the first period T1.
  • the second sequence of voltage pulses may have a pulse frequency of 0.1 MHz to 2 MHz.
  • the pulse frequency of the second sequence of voltage pulses may be the same as or different from the pulse frequency of the first sequence of voltage pulses.
  • the second DC signal also has a reference voltage level V20 during the second period T2.
  • the reference voltage level V20 is less than the absolute value of the second voltage level V21.
  • the second voltage level V21 has a negative polarity.
  • the reference voltage level V20 has a zero voltage level.
  • the first DC signal (DC1) and the second DC signal (DC2) may be generated in a first waveform generating unit and a second waveform generating unit, respectively. Both the first DC signal and the second DC signal are pulsed.
  • the first DC signal has a sequence of third voltage pulses having a third voltage level V12 during a second period T2 in the repetition period T.
  • the absolute value of the third voltage level V12 is greater than the absolute value of the reference voltage level V10 and less than the absolute value of the first voltage level V11.
  • the sequence of third voltage pulses may have a pulse frequency of 0.1 MHz to 2 MHz.
  • the second DC signal has a sequence of fourth voltage pulses having a fourth voltage level V22 during a second period T2 in the repetition period T.
  • the absolute value of the fourth voltage level V22 is greater than the absolute value of the reference voltage level V20 and less than the absolute value of the second voltage level V21.
  • the fourth voltage pulse sequence may have a pulse frequency of 0.1 MHz to 2 MHz.
  • the repeating period T may further have a third period T3.
  • the first DC signal may have the reference voltage level V10 during the third period T3 in the repeating period T.
  • the second DC signal may have the reference voltage level V20 during the third period T3 in the repeating period T.
  • the fourth DC signal is a modified example of the voltage waveform shown in FIG. 4A.
  • Both the first DC signal (DC1) and the second DC signal (DC2) are pulsed.
  • the first DC signal may be generated by the first waveform generating unit.
  • the second DC signal may be generated by the second waveform generating unit (including the case where it is configured integrally with the second DC generating unit 32b), or may be generated by the second DC generating unit 32b.
  • the second DC signal has a sequence of second voltage pulses in a repetition period T. That is, the sequence of second voltage pulses in this example has a second voltage level V21 during the first period T1 and a reference voltage level V20 during the second period T2.
  • the pulse frequency of the sequence of second voltage pulses may be the same as the repetition frequency (1/T) of the first DC signal, and may be, for example, 0.1 kHz to 50 kHz (hereinafter, a voltage pulse having such a pulse frequency is also referred to as a "low-speed pulse").
  • the rest of the configuration may be the same as the example shown in Figure 4A.
  • FIG. 4D is a modified example of the voltage waveform shown in FIG. 4A.
  • the second DC signal has a constant voltage level (second voltage level V21) in the first period T1 and the second period T2 within the repetition period T.
  • the second DC signal may be generated by the second DC generating unit 32b.
  • the remaining points may be similar to the example shown in FIG. 4A.
  • a sudden current (hereinafter, this current is also referred to as a "transient current") may instantaneously flow through the upper electrode.
  • the magnitude of the transient current tends to increase as the voltage level of the first DC signal (bias signal) increases.
  • the transient current is considered to be a current necessary for stabilizing the plasma in the chamber, and if the transient current is limited by the circuit configuration of the power supply 30, etc., the plasma may become unstable. If the plasma becomes unstable, for example, an abnormal discharge may occur in the upper electrode (for example, the gas inlet 13c of the shower head 13, etc.).
  • a plasma stabilization circuit described below such destabilization of the plasma may be suppressed.
  • FIG. 5 is a diagram showing a configuration example of a plasma stabilization circuit according to the first embodiment.
  • the first embodiment is a configuration example in which a negative first DC signal is supplied to the lower electrode.
  • a node N1 is provided on the transmission line L1 between the chamber 10 (upper electrode) and the second DC generating unit 32b.
  • a first rectifying element D1 and a plasma stabilization circuit 70 are provided on the transmission line L12 between the node N1 and the ground potential.
  • a first filter F1 and a second filter F2 are also provided on the transmission line L1 from the chamber 10 (upper electrode) toward the second DC generating unit 32b.
  • the node N1 is on the transmission line L1 between the first filter F1 and the second filter F2.
  • the first rectifying element D1 is provided on the transmission line L12 between the node N1 and the plasma stabilization circuit 70.
  • the first rectifying element D1 may be provided in the transmission line L12 between the plasma stabilization circuit 70 and the ground potential.
  • the second DC generating unit 32b generates a second DC signal of negative polarity.
  • the second DC signal generated by the second DC generating unit 32b may have a slow pulse as shown in FIG. 4C.
  • the second DC signal generated by the second DC generating unit 32b may have a constant voltage level as shown in FIG. 4D.
  • the second waveform generating unit may not be provided.
  • the second DC generating unit 32b may generate a second DC signal of positive polarity.
  • the plasma stabilization circuit 70 includes a capacitor C1.
  • the capacitance of the capacitor C1 is large enough to instantly supply a sufficient charge to the upper electrode.
  • the capacitance of the capacitor C1 is 10 nF to 100 nF.
  • the capacitor C1 may be composed of one or more capacitors.
  • the plasma stabilization circuit 70 may be configured to include a resistor R as a static elimination circuit.
  • the resistor R is connected in parallel to the capacitor C1.
  • the resistor R may be configured to eliminate the charge in the capacitor C1 in about 1 to 10 seconds.
  • an inductor may be used as the static elimination circuit instead of or in addition to the resistor R.
  • the resistor R may be connected to a node on the transmission line L12 between the capacitor C1 and the first rectification element D1.
  • the plasma stabilization circuit 70 instantaneously supplies the required amount of charge to the upper electrode, such as immediately after the first DC signal (bias signal) is supplied to the lower electrode. In other words, the plasma stabilization circuit 70 can prevent the plasma from becoming unstable by allowing a sufficient transient current to flow through the upper electrode.
  • the first rectifier element D1 is positioned so that the chamber 10 (upper electrode) side is the forward direction of the current when viewed from the plasma stabilization circuit 70.
  • the first rectifying element D1 may be configured as a diode.
  • the cathode electrode of the first rectifying element D1 (diode) may be electrically connected to the node N1.
  • the anode electrode of the first rectifying element D1 (diode) may be electrically connected to the plasma stabilization circuit 70. That is, the anode electrode of the first rectifying element D1 may be electrically connected to the ground potential via the capacitor C1 of the plasma stabilization circuit 70.
  • the diode may be a mesa type or planar type PN junction diode.
  • the first rectifying element D1 may be configured as a plurality of diodes, in which case the diodes may be connected directly or in parallel to each other.
  • the rectifying action of the first rectifying element D1 prevents the second DC signal from the second DC generating unit 32b from flowing to the plasma stabilization circuit 70. This prevents the voltage waveform of the second DC signal from being distorted by the large-capacity capacitor C1 of the plasma stabilization circuit 70.
  • the first filter F1 is configured to filter signals (hereinafter referred to as "high frequency signals") in the frequency band of the source RF signal generated by the first RF generating unit 31a. That is, the first filter F1 blocks or attenuates the high frequency signal flowing from the chamber 10 (upper electrode) to the first rectifying element D1. This can prevent all or part of the high frequency signal from passing through the first rectifying element D1 to heat the first rectifying element D1, and thus prevent the rectifying action of the first rectifying element D1 from being reduced. It can also prevent the high frequency signal from entering the second DC generating unit 32b.
  • the attenuation performance of the first filter F1 may be affected if the impedance of the first rectifying element D1 changes.
  • the first rectifying element D1 is disposed on the output side (second DC generating unit 32b side) of the first filter F1. Therefore, the attenuation performance of the first filter F1 can be prevented from being affected by changes in the impedance of the first rectifying element D1.
  • FIG. 6A is a diagram showing an example of the first filter F1.
  • the first filter F1 may be configured to include one or more inductors (ID) and capacitors (C).
  • the capacitance of the capacitor of the first filter F1 is sufficiently smaller than the capacitor C1 of the plasma stabilization circuit 70, and in one example, is 0.01 nF to 1 nF.
  • the second filter F2 is configured to filter a signal (hereinafter referred to as a "bias pulse signal") in the pulse frequency band of the first DC signal (bias signal) generated by the first DC generating unit 32a. That is, the second filter F2 blocks or attenuates the bias pulse signal flowing from the first rectifying element D1 toward the second DC generating unit 32b. This can prevent the bias pulse signal from entering the second DC generating unit 32b. Note that if the second filter F2 causes interference with the second DC signal, the second filter F2 does not need to be provided. For example, if the second DC signal has a frequency close to the pulse frequency of the first DC signal (for example, within ⁇ 10%), the second filter F2 does not need to be provided.
  • FIGS. 7A and 7B are diagrams showing other arrangement examples of node N1.
  • node N1 may be located on transmission line L1 between second filter F2 and second DC generating unit 32b.
  • node N1 may be located on transmission line L1 between chamber 10 (upper electrode) and first filter F1.
  • first filter F1 and second filter F2 may be integrated into one filter circuit.
  • the node N1 may be between the first filter F1 and the second filter F2 (see FIG. 5). In this case, the node N1 may be between the second filter F2 and the second DC generating unit 32b (see FIG. 7A). This is because the current from the plasma stabilization circuit 70 to the upper electrode is less likely to be obstructed even if the first filter F1 or the second filter F2 is present.
  • Second Embodiment 10 is a diagram showing a configuration example of a plasma stabilization circuit according to a second embodiment.
  • the second embodiment is a configuration example in which a first DC signal of negative polarity is supplied to the lower electrode.
  • a first filter provided in a transmission line between the upper electrode and the node, the first filter being configured to filter signals in an RF frequency band of the RF signal; 10.
  • a chamber a substrate support disposed within the chamber and including at least one lower electrode; an upper electrode disposed above the substrate support; an RF signal generator electrically connected to any one of the at least one lower electrode or the upper electrode and configured to generate an RF signal to generate a plasma in the chamber; a voltage signal generator electrically connected to any one of the at least one lower electrode and configured to generate a voltage signal, the voltage signal having a sequence of voltage pulses; an impedance fixing circuit electrically connected to the upper electrode; A capacitor; a rectifying element including a first electrode and a second electrode, the first electrode being electrically connected to a node between the upper electrode and the impedance fixing circuit, and the second electrode being electrically connected to a ground potential via the capacitor;
  • a plasma processing apparatus comprising:
  • a chamber ; a substrate support disposed within the chamber and including an electrode; a first voltage signal generator electrically connected to the electrodes and configured to generate a first voltage signal, the first voltage signal having a sequence of first voltage pulses; an electrically conductive member that forms part of the chamber or is disposed within the chamber; A capacitor; a rectifying element including a first electrode and a second electrode, the first electrode being electrically connected to the conductive member and the second electrode being electrically connected to a ground potential via the capacitor;
  • a plasma processing apparatus comprising:
  • the conductive member is (a) an upper electrode disposed above the substrate support; (b) a ring assembly disposed on the substrate support to surround a substrate on the substrate support; (c) a liner disposed along an interior wall of the chamber; and (d) The plasma processing apparatus according to any one of claims 15 to 18, wherein the plasma processing apparatus is a baffle plate arranged to surround the substrate support.
  • Plasma processing apparatus 1: Plasma processing apparatus, 2: Control unit, 10: Plasma processing chamber, 13: shower head, 31a: First RF generating unit, 31b: Second RF generating unit, 32a: First DC generating unit, 32b: Second DC generating unit, 50: Second waveform generating unit, 60: Impedance fixing circuit, 70: Plasma stabilization circuit, 80: Polarity switching circuit, D1: First rectifying element, D2: Second rectifying element, F1: First filter, F2: Second filter, L1: Transmission line

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Abstract

プラズマを安定化する技術を提供する。チャンバと、チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、基板支持部の上方に配置される上部電極と、少なくとも１つの下部電極のいずれか又は上部電極に電気的に接続され、チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、少なくとも１つの下部電極のいずれかに電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、上部電極に電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器と、キャパシタと、第１の電極及び第２の電極を含む整流素子であって、第１の電極は上部電極と第２の電圧信号生成器との間にあるノードに電気的に接続され、第２の電極は、キャパシタを介して接地電位に電気的に接続される、整流素子と、を備えるプラズマ処理装置が提供される。

Description

プラズマ処理装置
　本開示の例示的実施形態は、プラズマ処理装置に関する。
　特許文献１には、上部電極に負極性の直流電圧を印加するための直流電源が開示されている。特許文献２には、基板支持部のバイアス電極に負極性の電圧パルスを印加するための電圧パルス生成器が開示されている。
特開２０１５－５７５５号公報 米国特許出願公開第２０２２／３７１１９号明細書
　本開示は、プラズマを安定化する技術を提供する。
　本開示の一つの例示的実施形態において、チャンバと、チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、基板支持部の上方に配置される上部電極と、少なくとも１つの下部電極のいずれか又は上部電極に電気的に接続され、チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、少なくとも１つの下部電極のいずれかに電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、上部電極に電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器と、キャパシタと、第１の電極及び第２の電極を含む整流素子であって、第１の電極は上部電極と第２の電圧信号生成器との間にあるノードに電気的に接続され、第２の電極は、キャパシタを介して接地電位に電気的に接続される、整流素子と、を備えるプラズマ処理装置が提供される。
　本開示の一つの例示的実施形態によれば、プラズマを安定化する技術を提供することができる。
プラズマ処理システムの構成例を説明するための図である。 容量結合型のプラズマ処理装置の構成例を説明するための図である。 電源３０とチャンバ１０との結合例を示す図である。 第１のＤＣ信号及び第２のＤＣ信号の電圧波形の一例を示すタイミングチャートである。 第１のＤＣ信号及び第２のＤＣ信号の電圧波形の一例を示すタイミングチャートである。 第１のＤＣ信号及び第２のＤＣ信号の電圧波形の一例を示すタイミングチャートである。 第１のＤＣ信号及び第２のＤＣ信号の電圧波形の一例を示すタイミングチャートである。 第１の実施形態にかかるプラズマ安定化回路の構成例を示す図である。 第１のフィルタの一例を示す図である。 第２のフィルタの一例を示す図である。 ノードＮ１の他の配置例を示す図である。 ノードＮ１の他の配置例を示す図である。 プラズマ安定化回路７０の作用を説明するための図である。 プラズマ安定化回路７０の作用を説明するための図である。 第１の整流素子Ｄ１の整流作用を説明するための図である。 第１の整流素子Ｄ１の整流作用を説明するための図である。 第２の実施形態にかかるプラズマ安定化回路の構成例を示す図である。 第２の整流素子の一例を示す図である。 第２の整流素子の一例を示す図である。 電源３０とチャンバ１０との他の結合例を示す図である。 第３の実施形態にかかるプラズマ安定化回路の構成例を示す図である。 第１の実施形態の変形例を示す図である。 第２の実施形態の変形例を示す図である。 極性切替回路の一例を示す図である。 電源３０とチャンバ１０との他の結合例を示す図である。 電源３０とチャンバ１０との他の結合例を示す図である。 電源３０とチャンバ１０との他の結合例を示す図である。
　以下、本開示の各実施形態について説明する。
　一つの例示的実施形態において、チャンバと、チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、基板支持部の上方に配置される上部電極と、少なくとも１つの下部電極のいずれか又は上部電極に電気的に接続され、チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、少なくとも１つの下部電極のいずれかに電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、上部電極に電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器と、キャパシタと、第１の電極及び第２の電極を含む整流素子であって、第１の電極は上部電極と第２の電圧信号生成器との間にあるノードに電気的に接続され、第２の電極は、キャパシタを介して接地電位に電気的に接続される、整流素子と、を備えるプラズマ処理装置が提供される。
　一つの例示的実施形態において、第２の電圧信号は、第２の電圧パルスのシーケンスを有する。
　一つの例示的実施形態において、第２の電圧信号は、一定の電圧レベルを有する。
　一つの例示的実施形態において、第２の電圧信号は、負極性を有し、第１の電極はカソード電極であり、第２の電極はアノード電極である。
　一つの例示的実施形態において、第１の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する。
　一つの例示的実施形態において、第２の電圧パルスのシーケンスは、０．１ｋＨｚ～５０ｋＨｚの範囲内にある第２のパルス周波数を有する。
　一つの例示的実施形態において、上部電極と第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える。
　一つの例示的実施形態において、上部電極とノードとの間の伝送ラインに設けられるフィルタ回路をさらに備える。
　一つの例示的実施形態において、ノードと第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える。
　一つの例示的実施形態において、上部電極とノードとの間の伝送ラインに設けられ、ＲＦ信号のＲＦ周波数の帯域の信号をフィルタリングするように構成される第１のフィルタと、ノードと第２の電圧信号生成器との間の伝送ラインに設けられ、第１の電圧パルスのシーケンスのパルス周波数の帯域の信号をフィルタリングするように構成される第２のフィルタと、をさらに備える。
　一つの例示的実施形態において、チャンバと、チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、基板支持部の上方に配置される上部電極と、少なくとも１つの下部電極のいずれか又は上部電極に電気的に接続され、チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、少なくとも１つの下部電極のいずれかに電気的に接続され、電圧信号を生成するように構成される電圧信号生成器であって、電圧信号は、電圧パルスのシーケンスを有する、電圧信号生成器と、上部電極に電気的に接続されるインピーダンス固定回路と、キャパシタと、第１の電極及び第２の電極を含む整流素子であって、第１の電極は上部電極とインピーダンス固定回路との間にあるノードに電気的に接続され、第２の電極は、キャパシタを介して接地電位に電気的に接続される、整流素子と、を備えるプラズマ処理装置が提供される。
　一つの例示的実施形態において、電圧パルスは、負極性を有し、第１の電極はカソード電極であり、第２の電極はアノード電極である。
　一つの例示的実施形態において、電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する。
　一つの例示的実施形態において、インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む。
　一つの例示的実施形態において、チャンバと、チャンバ内に配置され、電極を含む基板支持部と、電極に電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、チャンバの一部を構成する、又は、チャンバ内に配置される、導電性部材と、キャパシタと、第１の電極及び第２の電極を含む整流素子であって、第１の電極は導電性部材に電気的に接続され、第２の電極は、キャパシタを介して接地電位に電気的に接続される、整流素子と、を備えるプラズマ処理装置が提供される。
　一つの例示的実施形態において、導電性部材と整流素子の第１の電極との間にあるノードに電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器をさらに備える。
　一つの例示的実施形態において、導電性部材と整流素子の第１の電極との間にあるノードに電気的に接続されるインピーダンス固定回路をさらに備える。
　一つの例示的実施形態において、インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む。
　一つの例示的実施形態において、導電性部材は、（ａ）基板支持部の上方に配置される上部電極、（ｂ）基板支持部上の基板を囲むように基板支持部上に配置されるリングアセンブリ、（ｃ）チャンバの内壁に沿って配置されるライナ、及び、（ｄ）基板支持部を囲むように配置されるバッフルプレートのいずれかである。
　以下、図面を参照して、本開示の各実施形態について詳細に説明する。なお、各図面において同一または同様の要素には同一の符号を付し、重複する説明を省略する。特に断らない限り、図面に示す位置関係に基づいて上下左右等の位置関係を説明する。図面の寸法比率は実際の比率を示すものではなく、また、実際の比率は図示の比率に限られるものではない。
＜プラズマ処理システムの構成例＞
　図１は、プラズマ処理システムの構成例を説明するための図である。一実施形態において、プラズマ処理システムは、プラズマ処理装置１及び制御部２を含む。プラズマ処理システムは、基板処理システムの一例であり、プラズマ処理装置１は、基板処理装置の一例である。プラズマ処理装置１は、プラズマ処理チャンバ１０、基板支持部１１及びプラズマ生成部１２を含む。プラズマ処理チャンバ１０は、プラズマ処理空間を有する。また、プラズマ処理チャンバ１０は、少なくとも１つの処理ガスをプラズマ処理空間に供給するための少なくとも１つのガス供給口と、プラズマ処理空間からガスを排出するための少なくとも１つのガス排出口とを有する。ガス供給口は、後述するガス供給部２０に接続され、ガス排出口は、後述する排気システム４０に接続される。基板支持部１１は、プラズマ処理空間内に配置され、基板を支持するための基板支持面を有する。
  プラズマ生成部１２は、プラズマ処理空間内に供給された少なくとも１つの処理ガスからプラズマを生成するように構成される。プラズマ処理空間において形成されるプラズマは、容量結合プラズマ（ＣＣＰ；Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ；Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲプラズマ（Ｅｌｅｃｔｒｏｎ－Ｃｙｃｌｏｔｒｏｎ－ｒｅｓｏｎａｎｃｅ　ｐｌａｓｍａ）、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、又は、表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）等であってもよい。また、ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）プラズマ生成部及びＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）プラズマ生成部を含む、種々のタイプのプラズマ生成部が用いられてもよい。一実施形態において、ＡＣプラズマ生成部で用いられるＡＣ信号（ＡＣ電力）は、１００ｋＨｚ～１０ＧＨｚの範囲内の周波数を有する。従って、ＡＣ信号は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号及びマイクロ波信号を含む。一実施形態において、ＲＦ信号は、１００ｋＨｚ～１５０ＭＨｚの範囲内の周波数を有する。
　制御部２は、本開示において述べられる種々の工程をプラズマ処理装置１に実行させるコンピュータ実行可能な命令を処理する。制御部２は、ここで述べられる種々の工程を実行するようにプラズマ処理装置１の各要素を制御するように構成され得る。一実施形態において、制御部２の一部又は全てがプラズマ処理装置１に含まれてもよい。制御部２は、処理部２ａ１、記憶部２ａ２及び通信インターフェース２ａ３を含んでもよい。制御部２は、例えばコンピュータ２ａにより実現される。処理部２ａ１は、記憶部２ａ２からプログラムを読み出し、読み出されたプログラムを実行することにより種々の制御動作を行うように構成され得る。このプログラムは、予め記憶部２ａ２に格納されていてもよく、必要なときに、媒体を介して取得されてもよい。取得されたプログラムは、記憶部２ａ２に格納され、処理部２ａ１によって記憶部２ａ２から読み出されて実行される。媒体は、コンピュータ２ａに読み取り可能な種々の記憶媒体であってもよく、通信インターフェース２ａ３に接続されている通信回線であってもよい。処理部２ａ１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）であってもよい。記憶部２ａ２は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）、又はこれらの組み合わせを含んでもよい。通信インターフェース２ａ３は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等の通信回線を介してプラズマ処理装置１との間で通信してもよい。
　以下に、プラズマ処理装置１の一例としての容量結合型のプラズマ処理装置の構成例について説明する。図２は、容量結合型のプラズマ処理装置の構成例を説明するための図である。
　容量結合型のプラズマ処理装置１は、プラズマ処理チャンバ１０、ガス供給部２０、電源３０及び排気システム４０を含む。また、プラズマ処理装置１は、基板支持部１１及びガス導入部を含む。ガス導入部は、少なくとも１つの処理ガスをプラズマ処理チャンバ１０内に導入するように構成される。ガス導入部は、シャワーヘッド１３を含む。基板支持部１１は、プラズマ処理チャンバ１０内に配置される。シャワーヘッド１３は、基板支持部１１の上方に配置される。一実施形態において、シャワーヘッド１３は、プラズマ処理チャンバ１０の天部（ｃｅｉｌｉｎｇ）の少なくとも一部を構成する。プラズマ処理チャンバ１０は、シャワーヘッド１３、プラズマ処理チャンバ１０の側壁１０ａ及び基板支持部１１により規定されたプラズマ処理空間１０ｓを有する。プラズマ処理チャンバ１０は接地される。シャワーヘッド１３及び基板支持部１１は、プラズマ処理チャンバ１０の筐体とは電気的に絶縁される。
　基板支持部１１は、本体部１１１及びリングアセンブリ１１２を含む。本体部１１１は、基板Ｗを支持するための中央領域１１１ａと、リングアセンブリ１１２を支持するための環状領域１１１ｂとを有する。ウェハは基板Ｗの一例である。本体部１１１の環状領域１１１ｂは、平面視で本体部１１１の中央領域１１１ａを囲んでいる。基板Ｗは、本体部１１１の中央領域１１１ａ上に配置され、リングアセンブリ１１２は、本体部１１１の中央領域１１１ａ上の基板Ｗを囲むように本体部１１１の環状領域１１１ｂ上に配置される。従って、中央領域１１１ａは、基板Ｗを支持するための基板支持面とも呼ばれ、環状領域１１１ｂは、リングアセンブリ１１２を支持するためのリング支持面とも呼ばれる。
　一実施形態において、本体部１１１は、基台１１１０及び静電チャック１１１１を含む。基台１１１０は、導電性部材を含む。基台１１１０の導電性部材は下部電極として機能し得る。静電チャック１１１１は、基台１１１０の上に配置される。静電チャック１１１１は、セラミック部材１１１１ａとセラミック部材１１１１ａ内に配置される静電電極１１１１ｂとを含む。セラミック部材１１１１ａは、中央領域１１１ａを有する。一実施形態において、セラミック部材１１１１ａは、環状領域１１１ｂも有する。なお、環状静電チャックや環状絶縁部材のような、静電チャック１１１１を囲む他の部材が環状領域１１１ｂを有してもよい。この場合、リングアセンブリ１１２は、環状静電チャック又は環状絶縁部材の上に配置されてもよく、静電チャック１１１１と環状絶縁部材の両方の上に配置されてもよい。また、後述するＲＦ電源３１及び／又はＤＣ電源３２に結合される少なくとも１つのＲＦ／ＤＣ電極がセラミック部材１１１１ａ内に配置されてもよい。この場合、少なくとも１つのＲＦ／ＤＣ電極が下部電極として機能する。後述するバイアスＲＦ信号及び／又はＤＣ信号が少なくとも１つのＲＦ／ＤＣ電極に供給される場合、ＲＦ／ＤＣ電極はバイアス電極とも呼ばれる。なお、基台１１１０の導電性部材と少なくとも１つのＲＦ／ＤＣ電極とが複数の下部電極として機能してもよい。また、静電電極１１１１ｂが下部電極として機能してもよい。従って、基板支持部１１は、少なくとも１つの下部電極を含む。
　リングアセンブリ１１２は、１又は複数の環状部材を含む。一実施形態において、１又は複数の環状部材は、１又は複数のエッジリングと少なくとも１つのカバーリングとを含む。エッジリングは、導電性材料又は絶縁材料で形成され、カバーリングは、絶縁材料で形成される。
　また、基板支持部１１は、静電チャック１１１１、リングアセンブリ１１２及び基板のうち少なくとも１つをターゲット温度に調節するように構成される温調モジュールを含んでもよい。温調モジュールは、ヒータ、伝熱媒体、流路１１１０ａ、又はこれらの組み合わせを含んでもよい。流路１１１０ａには、ブラインやガスのような伝熱流体が流れる。一実施形態において、流路１１１０ａが基台１１１０内に形成され、１又は複数のヒータが静電チャック１１１１のセラミック部材１１１１ａ内に配置される。また、基板支持部１１は、基板Ｗの裏面と中央領域１１１ａとの間の間隙に伝熱ガスを供給するように構成された伝熱ガス供給部を含んでもよい。
　シャワーヘッド１３は、ガス供給部２０からの少なくとも１つの処理ガスをプラズマ処理空間１０ｓ内に導入するように構成される。シャワーヘッド１３は、少なくとも１つのガス供給口１３ａ、少なくとも１つのガス拡散室１３ｂ、及び複数のガス導入口１３ｃを有する。ガス供給口１３ａに供給された処理ガスは、ガス拡散室１３ｂを通過して複数のガス導入口１３ｃからプラズマ処理空間１０ｓ内に導入される。また、シャワーヘッド１３は、少なくとも１つの上部電極を含む。なお、ガス導入部は、シャワーヘッド１３に加えて、側壁１０ａに形成された１又は複数の開口部に取り付けられる１又は複数のサイドガス注入部（ＳＧＩ：Ｓｉｄｅ　Ｇａｓ　Ｉｎｊｅｃｔｏｒ）を含んでもよい。
　ガス供給部２０は、少なくとも１つのガスソース２１及び少なくとも１つの流量制御器２２を含んでもよい。一実施形態において、ガス供給部２０は、少なくとも１つの処理ガスを、それぞれに対応のガスソース２１からそれぞれに対応の流量制御器２２を介してシャワーヘッド１３に供給するように構成される。各流量制御器２２は、例えばマスフローコントローラ又は圧力制御式の流量制御器を含んでもよい。さらに、ガス供給部２０は、少なくとも１つの処理ガスの流量を変調又はパルス化する少なくとも１つの流量変調デバイスを含んでもよい。
　電源３０は、少なくとも１つのインピーダンス整合回路を介してプラズマ処理チャンバ１０に結合されるＲＦ電源３１を含む。ＲＦ電源３１は、少なくとも１つのＲＦ信号（ＲＦ電力）を少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に供給するように構成される。これにより、プラズマ処理空間１０ｓに供給された少なくとも１つの処理ガスからプラズマが形成される。従って、ＲＦ電源３１は、プラズマ生成部１２の少なくとも一部として機能し得る。また、バイアスＲＦ信号を少なくとも１つの下部電極に供給することにより、基板Ｗにバイアス電位が発生し、形成されたプラズマ中のイオン成分を基板Ｗに引き込むことができる。
　一実施形態において、ＲＦ電源３１は、第１のＲＦ生成部３１ａ及び第２のＲＦ生成部３１ｂを含む。第１のＲＦ生成部３１ａは、少なくとも１つのインピーダンス整合回路を介して少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に結合され、プラズマ生成用のソースＲＦ信号（ソースＲＦ電力）を生成するように構成される。一実施形態において、ソースＲＦ信号は、１０ＭＨｚ～１５０ＭＨｚの範囲内の周波数を有する。一実施形態において、第１のＲＦ生成部３１ａは、異なる周波数を有する複数のソースＲＦ信号を生成するように構成されてもよい。生成された１又は複数のソースＲＦ信号は、少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に供給される。
　第２のＲＦ生成部３１ｂは、少なくとも１つのインピーダンス整合回路を介して少なくとも１つの下部電極に結合され、バイアスＲＦ信号（バイアスＲＦ電力）を生成するように構成される。バイアスＲＦ信号の周波数は、ソースＲＦ信号の周波数と同じであっても異なっていてもよい。一実施形態において、バイアスＲＦ信号は、ソースＲＦ信号の周波数よりも低い周波数を有する。一実施形態において、バイアスＲＦ信号は、１００ｋＨｚ～６０ＭＨｚの範囲内の周波数を有する。一実施形態において、第２のＲＦ生成部３１ｂは、異なる周波数を有する複数のバイアスＲＦ信号を生成するように構成されてもよい。生成された１又は複数のバイアスＲＦ信号は、少なくとも１つの下部電極に供給される。また、種々の実施形態において、ソースＲＦ信号及びバイアスＲＦ信号のうち少なくとも１つがパルス化されてもよい。
　また、電源３０は、プラズマ処理チャンバ１０に結合されるＤＣ電源３２を含んでもよい。ＤＣ電源３２は、第１のＤＣ生成部３２ａ及び第２のＤＣ生成部３２ｂを含む。一実施形態において、第１のＤＣ生成部３２ａは、少なくとも１つの下部電極に接続され、第１のＤＣ信号を生成するように構成される。生成された第１のＤＣ信号は、少なくとも１つの下部電極に印加される。一実施形態において、第２のＤＣ生成部３２ｂは、少なくとも１つの上部電極に接続され、第２のＤＣ信号を生成するように構成される。生成された第２のＤＣ信号は、少なくとも１つの上部電極に印加される。
　種々の実施形態において、第１及び第２のＤＣ信号がパルス化されてもよい。この場合、電圧パルスのシーケンスが少なくとも１つの下部電極及び／又は少なくとも１つの上部電極に印加される。電圧パルスは、矩形、台形、三角形又はこれらの組み合わせのパルス波形を有してもよい。一実施形態において、ＤＣ信号から電圧パルスのシーケンスを生成するための波形生成部が第１のＤＣ生成部３２ａと少なくとも１つの下部電極との間に接続される。従って、第１のＤＣ生成部３２ａ及び波形生成部は、電圧パルス生成部を構成する。第２のＤＣ生成部３２ｂ及び波形生成部が電圧パルス生成部を構成する場合、電圧パルス生成部は、少なくとも１つの上部電極に接続される。電圧パルスは、正の極性を有してもよく、負の極性を有してもよい。また、電圧パルスのシーケンスは、１周期内に１又は複数の正極性電圧パルスと１又は複数の負極性電圧パルスとを含んでもよい。なお、第１及び第２のＤＣ生成部３２ａ，３２ｂは、ＲＦ電源３１に加えて設けられてもよく、第１のＤＣ生成部３２ａが第２のＲＦ生成部３１ｂに代えて設けられてもよい。
　排気システム４０は、例えばプラズマ処理チャンバ１０の底部に設けられたガス排出口１０ｅに接続され得る。排気システム４０は、圧力調整弁及び真空ポンプを含んでもよい。圧力調整弁によって、プラズマ処理空間１０ｓ内の圧力が調整される。真空ポンプは、ターボ分子ポンプ、ドライポンプ又はこれらの組み合わせを含んでもよい。
＜電源３０とプラズマ処理チャンバ１０との結合例＞
　図３は、プラズマ処理装置１の電源３０とプラズマ処理チャンバ１０（以下「チャンバ１０」ともいう。）との結合例を示す図である。
　一実施形態において、第１のＲＦ生成部３１ａは、伝送ラインＬ２を介して、基板支持部１１の下部電極に電気的に接続される。なお、下部電極は基板支持部１１に１つ設けられてよく、また複数設けられてもよい。下部電極が複数設けられる場合、第１のＲＦ生成部３１ａは、複数の下部電極のいずれか１つに電気的に接続されてよい。伝送ラインＬ２には、少なくとも１つのインピーダンス整合回路が設けられる。第１のＲＦ生成部３１ａは、プラズマ生成用のソースＲＦ信号を生成するように構成される。一実施形態において、ソースＲＦ信号は、１０ＭＨｚ～１５０ＭＨｚの範囲内の周波数を有する。一実施形態において、第１のＲＦ生成部３１ａは、異なる周波数を有する複数のソースＲＦ信号を生成するように構成されてもよい。なお、一実施形態において、第１のＲＦ生成部３１ａは、少なくとも１つのインピーダンス整合回路を介して、上部電極に電気的に接続されてもよい。この場合、下部電極は、基板支持部に１つのみ設けられてよい（すなわち下部電極は基板支持部に複数設けられなくてよい）。
　一実施形態において、第１のＤＣ生成部３２ａは、伝送ラインＬ３を介して基板支持部１１の下部電極に電気的に接続される。下部電極が複数設けられる場合、第１のＤＣ生成部３２ａは、第１のＲＦ生成部３１ａと同じ下部電極に電気的に接続されてよく、また第１のＲＦ生成部３１ａと異なる下部電極に電気的に接続されてもよい。第１のＤＣ生成部３２ａは、第１のＤＣ信号を生成するように構成される。
　一実施形態において、第１のＤＣ信号はパルス化されてよい。例えば、第１のＤＣ生成部３２ａの出力側（下部電極側）に、第１の波形生成部が設けられてよい。第１の波形生成部は、第１のＤＣ信号から第１の電圧パルスのシーケンスを生成する。これにより、第１の電圧パルスのシーケンスを有する第１の電圧信号が下部電極に印加されてよい。第１の電圧パルスは、矩形、台形、三角形又はこれらの組み合わせのパルス波形を有してよい。なお、第１の波形生成部は、第１のＤＣ生成部３２ａ内に一体的に設けられてもよい。
　一実施形態において、第１のＤＣ信号はパルス化されなくてもよい。例えば、第１のＤＣ信号は、一定の電圧レベルを有し、当該一定の電圧レベルを有する第１のＤＣ信号が下部電極に印加されてもよい。
　一実施形態において、第２のＤＣ生成部３２ｂは、伝送ラインＬ１を介してシャワーヘッド１３の上部電極に電気的に接続される。第２のＤＣ生成部３２ｂは、第２のＤＣ信号を生成するように構成される。第２のＤＣ生成部３２ｂと上部電極との間の伝送ラインＬ１には、電流の方向を制限する整流素子が設けられる。整流素子を含む伝送ラインＬ１の各構成については後述する。
　一実施形態において、第２のＤＣ信号はパルス化されてよい。例えば、第２のＤＣ生成部３２ｂの出力側（上部電極側）の伝送ラインＬ１上に、第２の波形生成部が設けられてよい。第２の波形生成部は、第２のＤＣ信号から第２の電圧パルスのシーケンスを生成する。これにより、第２の電圧パルスのシーケンスを有する第２のＤＣ信号が上部電極に印加されてよい。第２の電圧パルスは、矩形、台形、三角形又はこれらの組み合わせのパルス波形を有してよい。なお、第２の波形生成部は、第２のＤＣ生成部３２ｂ内に一体的に設けられてもよい。
　一実施形態において、第２のＤＣ信号はパルス化されなくてもよい。例えば、第２のＤＣ信号は、一定の電圧レベルを有し、当該一定の電圧レベルを有する第２のＤＣ信号が上部電極に印加されてよい。
＜第１のＤＣ信号及び第２のＤＣ信号の一例＞
　図４Ａ～図４Ｄは、第１のＤＣ信号及び第２のＤＣ信号の電圧波形の一例を示すタイミングチャートである。一実施形態において、第１のＤＣ信号及び第２のＤＣ信号の電圧波形は、繰り返し期間Ｔで複数回繰り返されてよい（図４Ａ～図４Ｄ参照）。一例では、第１のＤＣ信号は、０．１ｋＨｚ～５０ｋＨｚの繰り返し周波数（１／Ｔ）を有してよい。一例では、第２のＤＣ信号は、０．１ｋＨｚ～５０ｋＨｚの繰り返し周波数（１／Ｔ）を有してよい。第１のＤＣ信号の繰り返し周波数と第２のＤＣ信号の繰り返し周波数とは、同一であってよく、また異なっていてもよい。第１のＤＣ信号と第２のＤＣ信号とは同期してよく（図４Ａ～図４Ｃ参照）、また同期しなくてもよい。例えば、第１のＤＣ信号と第２のＤＣ信号とは、所与の値（一例では１８０度）位相がずれていてもよい。
　図４Ａは、第１のＤＣ信号（ＤＣ１）及び第２のＤＣ信号（ＤＣ２）がともにパルス化される例である。第１のＤＣ信号及び第２のＤＣ信号は、それぞれ、第１の波形生成部及び第２の波形生成部で生成されてよい。一実施形態において、第１のＤＣ信号は、繰り返し期間Ｔ内の第１の期間Ｔ１の間に、第１の電圧レベルＶ１１を有する第１の電圧パルスのシーケンスを有する。一例では、第１の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚのパルス周波数を有してよい（以下、かかるパルス周波数の電圧パルスを「高速パルス」ともいう）。第１のＤＣ信号は、繰り返し期間Ｔ内の第２の期間Ｔ２の間に基準電圧レベルＶ１０を有する。基準電圧レベルＶ１０の絶対値は、第１の電圧レベルＶ１１の絶対値よりも小さい。一実施形態において、第１の電圧レベルＶ１１は、負極性を有する。一実施形態において、基準電圧レベルＶ１０は、ゼロ電圧レベルを有する。
　第２のＤＣ信号（ＤＣ２）は、第１の期間Ｔ１の間に、第２の電圧レベルＶ２１を有する第２の電圧パルスのシーケンスを有する。一例では、第２の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚのパルス周波数を有してよい。第２の電圧パルスのシーケンスのパルス周波数は、第１の電圧パルスのシーケンスのパルス周波数と同一であってよく、また異なっていてもよい。また第２のＤＣ信号は、第２の期間Ｔ２の間に基準電圧レベルＶ２０を有する。基準電圧レベルＶ２０は、第２の電圧レベルＶ２１の絶対値よりも小さい。一実施形態において、第２の電圧レベルＶ２１は、負極性を有する。一実施形態において、基準電圧レベルＶ２０は、ゼロ電圧レベルを有する。
　図４Ｂは、図４Ａに示す電圧波形の変形例である。第１のＤＣ信号（ＤＣ１）及び第２のＤＣ信号（ＤＣ２）は、それぞれ、第１の波形生成部及び第２の波形生成部で生成されてよい。第１のＤＣ信号及び第２のＤＣ信号はともにパルス化される。この例では、第１のＤＣ信号は、繰り返し期間Ｔ内の第２の期間Ｔ２の間に第３の電圧レベルＶ１２を有する第３の電圧パルスのシーケンスを有する。第３の電圧レベルＶ１２の絶対値は、基準電圧レベルＶ１０の絶対値よりも大きく、第１の電圧レベルＶ１１の絶対値よりも小さい。第３の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚのパルス周波数を有してよい。また第２のＤＣ信号は、繰り返し期間Ｔ内の第２の期間Ｔ２の間に第４の電圧レベルＶ２２を有する第４の電圧パルスのシーケンスを有する。第４の電圧レベルＶ２２の絶対値は、基準電圧レベルＶ２０の絶対値よりも大きく、第２の電圧レベルＶ２１の絶対値よりも小さい。第４の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚのパルス周波数を有してよい。その余の点は図４Ａに示す例と同様である。なお、図４Ｂに示す例において、繰り返し期間Ｔは、さらに第３の期間Ｔ３を有してもよい。そして、第１のＤＣ信号は、繰り返し期間Ｔ内の第３の期間Ｔ３の間に基準電圧レベルＶ１０を有してよい。また第２のＤＣ信号は、繰り返し期間Ｔ内の第３の期間Ｔ３の間に基準電圧レベルＶ２０を有してよい。
　図４Ｃは、図４Ａに示す電圧波形の変形例である。第１のＤＣ信号（ＤＣ１）及び第２のＤＣ信号（ＤＣ２）はともにパルス化される。第１のＤＣ信号は、第１の波形生成部で生成されてよい。第２のＤＣ信号は、第２の波形生成部（第２のＤＣ生成部３２ｂと一体的に構成される場合を含む）で生成されてよく、また第２のＤＣ生成部３２ｂで生成されてもよい。この例では、第２のＤＣ信号は、繰り返し期間Ｔに第２の電圧パルスのシーケンスを有する。すなわち、この例における第２の電圧パルスのシーケンスは、第１の期間Ｔ１の間に第２の電圧レベルＶ２１を有し、第２の期間Ｔ２の間に基準電圧レベルＶ２０を有する。第２の電圧パルスのシーケンスのパルス周波数は、第１のＤＣ信号の繰り返し周波数（１／Ｔ）と同一であってよく、例えば、０．１ｋＨｚ～５０ｋＨｚであってよい（以下、かかるパルス周波数の電圧パルスを「低速パルス」ともいう）。その余の点は図４Ａに示す例と同様であってよい。
　図４Ｄは、図４Ａに示す電圧波形の変形例である。この例では、第１のＤＣ信号（ＤＣ１）のみがパルス化され、第２のＤＣ信号は、繰り返し期間Ｔ内の第１の期間Ｔ１及び第２の期間Ｔ２に一定の電圧レベル（第２の電圧レベルＶ２１）を有する。第２のＤＣ信号は、第２のＤＣ生成部３２ｂで生成されてよい。その余の点は図４Ａに示す例と同様であってよい。
＜第１の実施形態＞
　下部電極に第１のＤＣ信号が供給された直後（例えば、高速パルスの１～３周期程度）において、上部電極に瞬間的に急激な電流（以下この電流を「過渡電流」ともいう）が流れる場合がある。過渡電流の大きさは、第１のＤＣ信号（バイアス信号）の電圧レベルが大きくなると大きくなる傾向がある。過渡電流は、チャンバ内のプラズマの安定化に必要な電流と考えられ、電源３０の回路構成等により、過渡電流が制限されると、プラズマが不安定化し得る。プラズマが不安定化すると、例えば、上部電極（例えば、シャワーヘッド１３のガス導入口１３ｃ等）において異常放電等が生じ得る。第１の実施形態においては、以下に説明するプラズマ安定化回路を備えることにより、このようなプラズマの不安定化を抑制し得る。
　図５は、第１の実施形態にかかるプラズマ安定化回路の構成例を示す図である。第１の実施形態は、下部電極に負極性の第１のＤＣ信号が供給される場合の構成例である。図５に示すように、チャンバ１０（上部電極）と第２のＤＣ生成部３２ｂとの間の伝送ラインＬ１には、ノードＮ１が設けられる。ノードＮ１と接地電位との間の伝送ラインＬ１２には、第１の整流素子Ｄ１及びプラズマ安定化回路７０が設けられる。また伝送ラインＬ１には、チャンバ１０（上部電極）から第２のＤＣ生成部３２ｂに向かって、第１のフィルタＦ１と第２のフィルタＦ２が設けられる。図５に示す例では、ノードＮ１は、第１のフィルタＦ１と第２のフィルタＦ２との間の伝送ラインＬ１上にある。また図５に示す例では、第１の整流素子Ｄ１は、ノードＮ１とプラズマ安定化回路７０との間の伝送ラインＬ１２に設けられる。なお、一実施形態において、第１の整流素子Ｄ１は、プラズマ安定化回路７０と接地電位との間の伝送ラインＬ１２に設けられてもよい。
　一実施形態において、第２のＤＣ生成部３２ｂは、負極性の第２のＤＣ信号を生成する。第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号は、図４Ｃに示すような低速パルスを有してよい。また第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号は、図４Ｄに示すような一定の電圧レベルを有してもよい。第２の波形生成部は設けられなくてよい。一実施形態において、第２のＤＣ生成部３２ｂは、正極性の第２のＤＣ信号を生成してもよい。
　プラズマ安定化回路７０は、キャパシタＣ１を含む。キャパシタＣ１の静電容量は、上部電極に瞬時に十分な電荷を供給するのに十分な大きさある。一例では、キャパシタＣ１の静電容量は、１０ｎＦ～１００ｎＦである。キャパシタＣ１は、１つ又は複数のキャパシタから構成されてよい。
　一実施形態において、プラズマ安定化回路７０は、除電回路として抵抗Ｒを含んで構成されてよい。抵抗Ｒは、キャパシタＣ１に対して並列に接続される。抵抗Ｒは、キャパシタＣ１の電荷を１～１０秒程度で除去するように構成されてよい。なお、除電回路として、抵抗Ｒに代えて又は加えて、インダクタが用いられてもよい。また第１の整流素子Ｄ１がプラズマ安定化回路７０と接地電位との間の伝送ラインＬ１２に設けられる場合、抵抗Ｒは、キャパシタＣ１と第１の整流素子Ｄ１との間の、伝送ラインＬ１２のノードに接続されてよい。
　プラズマ安定化回路７０は、下部電極に第１のＤＣ信号（バイアス信号）が供給された直後等に、上部電極に必要な量の電荷を瞬時に供給する。すなわちプラズマ安定化回路７０は、上部電極に十分な過渡電流が流れるようにして、プラズマが不安定化することを抑制し得る。
　第１の整流素子Ｄ１は、プラズマ安定化回路７０からみて、チャンバ１０（上部電極）側が電流の順方向となるように配置される。
　一実施形態において、第１の整流素子Ｄ１は、ダイオードで構成されてよい。この場合、第１の整流素子Ｄ１（ダイオード）のカソード電極がノードＮ１に電気的に接続されてよい。また第１の整流素子Ｄ１（ダイオード）のアノード電極がプラズマ安定化回路７０に電気的に接続されてよい。すなわち、第１の整流素子Ｄ１のアノード電極は、プラズマ安定化回路７０のキャパシタＣ１を介して、接地電位に電気的に接続されてよい。ダイオードは、一例では、メサ型又はプレーナ型のＰＮ接合ダイオードであってよい。第１の整流素子Ｄ１は、複数のダイオードから構成されてもよく、この場合、各ダイオードは、互いに直接又は並列に接続されてよい。
　第１の整流素子Ｄ１の整流作用により、第２のＤＣ生成部３２ｂからの第２のＤＣ信号が、プラズマ安定化回路７０に流れることが抑制される。これにより、プラズマ安定化回路７０の大容量のキャパシタＣ１により、第２のＤＣ信号の電圧波形が歪むことが抑制され得る。
　第１のフィルタＦ１は、第１のＲＦ生成部３１ａで生成されるソースＲＦ信号の周波数帯域の信号（以下「高周波信号」という。）をフィルタリングするように構成される。すなわち、第１のフィルタＦ１は、チャンバ１０（上部電極）から第１の整流素子Ｄ１に向かって流れる高周波信号を遮断又は減衰させる。これにより、高周波信号の全部又は一部が第１の整流素子Ｄ１を通過して第１の整流素子Ｄ１を加熱すること、及び、これにより第１の整流素子Ｄ１の整流作用が低下することが抑制され得る。また第２のＤＣ生成部３２ｂに高周波信号が入り込むことが抑制され得る。なお、第１の整流素子Ｄ１が第１のフィルタＦ１の入力側（チャンバ１０側）に配置されると、第１の整流素子Ｄ１のインピーダンスが変化した場合に、第１のフィルタＦ１の減衰性能が影響され得る。この点、図５に示す例では、第１の整流素子Ｄ１は第１のフィルタＦ１の出力側（第２のＤＣ生成部３２ｂ側）に配置される。そのため、第１の整流素子Ｄ１のインピーダンスの変化によって第１のフィルタＦ１の減衰性能が影響を受けることが抑制され得る。
　図６Ａは、第１のフィルタＦ１の一例を示す図である。図６Ａの（ａ）～（ｄ）に示すように、第１のフィルタＦ１は、インダクタ（ＩＤ）やキャパシタ（Ｃ）を一つ又は複数含んで構成されてよい。第１のフィルタＦ１のキャパシタの静電容量は、プラズマ安定化回路７０のキャパシタＣ１に比べて十分に小さく、一例では、０．０１ｎＦ～１ｎＦである。
　第２のフィルタＦ２は、第１のＤＣ生成部３２ａで生成される第１のＤＣ信号（バイアス信号）のパルス周波数帯域の信号（以下「バイアスパルス信号」という。）をフィルタリングするように構成される。すなわち、第２のフィルタＦ２は、第１の整流素子Ｄ１から第２のＤＣ生成部３２ｂに向かって流れるバイアスパルス信号を遮断又は減衰させる。これにより、第２のＤＣ生成部３２ｂにバイアスパルス信号が入り込むことが抑制され得る。なお、第２のフィルタＦ２により第２のＤＣ信号に干渉が生じてしまうような場合は、第２のフィルタＦ２は設けなくてよい。例えば、第２のＤＣ信号が第１のＤＣ信号のパルス周波数に近い周波数を有する場合（例えば±１０％以内の大きさを有する場合）、第２のフィルタＦ２は設けなくてよい。
　図６Ｂは、第２のフィルタＦ２の一例を示す図である。図６Ｂの（ａ）～（ｅ）に示すように、第２のフィルタＦ２は、インダクタ（ＩＤ）やキャパシタ（Ｃ）を一つ又は複数含んで構成されてよい。一実施形態において、第２のフィルタＦ２のキャパシタの静電容量は、プラズマ安定化回路７０のキャパシタＣ１に比べて十分に小さく、一例では、０．０１ｎＦ～１ｎＦである。なお、一実施形態において、第２のフィルタＦ２のキャパシタの静電容量は、プラズマ安定化回路７０のキャパシタＣ１と同程度（一例では、１０ｎＦ～１００ｎＦ）であってよい。この場合、第２のフィルタＦ２に整流素子を設けてよい。当該整流素子は、第２のＤＣ生成部３２ｂからの第２のＤＣ信号が第２のフィルタＦ２のキャパシタに流れ、第２のＤＣ信号の波形が歪むことを抑制し得る。
　図７Ａ及び図７Ｂは、ノードＮ１の他の配置例を示す図である。図７Ａに示す用に、ノードＮ１は、伝送ラインＬ１上において、第２のフィルタＦ２と第２のＤＣ生成部３２ｂとの間にあってよい。また図７Ｂに示すように、ノードＮ１は、伝送ラインＬ１上において、チャンバ１０（上部電極）と第１のフィルタＦ１ととの間にあってよい。なお、図７Ａ及び図７Ｂに示す例では、第１のフィルタＦ１及び第２のフィルタＦ２は、１つのフィルタ回路として一体的に構成されてもよい。
　一実施形態において、伝送ラインＬ１上のノードＮ１の位置は、プラズマ安定化回路７０から上部電極に向かう電流が阻害されないように適宜設定されてよい。例えば、第１のフィルタＦ１が比較的高いインダクタンス（例えば１００μＨ～１００００μＨ程度）を有する場合、ノードＮ１は、チャンバ１０（上部電極）と第１のフィルタＦ１との間にあってよい（図７Ｂ参照）。これにより、プラズマ安定化回路７０から上部電極に向かう電流が、第１のフィルタＦ１により阻害されることが回避される。例えば、第１のフィルタＦ１が比較的低いインダクタンス（例えば０．１μＨ～１０μＨ程度）を有する場合、ノードＮ１は、第１のフィルタＦ１と第２のフィルタＦ２の間にあってよい（図５参照）。またこの場合、ノードＮ１は、第２のフィルタＦ２と第２のＤＣ生成部３２ｂとの間にあってもよい（図７Ａ参照）。第１のフィルタＦ１や第２のフィルタＦ２があってもプラズマ安定化回路７０から上部電極に向かう電流が阻害されにくいためである。
　図８Ａ及び図８Ｂは、プラズマ安定化回路７０の作用を説明するための図である。図８Ａは、上部電極に対してプラズマ安定化回路７０を設けない場合の一例である。図８Ｂは、上部電極に対してプラズマ安定化回路７０を設ける場合の一例である。図８Ａ及び図８Ｂにおいて、「ＤＣ１」は、下部電極に供給される第１のＤＣ信号の電圧波形の一例を示し、「Ｉ」は、このときに上部電極に流れる過渡電流の電流波形の一例を示す。
　図８Ａに示すように、プラズマ安定化回路７０を設けない場合、上部電極における過渡電流の電流波形は、ピーク（Ｉａ）が抑制される。すなわち上部電極に十分な過渡電流が流れない。上部電極に対して十分な電荷が供給されないためである。この場合、チャンバ１０のプラズマが不安定化し、異常放電等が生じ得る。これに対し、図８Ｂに示すように、プラズマ安定化回路を設ける場合、上部電極における過渡電流は、ピーク（Ｉｂ＞Ｉａ）が抑制されない。すなわち上部電極に十分な過渡電流が流れる。下部電極に第１のＤＣ信号（バイアス信号）が供給された直後において、プラズマ安定化回路７０のキャパシタＣ１から上部電極に瞬時に電荷が供給されるためである。これにより、チャンバ１０におけるプラズマの不安定化が抑制され得る。
　図９Ａ及び図９Ｂは、第１の整流素子Ｄ１の整流作用を説明するための図である。図９Ａは、伝送ラインＬ１２に、第１の整流素子Ｄ１が設けられない場合の例である。図９Ｂは、伝送ラインＬ１２に、第１の整流素子Ｄ１が設けられる場合の例である。図９Ａ及び図９Ｂにおいて、上段は、第２のＤＣ生成部３２ｂから出力される第２のＤＣ信号の電圧波形の一例である。図９Ａ及び図９Ｂにおいて、下段は、上部電極に入力される第２のＤＣ信号の電圧波形の一例である。
　図９Ａに示すように、第１の整流素子Ｄ１が設けられない場合、上部電極に入力される第２のＤＣ信号の電圧波形は、大容量のキャパシタＣ１の影響を受けて、大きく歪み得る。これに対し、図９Ｂに示すように、第１の整流素子Ｄ１が設けられる場合、大容量のキャパシタＣ１の影響が限定的となり、上部電極に入力される第２のＤＣ信号の電圧波形の歪みが抑制され得る。
＜第２の実施形態＞
　図１０は、第２の実施形態にかかるプラズマ安定化回路の構成例を示す図である。第２の実施形態は、下部電極に負極性の第１のＤＣ信号が供給される場合の構成例である。以下、第１の実施形態と異なる構成を中心に説明する。
　図１０に示す例では、第２の波形生成部５０が、ノードＮ１と第２のＤＣ生成部３２ｂとの間の伝送ラインＬ１に設けられる。一実施形態において、第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号は、負極性を有する。第２の波形生成部５０は、第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号をパルス化するように構成される。第２の波形生成部５０から出力される第２のＤＣ信号は、図４Ａや図４Ｂに示すような高速パルスを有してよい。また第２の波形生成部５０から出力される第２のＤＣ信号は、図４Ｃに示すような低速パルスを有してもよい。一実施形態において、第２のＤＣ生成部３２ｂは、正極性の第２のＤＣ信号を生成してもよい。
　図１０に示す例では、図５に示すような第２のフィルタＦ２は設けられない。第２のフィルタＦ２による第２のＤＣ信号への干渉が生じないような場合は、第２のフィルタＦ２を設けてもよい。例えば、第１のＤＣ信号が高速パルスを有し、第２のＤＣ信号が低速パルスを有するような場合においては、第２のフィルタＦ２が設けられてよい。この場合、第２のフィルタＦ２は、第１のフィルタＦ１と第２の波形生成部５０との間の伝送ラインＬ１に設けられてよい。
　第２の実施形態においても、プラズマ安定化回路７０は、下部電極に第１のＤＣ信号（バイアス信号）が供給された直後等に、上部電極に必要な量の電荷を瞬時に供給する。これにより上部電極に十分な過渡電流が流れるので、プラズマが不安定化することが抑制され得る。また第１の整流素子Ｄ１の整流作用により、第２の波形生成部５０から出力される第２のＤＣ信号は、プラズマ安定化回路７０には流れない。これにより、プラズマ安定化回路７０の大容量のキャパシタＣ１によって第２のＤＣ信号の電圧波形が歪むことが抑制され得る。
＜第２の整流素子＞
　下部電極への第１のＤＣ信号（バイアス信号）の供給によって上部電極に生じる電圧（以下「ＶＤＣ電圧」ともいう。）に起因して、第２のＤＣ信号によるプラズマの制御が不安定になる場合がある。例えば、上部電極におけるＶＤＣ電圧の電圧レベルが第２のＤＣ信号の電圧レベルよりも大きくなると、上部電極に第２のＤＣ信号と逆極性の電流が流れる（すなわち電流が逆流する）期間が生じる場合がある。電流が逆流している間は、第２のＤＣ信号によるプラズマの制御ができず、チャンバ１０内のプラズマが不安定化し得る。このような現象を抑制するために、一実施形態において、伝送ラインＬ１に第２の整流素子が設けられてよい。
　図１１及び図１２は、第２の整流素子Ｄ２の一例を示す図である。図１１は、図５に示す第１の実施形態にかかる構成において、第２の整流素子Ｄ２を設ける例である。図１２は、図１０に示す第２の実施形態にかかる構成において、第２の整流素子Ｄ２を設ける例である。第２の整流素子Ｄ２は、伝送ラインＬ１においてノードＮ１と第２のフィルタＦ２との間に設けられてよく（図１１参照）、ノードＮ１と第２の波形生成部５０との間に設けられてもよい（図１２参照）。
　第２の整流素子は、第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号と逆極性の電流を遮断又は抑制するように構成される。例えば、図１１及び図１２図６に示す例において、第２のＤＣ信号が負極性を有する場合、第２の整流素子Ｄ２は、第２のＤＣ生成部３２ｂ又は第２の波形生成部５０からノードＮ１側に向かって伝送ラインＬ１を流れる電流を遮断又は抑制するように構成されてよい。
　一実施形態において、第２の整流素子Ｄ２は、ダイオードで構成されてよい。この場合、第２の整流素子Ｄ２（ダイオード）のアノード電極がチャンバ１０（上部電極）に電気的に接続されてよい。また第２の整流素子Ｄ２（ダイオード）のカソード電極が第２のＤＣ生成部３２ｂ又は第２の波形生成部５０に電気的に接続されてよい。ダイオードは、一例では、メサ型又はプレーナ型のＰＮ接合ダイオードであってよい。第２の整流素子Ｄ２は、複数のダイオードから構成されてもよく、この場合、各ダイオードは、互いに直接又は並列に接続されてよい。
　第２の整流素子Ｄ２は、第２のＤＣ生成部３２ｂからノードＮ１側に向かって伝送ラインＬ１を逆流する電流を遮断又は抑制し得る。そのため第２のＤＣ信号によるプラズマの制御が不安定になることが抑制される。これにより、チャンバ１０においてプラズマが不安定になって異常放電等が発生することが抑制され得る。
＜第３の実施形態＞
　図１３は、プラズマ処理装置１の電源３０とチャンバ１０との他の結合例を示す図である。図１３に示す例では、上部電極には、第２のＤＣ生成部３２ｂに代えて、インピーダンス固定回路６０が伝送ラインＬ４を介して接続される。
　インピーダンス固定回路６０は、上部電極のインピーダンスを定義するために用いられる回路である。インピーダンス固定回路は、任意の周波数に対して任意のインピーダンスとなるように、インダクタ及び／又はキャパシタを直列又は並列に接続して構成されてよい。一実施形態において、インピーダンス固定回路６０は、図６Ａや図６Ｂに示す第１のフィルタ又は第２のフィルタと同様に構成されてよい。
　図１４は、第３の実施形態にかかるプラズマ安定化回路の構成例を示す図である。第３の実施形態は、下部電極に負極性の第１のＤＣ信号が供給される場合の構成例である。図１４に示すように、チャンバ１０（上部電極）とインピーダンス固定回路６０との間には、ノードＮ２が設けられる。ノードＮ２と接地電位との間の伝送ラインＬ４２には、第１の実施形態及び第２の実施形態で説明したと同様に、第１の整流素子Ｄ１と、プラズマ安定化回路７０とが設けられる。
　第３の実施形態においても、プラズマ安定化回路７０は、下部電極に第１のＤＣ信号（バイアス信号）が供給された直後等に、上部電極に必要な量の電荷を瞬時に供給する。すなわちプラズマ安定化回路７０は、上部電極に十分な過渡電流が流れるようにして、プラズマが不安定化することを抑制し得る。
　プラズマ安定化回路７０のキャパシタＣ１は、インピーダンスが低い。そのため、キャパシタＣ１は、第１の整流素子Ｄ１がないと、チャンバ１０（上部電極）側からみたインピーダンス固定回路６０のインピーダンスに強い影響を与え得る。第３の実施形態においては、ノードＮ２とプラズマ安定化回路７０との間の伝送ラインＬ４２に第１の整流素子Ｄ１が設けられる。第１の整流素子Ｄ１は、高インピーダンス素子として機能する。そのためキャパシタＣ１がチャンバ１０（上部電極）側からみたインピーダンス固定回路６０のインピーダンスに影響を与えることが抑制され得る。
＜変形例＞
　図１５Ａは、第１の実施形態（図５）の変形例を示す図である。図１５Ｂは、第２の実施形態（図１０）の変形例を示す図である。これらの例は、第１のＤＣ生成部３２ａで生成される第１のＤＣ信号が正極性の場合の構成例である。なお、第２のＤＣ生成部３２ｂで生成される第２のＤＣ信号は、正極性であってよく、また負極性であってもよい。
　図１５Ａ及び図１５Ｂに示すように、伝送ラインＬ１２には、第３の整流素子Ｄ３が設けられる。第３の整流素子Ｄ３は、第１の整流素子Ｄ１とは整流方向が逆向き、すなわち、プラズマ安定化回路７０からみて、チャンバ１０（上部電極）側が電流の逆方向となるように配置される。整流方向が逆向きである点を除き、第３の整流素子Ｄ３は、第１の整流素子Ｄ１と同様に構成されてよい。
　図１６は、極性切替回路の一例を示す図である。図１６に示すように、極性切替回路８０は、伝送ラインＬ１２に設けられてよい。極性切替回路８０は、第１の整流素子Ｄ１と第３の整流素子Ｄ３とを所与のタイミングで切り替えるように構成される。例えば、極性切替回路８０は、第１のＤＣ信号の極性がプロセス中に反転する場合に、第１の整流素子Ｄ１と第３の整流素子Ｄ３とを切り替えてよい。具体的には、極性切替回路８０は、第１のＤＣ生成部３２ａで生成される第１のＤＣ信号が負極性の場合、スイッチング素子Ｓ－１をオンにしかつスイッチング素子Ｓ－２をオフにして、第１の整流素子Ｄ１を有効にしてよい。一例では、極性切替回路８０は、第１のＤＣ生成部３２ａで生成される第１のＤＣ信号が正極性の場合、スイッチング素子Ｓ－１をオフにしかつスイッチング素子Ｓ－２をオンにして、第３の整流素子Ｄ３を有効にしてよい。
　図１７は、電源３０とチャンバ１０との他の結合例を示す図である。図１７に示す例では、第２のＲＦ生成部３１ｂは、伝送ラインＬ５を介して、下部電極に電気的に接続される。すなわち下部電極にバイアス信号としてバイアスＲＦ信号が供給されてもよい。その余の点は、図３に示す例と同様であってよい。上部電極には、第１の実施形態や第２の実施形態と同様、伝送ラインＬ１のノードＮ１を介してプラズマ安定化回路７０等が電気的に接続されてよい。
　図１８は、電源３０とチャンバ１０との他の結合例を示す図である。図１８に示す例は、第２のＤＣ生成部３２ｂが、伝送ラインＬ６を介して、リングアセンブリ１１２に電気的に接続される例である。すなわち、リングアセンブリ１１２に第２のＤＣ信号が供給されてもよい。その余の点は、図３に示す例と同様であってよい。リングアセンブリ１１２には、第１の実施形態や第２の実施形態と同様、伝送ラインＬ６のノードを介してプラズマ安定化回路７０等が電気的に接続されてよい。
　図１８において例示したように、一実施形態において、第２のＤＣ生成部３２ｂは、上部電極以外の導電性部材に電気的に接続されてよい。導電性部材は、接地電極（接地電極への導電経路を含む）以外であれば、チャンバ１０内に配置されてよく、またチャンバ１０の一部を構成してもよい。例えば、導電性部材は、上述したリングアセンブリ１１２のほか、リングアセンブリ１１２の径方向内側又は外側に離間して配置されるリング状電極であり得る。また例えば、導電性部材は、チャンバ１０の内壁、内壁に沿って配置されるライナ、又は、基板支持部１１を囲むように配置されるバッフルプレートであり得る。第１の実施形態や第２の実施形態と同様、第２のＤＣ生成部３２ｂと導電性部材との間のノードには、プラズマ安定化回路７０等が電気的に接続されてよい。
　図１９は、電源３０とチャンバ１０との他の結合例を示す図である。図１９は、図１８に示す構成の変形例である。この例では、第２のＤＣ生成部３２ｂに代えて、インピーダンス固定回路６０がリングアセンブリ１１２に電気的に接続される。リングアセンブリ１１２には、第３の実施形態と同様、伝送ラインＬ７のノードを介してプラズマ安定化回路７０等が電気的に接続されてよい。
　図１９において例示したように、一実施形態において、インピーダンス固定回路６０は、上部電極以外の導電性部材に電気的に接続されてよい。導電性部材は、非接地電極であれば、チャンバ１０内に配置されてよく、またチャンバ１０の一部を構成してもよい。導電性部材は、上述したリングアセンブリ１１２のほか、リングアセンブリ１１２の径方向内側又は外側に離間して配置されるリング状電極であり得る。また例えば、導電性部材は、チャンバ１０の内壁、内壁１０に沿って配置されるライナ、又は、基板支持部１１を囲むように配置されるバッフルプレートであり得る。第３の実施形態と同様、インピーダンス固定回路６０と導電性部材との間のノードには、プラズマ安定化回路７０等が電気的に接続されてよい。
　本開示の実施形態は、以下の態様をさらに含む。
（付記１）
　チャンバと、
　前記チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、
　前記基板支持部の上方に配置される上部電極と、
　前記少なくとも１つの下部電極のいずれか又は前記上部電極に電気的に接続され、前記チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、
　前記少なくとも１つの下部電極のいずれかに電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、前記第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、
　前記上部電極に電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器と、
　キャパシタと、
　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記上部電極と前記第２の電圧信号生成器との間にあるノードに電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
を備える、プラズマ処理装置。
（付記２）
　前記第２の電圧信号は、第２の電圧パルスのシーケンスを有する、付記１に記載のプラズマ処理装置。
（付記３）
　前記第２の電圧信号は、一定の電圧レベルを有する、付記１に記載のプラズマ処理装置。
（付記４）
　前記第２の電圧信号は、負極性を有し、前記第１の電極はカソード電極であり、前記第２の電極はアノード電極である、付記２に記載のプラズマ処理装置。
（付記５）
　前記第１の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する、付記４に記載のプラズマ処理装置。
（付記６）
　前記第２の電圧パルスのシーケンスは、０．１ｋＨｚ～５０ｋＨｚの範囲内にある第２のパルス周波数を有する、付記４又は付記５に記載のプラズマ処理装置。
（付記７）
　前記上部電極と前記第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える、付記１乃至付記６のいずれか１つに記載のプラズマ処理装置。
（付記８）
　前記上部電極と前記ノードとの間の伝送ラインに設けられるフィルタ回路をさらに備える、付記１乃至付記７のいずれか１つに記載のプラズマ処理装置。
（付記９）
　前記ノードと前記第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える、付記１乃至付記８のいずれか１つに記載のプラズマ処理装置。
（付記１０）
　前記上部電極と前記ノードとの間の伝送ラインに設けられ、前記ＲＦ信号のＲＦ周波数の帯域の信号をフィルタリングするように構成される第１のフィルタと、
　前記ノードと前記第２の電圧信号生成器との間の伝送ラインに設けられ、前記第１の電圧パルスのシーケンスのパルス周波数の帯域の信号をフィルタリングするように構成される第２のフィルタと、をさらに備える、付記１乃至付記９のいずれか１つに記載のプラズマ処理装置。
（付記１１）
　チャンバと、
　前記チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、
　前記基板支持部の上方に配置される上部電極と、
　前記少なくとも１つの下部電極のいずれか又は前記上部電極に電気的に接続され、前記チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、
　前記少なくとも１つの下部電極のいずれかに電気的に接続され、電圧信号を生成するように構成される電圧信号生成器であって、前記電圧信号は、電圧パルスのシーケンスを有する、電圧信号生成器と、
　前記上部電極に電気的に接続されるインピーダンス固定回路と、
　キャパシタと、
　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記上部電極と前記インピーダンス固定回路との間にあるノードに電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
を備える、プラズマ処理装置。
（付記１２）
　前記電圧パルスは、負極性を有し、前記第１の電極はカソード電極であり、前記第２の電極はアノード電極である、付記１１に記載のプラズマ処理装置。
（付記１３）
　前記電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する、付記１１又は付記１２に記載のプラズマ処理装置。
（付記１４）
　前記インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む、付記１１乃至付記１３のいずれか１つに記載のプラズマ処理装置。
（付記１５）
　チャンバと、
　前記チャンバ内に配置され、電極を含む基板支持部と、
　前記電極に電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、前記第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、
　前記チャンバの一部を構成する、又は、前記チャンバ内に配置される、導電性部材と、
　キャパシタと、
　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記導電性部材に電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
を備える、プラズマ処理装置。
（付記１６）
　前記導電性部材と前記整流素子の前記第１の電極との間にあるノードに電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器をさらに備える、付記１５に記載のプラズマ処理装置。
（付記１７）
　前記導電性部材と前記整流素子の前記第１の電極との間にあるノードに電気的に接続されるインピーダンス固定回路をさらに備える、付記１５に記載のプラズマ処理装置。
（付記１８）
　前記インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む、付記１７に記載のプラズマ処理装置。
（付記１９）
　前記導電性部材は、
　（ａ）前記基板支持部の上方に配置される上部電極、
　（ｂ）前記基板支持部上の基板を囲むように前記基板支持部上に配置されるリングアセンブリ、
　（ｃ）前記チャンバの内壁に沿って配置されるライナ、及び、
　（ｄ）前記基板支持部を囲むように配置されるバッフルプレートのいずれかである、付記１５乃至付記１８のいずれか１つに記載のプラズマ処理装置。
　以上の各実施形態は、説明の目的で記載されており、本開示の範囲を限定することを意図するものではない。以上の各実施形態は、本開示の範囲及び趣旨から逸脱することなく種々の変形をなし得る。例えば、ある実施形態における一部の構成要素を、他の実施形態に追加することができる。また、ある実施形態における一部の構成要素を、他の実施形態の対応する構成要素と置換することができる。
１……プラズマ処理装置、２……制御部、１０……プラズマ処理チャンバ、１３……シャワーヘッド、３１ａ……第１のＲＦ生成部、３１ｂ……第２のＲＦ生成部、３２ａ……第１のＤＣ生成部、３２ｂ……第２のＤＣ生成部、５０……第２の波形生成部、６０……インピーダンス固定回路、７０……プラズマ安定化回路、８０……極性切替回路、Ｄ１……第１の整流素子、Ｄ２……第２の整流素子、Ｆ１……第１のフィルタ、Ｆ２……第２のフィルタ、Ｌ１……伝送ライン

Claims (19)

  1. 　チャンバと、
    　前記チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、
    　前記基板支持部の上方に配置される上部電極と、
    　前記少なくとも１つの下部電極のいずれか又は前記上部電極に電気的に接続され、前記チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、
    　前記少なくとも１つの下部電極のいずれかに電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、前記第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、
    　前記上部電極に電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器と、
    　キャパシタと、
    　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記上部電極と前記第２の電圧信号生成器との間にあるノードに電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
    を備える、プラズマ処理装置。
  2. 　前記第２の電圧信号は、第２の電圧パルスのシーケンスを有する、請求項１に記載のプラズマ処理装置。
  3. 　前記第２の電圧信号は、一定の電圧レベルを有する、請求項１に記載のプラズマ処理装置。
  4. 　前記第２の電圧信号は、負極性を有し、前記第１の電極はカソード電極であり、前記第２の電極はアノード電極である、請求項２に記載のプラズマ処理装置。
  5. 　前記第１の電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する、請求項４に記載のプラズマ処理装置。
  6. 　前記第２の電圧パルスのシーケンスは、０．１ｋＨｚ～５０ｋＨｚの範囲内にある第２のパルス周波数を有する、請求項５に記載のプラズマ処理装置。
  7. 　前記上部電極と前記第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える、請求項１に記載のプラズマ処理装置。
  8. 　前記上部電極と前記ノードとの間の伝送ラインに設けられるフィルタ回路をさらに備える、請求項１に記載のプラズマ処理装置。
  9. 　前記ノードと前記第２の電圧信号生成器との間の伝送ラインに設けられるフィルタ回路をさらに備える、請求項１に記載のプラズマ処理装置。
  10. 　前記上部電極と前記ノードとの間の伝送ラインに設けられ、前記ＲＦ信号のＲＦ周波数の帯域の信号をフィルタリングするように構成される第１のフィルタと、
    　前記ノードと前記第２の電圧信号生成器との間の伝送ラインに設けられ、前記第１の電圧パルスのシーケンスのパルス周波数の帯域の信号をフィルタリングするように構成される第２のフィルタと、をさらに備える、請求項１に記載のプラズマ処理装置。
  11. 　チャンバと、
    　前記チャンバ内に配置され、少なくとも１つの下部電極を含む基板支持部と、
    　前記基板支持部の上方に配置される上部電極と、
    　前記少なくとも１つの下部電極のいずれか又は前記上部電極に電気的に接続され、前記チャンバ内でプラズマを生成するためにＲＦ信号を生成するように構成されるＲＦ信号生成器と、
    　前記少なくとも１つの下部電極のいずれかに電気的に接続され、電圧信号を生成するように構成される電圧信号生成器であって、前記電圧信号は、電圧パルスのシーケンスを有する、電圧信号生成器と、
    　前記上部電極に電気的に接続されるインピーダンス固定回路と、
    　キャパシタと、
    　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記上部電極と前記インピーダンス固定回路との間にあるノードに電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
    を備える、プラズマ処理装置。
  12. 　前記電圧パルスは、負極性を有し、前記第１の電極はカソード電極であり、前記第２の電極はアノード電極である、請求項１１に記載のプラズマ処理装置。
  13. 　前記電圧パルスのシーケンスは、０．１ＭＨｚ～２ＭＨｚの範囲内にある第１のパルス周波数を有する、請求項１２に記載のプラズマ処理装置。
  14. 　前記インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む、請求項１３に記載のプラズマ処理装置。
  15. 　チャンバと、
    　前記チャンバ内に配置され、電極を含む基板支持部と、
    　前記電極に電気的に接続され、第１の電圧信号を生成するように構成される第１の電圧信号生成器であって、前記第１の電圧信号は、第１の電圧パルスのシーケンスを有する、第１の電圧信号生成器と、
    　前記チャンバの一部を構成する、又は、前記チャンバ内に配置される、導電性部材と、
    　キャパシタと、
    　第１の電極及び第２の電極を含む整流素子であって、前記第１の電極は前記導電性部材に電気的に接続され、前記第２の電極は、前記キャパシタを介して接地電位に電気的に接続される、整流素子と、
    を備える、プラズマ処理装置。
  16. 　前記導電性部材と前記整流素子の前記第１の電極との間にあるノードに電気的に接続され、第２の電圧信号を生成するように構成される第２の電圧信号生成器をさらに備える、請求項１５に記載のプラズマ処理装置。
  17. 　前記導電性部材と前記整流素子の前記第１の電極との間にあるノードに電気的に接続されるインピーダンス固定回路をさらに備える、請求項１５に記載のプラズマ処理装置。
  18. 　前記インピーダンス固定回路は、キャパシタ及びインダクタの少なくともいずれかを含む、請求項１７に記載のプラズマ処理装置。
  19. 　前記導電性部材は、
    　（ａ）前記基板支持部の上方に配置される上部電極、
    　（ｂ）前記基板支持部上の基板を囲むように前記基板支持部上に配置されるリングアセンブリ、
    　（ｃ）前記チャンバの内壁に沿って配置されるライナ、及び、
    　（ｄ）前記基板支持部を囲むように配置されるバッフルプレートのいずれかである、請求項１５乃至請求項１８のいずれか一項に記載のプラズマ処理装置。
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