WO2024252946A1 - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

Info

Publication number
WO2024252946A1
WO2024252946A1 PCT/JP2024/019023 JP2024019023W WO2024252946A1 WO 2024252946 A1 WO2024252946 A1 WO 2024252946A1 JP 2024019023 W JP2024019023 W JP 2024019023W WO 2024252946 A1 WO2024252946 A1 WO 2024252946A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
laminate
multilayer ceramic
spacer
external electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2024/019023
Other languages
English (en)
French (fr)
Inventor
忍 筑摩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to KR1020257036695A priority Critical patent/KR20250168612A/ko
Publication of WO2024252946A1 publication Critical patent/WO2024252946A1/ja
Priority to US19/367,918 priority patent/US20260058062A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to multilayer ceramic electronic components such as multilayer ceramic capacitors.
  • Multilayer ceramic electronic components such as multilayer ceramic capacitors are widely used in a variety of electronic devices, including mobile terminal devices such as mobile phones and personal computers.
  • a multilayer ceramic capacitor comprises a rectangular parallelepiped laminate in which dielectric layers and internal electrode layers are alternately stacked, and external electrodes formed on both opposing ends of the laminate.
  • a multilayer ceramic capacitor has an inner layer in which dielectric layers and internal electrodes are alternately stacked. Dielectric layers are then placed on the top and bottom of the inner layer as outer layers to form a rectangular parallelepiped laminate, and external electrodes are provided on both longitudinal end faces of the laminate to form the capacitor body.
  • a multilayer ceramic capacitor that includes a spacer formed on the side of the capacitor body that is mounted on the board so as to cover part of the external electrode.
  • the spacer may peel off, and the durability of the capacitor when mounted is insufficient.
  • the objective of the present invention is to provide a multilayer ceramic capacitor that has a high adhesion between the capacitor body and the spacer and has excellent durability when mounted.
  • a spacer having a first region that covers part of the laminate and a second region that covers part of the external electrode, with the first and second regions made of different materials has strong adhesion to the capacitor body and is highly durable when mounted, which led to the completion of the present invention.
  • the present invention provides a laminate including an inner layer portion in which dielectric layers and internal electrode layers are alternately laminated, the laminate having two main faces opposing each other in a lamination direction, two end faces opposing each other in a length direction intersecting the lamination direction, and two side faces opposing each other in a width direction intersecting the lamination direction and the length direction;
  • Two external electrodes are connected to the internal electrode layers at the two end faces, respectively, and cover the end faces and parts of the two main faces or parts of the two side faces that are adjacent to the end faces;
  • two spacers arranged on one of the two main surfaces or one of the two side surfaces of the laminate; the spacer includes a first region covering a portion of the laminate and a second region covering a portion of the external electrode, The first region and the second region are made of different materials, and the electronic component is a multilayer ceramic component.
  • the present invention makes it possible to increase the adhesive strength between the capacitor body and the spacer, thereby providing a multilayer ceramic capacitor with excellent durability when mounted.
  • FIG. 1 is a diagram showing the external appearance of a multilayer ceramic capacitor 1.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line II-II shown in FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line III-III shown in FIG. 4A to 4C are plan views of various shapes of spacers 4 as viewed from the stacking direction. 4A to 4C are plan views of various shapes of spacers 4 as viewed from the stacking direction.
  • FIG. 11 is an enlarged cross-sectional view of a portion of the second region 42 when a phenolic resin is used.
  • FIG. 11 is an enlarged cross-sectional view of a portion of the second region 42 when an epoxy resin is used.
  • FIG. 2 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor 1.
  • 3A to 3C are diagrams illustrating a laminate manufacturing step S1, a base electrode layer forming step S2, and a plating layer forming step S3.
  • 13A to 13C are diagrams illustrating a second region forming step in the spacer arrangement step S4.
  • a multilayer ceramic capacitor 1 will be described as an embodiment of a multilayer ceramic electronic component of the present invention, but the present invention is not limited thereto.
  • the drawings may be drawn in a schematic and simplified manner in order to explain the contents of the invention, and the dimensional ratios of the depicted components or between the components may not match those dimensional ratios described in the specification.
  • components described in the specification may be omitted in the drawings, or may be drawn with the number of components omitted.
  • FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor 1 according to an embodiment.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 according to an embodiment taken along line II-II in FIG. 1.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor 1 according to an embodiment taken along line III-III in FIG. 1. Note that FIG. 2 is a cross-section parallel to the length direction L and the stacking direction T, and is also referred to as an LT cross-section. Also, FIG. 3 is a cross-section parallel to the width direction W and the stacking direction T, and is also referred to as a WT cross-section.
  • the multilayer ceramic capacitor 1 is substantially rectangular and includes a capacitor body 1A having a laminate 2 and a pair of external electrodes 3 provided at both ends of the laminate 2, and a spacer 4 attached to the capacitor body 1A.
  • the laminate 2 also includes an inner layer 11 in which a dielectric layer 14 and an internal electrode layer 15 are laminated.
  • the terms used to indicate the orientation of the multilayer ceramic capacitor 1 are the length direction L, which is the direction in which the pair of external electrodes 3 are provided in the multilayer ceramic capacitor 1.
  • the direction in which the dielectric layers 14 and the internal electrode layers 15 are stacked is the stacking direction T.
  • the direction that intersects both the length direction L and the stacking direction T is the width direction W. Note that in this embodiment, the width direction W is perpendicular to both the length direction L and the stacking direction T.
  • Outer surface of laminate 2 Among the six outer surfaces of the laminate 2, a pair of outer surfaces facing each other in the stacking direction T is referred to as a first main surface A1 and a second main surface A2, a pair of outer surfaces facing each other in the width direction W is referred to as a first side surface B1 and a second side surface B2, and a pair of outer surfaces facing each other in the length direction L is referred to as a first end surface C1 and a second end surface C2.
  • first main surface A1 and the second main surface A2 and to describe them differently when it is not necessary to distinguish between the first main surface A1 and the second main surface A2 and to describe them differently, they will be collectively referred to as a main surface A, when it is not necessary to distinguish between the first side surface B1 and the second side surface B2 and to describe them differently, they will be collectively referred to as a side surface B, and when it is not necessary to distinguish between the first end surface C1 and the second end surface C2 and to describe them differently, they will be collectively referred to as an end surface C.
  • the laminate 2 preferably has rounded ridges R1, including the corners.
  • the ridges R1 are the intersections of two surfaces of the laminate 2, i.e., the main surface A and the side surface B, the main surface A and the end surface C, or the side surface B and the end surface C.
  • the laminate 2 comprises an inner layer portion 11 that forms a capacitance, an outer layer portion 12 that is arranged to sandwich the inner layer portion 11 in the stacking direction T, and a side margin portion 16 that is arranged to sandwich the inner layer portion 11 and the outer layer portion 12 in the width direction W.
  • the inner layer portion 11 includes dielectric layers 14 and internal electrode layers 15 alternately stacked along a stacking direction T.
  • the dielectric layer 14 is made of a ceramic material, such as a dielectric ceramic containing BaTiO3 as a main component.
  • the internal electrode layer 15 includes a plurality of first internal electrode layers 15a and a plurality of second internal electrode layers 15b.
  • the first internal electrode layers 15a and the second internal electrode layers 15b are alternately arranged.
  • the first internal electrode layer 15a includes a first opposing portion 152a facing the second internal electrode layer 15b, and a first lead portion 151a drawn from the first opposing portion 152a to the first end face C1 side. An end of the first lead portion 151a is exposed to the first end face C1 and is electrically connected to the first external electrode 3a described later.
  • the second internal electrode layer 15b includes a second opposing portion 152b facing the first internal electrode layer 15a, and a second lead portion 151b drawn from the second opposing portion 152b to the second end face C2. An end of the second lead portion 151b is electrically connected to the second external electrode 3b described later. Charges are stored in the first opposing portions 152a of the first internal electrode layers 15a and the second opposing portions 152b of the second internal electrode layers 15b.
  • the internal electrode layer 15 is preferably formed from a metal material such as nickel (Ni), copper (Cu), silver (Ag), palladium (Pd), a silver-palladium (Ag-Pd) alloy, or gold (Au).
  • a metal material such as nickel (Ni), copper (Cu), silver (Ag), palladium (Pd), a silver-palladium (Ag-Pd) alloy, or gold (Au).
  • the outer layer portion 12 can be formed of the same material as the dielectric layer 14 of the inner layer portion 11 .
  • the multilayer ceramic capacitor 1 includes a first side margin portion 16a that is disposed so as to sandwich the inner layer portion 11 and the outer layer portion 12 in the width direction W and that forms a first side surface B1 of the multilayer ceramic capacitor 1, and a second side margin portion 16b that forms a second side surface B2 of the multilayer ceramic capacitor 1.
  • the side margin portion 16 can be formed of the same material as the dielectric layer 14.
  • the external electrode 3 includes a first external electrode 3a provided on the first end face C1 and a second external electrode 3b provided on the second end face C2.
  • the external electrode 3 covers not only the end face C but also a part of the main face A and the side face B continuing from the end face C.
  • the end of the first extension portion 151a of the first internal electrode layer 15a is exposed to the first end face C1 and is electrically connected to the first external electrode 3a.
  • the end of the second extension portion 151b of the second internal electrode layer 15b is exposed to the second end face C2 and is electrically connected to the second external electrode 3b.
  • the external electrode 3 includes, for example, a base electrode layer 30 and a plating layer 31. It is not necessary for the external electrode 3 to have such a layered structure.
  • the external electrode 3 may include a resin electrode layer to relieve stress on the multilayer ceramic capacitor 1.
  • the base electrode layer 30 is formed, for example, by applying and baking a conductive paste containing copper (Cu).
  • the base electrode layer 30 may also contain glass or ceramic materials.
  • the plating layer 31 includes a nickel (Ni) plating layer disposed on the surface of the base electrode layer 30, and a first tin (Sn) plating layer disposed on the surface of the nickel (Ni) plating layer 31a. Note that the configuration of the plating layer 31 is not limited to this.
  • the spacer 4 includes a pair of a first spacer 4a and a second spacer 4b.
  • the first spacer 4a is disposed on a first end face C1 side in the length direction L on the second main surface A2 side, which is the substrate mounting surface of the capacitor body 1A
  • the second spacer 4b is disposed on the other second end face C2 side.
  • the substrate mounting surface of the capacitor body 1A is the first side face B1
  • the first spacer 4a is disposed on the first end face C1 side in the length direction L on the first side face B1 side, which is the substrate mounting surface of the capacitor body 1A
  • the second spacer 4b is disposed on the other second end face C2 side.
  • the spacer 4 is disposed on the external electrode 3 of the capacitor body 1A and on the surface of the second main surface A2 of the laminate 2 on which the subsequent external electrode 3 is not disposed.
  • the spacer 4 is disposed on the external electrode 3 of the capacitor body 1A and on the surface of the first side surface B1 of the laminate 2 on which the subsequent external electrode 3 is not disposed.
  • the external electrode 3 is composed of a base electrode layer 30 and a plating layer 31 covering it, and the spacer 4 is disposed on the surface of the plating layer 31, but the plating layer 31 is not necessarily required, and for example, the spacer 4 may be disposed on the surface of the base electrode layer 30.
  • the first region 41 is formed from a material that has a high adhesive strength with the laminate 2.
  • the first region 41 is formed from a metal film produced by sputtering, a mixture of a conductive component and a ceramic material, or a synthetic resin, the first region 41 will be more likely to adhere to the surface of the laminate 2, improving the adhesive strength between the capacitor body 1A and the spacer 4.
  • the first region can be formed from an insulating resin.
  • the insulating resin can be mainly composed of an epoxy resin, which can be combined with a phenolic resin as a hardener.
  • Other hardeners that can be used include acid anhydride-based, amine-based, and ester-based hardeners.
  • a hardening accelerator may also be added to the epoxy resin.
  • the insulating resin may be formed from only a water-repellent treatment agent.
  • the second region 42 can contain various components such as metal components and resin components. For example, if the second region 42 contains a large amount of metal components, the ratio of the volume of the metal components to the surface area increases, and the ESR of the multilayer ceramic electronic component decreases. On the other hand, if the second region 42 contains a large amount of resin components, the elasticity of the resin components can relieve stress. When the first region 41 contains a large amount of resin components, it is preferable that the second region 42 contains a large amount of metal components. The first region 41 can improve the mechanical strength and flexural strength, and the second region 42 can relieve the increase in ESR.
  • the resin component that forms the second region 42 may be, for example, a resin such as a phenol resin or an epoxy resin.
  • FIG. 6 shows an example of the structure of the second region 42 when the second region is formed using phenolic resin.
  • FIG. 6 is a partially enlarged cross-sectional view of the internal region of the second region 42.
  • the second region 42 shown in FIG. 6 contains either copper (Cu) or nickel (Ni) and tin (Sn) as metal powder.
  • the copper (Cu) and nickel (Ni) may be coated with silver (Ag).
  • the intermetallic compound formed by adding either copper (Cu) or nickel (Ni) and tin (Sn) is less likely to deform due to heat even when soldering is performed when mounting the multilayer ceramic capacitor 1 on a wiring board, and can reliably maintain the shape of the second region 42.
  • the intermetallic compound formed by adding tin (Sn) to an alloy of copper (Cu) and nickel (Ni) is preferable as a component for forming the second region 42.
  • Phenolic resin is included in the metal region MP formed by the metal powder.
  • the phenolic resin coats the particles of the intermetallic compound and is scattered so as to fill the gaps between the particles.
  • the phenolic resin may not completely coat the particles of the intermetallic compound.
  • the amount of gas generated during the heat treatment for forming the second region 42 can be reduced, and therefore the voids P in the second region 42 can be reduced.
  • the phenolic resin may be exposed on the surface of the second region 42 and cover at least a portion of the surface of the second region 42.
  • phenolic resins include novolac-type phenolic resins such as phenol novolac resin, phenol aralkyl resin, cresol novolac resin, tert-butylphenol novolac resin, and nonylphenol novolac resin, resol-type phenolic resin, and polyoxystyrene such as polyparaoxystyrene.
  • metal powder MF may be included in the resin region RP formed by the phenolic resin.
  • the metal powder MF can inhibit the shrinkage of the phenolic resin, thereby reducing the shrinkage stress caused by the phenolic resin.
  • FIG. 7 shows an example of the structure of the second region 42 when the second region is formed using epoxy resin.
  • FIG. 7 is a partially enlarged cross-sectional view of the internal region of the second region 42.
  • the second region 42 shown in FIG. 7 includes a tin (Sn) region, a resin region RP, a metal region MP containing copper (Cu) or copper (Cu) and nickel (Ni), and a silver (Ag) region.
  • the metal region MP is shown as Cu in the figure, but contains either copper (Cu) or a metal containing copper (Cu) and nickel (Ni).
  • the metal region MP may also contain tin (Sn).
  • the metal containing copper (Cu) and nickel (Ni) may be an alloy of copper (Cu) and nickel (Ni), or may further contain tin (Sn) to form an intermetallic compound.
  • tin (Sn) may be contained within the silver (Ag) region.
  • the resin region RP also includes those that contain within it a metal region MP that contains copper (Cu) surrounded by tin (Sn) or silver (Ag) or that contains copper (Cu) and nickel (Ni).
  • a metal region MP that contains copper (Cu) surrounded by tin (Sn) or silver (Ag) or that contains copper (Cu) and nickel (Ni).
  • the metal region MP contains copper (Cu) and nickel (Ni)
  • the copper (Cu) and nickel (Ni) may be alloyed, or may further contain tin (Sn) to form an intermetallic compound.
  • the composition of the incorporated material is detected as is.
  • the different materials forming the first region 41 and the second region 42 do not necessarily mean that the components contained in the first region 41 and the second region 42 are all or partly different, but also include cases where the components are the same but have different contents or compositions.
  • the difference in components can be detected, for example, as follows.
  • the cross section is polished parallel to the mounting surface of the multilayer ceramic capacitor and to 1/6 of the short side to expose the cross section in the height x long direction.
  • the cross section obtained by polishing the cross section is magnified to a total magnification of 50 times using a microscope (BX-51), and photographed with a microscope digital camera (DP22 made by Olympus).
  • DP22 microscope digital camera
  • photographs can also be taken with a microscope (Axio (registered trademark)-Imager-MAT, made by ZEISS) at a total magnification of 100 to 500 times.
  • the first region 41 can cover a part of the laminate 2 and a part of the external electrode 3.
  • the edge 3e of the external electrode 3 it is possible to alleviate the stress concentrated at the edge 3e of the external electrode 3, and to improve the flexural strength.
  • This arrangement makes it easy to make the thickness of the first region 41 in the stacking direction T smaller than the thickness of the second region in the stacking direction T, and to make the thickness of the first region 41 in the stacking direction T smaller than the thickness of the external electrode 3 in the stacking direction T.
  • the thickness of the first region 41 in the stacking direction T By making the thickness of the first region 41 in the stacking direction T smaller, the dimension of the multilayer ceramic capacitor 1 in the direction perpendicular to the mounting surface can be made relatively small, thereby increasing the degree of freedom in the arrangement when mounting the multilayer ceramic capacitor 1.
  • the thickness of the first region 41 in the stacking direction T can be found, for example, by the following method.
  • the LT cross section is photographed using a microscope (Axio (registered trademark)-Imager-MAT, manufactured by ZEISS) at a total magnification of 100 to 500 times. From the obtained image, the first region is divided into 10 equal parts in the length direction L, and the thickness in the stacking direction T is measured at the center of each of the 10 regions, and the average value of these measurements can be used as the thickness of the first region 41 in the stacking direction T.
  • the spacer 4 By arranging the spacer 4 in this manner, it is possible to ensure a sufficient area where the first region 41 is bonded to the laminate 2 and where the second region 42 is bonded to the first region 41, thereby improving the adhesion between the capacitor body 1A and the spacer 4.
  • a direction discrimination means can be provided on a part of the spacer 4 or on a part of the capacitor body 1A.
  • the direction discrimination means indicates the direction when the multilayer ceramic capacitor is mounted on a wiring board, so that the surface on which the spacer 4 is arranged faces the wiring board.
  • a direction discrimination means for example, a means can be used to color the first region 41 or the second region 42 of the spacer 4 in a color different from that of the external electrode 3, a means can be used to print a mark for discriminating the direction, such as a QR code (registered trademark), or a means can be used to provide a recess in part of the laminate 2.
  • the first region 41 When the first region 41 is made of an insulating material, the first region 41 may completely cover the second main surface of the laminate 2 that faces the mounting surface, or may continuously cover the area between the first external electrode 3a and the second external electrode 3b that face each other in the length direction L.
  • the thickness of the spacer 4 in the stacking direction T is preferably, for example, 50 ⁇ m to 250 ⁇ m.
  • the thickness of the spacer 4 in the stacking direction T can be designed appropriately depending on the size of the multilayer ceramic capacitor 1. For example, when the length direction L dimension of the capacitor body 1A is 1.6 mm, the width direction W dimension is 0.8 mm, and the stacking direction T dimension is 0.8 mm, the thickness of the spacer 4 in the stacking direction T is preferably about 160 ⁇ m.
  • Figure 5 illustrates two embodiments in which the second region 42 of the spacer 4 has different shapes.
  • a recess is provided on the left side surface of the first spacer 4a and the right side surface of the second spacer 4b, making each of them U-shaped
  • a recess is provided on the left and right side surfaces of the first spacer 4a and the left and right side surfaces of the second spacer 4b, making each of them H-shaped.
  • Fig. 8 is a flow chart illustrating a method for manufacturing the multilayer ceramic capacitor 1.
  • the method for manufacturing the multilayer ceramic capacitor 1 includes a laminate manufacturing step S1, a base electrode layer forming step S2, a plating layer forming step S3, and a spacer arranging step S4.
  • Fig. 9 is a diagram illustrating the laminate manufacturing step S1, the base electrode layer forming step S2, and the plating layer forming step S3.
  • Fig. 10 is a diagram illustrating the step of forming the second region in the spacer arranging step S4.
  • a ceramic slurry containing ceramic powder, a binder, and a solvent is formed into a sheet shape on the surface of a carrier film using a die coater, a gravure coater, a microgravure coater, or the like to prepare a laminated ceramic green sheet 101 that will become the dielectric layer 14.
  • a conductive paste is printed in stripes on the laminated ceramic green sheet 101 by screen printing, inkjet printing, gravure printing, or the like, and a conductive pattern 102 that will become the internal electrode layer 15 is printed on the surface of the laminated ceramic green sheet 101 to prepare a material sheet 103.
  • multiple material sheets 103 are stacked so that the conductive patterns 102 face the same direction and are offset, for example, by half a pitch in the length direction between adjacent material sheets 103. Furthermore, outer layer ceramic green sheets 112 that will become the outer layer 12 are stacked on both sides of the multiple stacked material sheets 103.
  • the stacked material sheets 103 and the outer layer ceramic green sheets 112 are pressed together using a hydrostatic press or the like to create the mother block 110 shown in Figure 9(b).
  • the mother block 110 is cut along the cutting line X shown in FIG. 9(b) and the cutting line Y that intersects with the cutting line X, and then fired to produce a plurality of laminates 2 shown in FIG. 9(c).
  • Base electrode layer formation step S2 Next, a conductive paste containing copper (Cu) is applied to the end faces C of the laminate 2 and baked to form the base electrode layer 30.
  • the base electrode layer 30 is formed not only on the end faces C on both sides of the laminate 2 but also on the other end faces C on both sides of the laminate 2.
  • the insulating layer 2 is formed so as to extend to the main surface A and the side surface B of the laminate 2 and to cover a part of the end surface C of the main surface A.
  • the insulating layer 2 is not limited to this, and may contain other metals and other components.
  • two base electrode layers may be provided.
  • a plating layer 31 is formed on the surface of the base electrode layer 30 to produce the capacitor body 1A shown in Fig. 9(d) .
  • the plating layer 31 can be composed of a nickel (Ni) plating layer and a tin (Sn) plating layer disposed on the surface of the nickel (Ni) plating layer, but is not limited thereto.
  • the spacer arrangement step S4 includes the following first region formation step and second region formation step.
  • a paste for the first region which is the material for the first region, is applied by, for example, a dispensing method, a printing method such as a squeegee method, or a sputtering method so as to cover a part of the laminate and a part of the external electrodes.
  • the first region can be arranged in a desired range by changing the design of the mask, for example, to cover a part of the external electrode or not. By adjusting the amount, the thickness of the first region 41 in the stacking direction T can be adjusted.
  • the paste for the first region is heated at a desired temperature to harden it.
  • the first region can be formed by firing, and if the paste for the first region contains a resin component, the first region can be formed by thermal hardening.
  • a paste 51 for the second region is prepared to be used for forming the second region 42.
  • the paste 51 for the second region is, for example, a phenol resin-based paste or an epoxy resin-based paste as described below.
  • the second region paste 51 contains metals made of copper (Cu), nickel (Ni), tin (Sn), and silver (Ag), a phenol resin, a solvent, and an additive.
  • phenolic resins include novolac-type phenolic resins such as phenol novolac resin, phenol aralkyl resin, cresol novolac resin, tert-butylphenol novolac resin, and nonylphenol novolac resin, resol-type phenolic resin, and polyoxystyrene such as polyparaoxystyrene.
  • a holding substrate 50 as shown in FIG. 10 is used.
  • a paste 51 for the second region is placed on the holding substrate 50 by a screen printing method, a dispense method or the like.
  • the capacitor body 1A is mounted on the upper surface of the holding substrate 50 with the second main surface A2 facing the holding substrate 50.
  • the external electrode 3 of the capacitor body 1A and the paste for the second region 51 are aligned, and the paste for the second region 51 is attached to the capacitor body 1A.
  • the heating process is carried out.
  • the metal in the paste produces an intermetallic compound and the metal region MP is formed
  • some of the phenolic resin is taken into the metal region MP and some is expelled from the metal region MP, while hardening, forming a spacer 4 bonded to the capacitor body 1A.
  • the capacitor body 1A is separated from the holding substrate 50 together with the spacer 4, resulting in the state shown in FIG. 10(c).
  • the manufacturing method is not limited to this, and the second region 42 may be formed by placing the paste for the second region in a desired shape directly on the surface of the capacitor body 1A and performing a heat treatment.
  • the paste 51 for the second region contains a metal made of copper and nickel coated with tin (Sn), copper (Cu) coated with silver (Ag), or copper (Cu) coated with silver (Ag) instead of copper (Cu), a resin made of epoxy resin, and a solvent.
  • the epoxy resin is a bisphenol A type epoxy resin.
  • the solvent is, for example, diethylene glycol monobutyl ether, diethylene glycol monoethyl ether, or diethylene glycol monomethyl ether.
  • the bump manufacturing paste 44 does not contain a hardener such as a phenol resin or imidazole.
  • the volume ratio of tin (Sn) to the total volume of the metal is between 70% and 90%.
  • the volume ratio of metal to resin is between 70% and 90%.
  • the process for forming the second region can be the process shown in FIG. 10 above.
  • the heat treatment for forming the first region or the second region can be carried out in each of the first region forming process and the second region forming process, but depending on the components of the paste for the first region and the paste for the second region, the heat treatment may be carried out simultaneously.
  • the above describes an embodiment of the present invention, but the present invention is not limited to the embodiment, and can be implemented in various forms without departing from the gist of the present invention.
  • the present invention includes the following combinations.
  • a laminate including an inner layer portion in which dielectric layers and internal electrode layers are alternately laminated, the laminate having two main faces opposing each other in a lamination direction, two end faces opposing each other in a length direction intersecting the lamination direction, and two side faces opposing each other in a width direction intersecting the lamination direction and the length direction;
  • Two external electrodes are connected to the internal electrode layers at the two end faces, respectively, and cover the end faces and parts of the two main faces or parts of the two side faces that are adjacent to the end faces;
  • two spacers arranged on one of the two main surfaces or one of the two side surfaces of the laminate; the spacer includes a first region covering a portion of the laminate and a second region covering a portion of the external electrode, The first region and the second region are made of different materials.
  • ⁇ 2> The multilayer ceramic electronic component according to ⁇ 1>, wherein the first region covers a part of the laminate and a part of the external electrode.
  • ⁇ 3> The multilayer ceramic electronic component according to ⁇ 1> or ⁇ 2>, wherein the second region covers a part of the external electrode and a part of the first region.
  • ⁇ 4> ⁇ 4> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 3>, wherein an edge of the first region of the spacer, which is located toward the center of the laminate in the longitudinal direction, is located closer to the center of the laminate than an edge of the second region of the spacer, which is located toward the center of the laminate in the longitudinal direction.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

コンデンサ本体とスペーサとの固着力が高く、実装した際の耐久性にすぐれた積層セラミックコンデンサを提供すること。　誘電体層１４と内部電極層１５とが交互に積層された内層部１１を含み、積層方向Ｔに相対する２つの主面Ａ、長さ方向Ｌに相対する２つの端面Ｃを備えた積層体２と、　前記２つの端面Ｃのそれぞれにおいて、前記内部電極層１５に接続するとともに、前記端面Ｃとこれに続けて相対する前記２つの主面Ａの一部を被覆する２つの外部電極３と、　前記積層体２の前記２つの主面Ａの一方に配置される２つのスペーサ４と、を備え、　前記スペーサ４は、前記積層体２の一部を被覆する第１領域４１と、前記外部電極３の一部を被覆する第２領域４２と、を含み、　前記第１領域４１と前記第２領域４２は異なる材料からなる、積層セラミック電子部品１。

Description

積層セラミック電子部品
　本発明は、積層セラミックコンデンサ等の積層セラミック電子部品に関する。
　積層セラミックコンデンサなどの積層セラミック電子部品は、携帯電話機等の移動体端末機器又はパーソナルコンピューターなどの各種電子機器に多く利用されている。積層セラミックコンデンサは、誘電体層と内部電極層とを交互に積層した直方体状の積層体と、当該積層体の対向する両端に形成された外部電極とを備える。
　積層セラミックコンデンサは、誘電体層と内部電極とが交互に積み重ねられた内層部を有する。そして、その内層部の上部と下部とに外層部としての誘電体層が配置されて直方体状の積層体が形成され、積層体の長手方向の両端面に外部電極が設けられてコンデンサ本体が形成される。
　さらに、いわゆる「鳴き」の発生を抑制するために、コンデンサ本体における基板に実装される側に外部電極の一部を覆うように形成されたスペーサを備える積層セラミックコンデンサが知られている。
特開２０１５－２１６３３７号公報
　しかしながら、コンデンサ本体とスペーサとの固着力が弱いと、スペーサが剥離してしまう場合があり、実装した際の耐久性において十分ではなかった。
　本発明は、コンデンサ本体とスペーサとの固着力が高く、実装した際の耐久性にすぐれた積層セラミックコンデンサを提供することを目的とする。
　本発明者は、積層体の一部を覆う第１領域と、外部電極の一部を覆う第２領域と、を有し、第１領域と第２領域は異なる材料からなるスペーサは、コンデンサ本体との固着力が高く、実装した際の耐久性にすぐれることを見出し、本発明を完成するに至った。
　すなわち、本発明は、誘電体層と内部電極層とが交互に積層された内層部を含み、積層方向に相対する２つの主面、前記積層方向に交差する長さ方向に相対する２つの端面、及び、前記積層方向及び前記長さ方向と交差する幅方向に相対する２つの側面を備えた積層体と、
　前記２つの端面のそれぞれにおいて、前記内部電極層に接続するとともに、前記端面とこれに続けて相対する前記２つの主面の一部又は前記２つの側面の一部を被覆する２つの外部電極と、
　前記積層体の前記２つの主面の一方又は前記２つの側面の一方に配置される２つのスペーサと、を備え、
　前記スペーサは、前記積層体の一部を被覆する第１領域と、前記外部電極の一部を被覆する第２領域と、を含み、
　前記第１領域と前記第２領域は異なる材料からなる、積層セラミック電子部品である。
　本発明によれば、コンデンサ本体とスペーサとの固着力を高めることができるため、実装した際の耐久性にすぐれた積層セラミックコンデンサを提供することが可能となる。
積層セラミックコンデンサ１の外観を示す図である。 図１に示すＩＩ－ＩＩ線に沿った積層セラミックコンデンサ１の断面図である。 図１に示すＩＩＩ－ＩＩＩ線に沿った積層セラミックコンデンサ１の断面図である。 積層方向から見たスペーサ４の各種形状の平面図である。 積層方向から見たスペーサ４の各種形状の平面図である。 フェノール樹脂を用いた場合の第２領域４２の一部を拡大した断面図である。 エポキシ樹脂を用いた場合の第２領域４２の一部を拡大した断面図である。 積層セラミックコンデンサ１の製造方法を示すフローチャートである。 積層体製造工程Ｓ１と、下地電極層形成工程Ｓ２と、めっき層形成工程Ｓ３と、を説明する図である。 スペーサ配置工程Ｓ４における第２領域形成工程を説明する図である。
　以下、本発明の積層セラミック電子部品の実施形態として積層セラミックコンデンサ１について説明するが、本発明がこれに限定されることはない。また、図面は、発明の内容を説明するため、模式的に簡略化して描画している場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
　図１は、実施形態の積層セラミックコンデンサ１の概略斜視図である。図２は、実施形態の積層セラミックコンデンサ１の図１におけるＩＩ－ＩＩ線に沿った断面図である。図３は、実施形態の積層セラミックコンデンサ１の図１におけるＩＩＩ－ＩＩＩ線に沿った断面図である。なお、図２は長さ方向Ｌと積層方向Ｔに平行な断面であり、ＬＴ断面とも称される。また、図３は、幅方向Ｗと積層方向Ｔに平行な断面であり、ＷＴ断面とも称される。
　積層セラミックコンデンサ１は、略直方体形状で、積層体２及び積層体２の両端に設けられた一対の外部電極３を備えるコンデンサ本体１Ａと、コンデンサ本体１Ａに取り付けられたスペーサ４と、を備える。また、積層体２は、誘電体層１４と内部電極層１５とを積層した内層部１１を含む。
　以下の説明において、積層セラミックコンデンサ１の向きを表わす用語として、積層セラミックコンデンサ１において、一対の外部電極３が設けられている方向を長さ方向Ｌとする。誘電体層１４と内部電極層１５とが積層されている方向を積層方向Ｔとする。長さ方向Ｌ及び積層方向Ｔのいずれにも交差する方向を幅方向Ｗとする。なお、実施形態においては、幅方向Ｗは長さ方向Ｌ及び積層方向Ｔのいずれにも直交している。
（積層体２の外表面）
　また、積層体２の６つの外表面のうち、積層方向Ｔに相対する一対の外表面を第１主面Ａ１と第２主面Ａ２とし、幅方向Ｗに相対する一対の外表面を第１側面Ｂ１と第２側面Ｂ２とし、長さ方向Ｌに相対する一対の外表面を第１端面Ｃ１と第２端面Ｃ２とする。なお、第１主面Ａ１と第２主面Ａ２とを特に区別して説明する必要のない場合、まとめて主面Ａとし、第１側面Ｂ１と第２側面Ｂ２とを特に区別して説明する必要のない場合、まとめて側面Ｂとし、第１端面Ｃ１と第２端面Ｃ２とを特に区別して説明する必要のない場合、まとめて端面Ｃとして説明する。
　積層体２は、角部を含む稜線部Ｒ１に丸みがつけられていることが好ましい。稜線部Ｒ１は、積層体２の２面、すなわち主面Ａと側面Ｂ、主面Ａと端面Ｃ、または、側面Ｂと端面Ｃが交わる部分である。
（積層体２）
　積層体２は、静電容量を形成する内層部１１と、内層部１１を積層方向Ｔから挟み込むように配置される外層部１２と、内層部１１と外層部１２を幅方向Ｗから挟み込むように配置されるサイドマージン部１６と、を備える。
（内層部１１）
　内層部１１は、積層方向Ｔに沿って交互に積層された誘電体層１４と内部電極層１５とを含む。
（誘電体層１４）
　誘電体層１４は、セラミック材料で製造されている。セラミック材料としては、例えば、ＢａＴｉＯ３を主成分とする誘電体セラミックが用いられる。
（内部電極層１５）
　内部電極層１５は、複数の第１内部電極層１５ａと、複数の第２内部電極層１５ｂとを備える。第１内部電極層１５ａと第２内部電極層１５ｂとは、交互に配置されている。第１内部電極層１５ａは、第２内部電極層１５ｂと対向する第１対向部１５２ａと、第１対向部１５２ａから第１端面Ｃ１側に引き出された第１引き出し部１５１ａとを備える。第１引き出し部１５１ａの端部は、第１端面Ｃ１に露出し、後述の第１外部電極３ａに電気的に接続されている。第２内部電極層１５ｂは、第１内部電極層１５ａと対向する第２対向部１５２ｂと、第２対向部１５２ｂから第２端面Ｃ２に引き出された第２引き出し部１５１ｂとを備える。第２引き出し部１５１ｂの端部は、後述の第２外部電極３ｂに電気的に接続されている。第１内部電極層１５ａの第１対向部１５２ａと、第２内部電極層１５ｂの第２対向部１５２ｂとに電荷が蓄積される。
　内部電極層１５は、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、銀－パラジウム（Ａｇ－Ｐｄ）合金、金（Ａｕ）等に代表される金属材料により形成されていることが好ましい。
（外層部１２）
　外層部１２は、内層部１１の誘電体層１４と同じ材料で形成することができる。
（サイドマージン部１６）
　内層部１１と外層部１２を幅方向Ｗから挟み込むように配置され、積層セラミックコンデンサ１の第１側面Ｂ１を形成する第１サイドマージン部１６ａと、積層セラミックコンデンサ１の第２側面Ｂ２を形成する第２サイドマージン部１６ｂと、を備える。サイドマージン部１６は、誘電体層１４と同じ材料で形成することができる。
（外部電極３）
　外部電極３は、第１端面Ｃ１に設けられた第１外部電極３ａと、第２端面Ｃ２に設けられた第２外部電極３ｂとを備える。外部電極３は、端面Ｃだけでなく、端面Ｃに続く主面Ａ及び側面Ｂの一部も覆っている。
　上述のように、第１内部電極層１５ａの第１引き出し部１５１ａの端部は第１端面Ｃ１に露出し、第１外部電極３ａに電気的に接続されている。また、第２内部電極層１５ｂの第２引き出し部１５１ｂの端部は第２端面Ｃ２に露出し、第２外部電極３ｂに電気的に接続されている。これにより、第１外部電極３ａと第２外部電極３ｂとの間は、複数のコンデンサ要素が電気的に並列に接続された構造となっている。
　また、外部電極３は、例えば下地電極層３０とめっき層３１を含む。なお、外部電極３が、このような層状構造であることは、必ずしも必要でない。これに加え、積層セラミックコンデンサ１にかかる応力を緩和するために樹脂電極層を含んでいてもよい。
　下地電極層３０は、例えば、銅（Ｃｕ）を含む導電性ペーストを塗布、焼き付けることにより形成される。また、下地電極層３０はガラスやセラミック材料を含んでもよい。
　めっき層３１は、下地電極層３０の表面に配置されたニッケル（Ｎｉ）めっき層と、かかるニッケル（Ｎｉ）めっき層３１ａの表面に配置された第１錫（Ｓｎ）めっき層とを含む。なお、めっき層３１の構成は、これに限定されるものではない。
（スペーサ４）
　スペーサ４は、一対の第１スペーサ４ａと第２スペーサ４ｂとを備える。第１スペーサ４ａは、コンデンサ本体１Ａの基板実装面である第２主面Ａ２側における、長さ方向Ｌの一方の第１端面Ｃ１側に配置され、第２スペーサ４ｂは、他方の第２端面Ｃ２側に配置されている。コンデンサ本体１Ａの基板実装面が第１側面Ｂ１である場合、第１スペーサ４ａは、コンデンサ本体１Ａの基板実装面である第１側面Ｂ１側における、長さ方向Ｌの一方の第１端面Ｃ１側に配置され、第２スペーサ４ｂは、他方の第２端面Ｃ２側に配置される。
　スペーサ４は、コンデンサ本体１Ａの外部電極３と、これに続く外部電極３が配置されていない積層体２の第２主面Ａ２の表面上に配置されている。コンデンサ本体１Ａの基板実装面が第１側面Ｂ１である場合、スペーサ４は、コンデンサ本体１Ａの外部電極３と、これに続く外部電極３が配置されていない積層体２の第１側面Ｂ１の表面上に配置される。
　実施形態においては、外部電極３を下地電極層３０とこれを被覆するめっき層３１とにより構成し、スペーサ４は、めっき層３１の表面に配置する態様を示したが、必ずしも、めっき層３１は必要ではなく、例えば、下地電極層３０の表面にスペーサ４を配置してもよい。
　スペーサ4は、積層体２の一部を被覆する第１領域４１と、外部電極３の一部を被覆する第２領域４２と、を含み、第１領域４１と第２領域４２は異なる材料により形成される。
　第１領域４１は、積層体２との固着力が高い材料により形成される。例えば、第１領域４１をスパッタリングによる金属膜、導電成分とセラミック材料の混合物、あるいは合成樹脂により形成すると、積層体２の表面に第１領域４１が密着し易くなるため、コンデンサ本体１Ａとスペーサ４との固着力を向上させることができる。
　第１領域は、絶縁性樹脂によって形成することができる。絶縁性樹脂は、例えば、エポキシ樹脂を主成分とし、これにフェノール樹脂を硬化剤として組み合わせることができる。その他の硬化剤としては、酸無水物系、アミン系、及びエステル系等の硬化剤を用いることができる。エポキシ樹脂には、さらに硬化促進剤を添加してもよい。絶縁性樹脂は、撥水処理剤のみで形成されていてもよい。
　第２領域４２は、金属成分や樹脂成分など種々の成分を含有することができるが、例えば、金属成分を多く含むと、金属成分の表面積に対する体積の割合が増加するため、積層セラミック電子部品のＥＳＲが低下する。一方、樹脂成分を多く含むと、樹脂成分による弾性によって応力を緩和することができる。第１領域４１が樹脂成分を多く含んでいる場合、第２の領域４２は金属成分を多く含有することが好ましい。第１領域４１によって機械強度やたわみ強度を向上することができ、かつ、第２領域４２によってＥＳＲの増加を緩和することができる。
　第２領域４２を形成する樹脂成分としては、例えば、フェノール樹脂、エポキシ樹脂等の樹脂を用いることができる。
　フェノール樹脂を用いて第２領域を形成した場合の第２領域４２の構造の一例を図６に示す。図６は、第２領域４２の内部領域の断面の一部拡大図である。
　図６に示す第２領域４２は、金属粉として、銅（Ｃｕ）またはニッケル（Ｎｉ）のいずれかと錫（Ｓｎ）を含む。銅（Ｃｕ）とニッケル（Ｎｉ）は、銀（Ａｇ）で被覆してもよい。銅（Ｃｕ）またはニッケル（Ｎｉ）のいずれかと錫（Ｓｎ）を加えて形成される金属間化合物は、積層セラミックコンデンサ１を配線基板に実装する際、はんだ付けを行う場合にも、熱による変形が生じることが少なく、確実に第２領域４２の形状を維持することができる。特に、銅（Ｃｕ）とニッケル（Ｎｉ）との合金に錫（Ｓｎ）を加えて形成される金属間化合物は、第２領域４２を形成する成分として好ましい。
　金属粉が形成する金属領域ＭＰ中に、フェノール樹脂が含まれる。フェノール樹脂は、金属間化合物の粒子を被覆するとともに、粒子間の隙間を埋めるように点在する。フェノール樹脂は、金属間化合物の粒子を完全に被覆しない状態であってもよい。また、フェノール樹脂を用いることにより、第２領域４２を形成する際の加熱処理において、ガスの発生量を少なくすることができるため、第２領域４２内の空隙Ｐを減らすことができる。フェノール樹脂は、第２領域４２の表面に表出し第２領域４２の表面の少なくとも一部を被覆してもよい。フェノール樹脂が第２領域４２の表面を被覆することにより、第２領域の表面の平滑性が向上し、スペーサ４の機械的強度を高めることができる。
　フェノール樹脂は、例えば、フェノールノボラック樹脂、フェノールアラルキル樹脂、クレゾールノボラック樹脂、ｔｅｒｔ－ブチルフェノールノボラック樹脂、ノニルフェノールノボラック樹脂などのノボラック型フェノール樹脂、レゾール型フェノール樹脂、ポリパラオキシスチレンなどのポリオキシスチレンなどが挙げられる。
　図４に示すように、フェノール樹脂が形成する樹脂領域ＲＰ中に金属粉ＭＦを含んでもよい。フェノール樹脂の収縮を金属粉ＭＦによって阻害し、フェノール樹脂による収縮応力を緩和することができる。
　エポキシ樹脂を用いて第２領域を形成した場合の第２領域４２の構造の一例を図７に示す。図７は、第２領域４２の内部領域の断面の一部拡大図である。
　図７に示す第２領域４２は、錫（Ｓｎ）領域と、樹脂領域ＲＰと、銅（Ｃｕ）、又は、銅（Ｃｕ）とニッケル（Ｎｉ）とを含む金属領域ＭＰと、銀（Ａｇ）領域と、を含む。金属領域ＭＰは、図中Ｃｕとして表すが、銅（Ｃｕ）、または、銅（Ｃｕ）とニッケル（Ｎｉ）とを含有する金属のどちらかを含有している。また、金属領域ＭＰは錫（Ｓｎ）を含んでもよい。なお、銅（Ｃｕ）とニッケル（Ｎｉ）とを含有する金属は、銅（Ｃｕ）とニッケル（Ｎｉ）とが合金化していてもよいし、さらに錫（Ｓｎ）を含み金属間化合物となっていてもよい。なお、銀（Ａｇ）領域内に錫（Ｓｎ）を含んでいてもよい。錫（Ｓｎ）の内部に含まれるこれらの領域は、ＷＤＸやＥＤＸの解析により検出可能である。
　また、樹脂領域ＲＰは、内部に、錫（Ｓｎ）、銀（Ａｇ）で周囲が覆われた銅（Ｃｕ）もしくは銅（Ｃｕ）及びニッケル（Ｎｉ）を含む金属領域ＭＰを含有するものを含む。なお、金属領域ＭＰが銅（Ｃｕ）およびニッケル（Ｎｉ）を含む場合、銅（Ｃｕ）とニッケル（Ｎｉ）は合金化していてもよく、さらに錫（Ｓｎ）を含み金属間化合物となっていてもよい。特に樹脂領域ＲＰ内では、材料として抱合された組成がそのまま検出される。
　第１領域４１と第２領域４２を形成する異なる材料とは、第１領域４１と第２領域４２に含有される成分が、全てあるいは一部異なる場合に限らず、成分が共通しても含有量が異なる場合や組成が異なる場合などもこれに含まれる。
　成分の違いは、例えば、以下のようにして検出することができる。
　積層セラミックコンデンサの実装面に平行、かつ、短手方向の1／6まで断面研磨を行い、高さ×長手方向の断面を露出させる。断面研磨して得られた断面において、例えば、顕微鏡（BX-51）で総合倍率５０倍に拡大し、顕微鏡用デジタルカメラ（オリンパス製のDP22）で撮影する。また、これに限らず、顕微鏡（Ａｘｉｏ（登録商標）‐Ｉｍａｇｅｒ‐ＭＡＴ、ＺＥＩＳＳ製）を使用して総合倍率１００～５００倍にて撮影することも出来る。
　図４は、積層方向Ｔからみたスペーサ４の平面図である。図４には、第１領域４１と第２領域４２の形状と大きさが異なる３つの実施形態を例示する。
　図４に示すように、第１領域４１は、積層体２の一部と外部電極３の一部を被覆することができる。第１領域４１が、積層体２の一部と、これに連続して外部電極３の縁端部３ｅを覆うことにより、外部電極３の縁端部３ｅに集中する応力を緩和させることができ、たわみ強度を向上させることができる。また、外部電極３の縁端部３ｅからの水分侵入を抑制することができる。
　第２領域４２が、外部電極３の一部と第１領域４１の一部を被覆することにより第１領域４１の少なくとも一部が、積層体２と第２領域４２との間に配置されることが好ましい。
　このような配置により、第１領域４１の積層方向Ｔの厚みを第２領域の積層方向Ｔの厚みより小さくするとともに、第１領域４１の積層方向Ｔの厚みを外部電極３の積層方向Ｔの厚みより小さくすることが容易となり、第１領域４１の積層方向Ｔの厚みを小さくすることで、積層セラミックコンデンサ１の実装面に垂直な方向の寸法を比較的小さく形成することができるため、積層セラミックコンデンサ１を実装する際の配置において自由度を増すことができる。
　第１領域４１の積層方向Ｔの厚みは、例えば、以下の方法により求めることができる。まず、積層セラミックコンデンサ１の幅方向Ｗの長さ１／６に相当する位置まで研磨し、長さ方向Ｌと積層方向Ｔに平行なＬＴ断面を露出させる。ＬＴ断面を顕微鏡（Ａｘｉｏ（登録商標）‐Ｉｍａｇｅｒ‐ＭＡＴ、ＺＥＩＳＳ製）を使用して総合倍率１００～５００倍にて撮影する。得られた画像から、第１領域を長さ方向Ｌに１０等分し、１０個の各領域の中心において、積層方向Ｔの厚みを計測し、これらの平均値をもって第１領域４１の積層方向Ｔの厚みとすることができる。
　図４（ａ）と図４（ｂ）に示すように、第１スペーサ４ａあるいは第２スペーサ４ｂのいずれか一方を見たとき、長さ方向Ｌにおいて積層体２の中央側に位置する第１領域４１の縁辺４１ｅは、長さ方向Ｌにおいて積層体２の中央側に位置する第２領域４２の縁辺４２ｅより、積層体２の中央側に位置するようにスペーサ４を配置することができる。また、図４（ｂ）に示すように、第１領域４１の幅方向Ｗの縁辺４１Ｗｅは、第２領域４２の幅方向Ｗの縁辺４２Ｗｅより幅方向Ｗにおいて外側に位置するようにスペーサ４を配置してもよい。
　このようにスペーサ４を配置することによって、第１領域４１が積層体２へ接合する面積と、第２領域４２が第１領域４１へ接合する面積を十分に確保することが可能となり、コンデンサ本体１Ａとスペーサ４との固着力を向上させることができる。
　スペーサ４の一部や、コンデンサ本体１Ａの一部に方向判別手段を設けることができる。方向判別手段は、積層セラミックコンデンサを配線基板に実装する際、スペーサ４を配置した面を配線基板に対向するように方向を示すものである。方向判別手段の備えるためには、例えば、外部電極３とは異なる色でスペーサ４の第１領域４１または第２領域４２を着色する手段や、ＱＲコード（登録商標）のような方向を判別するためのマークを印刷する手段や、積層体２の一部に凹部を設けるなどの手段を施すことができる。
　第１領域４１が絶縁性の材料からなる場合、第１領域４１は、実装面と対向する積層体２の第２主面を完全に被覆してもよく、長さ方向Ｌにおいて対向している第１外部電極３ａと第２外部電極３ｂの間を連続的に被覆してもよい。
　スペーサ４の積層方向Ｔの厚みは、例えば、５０μｍ～２５０μｍであることが好ましい。スペーサ４の積層方向Ｔの厚みは、積層セラミックコンデンサ１の大きさにより適宜設計することが可能であり、例えば、コンデンサ本体１Ａの長さ方向Ｌの寸法が１．６ｍｍ、幅方向Ｗの寸法が０．８ｍｍ、積層方向Ｔの寸法が０．８ｍｍのとき、スペーサ４の積層方向Ｔの厚みは、１６０μｍ程度であることが好ましい。
　図５は、スペーサ４の第２領域４２の形状が異なる２つの実施形態を例示している。図５（ａ）に示す形態は、第１スペーサ４ａの左側面と第２スペーサ４ｂの右側面に凹部を設けて、それぞれコの字状とし、図５（ｂ）に示す形態は、第１スペーサ４ａの左右の側面と第２スペーサ４ｂの左右の側面に凹部を設け、それぞれＨ字状としている。
　このように、スペーサ４の側面に凹部を形成することにより、実装する際に必要となる配線基板との接触面積を十分確保しながら、溶融した余分のはんだを凹部に収容し、はんだがコンデンサ本体１Ａの実装面から垂直な方向に高く濡れ上がることを防ぐことができるため、鳴きの発生をより確実に抑えることができる。
（積層セラミックコンデンサ１の製造方法）
　図８は、積層セラミックコンデンサ１の製造方法を説明するフローチャートである。積層セラミックコンデンサ１の製造方法は、積層体製造工程Ｓ１と、下地電極層形成工程Ｓ２と、めっき層形成工程Ｓ３と、スペーサ配置工程Ｓ４と、を含む。図９は、積層体製造工程Ｓ１と、下地電極層形成工程Ｓ２と、めっき層形成工程Ｓ３とを説明する図である。図１０は、スペーサ配置工程Ｓ４における第２領域を形成する工程を説明する図である。
（積層体製造工程Ｓ１）
　セラミックス粉末、バインダ及び溶剤を含むセラミックスラリーをキャリアフィルムの表面においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形して誘電体層１４となる積層用セラミックグリーンシート１０１を作成する。次いで、積層用セラミックグリーンシート１０１に導電体ペーストをスクリーン印刷、インクジェット印刷、グラビア印刷等によって帯状に印刷し、積層用セラミックグリーンシート１０１の表面に内部電極層１５となる導電パターン１０２を印刷して素材シート１０３を作成する。
　続いて、図９（ａ）に示すように、導電パターン１０２が同一の方向を向き且つ導電パターン１０２が隣り合う素材シート１０３間において長さ方向において、例えば、半ピッチずつずれた状態になるように、複数の素材シート１０３を積み重ねる。さらに、複数枚積層された素材シート１０３の両側にそれぞれ、外層部１２となる外層部用セラミックグリーンシート１１２を積み重ねる。
　積み重ねた複数の素材シート１０３と外層部用セラミックグリーンシート１１２とを静水圧プレスなどで圧着し、図９（ｂ）に示すマザーブロック１１０を作成する。
　次いで、マザーブロック１１０を、図９（ｂ）に示す切断線Ｘ及び切断線Ｘと交差する切断線Ｙに沿って切断し、焼成することによって、図９（ｃ）に示す積層体２を複数製造する。
（下地電極層形成工程Ｓ２）
　続いて、積層体２の端面Ｃに、銅（Ｃｕ）を含む導電性ペーストを塗布、焼き付けることにより下地電極層３０を形成する。下地電極層３０は、積層体２両側の端面Ｃのみならず、積層体２の主面Ａ及び側面Ｂ側まで延びて、主面Ａの端面Ｃ側の一部も覆うように形成する。しかし、これに限定されず、他の金属や他の成分を含んでいてもよく、下地電極層を二層設けてもよい。
（めっき層形成工程Ｓ３）
　次いで、下地電極層３０の表面にめっき層３１を形成し、図９（ｄ）に示すコンデンサ本体１Ａを製造する。めっき層３１は、ニッケル（Ｎｉ）めっき層と、ニッケル（Ｎｉ）めっき層の表面に配置された錫（Ｓｎ）めっき層により構成することができるが、これに限定されるものではない。
（スペーサ配置工程Ｓ４）
　スペーサ配置工程Ｓ４は、以下の第１領域形成工程と第２領域形成工程からなる。
（第１領域形成工程）
　積層体の一部と外部電極の一部を被覆するように、第１領域の材料となる第１領域用ペーストを、たとえば、ディスペンス法、スキージ法などの印刷法、あるいはスパッタリング法等により塗布する。このとき、外部電極の一部を被覆するか否かなど、たとえば、マスクの設計を変更するなどして任意の範囲に第１領域を配置することができる。また、第１領域用ペーストの量を調整することで、第１領域４１の積層方向Ｔの厚みを調整することができる。
　その後、第１領域用ペーストを任意の温度で加熱し硬化させる。例えば、第１領域用ペーストに金属成分が含有される場合は、焼成により、また、第１領域用ペーストに樹脂成分が含有される場合は、熱硬化により、第１領域を形成することができる。
（第２領域形成工程）
　第２領域４２の形成に用いる、第２領域用ペースト５１を用意する。第２領域用ペースト５１としては、例えば、以下のフェノール樹脂系とエポキシ樹脂系がある。
（フェノール樹脂系）
　第２領域用ペースト５１は、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、銀（Ａｇ）からなる金属と、フェノール樹脂と、溶剤と、添加剤と、を含む。
　フェノール樹脂は、例えば、フェノールノボラック樹脂、フェノールアラルキル樹脂、クレゾールノボラック樹脂、ｔｅｒｔ－ブチルフェノールノボラック樹脂、ノニルフェノールノボラック樹脂などのノボラック型フェノール樹脂、レゾール型フェノール樹脂、ポリパラオキシスチレンなどのポリオキシスチレンなどが挙げられる。
　第２領域４２の形成には、例えば、図１０に示すような保持基板５０を用いる。
　保持基板５０の上に、第２領域用ペースト５１をスクリーン印刷法またはディスペンス法等により配置する。
　次に、コンデンサ本体１Ａを図１０（ｂ）に示すように、第２主面Ａ２側が保持基板５０に対向する姿勢で保持基板５０の上面に搭載する。このとき、コンデンサ本体１Ａの外部電極３と第２領域用ペースト５１とが位置合わせされ、第２領域用ペースト５１がコンデンサ本体１Ａに付着する。
　この状態で、加熱工程を実施する。ペースト中の少なくとも一部の金属が金属間化合物を生成し金属領域ＭＰが形成する際、フェノール樹脂の一部は金属領域ＭＰの中に取り込まれ、一部は金属領域ＭＰから排出されながら、硬化し、コンデンサ本体１Ａに接合したスペーサ４が形成される。
　その後、コンデンサ本体１Ａがスペーサ４とともに、保持基板５０から分離され、図１０（ｃ）の状態となる。なお、このような製造方法に限らず、コンデンサ本体１Ａの表面上に直接所望の形に第２領域用ペーストを配置し、加熱処理を行い、第２領域４２を形成してもよい。
（エポキシ樹脂系）
　第２領域用ペースト５１は、錫（Ｓｎ）、銀（Ａｇ）で被覆された銅（Ｃｕ）、もしくは銅（Ｃｕ）に替わって銀（Ａｇ）で被覆された、銅とニッケルからなる金属と、エポキシ樹脂製の樹脂と、溶剤と、を含む。
　エポキシ樹脂は、ビスフェノールＡ型エポキシ樹脂である。溶剤は、例えばジエチレングリコールモノブチルエーテル、ジエチレングリコールモノエチルエーテルまたはジエチレングリコールモノメチルエーテルである。そして、バンプ製造用ペースト４４は、フェノール樹脂やイミダゾールなどの硬化剤を含まない。
　金属の全体体積に対して錫（Ｓｎ）の体積比率は７０％以上９０％以下である。樹脂に対する、金属の体積比率は、７０％以上９０％以下である。
　第２領域の形成工程は、上述の図１０に示す工程を採用することができる。
　第１領域あるいは第２領域を形成するための熱処理は、上述のように、第１領域形成工程と第２領域形成工程のそれぞれにおいて行うことができるが、第１領域用ペーストと第２領域用ペーストの成分によっては、同時に熱処理を実施しても良い。
　以上、本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の態様で実施することが可能である。本発明は以下の組み合わせを含む。
　＜１＞
　誘電体層と内部電極層とが交互に積層された内層部を含み、積層方向に相対する２つの主面、前記積層方向に交差する長さ方向に相対する２つの端面、及び、前記積層方向及び前記長さ方向と交差する幅方向に相対する２つの側面を備えた積層体と、
　前記２つの端面のそれぞれにおいて、前記内部電極層に接続するとともに、前記端面とこれに続けて相対する前記２つの主面の一部又は前記２つの側面の一部を被覆する２つの外部電極と、
　前記積層体の前記２つの主面の一方又は前記２つの側面の一方に配置される２つのスペーサと、を備え、
　前記スペーサは、前記積層体の一部を被覆する第１領域と、前記外部電極の一部を被覆する第２領域と、を含み、
　前記第１領域と前記第２領域は異なる材料からなる、積層セラミック電子部品。
　＜２＞
　前記第１領域は、前記積層体の一部と前記外部電極の一部を被覆する、＜１＞記載の積層セラミック電子部品。
　＜３＞
　前記第２領域は、前記外部電極の一部と前記第１領域の一部を被覆する、＜１＞又は＜２＞記載の積層セラミック電子部品。
　＜４＞
　前記長さ方向において前記積層体の中央側に位置する前記スペーサの前記第１領域の縁辺は、前記長さ方向において前記積層体の中央側に位置する前記スペーサの前記第２領域の縁辺より、前記積層体の中央側に位置する＜１＞乃至＜３＞のいずれかに記載の積層セラミック電子部品。
　Ａ　　主面
　Ａ１　　第１主面
　Ａ２　　第２主面
　Ｂ　　側面
　Ｃ　　端面
　ＭＦ　　金属粉
　ＭＰ　　金属領域
　Ｐ　　空隙
　ＲＰ　　樹脂領域
　１　　積層セラミックコンデンサ（積層セラミック電子部品）
　１Ａ　　コンデンサ本体
　２　　積層体
　３　　外部電極
　４　　スペーサ
　４ａ　　第１スペーサ
　４ｂ　　第２スペーサ
　１１　　内層部
　１２　　外層部
　１４　　誘電体層
　１５　　内部電極層
　１６　　サイドマージン部
　３０　　下地電極層
　３１　　めっき層
　４１　　第１領域
　４２　　第２領域
　５０　　保持基板
　５１　　第２領域用ペースト

Claims (4)

  1. 　誘電体層と内部電極層とが交互に積層された内層部を含み、積層方向に相対する２つの主面、前記積層方向に交差する長さ方向に相対する２つの端面、及び、前記積層方向及び前記長さ方向と交差する幅方向に相対する２つの側面を備えた積層体と、
    　前記２つの端面のそれぞれにおいて、前記内部電極層に接続するとともに、前記端面とこれに続けて相対する前記２つの主面の一部又は前記２つの側面の一部を被覆する２つの外部電極と、
    　前記積層体の前記２つの主面の一方又は前記２つの側面の一方に配置される２つのスペーサと、を備え、
    　前記スペーサは、前記積層体の一部を被覆する第１領域と、前記外部電極の一部を被覆する第２領域と、を含み、
    　前記第１領域と前記第２領域は異なる材料からなる、積層セラミック電子部品。
  2. 　前記第１領域は、前記積層体の一部と前記外部電極の一部を被覆する、請求項１記載の積層セラミック電子部品。
  3. 　前記第２領域は、前記外部電極の一部と前記第１領域の一部を被覆する、請求項１又は２記載の積層セラミック電子部品。
  4. 　前記長さ方向において前記積層体の中央側に位置する前記スペーサの前記第１領域の縁辺は、前記長さ方向において前記積層体の中央側に位置する前記スペーサの前記第２領域の縁辺より、前記積層体の中央側に位置する請求項１乃至３のいずれかに記載の積層セラミック電子部品。
PCT/JP2024/019023 2023-06-08 2024-05-23 積層セラミック電子部品 Ceased WO2024252946A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020257036695A KR20250168612A (ko) 2023-06-08 2024-05-23 적층 세라믹 전자부품
US19/367,918 US20260058062A1 (en) 2023-06-08 2025-10-24 Multilayer ceramic electronic component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023094856 2023-06-08
JP2023-094856 2023-06-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US19/367,918 Continuation US20260058062A1 (en) 2023-06-08 2025-10-24 Multilayer ceramic electronic component

Publications (1)

Publication Number Publication Date
WO2024252946A1 true WO2024252946A1 (ja) 2024-12-12

Family

ID=93795875

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/019023 Ceased WO2024252946A1 (ja) 2023-06-08 2024-05-23 積層セラミック電子部品

Country Status (3)

Country Link
US (1) US20260058062A1 (ja)
KR (1) KR20250168612A (ja)
WO (1) WO2024252946A1 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022099069A (ja) * 2020-12-22 2022-07-04 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101630037B1 (ko) 2014-05-08 2016-06-13 삼성전기주식회사 적층 세라믹 커패시터, 어레이형 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022099069A (ja) * 2020-12-22 2022-07-04 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Also Published As

Publication number Publication date
US20260058062A1 (en) 2026-02-26
KR20250168612A (ko) 2025-12-02

Similar Documents

Publication Publication Date Title
CN118248463A (zh) 层叠陶瓷电容器
JP2024099773A (ja) 電子部品、回路基板および電子部品の製造方法
JP6672786B2 (ja) 積層セラミック電子部品
US12237111B2 (en) Multilayer ceramic capacitor
US20260024699A1 (en) Multilayer ceramic electronic component
JP7647920B2 (ja) 積層セラミックコンデンサ及びバンプ製造用ペースト
JP7690995B2 (ja) 積層セラミックコンデンサ及びバンプ製造用ペースト
US12469644B2 (en) Multilayer ceramic capacitor and bump-producing paste
US20260058062A1 (en) Multilayer ceramic electronic component
US20260011504A1 (en) Multilayer ceramic electronic component
US20260018337A1 (en) Multilayer ceramic electronic component
JP7861797B2 (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサのバンプ製造用ペースト
US20260011502A1 (en) Laminated ceramic electronic component
WO2025163972A1 (ja) 積層セラミック電子部品
US20250329496A1 (en) Multilayer ceramic capacitor
WO2025163971A1 (ja) 積層セラミック電子部品
WO2025163973A1 (ja) 積層セラミック電子部品
US20260128229A1 (en) Multilayer ceramic capacitor
WO2024203711A1 (ja) 積層セラミック電子部品
WO2024202403A1 (ja) 積層セラミック電子部品
WO2026009777A1 (ja) 積層セラミック電子部品
WO2026009776A1 (ja) 積層セラミック電子部品
WO2025046969A1 (ja) 積層セラミック電子部品
WO2025234429A1 (ja) 積層セラミック電子部品
WO2025225548A1 (ja) 積層セラミック電子部品

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24819178

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 1020257036695

Country of ref document: KR

Free format text: ST27 STATUS EVENT CODE: A-0-1-A10-A15-NAP-PA0105 (AS PROVIDED BY THE NATIONAL OFFICE)

WWE Wipo information: entry into national phase

Ref document number: KR1020257036695

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE