WO2024219331A1 - Ａｄ変換回路、光電変換装置、撮像装置および移動体 - Google Patents

Ａｄ変換回路、光電変換装置、撮像装置および移動体 Download PDF

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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to an AD conversion circuit, a photoelectric conversion device, an imaging device, and a moving object.
  • Analog-to-digital converters that convert analog signals of pixel outputs in solid-state imaging devices into digital signals are known.
  • Patent Document 1 discloses a discrete-time ⁇ ADC composed of a switched-capacitor integrator and a comparator.
  • Patent Document 2 discloses a two-stage ADC composed of a discrete-time ⁇ ADC and a slope-type ADC as a circuit technology for increasing the AD conversion speed of a discrete-time ⁇ ADC. In this two-stage ADC, the ⁇ ADC performs AD conversion corresponding to the upper bit string, and the residual voltage of the ADC corresponding to the upper bit string is input to the slope-type ADC, which performs AD conversion corresponding to the lower bit string.
  • Patent Document 3 discloses a second-order continuous-time ⁇ ADC as a technology for reducing the power consumption of the pixel output drive circuit.
  • This second-order continuous time ⁇ ADC includes an integrator circuit composed of a voltage-current conversion circuit, a current steering type digital-to-analog conversion circuit, and a capacitor, and a comparator.
  • Non-Patent Document 1 discloses a two-stage continuous time ⁇ ADC as a technology for speeding up a second-order continuous time ⁇ ADC.
  • an ADC that performs AD conversion corresponding to the upper bit string and an ADC that performs AD conversion corresponding to the lower bit string by inputting the residual voltage of the ADC corresponding to the upper bits are connected in cascade.
  • the two-stage continuous-time ⁇ ADC is useful as a technology that realizes high-speed A/D conversion while reducing the driving load of pixel output.
  • the large circuit mounting area is an issue.
  • the present invention provides technology that is advantageous for reducing the circuit scale of continuous-time ⁇ AD conversion circuits.
  • One aspect of the present invention relates to an AD conversion circuit that converts an analog signal provided to an input terminal into a digital signal
  • the AD conversion circuit comprising a continuous-time ⁇ AD converter including an integrating circuit that integrates a differential signal, and a switching circuit that provides the analog signal provided to the input terminal to the continuous-time ⁇ AD converter during a first period, and that provides a voltage signal corresponding to the voltage output from the integrating circuit at the end of the first period to the continuous-time ⁇ AD converter during a second period following the first period.
  • FIG. 1 is a diagram showing a configuration of a two-stage continuous time ⁇ AD converter circuit according to a first embodiment.
  • 4 is an operation timing diagram of the two-stage continuous time ⁇ AD converter circuit according to the first embodiment.
  • FIG. 2 is a diagram showing a first configuration example of a continuous-time ⁇ converter in a two-stage continuous-time ⁇ converter circuit according to the first embodiment.
  • FIG. 2 is a diagram showing a second configuration example of the continuous-time ⁇ converter in the two-stage continuous-time ⁇ converter circuit of the first embodiment.
  • FIG. 4 is a diagram showing another example of the configuration of the integrator in the first embodiment. 4 is a diagram showing an example of the configuration of a comparison circuit in the two-stage continuous-time ⁇ converter circuit of the first embodiment;
  • FIG. 1 is a diagram showing a configuration of a two-stage continuous time ⁇ AD converter circuit according to a first embodiment.
  • 4 is an operation timing diagram of the two-stage continuous time ⁇ AD converter circuit according to the first
  • FIG. 2 is a diagram showing an example of the configuration of a residual voltage holding circuit in the two-stage continuous time ⁇ converter circuit of the first embodiment.
  • 4 is a diagram showing an example of the operation of a residual voltage holding circuit in the two-stage continuous time ⁇ converter circuit of the first embodiment.
  • FIG. 13 is a diagram showing the configuration of a two-stage continuous time ⁇ AD converter circuit according to a second embodiment.
  • FIG. 13 is a diagram showing a first configuration example of a continuous-time ⁇ converter in a two-stage continuous-time ⁇ converter circuit according to a second embodiment.
  • FIG. 13 is a diagram showing a second configuration example of the continuous-time ⁇ converter in the two-stage continuous-time ⁇ converter circuit of the second embodiment.
  • FIG. 13 is a diagram showing a third configuration example of the continuous-time ⁇ converter in the two-stage continuous-time ⁇ converter circuit of the second embodiment. 12 is a diagram showing the operation of the third configuration example shown in FIG. 11 .
  • FIG. 13 is a diagram showing a configuration of a two-stage continuous time ⁇ AD converter circuit according to a third embodiment.
  • FIG. 13 is a diagram showing a configuration of a two-stage continuous time ⁇ AD converter circuit according to a third embodiment.
  • FIG. 13 is a diagram showing the configuration of a photoelectric conversion device according to a seventh embodiment.
  • FIG. 1 is a diagram showing an example of the configuration of a photoelectric conversion system according to an embodiment.
  • FIG. 1 is a diagram showing an example of the configuration of a photoelectric conversion system according to an embodiment.
  • FIG. 13 is a diagram showing the configuration of a photoelectric conversion system or a moving body according to another embodiment.
  • FIG. 13 is a diagram showing the configuration of a photoelectric conversion system or a moving body according to another embodiment.
  • FIG. 13 is a diagram showing the configuration of an analog circuit unit in a two-stage continuous time ⁇ converter circuit according to a fourth embodiment.
  • FIG. 13 is a diagram showing an example of the configuration of an analog circuit unit in a two-stage continuous time ⁇ converter circuit according to a fourth embodiment.
  • FIG. 13 is a diagram showing a first configuration example of a switching circuit and a buffer circuit in a two-stage continuous time ⁇ converter circuit according to a fourth embodiment.
  • FIG. 13 is a diagram showing the operation of a first configuration example of a switching circuit and a buffer circuit in a two-stage continuous time ⁇ converter circuit according to the fourth embodiment.
  • FIG. 13 is a diagram showing a second configuration example of the switching circuit and the buffer circuit in the two-stage continuous time ⁇ converter circuit of the fourth embodiment.
  • 13 is a diagram showing the operation of a second configuration example of the switching circuit and the buffer circuit in the two-stage continuous time ⁇ converter circuit of the fourth embodiment.
  • 13 is a diagram showing the operation of a second configuration example of the switching circuit and the buffer circuit in the two-stage continuous time ⁇ converter circuit of the fourth embodiment.
  • FIG. 13 is a diagram showing an example of the configuration of an analog circuit unit in a two-stage continuous time ⁇ converter circuit according to a fifth embodiment.
  • FIG. 13 is a diagram showing an example of the configuration of a switching circuit and a buffer circuit in a two-stage continuous-time ⁇ converter circuit according to a fifth embodiment.
  • 13 is a diagram showing the operation of a second configuration example of the switching circuit and the buffer circuit in the two-stage continuous time ⁇ converter circuit of the fifth embodiment.
  • 13 is a diagram showing the operation of a switching circuit and a buffer circuit in a two-stage continuous-time ⁇ converter circuit according to a fifth embodiment.
  • FIG. 13 is a diagram showing the configuration of a two-stage continuous time ⁇ AD converter circuit according to a sixth embodiment.
  • FIG. 13 is a diagram showing a first configuration example of a continuous-time ⁇ converter in a two-stage continuous-time ⁇ converter circuit according to a sixth embodiment.
  • FIG. 23 is a diagram showing a second configuration example of the continuous-time ⁇ converter in the two-stage continuous-time ⁇ converter circuit of the sixth embodiment.
  • FIG. 2 is a diagram showing a configuration example of
  • the AD conversion circuit 1 shows the configuration of an AD conversion circuit 1 according to a first embodiment of the present disclosure.
  • the AD conversion circuit 1 is configured as a two-stage continuous-time ⁇ AD conversion circuit.
  • the AD conversion circuit 1 converts an analog signal provided to an input terminal IN into a digital signal and outputs it from an output terminal OUT.
  • the AD conversion circuit 1 may include a continuous-time ⁇ AD converter 10 and a switching circuit 30.
  • the AD conversion circuit 1 may also include a residual voltage holding circuit 20, a digital demodulation circuit 40, and a reconstruction circuit 50.
  • the continuous-time ⁇ AD converter 10 may include an integration circuit that integrates a differential signal. During the first period, the switching circuit 30 provides the continuous-time ⁇ AD converter 10 with an analog signal provided to the input terminal IN.
  • the switching circuit 30 provides the continuous-time ⁇ AD converter 10 with a voltage signal corresponding to the voltage output from the integration circuit of the continuous-time ⁇ AD converter 10 at the end of the first period.
  • the first period is a period during which AD conversion is performed to generate a higher-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the second period is a period during which AD conversion is performed to generate a lower-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the higher-order bit string can be composed of multiple bits.
  • the lower-order bit string can also be composed of multiple bits.
  • the residual voltage holding circuit 20 holds (samples) a voltage signal corresponding to the residual voltage output from the continuous-time ⁇ AD converter 10 at the end of the first period, and supplies the voltage signal to the switching circuit 30 during the second period.
  • the residual voltage holding circuit 20 can be controlled, for example, by a holding circuit reset signal and a sample signal.
  • the continuous-time ⁇ AD converter 10 performs A/D conversion corresponding to the upper bit string, and the voltage signal corresponding to the residual voltage held by the residual voltage holding circuit 20 at the end of the first period is provided to the continuous-time ⁇ AD converter 10 by the switching circuit 30. Thereafter, in the second period, the continuous-time ⁇ AD converter 10 performs A/D conversion corresponding to the lower bit string.
  • the time-series ⁇ modulated signal (upper bit string) output from the continuous-time ⁇ AD converter 10 in the first period is demodulated into a multi-bit digital signal by the digital demodulation circuit 40.
  • the time-series ⁇ modulated signal (lower bit string) output from the continuous-time ⁇ AD converter 10 in the second period is demodulated into a multi-bit digital signal by the digital demodulation circuit 40.
  • the reconstruction circuit 50 generates an output digital signal based on the digital signal of the upper bit string and the digital signal of the lower bit string demodulated by the digital demodulation circuit 40.
  • the internal signal of the continuous-time ⁇ AD converter 10 and the internal signal of the digital demodulation circuit 40 are reset before the start of the first period and before the start of the second period in accordance with the reset signal.
  • the AD conversion circuit 1 can be realized as a two-stage continuous-time ⁇ AD converter circuit by using one continuous-time ⁇ AD converter 10 and a residual voltage holding circuit 20.
  • FIG. 2 shows an operation timing diagram of the AD conversion circuit 1 shown in FIG. 1.
  • the AD conversion circuit 1 a process in which the reconstruction circuit 50 outputs the final AD conversion result (final ADC result) (0) will be described.
  • the continuous-time ⁇ AD converter 10 and the digital demodulation circuit 40 are reset.
  • the holding circuit reset signal is in a high state
  • the residual voltage holding circuit 20 is reset.
  • the period from time t2 to t3 is the first period.
  • the continuous-time ⁇ AD converter 10 starts A/D conversion corresponding to the upper bit string, and the residual voltage holding circuit 20 starts sampling the residual voltage (voltage signal corresponding to it). Also, at time t2, the digital demodulation circuit 40 starts demodulation processing of the upper bit string. At time t3, the A/D conversion corresponding to the upper bit string ends. At time t3, the residual voltage holding circuit 20 starts holding the residual voltage (a voltage signal corresponding to the residual voltage), which is the output voltage of the continuous-time ⁇ AD converter 10 at the end of the first period, and at the same time, the reconstruction circuit 50 acquires a multi-bit demodulated signal corresponding to the upper bit string.
  • the reset signal goes high again, and the continuous-time ⁇ AD converter 10 and the digital demodulation circuit 40 are reset.
  • the period from time t4 to t5 is the second period. From the point when the reset signal goes low at time t4, the continuous-time ⁇ AD converter 10 starts A/D conversion corresponding to the lower bit string, and the digital demodulation circuit 40 starts demodulation processing of the lower bit string. At time t5, the A/D conversion corresponding to the lower bit string ends. In response to this, the reconstruction circuit 50 acquires a multi-bit demodulated signal corresponding to the lower bit string.
  • the reconstruction circuit 50 acquires a multi-bit demodulated signal corresponding to the lower bit string, and performs reconstruction processing using the multi-bit demodulated signal corresponding to the upper bit string described above, thereby outputting the final ADC result corresponding to the output digital signal.
  • the AD conversion circuit 1 repeats the above A/D conversion to perform A/D conversion on any input analog signal. Note that it is assumed that the input analog signal is constant during the A/D conversion period corresponding to the upper bit string described above.
  • FIG. 3 shows the configuration of a second-order continuous-time ⁇ AD converter as a first configuration example of the continuous-time ⁇ AD converter 10.
  • the first configuration example of the continuous-time ⁇ AD converter 10 may include a first integrator 110, a second integrator 120, a comparator 180, and a digital-to-analog converter (DA converter) 190.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 120 may include, for example, resistors 111 and 115, a capacitor 112, a switch 113, and an amplifier 114.
  • the output of the switching circuit 30 is supplied to the input terminal of the first integrator 110 as an ADC input signal.
  • the output of the first integrator 110 is supplied to the second integrator 120, and the output of the second integrator 120 is supplied to the comparator 180.
  • the output of the comparator 180 is supplied to the DA converter 190, and the output of the DA converter 190 is supplied to the resistor 105 in the first integrator 110 and the resistor 115 in the second integrator 120.
  • the output of the second integrator 120 is output as the residual voltage of the continuous-time ⁇ AD converter 10.
  • the capacitors 102 and 112 are reset.
  • the first integrator 110 integrates the difference signal between the ADC input signal and the output of the DA converter 190.
  • the second integrator 120 integrates the difference signal between the output voltage of the first integrator 110 and the output of the DA converter 190.
  • the comparator 180 receives the difference signal between the output voltage of the second integrator 120 and the reference signal, and performs a comparison operation using a clock signal (not shown).
  • the DA converter 190 outputs an analog voltage according to the output signal of the comparator 180.
  • the DA converter 190 can be configured to output an analog voltage according to an input signal according to, for example, a 1-bit transfer function shown in equation (1).
  • DACin is the output signal of comparator 180
  • Vr is a reference signal (not shown) in the continuous-time ⁇ type AD converter 10
  • DACout is the output signal of DA converter 190, with the reference signal being 0.
  • the AD conversion circuit 1 in FIG. 3 repeatedly performs integration operations, comparison operations, and digital-to-analog conversion during the period from when the reset signal changes from a low state to a high state.
  • the AD conversion circuit 1 is configured as a second-order continuous-time ⁇ type AD conversion circuit. Also, in the example of FIG. 3, the AD conversion circuit 1 has a 1-bit configuration for both the comparator 180 and the DA converter 190. However, the comparator 180 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 and the resistor 115 of the second integrator 120 may be increased according to the resolution of the comparator 180 and the DA converter 190 and connected in parallel. By configuring the comparator 180 and the DA converter 190 with multiple bits, the AD conversion speed of the continuous-time ⁇ type AD converter 10 can be increased.
  • a third-order or higher continuous-time ⁇ type AD converter may be configured by adding one or more integrators between the second integrator 120 and the comparator 180. By increasing the number of integrators, the AD conversion speed of the continuous-time ⁇ type AD converter 10 can be increased.
  • FIG. 4 shows the configuration of a second-order continuous-time ⁇ AD converter having a feedforward path as a second configuration example of the continuous-time ⁇ AD converter 10.
  • the second configuration example of the continuous-time ⁇ AD converter 10 may include a first integrator 110, a second integrator 130, a four-input comparator 181, and a digital-to-analog converter (DA converter) 190.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 130 may include a resistor 111, a capacitor 112, a switch 113, and an amplifier 114.
  • the output of the switching circuit 30 is supplied to the input terminal of the first integrator 110 as an ADC input signal.
  • the output of the first integrator 110 is supplied to the second integrator 130, and the output of the second integrator 130 is supplied to a four-input comparator 181.
  • the output of the four-input comparator 181 is supplied to a DA converter 190, and the output of the DA converter 190 is supplied to the resistor 105 in the first integrator 110.
  • the operation of the second configuration example shown in FIG. 4 is similar to the operation of the first configuration example shown in FIG. 3.
  • a signal supplied as an ADC input signal from the switching circuit 30 is supplied to the four-input comparator 181.
  • the output of the first integrator 110 and the output of the second integrator 130 are supplied to the four-input comparator 181.
  • the AD conversion circuit 1 is configured as a second-order continuous-time ⁇ ADC.
  • the AD conversion circuit 1 has a 1-bit configuration for both the 4-input comparator 181 and the DA converter 190.
  • the 4-input comparator 181 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 may be increased according to the resolution of the 4-input comparator 181 and the DA converter 190 and connected in parallel.
  • a third-order or higher continuous-time ⁇ AD converter may be configured by adding one or more integrators between the second integrator 130 and the 4-input comparator 181.
  • the integrator 140 can include switches 1401 and 1402, a capacitor 1403, a transconductance 1404, and an inverter 1405.
  • the switch 1401 is controlled by a reset signal
  • the switch 1402 is controlled by a reset signal inverted by the inverter 1405.
  • the capacitor 1403 is reset.
  • an integration operation is performed by the capacitor 1403 and the difference current between the current generated by the transconductance 1404 in response to the input signal and the output signal current of the DA converter 190.
  • the output of the DA converter 190 is connected to the output of the transconductance 1404.
  • This configuration achieves the same functionality as an integrator consisting of resistors, capacitors, and amplifiers while reducing power consumption.
  • the four-input comparator 181 may include a latch-type comparator 650 and an SR flip-flop 660.
  • the latch-type comparator 650 may include, for example, PMOS transistors 601, 602, 603, and 604, NMOS transistors 610, 611, 612, and 613, and input transistors 620, 621, 622, 630, 631, and 632.
  • the SR flip-flop 660 may be composed of NAND gates 640 and 641. In the example configuration shown in FIG.
  • the latch-type comparator 650 of the four-input comparator 181 when the clock signal is in a low state, the latch-type comparator 650 of the four-input comparator 181 is in a reset state, the output signals, comparison result 1 and comparison result 2, are in a high state, and the SR flip-flop 660 is in a holding state.
  • the latch-type comparator 650 When the clock signal is in a high state, the latch-type comparator 650 generates an internal signal corresponding to the difference voltage between each of the three input signals and the reference signal, and outputs the results according to these internal signals as comparison results 1 and 2.
  • the SR flip-flop 660 outputs signals corresponding to comparison results 1 and 2.
  • comparison result 1 will be in a low state
  • comparison result 2 will be in a high state
  • the output signal will be in a high state.
  • the residual voltage holding circuit 20 includes, for example, switches 701, 702, 703, 710, 711, 720, an amplifier 730, and a sample capacitor 740.
  • the switches 701 and 702 are controlled by a switching signal.
  • the switch 703 is controlled by a sample signal.
  • the switches 710 and 711 are controlled by an inverted switching signal.
  • the switch 720 is controlled by a holding circuit reset signal. When the switching signal is in a high state, the holding circuit reset signal is in a high state, and the sample signal is in a low state, the sample capacitor 740 is reset.
  • the holding circuit set signal When the switching signal is in a high state, the holding circuit set signal is in a low state, and the sample signal is in a high state, a voltage signal corresponding to the input signal (the output of the continuous-time ⁇ type AD converter 10) is sampled by the sample capacitor 740.
  • the voltage signal sampled at this time is the residual voltage after AD conversion corresponding to the upper bit string.
  • the holding circuit reset signal When the switching signal is low, the holding circuit reset signal is low, and the sample signal is low, the sampled voltage signal is held in the sample capacitor 740.
  • the input signal sampling operation and the holding of the sampled input signal are realized by one amplifier 730, which makes it possible to reduce power consumption and the mounting area.
  • the operation period of the residual voltage holding circuit 20 can be reduced by setting the switching signal to a high state at any time until the end of the AD conversion of the upper bit string, and power consumption can be reduced.
  • the digital demodulation circuit 40 shown in FIG. 1 performs digital signal processing according to equation (2) on a 1-bit time series ⁇ modulated signal that corresponds to the upper bit string of the continuous-time ⁇ AD converter 10, thereby outputting a multi-bit demodulated signal.
  • M indicates the oversampling ratio in the AD conversion corresponding to the upper bit string in the continuous-time ⁇ AD converter 10
  • i indicates the time index of the comparison result output in time series.
  • the digital demodulation circuit 40 outputs a multi-bit demodulated signal by performing digital signal processing according to equation (3) on the 1-bit time series ⁇ modulated signal corresponding to the lower bit string in the continuous-time ⁇ AD converter 10.
  • N indicates the oversampling ratio in the AD conversion corresponding to the lower bit string in the continuous-time ⁇ AD converter 10
  • i indicates the time index of the comparison result that is output in time series.
  • the reconstruction circuit 50 shown in FIG. 1 performs reconstruction processing on the upper bit demodulated signal and the lower bit demodulated signal according to equation (4).
  • this reconstruction processing if the signal obtained by combining the upper bit demodulated signal and the lower bit demodulated signal is assumed to be a decimal number (actually it is a binary signal), it is normalized so that the maximum value in decimal is 1. For example, if a signal is generated that has a value of 15 when assumed to be a decimal number, this reconstruction processing multiplies the upper bit demodulated signal and the lower bit demodulated signal by 1/15. In this way, a final digital signal is obtained that is the final A/D conversion result for M+L bits, normalized so that the maximum value when assumed to be converted to a decimal number is 1.
  • M and N may be the same or different.
  • the AD conversion circuit 1 is configured as a two-stage continuous-time ⁇ AD conversion circuit.
  • the AD conversion circuit 1 converts an analog signal provided to an input terminal IN into a digital signal and outputs it from an output terminal OUT.
  • the AD conversion circuit 1 may include a continuous-time ⁇ AD converter 11 and a switching circuit 30.
  • the AD conversion circuit 1 may also include a digital demodulation circuit 40 and a reconstruction circuit 50.
  • the continuous-time ⁇ AD converter 11 may include an integration circuit that integrates a difference signal. During the first period, the switching circuit 30 provides the continuous-time ⁇ AD converter 10 with an analog signal provided to the input terminal IN.
  • the switching circuit 30 provides the continuous-time ⁇ AD converter 11 with a voltage signal corresponding to the voltage output from the integration circuit of the continuous-time ⁇ AD converter 11 at the end of the first period.
  • the first period is a period during which AD conversion is performed to generate a higher-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the second period is a period during which AD conversion is performed to generate a lower-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the higher-order bit string can be composed of multiple bits.
  • the lower-order bit string can also be composed of multiple bits.
  • the continuous-time ⁇ AD converter 11 holds (samples) a voltage signal corresponding to the residual voltage output from the continuous-time ⁇ AD converter 11 at the end of the first period, and supplies the voltage signal to the switching circuit 30 during the second period.
  • the continuous-time ⁇ AD converter 11 performs A/D conversion corresponding to the upper bit string. Also, a voltage signal corresponding to the residual voltage held (sampled) by the continuous-time ⁇ AD converter 11 at the end of the first period is provided to the input terminal of the continuous-time ⁇ AD converter 11 via the switching circuit 30. Thereafter, in the second period, the continuous-time ⁇ AD converter 11 performs A/D conversion corresponding to the lower bit string.
  • the time-series ⁇ modulated signal (upper bit string) output from the continuous-time ⁇ AD converter 11 in the first period is demodulated by the digital demodulation circuit 40 into a multi-bit digital signal.
  • the time-series ⁇ modulated signal (lower bit string) output from the continuous-time ⁇ AD converter 10 in the second period is demodulated by the digital demodulation circuit 40 into a multi-bit digital signal.
  • the reconstruction circuit 50 generates an output digital signal based on the digital signal of the upper bit string and the digital signal of the lower bit string demodulated by the digital demodulation circuit 40.
  • the internal signal of the continuous time ⁇ AD converter 11 and the internal signal of the digital demodulation circuit 40 are reset before the start of the first period and before the start of the second period in accordance with the reset signal. With this configuration, the voltage signal corresponding to the residual voltage at the end of the first period is held in the continuous time ⁇ AD converter 11, thereby realizing the AD conversion circuit 1 as a two-stage continuous time ⁇ AD conversion circuit.
  • FIG. 9 shows the configuration of a second-order continuous-time ⁇ AD converter as a first configuration example of the continuous-time ⁇ AD converter 11.
  • the continuous-time ⁇ AD converter 11 of the first configuration example may include a first integrator 110, a second integrator 121, a comparator 180, a digital-to-analog converter (DA converter) 190, and an inverter 195.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 121 may include, for example, resistors 111 and 115, capacitors 112 and 141, switches 113, 131, 132, 133, 134, and 142, and amplifiers 114 and 143.
  • the output of the switching circuit 30 is supplied to the input terminal of the first integrator 110 as an ADC input signal.
  • the output of the first integrator 110 is supplied to the second integrator 121, and the output of the second integrator 121 is supplied to the comparator 180.
  • the output of the comparator 180 is supplied to the DA converter 190, and the output of the DA converter 190 is supplied to the resistor 105 in the first integrator 110 and the resistor 115 in the second integrator 121.
  • the output of the second integrator 121 is output as the residual voltage of the continuous-time ⁇ AD converter 11.
  • an integrator consisting of resistors 111 and 115, switches 113, 131 and 133, capacitor 112 and amplifier 114 performs an integration operation in the A/D conversion corresponding to the upper bit string described above. After the A/D conversion corresponding to the upper bit string is completed, the switching signal goes low and a voltage signal corresponding to the residual voltage is held by capacitor 112 and amplifier 114.
  • an integrator consisting of resistors 111 and 115, switches 132, 134 and 142, capacitor 141 and amplifier 143 performs an integration operation in the A/D conversion corresponding to the lower bit string.
  • the second integrator 121 realizes a residual voltage holding circuit, thereby reducing the control signal and the number of switches, thereby reducing the mounting area.
  • the AD conversion circuit 1 is configured as a second-order continuous time ⁇ type AD circuit.
  • the AD conversion circuit 1 has a 1-bit configuration for both the comparator 180 and the DA converter 190.
  • the comparator 180 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 and the resistor 115 of the second integrator 121 may be increased according to the resolution of the comparator 180 and the DA converter 190 and connected in parallel.
  • a third-order or higher continuous time ⁇ type AD converter may be configured by adding one or more integrators between the second integrator 121 and the comparator 180. By increasing the number of integrators, the AD conversion speed of the continuous time ⁇ type AD converter 10 can be increased.
  • the second configuration example of the continuous-time ⁇ AD converter 11 may include a first integrator 110, a second integrator 122, a four-input comparator 181, a digital-to-analog converter (DA converter) 190, and an inverter 195.
  • the first integrator 110 may include, for example, resistors 101, 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 122 may include, for example, resistor 111, capacitors 112, 141, switches 113, 131, 132, 133, 134, 142, and amplifiers 114, 143.
  • the operation of the continuous-time ⁇ AD converter 11 of the second configuration example shown in FIG. 10 is similar to the operation of the continuous-time ⁇ AD converter 11 of the first configuration example shown in FIG. 9, and has the advantages described in the second configuration example of the first embodiment (FIG. 4).
  • the AD conversion circuit 1 is configured as a second-order continuous time ⁇ type AD circuit. Also, in the example of FIG. 10, the AD conversion circuit 1 has a 1-bit configuration for both the 4-input comparator 181 and the DA converter 190. However, the 4-input comparator 181 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 may be increased according to the resolution of the 4-input comparator 181 and the DA converter 190 and connected in parallel. Also, a third-order or higher continuous time ⁇ type AD converter may be configured by adding one or more integrators between the second integrator 131 and the 4-input comparator 181.
  • FIG. 11 shows a configuration of a second-order continuous-time ⁇ AD converter having a feedforward path as a third configuration example of the continuous-time ⁇ AD converter 11.
  • the third configuration example of the continuous-time ⁇ AD converter 11 may include a first integrator 110, a second integrator 123, a four-input comparator 181, a DA converter 190, an inverter 195, switches 200 and 210, and inverters 195 and 196.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 123 may include, for example, capacitors 112 and 154, switches 113, 131, 151, 152, 153, 155, and 156, and amplifiers 114 and 157.
  • Figure 12 shows the operation of the continuous-time ⁇ AD converter 11 of the third configuration example of Figure 11.
  • the operation of the second integrator 123 differs between A/D conversion corresponding to the upper bit string and A/D conversion corresponding to the lower bit string.
  • an integration operation is performed by a switched capacitor integrator composed of capacitor 112, switches 113, 131, 153, 155, 156, and amplifier 114.
  • a gm-C integrator composed of switches 153, 156, 151, 152, and amplifier 157.
  • a voltage signal corresponding to the residual voltage signal is output by a holding circuit composed of capacitor 112 and amplifier 114.
  • the internal signal of the second integrator 123 supplied to the four-input comparator 181 differs between A/D conversion corresponding to the upper bit string and A/D conversion corresponding to the lower bit string, and is switched by switches 200 and 210.
  • the AD conversion circuit 1 is configured as a second-order continuous time ⁇ AD circuit. Also, in the example of FIG. 11, the AD conversion circuit 1 has a 1-bit configuration for both the 4-input comparator 181 and the DA converter 190. However, the 4-input comparator 181 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 may be increased according to the resolution of the 4-input comparator 181 and the DA converter 190 and connected in parallel. Also, a third-order or higher continuous time ⁇ AD converter may be configured by adding one or more integrators between the first integrator 110 and the second integrator 123.
  • FIG 13 shows the configuration of the AD conversion circuit 1 of the third embodiment of the present disclosure.
  • the AD conversion circuit 1 is configured as a two-stage continuous-time ⁇ AD conversion circuit.
  • the AD conversion circuit 1 converts an analog signal provided to the input terminal IN into a digital signal and outputs it from the output terminal OUT.
  • the AD conversion circuit 1 may include a continuous-time ⁇ AD converter 10 and a switching circuit 30.
  • the AD conversion circuit 1 may also include a residual voltage holding circuit 20, a digital demodulation circuit 40, a reconstruction circuit 50, and a digital gain adjustment circuit 60.
  • the continuous-time ⁇ AD converter 10 may include an integration circuit that integrates a differential signal. During the first period, the switching circuit 30 provides the analog signal provided to the input terminal IN to the continuous-time ⁇ AD converter 10.
  • the switching circuit 30 provides the continuous-time ⁇ AD converter 10 with a voltage signal corresponding to the voltage output from the integrator circuit of the continuous-time ⁇ AD converter 10 at the end of the first period.
  • the first period is a period during which AD conversion is performed to generate a higher-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the second period is a period during which AD conversion is performed to generate a lower-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the higher-order bit string may be composed of multiple bits.
  • the lower-order bit string may be composed of multiple bits.
  • the residual voltage holding circuit 20 holds (samples) a voltage signal corresponding to the residual voltage output from the continuous-time ⁇ AD converter 10 at the end of the first period, and supplies the voltage signal to the switching circuit 30 during the second period.
  • the residual voltage holding circuit 20 can be controlled, for example, by a holding circuit reset signal and a sample signal.
  • the continuous-time ⁇ AD converter 10 performs A/D conversion corresponding to the upper bit string, and the voltage signal corresponding to the residual voltage held by the residual voltage holding circuit 20 at the end of the first period is provided to the continuous-time ⁇ AD converter 10 by the switching circuit 30. Thereafter, in the second period, the continuous-time ⁇ AD converter 10 performs A/D conversion corresponding to the lower bit string.
  • the time-series ⁇ modulated signal (upper bit string) output from the continuous-time ⁇ AD converter 10 in the first period is demodulated into a digital signal of multiple bits by the digital demodulation circuit 40.
  • the time-series ⁇ modulated signal (lower bit string) output from the continuous-time ⁇ AD converter 10 in the second period is demodulated into a digital signal of multiple bits by the digital demodulation circuit 40.
  • the reconstruction circuit 50 generates an output digital signal based on the digital signal of the upper bit string and the digital signal of the lower bit string demodulated by the digital demodulation circuit 40.
  • the internal signal of the continuous-time ⁇ AD converter 10, the voltage signal held by the residual voltage holding circuit 20, and the internal signal of the digital demodulation circuit 40 are reset before the start of the first period and before the start of the second period in accordance with the reset signal.
  • the digital gain adjustment circuit 60 may be disposed between the digital demodulation circuit 40 and the reconstruction circuit 50.
  • the digital gain adjustment circuit 60 may perform gain adjustment on the digital signal output from the digital demodulation circuit 40 and supply the gain-adjusted digital signal to the reconstruction circuit 50.
  • the digital gain adjustment circuit 60 may be configured to perform gain adjustment on the digital signal of the lower bit string output from the digital demodulation circuit 40 and not perform gain adjustment on the digital signal of the higher bit string output from the digital demodulation circuit 40.
  • the digital gain (correction value) applied by the digital gain adjustment circuit 500 may be acquired prior to AD conversion of the analog signal to be AD converted.
  • a correction value may be generated by inputting an analog signal of a reference value to the AD conversion circuit 2 and comparing the digital signal (expected value) that is originally obtained with the digital signal actually output from the AD conversion circuit 2. To further improve the accuracy of the correction, it is preferable to perform the correction value acquisition operation using analog signals of multiple reference values with different values.
  • circuit-specific errors may occur, such as a gain error caused by the finite gain of the amplifier circuit.
  • gain errors may cause errors between the most significant bit demodulated signal and the least significant bit demodulated signal from the theoretical values shown in equations (2) and (3). This may result in nonlinear distortion of the A/D converter, degrading performance.
  • the gain error of the residual voltage holding circuit is digitally corrected, improving nonlinear distortion.
  • FIG. 14 shows another example configuration of the third embodiment of the present disclosure.
  • the example configuration shown in FIG. 14 has a configuration in which a digital gain adjustment circuit 60 is added to the second embodiment (FIG. 8).
  • the configuration and operation of the analog circuit section in the two-stage continuous-time ⁇ AD converter circuit 1 of the fourth embodiment will be described with reference to Figures 18, 19, 20A, 20B, 21A, 21B, 21C, and 22. Note that matters not mentioned as the fourth embodiment may follow the first to third embodiments.
  • the AD converter circuit 1 may include a continuous-time ⁇ AD converter 10, a switching circuit 30, and a buffer circuit 70. Although not shown, the continuous-time ⁇ AD converter circuit 1 may include a digital demodulation circuit 40 and a reconstruction circuit 50, similar to the first to fourth embodiments.
  • the switching circuit 30 provides the analog signal provided to the input terminal IN to the buffer circuit 70, and during the second period following the first period, the switching circuit 30 provides the residual voltage output from the continuous-time ⁇ AD converter 10 at the end of the first period to the buffer circuit 70.
  • the first period is a period during which AD conversion is performed to generate a higher-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the second period is a period during which AD conversion is performed to generate a lower-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the higher-order bit string can be composed of multiple bits.
  • the lower-order bit string can be composed of multiple bits.
  • the buffer circuit 70 has a function of holding the residual voltage supplied from the continuous-time ⁇ AD converter 10 via the switching circuit 30 at the end of the first period for the second period.
  • the buffer circuit 70 is controlled by a holding circuit reset signal and a sample signal.
  • the buffer circuit 70 buffers the analog signal supplied to the input terminal IN of the switching circuit 30 and output from the switching circuit 30, and outputs it to the continuous-time ⁇ ADC 10.
  • the buffer circuit 70 holds the residual voltage output from the continuous-time ⁇ ADC 10 at the end of the first period in which the upper bit string is generated.
  • the buffer circuit 70 outputs a voltage obtained by buffering the held residual voltage, i.e., a voltage corresponding to the residual voltage, to the continuous-time ⁇ ADC 10.
  • the buffer circuit 70 has a function of holding a voltage signal corresponding to the residual voltage output from the integrating circuit of the continuous-time ⁇ ADC 10 at the end of the first period.
  • the continuous-time ⁇ ADC 1 may have a first integrator 110 in the input stage, as illustrated in FIG. 3.
  • the first integrator 110 has a voltage-current conversion circuit
  • a DC voltage corresponding to the input analog signal voltage flows in the voltage-current conversion circuit.
  • a source follower circuit is used as a circuit that supplies an analog signal to the continuous-time ⁇ AD circuit 10
  • a DC current value corresponding to the voltage value of the analog signal flows in addition to the bias current. This may cause a gain deviation in the source follower circuit, degrading the linearity of the analog signal.
  • the fifth embodiment by arranging a buffer circuit 70 in the input path of the analog signal, the DC current flowing in the source follower circuit according to the voltage value of the analog signal is suppressed, improving linearity.
  • linearity can be improved without increasing the circuit components and power consumption.
  • FIG. 19 shows a first configuration example of a buffer circuit 70 having a function of holding a residual voltage.
  • the buffer circuit 70 has an amplifier 800 and a voltage holding circuit 810.
  • the voltage holding circuit 810 is controlled by a holding circuit reset signal and a sample signal, and holds and outputs the residual voltage supplied from the continuous-time ⁇ ADC 10.
  • the buffer circuit 70 can be realized, for example, by configuring a voltage follower circuit using the two-input, one-output amplifier 800.
  • the analog signal provided to the input terminal IN is buffered using the amplifier 800.
  • the voltage held by the voltage holding circuit 810 (which has the function of holding the residual voltage) at the end of the first period is held and buffered using the amplifier 800 to generate a voltage signal.
  • the voltage holding circuit 810 is composed of switches 811, 812, and a capacitor 813.
  • the analog signal supplied to the input terminal IN is supplied to the buffer circuit 70 composed of an amplifier 800 (voltage follower circuit), and the analog signal buffered by the voltage follower circuit is supplied to the continuous-time ⁇ ADC 10.
  • the voltage follower circuit continues to buffer the analog signal until the integrator accumulation of the A/D conversion of the last bit of the high-order bit string is completed.
  • the switching circuit 30 supplies the output signal of the voltage holding circuit 810 to the continuous-time ⁇ ADC 10. Note that the holding circuit reset signal goes high at the start of the first period in which AD conversion is performed to generate the upper bit string, and can go low at any time before the final integrator accumulation operation in the first period.
  • FIG. 21A and 21B show a second configuration example and a timing chart of a circuit including the switching circuit 30 and the buffer circuit 70, respectively.
  • FIG. 21C shows a schematic diagram of the transition of the state of the buffer circuit.
  • the switching circuit 30 and the buffer circuit 70 are composed of switches 851, 852, 853, 854, 855, 856, 857, and 858, a capacitance 813, an OR circuit 870, and an amplifier 800.
  • the switching signal is high, the sample signal is low, the holding circuit reset signal is high, and the hold signal is low, resulting in state S211 in FIG. 21C.
  • the analog signal is buffered by the voltage follower circuit composed of the amplifier 800 and the switch 858, and the accumulated charge of the capacitance 813 is reset using the switches 852 and 855.
  • the holding circuit reset signal becomes low, and the reset operation is completed.
  • the sample signal goes high, and switches 857, 852 and capacitor 813 transition to state S212 in FIG. 21C.
  • the residual signal is sampled.
  • the switching signal goes low, the sample signal goes low, and the hold signal goes high, and amplifier 800, capacitor 813, and switches 854, 856, and 853 transition to state S213 in FIG. 21C.
  • the circuit forms a feedback circuit, and buffers the signal sampled at time t2 while holding it.
  • the AD converter circuit 1 may include a continuous-time ⁇ AD converter 10, a switching circuit 30, and a buffer circuit 80. Although not shown, the continuous-time ⁇ AD converter circuit 1 may include a digital demodulation circuit 40 and a reconstruction circuit 50, similar to the first to fourth embodiments.
  • the switching circuit 30 provides the analog signal provided to the input terminal IN to the buffer circuit 70, and during the second period following the first period, the switching circuit 30 provides the residual voltage output from the continuous-time ⁇ AD converter 10 at the end of the first period to the buffer circuit 70.
  • the first period is a period during which AD conversion is performed to generate a higher-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the second period is a period during which AD conversion is performed to generate a lower-order bit string of a digital signal corresponding to the analog signal provided to the input terminal IN.
  • the higher-order bit string can be composed of multiple bits.
  • the lower-order bit string can be composed of multiple bits.
  • the buffer circuit 80 has a function of holding an analog signal and a residual voltage.
  • the buffer circuit 80 is controlled by a holding circuit reset signal and a sample signal.
  • the buffer circuit 80 holds (samples and holds) an analog signal that is supplied to the input terminal IN of the switching circuit 30 and output from the switching circuit 30 at the start of the first period in which A/D conversion for generating the upper bit string is performed, and buffers the held analog signal and outputs it over the first period.
  • the buffer circuit 80 has a function of holding an analog signal provided to the input terminal IN at the start of the first period.
  • the buffer circuit 70 holds (samples and holds) a residual voltage output from the continuous-time ⁇ ADC 10 at the end of the first period in which the upper bit string is generated.
  • the buffer circuit 70 outputs a voltage obtained by buffering the held residual voltage, i.e., a voltage corresponding to the residual voltage, to the continuous-time ⁇ ADC 10.
  • the buffer circuit 80 has the function of holding a voltage signal corresponding to the residual voltage output from the integration circuit of the continuous-time ⁇ ADC 10 at the end of the first period.
  • the holding circuit that holds the residual voltage is added with the functionality of a buffer circuit, and also with the functionality of sampling and holding an analog signal. This allows the sampling of the analog signal and the holding period for providing the analog signal to the continuous time ⁇ AD conversion circuit to be pipelined operations.
  • the pipeline operation of the circuit makes it possible to speed up the A/D conversion.
  • 23A and 23B show a specific example of the configuration of a circuit including the switching circuit 30 and the buffer circuit 80, and a timing chart.
  • the circuit is composed of switches 860, 861, 862, 863, 864, 865, 866, 867, 868, 869, capacitors 815 and 816, AND circuits 875, 878, 880, OR circuit 877, inverter circuits 876 and 879, and amplifier 801.
  • the switching signal is high, the sample signal is high, the holding circuit reset signal is low, and the hold signal is low, resulting in state S231 in FIG. 23C.
  • the feedback circuit composed of amplifier 801, capacitor 816, and switches 865 and 866 buffers the sampled residual voltage, while the analog signal is sampled by capacitor 815 using switches 860 and 862.
  • the switching signal is low, the sample signal is low, the holding circuit reset signal is high, and the hold signal is high, resulting in state S232 in FIG. 23C.
  • the feedback circuit composed of the amplifier 801, the capacitance 815, and the switches 863 and 864 buffers the sampled analog signal, while resetting the capacitance 816 using the switches 867 and 868.
  • the holding circuit reset signal becomes low, completing the reset operation of the capacitance 816.
  • the sample signal becomes high, the hold signal becomes low, and the residual voltage is sampled by the circuit composed of the capacitance 816 and the switches 867 and 869.
  • the switching signal becomes high, the sample signal becomes low, and the hold signal becomes high, resulting in state S234 in FIG. 23C.
  • a feedback circuit consisting of an amplifier 801, a capacitor 816, and switches 865 and 866 buffers the sampled residual voltage, while the capacitor 815 is reset using switches 861 and 862.
  • the analog signal provided to the input terminal IN is held and buffered using the amplifier 801.
  • the voltage held by the holding circuit at the end of the first period is held and buffered using the amplifier 801 to generate a voltage signal.
  • FIG. 24 shows the configuration of the AD converter circuit 1 of the sixth embodiment.
  • the AD converter circuit 1 may include a continuous-time ⁇ ADC 10, a residual voltage holding circuit 20, a switching circuit 30, a digital demodulation circuit 40, a reconstruction circuit 50, a voltage adjustment circuit 90, and a buffer circuit 95.
  • the continuous-time ⁇ AD converter 10 may include an integration circuit that integrates a differential signal. During the first period, the switching circuit 30 provides the analog signal provided to the input terminal IN to the continuous-time ⁇ AD converter 10 via the buffer circuit 95.
  • the switching circuit 30 provides the continuous-time ⁇ AD converter 10 with a voltage signal via the buffer circuit 95 that corresponds to the voltage output from the integrator circuit of the continuous-time ⁇ AD converter 10 at the end of the first period.
  • the internal voltage of the continuous-time ⁇ ADC 10 during the AD conversion period is adjusted by the voltage adjustment circuit 90 based on the adjustment signal to within a range close to the signal value of the adjustment signal.
  • the continuous-time ⁇ ADC 10 may include a first integrator 110, a second integrator 120, a comparator 180, and a DA converter 190.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 120 may include, for example, resistors 111 and 115, a capacitor 112, a switch 113, and an amplifier 114.
  • the voltage adjustment circuit 90 may include a first adjustment circuit 910 and a second voltage adjustment circuit 920.
  • the operation of the continuous-time ⁇ ADC 10 shown in FIG. 25 is similar to the operation of the continuous-time ⁇ ADC 10 shown in FIG. 3.
  • the output of the first integrator 110 is supplied to the second integrator 120, and the output of the second integrator 120 is supplied to the comparator 180.
  • the output of the comparator 180 is also supplied to the DA converter 190, and the output of the DA converter 190 is supplied to the resistor 105 in the first integrator 110 and the resistor 115 in the second integrator 120.
  • the output of the second integrator 120 is output as the residual voltage of the continuous-time ⁇ ADC 10.
  • a first internal signal at a first internal node N1 to which resistors 101, 105, capacitor 102, switch 103, and amplifier 104 are connected is connected to an adjustment node of a first adjustment circuit 910.
  • the first internal signal at the first internal node N1 is adjusted by the first adjustment circuit 910 to within a proximity range (in other words, a predetermined range) of the signal value of the adjustment signal input to the first adjustment circuit 910.
  • a second internal signal at a second internal node N2 to which resistors 111, 115, capacitor 112, switch 113, and amplifier 114 are connected is adjusted by the second adjustment circuit 920 to within a proximity range (in other words, a predetermined range) of the adjustment signal input to the second adjustment circuit 920.
  • a proximity range in other words, a predetermined range
  • FIG. 25 shows an example of a single-phase circuit configuration
  • the voltages of the internal nodes can be adjusted with a similar configuration even when the first integrator 110 and the second integrator 120 are differential circuits.
  • the voltage input as the adjustment signal is a common-mode signal
  • the voltages of the first and second internal nodes adjusted by the first and second adjustment circuits are common-mode voltages.
  • the AD conversion circuit 1 is configured as a second-order continuous-time ⁇ ADC. Also, in the example of FIG. 25, the AD conversion circuit 1 has a 1-bit configuration for both the comparator 180 and the DA converter 190. However, the comparator 180 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 and the resistor 115 of the second integrator 120 may be increased according to the resolution of the comparator 180 and the DA converter 190 and connected in parallel. By configuring the comparator 180 and the DA converter 190 with multiple bits, the AD conversion speed of the continuous-time ⁇ AD converter 10 can be increased.
  • a third-order or higher continuous-time ⁇ AD converter may be configured by adding one or more integrators between the second integrator 120 and the comparator 180. By increasing the number of integrators, the AD conversion speed of the continuous-time ⁇ AD converter 10 can be increased.
  • FIG. 26 shows a second configuration example of the continuous-time ⁇ AD converter 11 of the sixth embodiment.
  • the continuous-time ⁇ ADC 10 may include a first integrator 110, a second integrator 130, a four-input comparator 181, and a DA converter 190.
  • the first integrator 110 may include, for example, resistors 101 and 105, a capacitor 102, a switch 103, and an amplifier 104.
  • the second integrator 130 may include, for example, a resistor 111, a capacitor 112, a switch 113, and an amplifier 114.
  • the voltage adjustment circuit 90 may include a first adjustment circuit 910 and a second voltage adjustment circuit 920.
  • the output of the first integrator 110 is supplied to the second integrator 120, and the output of the second integrator 120 is supplied to the four-input comparator 181.
  • the output of the four-input comparator 181 is supplied to the DA converter 190, and the output of the DA converter 190 is supplied to the resistor 105 in the first integrator 110.
  • the output of the second integrator 130 is output as the residual voltage of the continuous-time ⁇ ADC 10.
  • the first internal signal at the first internal node to which the resistors 101, 105, the capacitor 102, the switch 103, and the amplifier 104 are connected is connected to the adjustment node of the first adjustment circuit 910.
  • the first internal signal at the internal node is adjusted by the first adjustment circuit 910 to within the vicinity range of the signal value of the adjustment signal input to the first adjustment circuit 910.
  • the second internal signal at the second internal node to which the resistor 111, the capacitor 112, the switch 113, and the amplifier 114 are connected is adjusted by the second adjustment circuit 920 to within the vicinity range of the adjustment signal input to the second adjustment circuit 920.
  • FIG. 26 shows an example of a single-phase circuit configuration
  • the internal voltage can be adjusted with a similar configuration even when the first integrator 110 and the second integrator 120 are differential circuits.
  • the voltage input as the adjustment signal is a common-mode signal
  • the first and second internal voltages adjusted by the first and second adjustment circuits are common-mode voltages.
  • the operation of the continuous time ⁇ ADC 10 shown in FIG. 26 is similar to that of the continuous time ⁇ ADC 10 shown in FIG. 3.
  • a signal supplied as an ADC input signal from the switching circuit 30 is supplied to a four-input comparator 181.
  • the output of the first integrator 110 and the output of the second integrator 130 are also supplied to the four-input comparator 181.
  • the AD conversion circuit 1 is configured as a second-order continuous time ⁇ ADC. Also, in the example of FIG. 26, the AD conversion circuit 1 has a 1-bit configuration for both the 4-input comparator 181 and the DA converter 190. However, the 4-input comparator 180 and the DA converter 190 may be multi-bit, and the resistor 105 of the first integrator 110 may be increased according to the resolution of the 4-input comparator 181 and the DA converter 190 and connected in parallel. Also, a third-order or higher continuous time ⁇ AD converter may be configured by adding one or more integrators between the second integrator 130 and the 4-input comparator 181. By increasing the number of integrators, the AD conversion speed of the continuous time ⁇ AD converter 10 can be increased.
  • the first adjustment circuit 910 may be composed of an amplifier 930, a PMOS transistor 940, and a current source 950.
  • An adjustment signal is supplied to the non-inverting input terminal of the amplifier 930, and an internal node of the first integrator 110 may be connected to the inverting input terminal of the amplifier 930.
  • the amplifier 930 may be connected to the gate of the PMOS transistor 940.
  • the source of the PMOS transistor 940 may be connected to the current source 950 and the inverting input terminal of the amplifier 930.
  • the second adjustment circuit 920 may have a configuration similar to that of the first adjustment circuit 910.
  • the configuration shown in FIG. 25 is one example of a circuit that uses the principle of negative feedback to adjust the voltage of the internal node that is the adjustment target, and other configurations that realize the same type of function can be used to adjust the voltage of the internal nodes of the first integrator 110 and the second integrator 130.
  • FIG. 15 shows the configuration of a photoelectric conversion device PEC according to a seventh embodiment of the present disclosure.
  • the photoelectric conversion device PEC can be configured as a solid-state imaging device that captures and outputs an image.
  • the photoelectric conversion device PEC can be configured as a device that captures an image and outputs a signal obtained from the captured image.
  • the photoelectric conversion device PEC may include, for example, a pixel array (array composed of multiple photoelectric conversion units) 800, a vertical drive circuit 830, a readout circuit (current source, ADC) 810, a control circuit 850, and a signal processing circuit 820.
  • the readout circuit 810 may include multiple current sources respectively connected to multiple vertical lines 840, and an AD converter that performs AD conversion on signals output from pixels in a selected row to the multiple vertical lines 840.
  • a two-stage continuous-time ⁇ AD conversion circuit as typified by the first to fourth embodiments, may be applied to each AD converter in the readout circuit 810. This allows the readout circuit 810 to be made smaller.
  • the photoelectric conversion device PEC may be configured to read out the reset level and the optical signal level generated by photoelectric conversion from each pixel of the pixel array 800 by the readout circuit 810.
  • the readout circuit 810 may be configured to output a digital signal of the reset level and a digital signal of the optical signal level.
  • the signal processing circuit 820 may be configured to perform CDS processing on the digital signal of the reset level and the digital signal of the optical signal level and output a CDS-processed signal.
  • the pixel array 800, the vertical drive circuit 830, the readout circuit 810, the control circuit 850, and the signal processing circuit 820 may be configured on one substrate, or may be distributed and configured on multiple substrates and then stacked, or may be configured divided into multiple chips.
  • the photoelectric conversion device PEC may be a CMOS image sensor.
  • the photoelectric conversion device PEC may also be a front-illuminated sensor or a back-illuminated sensor.
  • FIG. 16 is a block diagram showing the configuration of a photoelectric conversion system 1200 according to one embodiment.
  • the photoelectric conversion system 1200 of this embodiment includes a photoelectric conversion device 1215.
  • the photoelectric conversion device PEC according to the fourth embodiment can be applied to the photoelectric conversion device 1215.
  • the photoelectric conversion system 1200 can be used, for example, as an imaging system. Specific examples of imaging systems include digital still cameras, digital camcorders, and surveillance cameras.
  • FIG. 16 shows an example of a digital still camera as the photoelectric conversion system 1200.
  • the photoelectric conversion system 1200 shown in FIG. 16 has a photoelectric conversion device 1215, a lens 1213 that forms an optical image of a subject on the photoelectric conversion device 1215, an aperture 1214 that varies the amount of light passing through the lens 1213, and a barrier 1212 that protects the lens 1213.
  • the lens 1213 and the aperture 1214 are an optical system that focuses light on the photoelectric conversion device 1215.
  • a photoelectric conversion system used for imaging purposes is also called an imaging system.
  • the photoelectric conversion system 1200 has a signal processing unit 1216 that processes the output signal output from the photoelectric conversion device 1215.
  • the signal processing unit 1216 performs signal processing operations such as performing various corrections and compression on the input signal as necessary and outputting the signal.
  • the photoelectric conversion system 1200 further has a buffer memory unit 1206 for temporarily storing image data, and an external interface unit (external I/F unit) 1209 for communicating with an external computer or the like.
  • the photoelectric conversion system 1200 further has a recording medium 1211 such as a semiconductor memory for recording or reading out imaging data, and a recording medium control interface unit (recording medium control I/F unit) 1210 for recording or reading out the recording medium 1211.
  • the recording medium 1211 may be built into the photoelectric conversion system 1200 or may be removable.
  • communication from the recording medium control I/F unit 1210 to the recording medium 1211 and communication from the external I/F unit 1209 may be performed wirelessly.
  • the photoelectric conversion system 1200 further includes an overall control/calculation unit 1208 that performs various calculations and controls the entire digital still camera, and a timing generation unit 1217 that outputs various timing signals to the photoelectric conversion device 1215 and the signal processing unit 1216.
  • timing signals and the like may be input from the outside, and the photoelectric conversion system 1200 may include at least the photoelectric conversion device 1215 and the signal processing unit 1216 that processes the output signal output from the photoelectric conversion device 1215.
  • the timing generation unit 1217 may be mounted on the photoelectric conversion device.
  • the overall control/calculation unit 1208 and the timing generation unit 1217 may be configured to implement some or all of the control functions of the photoelectric conversion device 1215.
  • the photoelectric conversion device 1215 outputs an image signal to the signal processing unit 1216.
  • the signal processing unit 1216 performs a predetermined signal processing on the image signal output from the photoelectric conversion device 1215 and outputs image data.
  • the signal processing unit 1216 also generates an image using the image signal.
  • the signal processing unit 1216 may also perform distance measurement calculations on the signal output from the photoelectric conversion device 1215.
  • the signal processing unit 1216 and the timing generation unit 1217 may be mounted on the photoelectric conversion device. In other words, the signal processing unit 1216 and the timing generation unit 1217 may be provided on a substrate on which pixels are arranged, or may be configured to be provided on a separate substrate.
  • FIGS. 17A and 17B are schematic diagrams showing an example of the configuration of a photoelectric conversion system or a moving body according to this embodiment.
  • an example of an in-vehicle camera is shown as the photoelectric conversion system.
  • FIGS 17A and 17B show an example of a vehicle system and a photoelectric conversion system mounted thereon that performs imaging.
  • the photoelectric conversion system 1301 includes a photoelectric conversion device 1302, an image pre-processing unit 1315, an integrated circuit 1303, and an optical system 1314.
  • the optical system 1314 forms an optical image of a subject on the photoelectric conversion device 1302.
  • the photoelectric conversion device 1302 converts the optical image of the subject formed by the optical system 1314 into an electrical signal.
  • the photoelectric conversion device 1302 is any of the photoelectric conversion devices of the above-mentioned embodiments.
  • the image pre-processing unit 1315 performs predetermined signal processing on the signal output from the photoelectric conversion device 1302.
  • the function of the image pre-processing unit 1315 may be incorporated within the photoelectric conversion device 1302.
  • the photoelectric conversion system 1301 is provided with at least two sets of an optical system 1314, a photoelectric conversion device 1302, and an image pre-processing unit 1315, and the output from each set of image pre-processing units 1315 is input to the integrated circuit 1303.
  • the integrated circuit 1303 is an integrated circuit for use in an imaging system, and includes an image processing unit 1304 including a memory 1305, an optical distance measurement unit 1306, a distance measurement calculation unit 1307, an object recognition unit 1308, and an abnormality detection unit 1309.
  • the image processing unit 1304 performs image processing such as development processing and defect correction on the output signal of the image pre-processing unit 1315.
  • the memory 1305 stores the primary storage of the captured image and the defective positions of the captured pixels.
  • the optical distance measurement unit 1306 focuses on the subject and measures the distance.
  • the distance measurement calculation unit 1307 calculates distance measurement information from multiple image data acquired by multiple photoelectric conversion devices 1302.
  • the object recognition unit 1308 recognizes subjects such as cars, roads, signs, and people.
  • the abnormality detection unit 1309 detects an abnormality in the photoelectric conversion device 1302, it issues an abnormality report to the main control unit 1313.
  • the integrated circuit 1303 may be realized by specially designed hardware, by a software module, or by a combination of these. It may also be realized by an FPGA (Field Programmable Gate Array), an ASIC (Application Specific Integrated Circuit), or the like, or by a combination of these.
  • FPGA Field Programmable Gate Array
  • ASIC Application Specific Integrated Circuit
  • the main control unit 1313 supervises and controls the operation of the photoelectric conversion system 1301, the vehicle sensor 1310, the control unit 1320, etc. It is also possible to use a method without the main control unit 1313, where the photoelectric conversion system 1301, the vehicle sensor 1310, and the control unit 1320 each have their own communication interface and each transmits and receives control signals via a communication network (e.g., CAN standard).
  • a communication network e.g., CAN standard
  • the integrated circuit 1303 has the function of receiving a control signal from the main control unit 1313 or transmitting a control signal or a setting value to the photoelectric conversion device 1302 using its own control unit.
  • the photoelectric conversion system 1301 is connected to the vehicle sensor 1310, and can detect the vehicle's driving conditions, such as vehicle speed, yaw rate, and steering angle, as well as the conditions of the environment outside the vehicle and other vehicles and obstacles.
  • the vehicle sensor 1310 is also a distance information acquisition means for acquiring distance information to an object.
  • the photoelectric conversion system 1301 is also connected to a driving assistance control unit 1311 that performs various driving assistance functions, such as automatic steering, automatic cruising, and collision prevention functions.
  • the collision determination function determines whether or not a collision with another vehicle or obstacle has occurred based on the detection results of the photoelectric conversion system 1301 and the vehicle sensor 1310. This allows for avoidance control when a collision is estimated, and activation of safety devices in the event of a collision.
  • the photoelectric conversion system 1301 is also connected to an alarm device 1312 that issues an alarm to the driver based on the result of the judgment by the collision judgment section. For example, if the collision judgment section judges that there is a high possibility of a collision, the main control section 1313 performs vehicle control to avoid a collision and reduce damage by applying the brakes, releasing the accelerator, suppressing engine output, etc.
  • the alarm device 1312 warns the user by sounding an alarm, displaying alarm information on a display screen such as a car navigation system or meter panel, applying vibrations to the seat belt or steering wheel, etc.
  • AD conversion circuit 10: Continuous time ⁇ AD converter, 20: Differential voltage holding circuit, 30: Switching circuit

Landscapes

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Abstract

入力端子に与えられるアナログ信号をデジタル信号に変換するＡＤ変換回路は、差分信号を積分する積分回路を含む連続時間ΔΣ型ＡＤ変換器と、第１期間中は、前記入力端子に与えられるアナログ信号を前記連続時間ΔΣ型ＡＤ変換器に与え、前記第１期間の後の第２期間中は、前記第１期間の終了時に前記積分回路から出力された電圧に応じた電圧信号を前記連続時間ΔΣ型ＡＤ変換器に与える切替回路と、を備える。

Description

ＡＤ変換回路、光電変換装置、撮像装置および移動体
　本発明は、ＡＤ変換回路、光電変換装置、撮像装置および移動体に関する。
　固体撮像装置における画素出力のアナログ信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）が知られている。特許文献１には、スイッチトキャパシタ積分回路と比較器とで構成された離散時間ΔΣ型ＡＤＣが開示されている。特許文献２には、離散時間型ΔΣＡＤＣのＡＤ変換速度を高速化する回路技術として、離散時間型のΔΣＡＤＣとスロープ型ＡＤＣとで構成された２段ＡＤＣが開示されている。この２段ＡＤＣでは、ΔΣＡＤＣが上位ビット列に相当するＡＤ変換を行い、上位ビット列に相当するＡＤＣの残差電圧をスロープ型ＡＤＣの入力として、スロープ型ＡＤＣが下位ビット列に相当するＡＤ変換を行う。離散時間ΔΣ型ＡＤＣでは、ＡＤ変換速度の高速化を実現する一方で、ＡＤＣの構成要素であるキャパシタを画素出力のアナログ信号によって頻繁に充電する必要があるので、画素出力の駆動回路の消費電力が増加しうる。特許文献３には、画素出力の駆動回路の低消費電力化を図る技術として、２次連続時間ΔΣ型ＡＤＣが開示されている。この２次連続時間ΔΣ型ＡＤＣは、電圧電流変換回路、カレントステアリング型デジタルアナログ変換回路およびキャパシタで構成される積分回路と、比較器と、を含む。非特許文献１には、２次連続時間ΔΣ型ＡＤＣを高速化する技術として、２段連続時間ΔΣ型ＡＤＣが開示されている。この２段連続時間ΔΣ型ＡＤＣでは、上位ビット列に相当するＡＤ変換を行うＡＤＣと、上位ビットに相当するＡＤＣの残差電圧を入力しとして下位ビット列に相当するＡＤ変換を行うＡＤＣとを縦続接続されている。
　２段連続時間ΔΣ型ＡＤＣは、画素出力の駆動負荷を低減しながらＡ／Ｄ変換速度の高速化を実現する技術として有用である。一方で、上位ビット列に相当するＡ／Ｄ変換を行うＡＤＣと下位ビット列に相当するＡ／Ｄ変換を行うＡＤＣとが必要となるため、回路の実装面積が大きいことが課題である。
米国特許出願公開第２０１３／０１６２８５７号 米国特許出願公開第２００９／０２６１９９８号 国際出願公開第２０１８／１６３６７９号
"Ａ　Ｐｏｗｅｒ－Ｅｆｆｉｃｉｅｎｔ　Ｃｏｎｔｉｎｕｏｕｓ－Ｔｉｍｅ　Ｉｎｃｒｅｍｅｎｔａｌ　Ｓｉｇｍａ－Ｄｅｌｔａ　ＡＤＣ　ｆｏｒ　Ｎｅｕｒａｌ　Ｒｅｃｏｒｄｉｎｇ　Ｓｙｓｔｅｍｓ、"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ　Ｉ：　Ｒｅｇｕｌａｒ　Ｐａｐｅｒｓ　（Ｖｏｌｕｍｅ：　６２、　Ｉｓｓｕｅ：　６、　Ｊｕｎｅ　２０１５） "Ａ　Ｍｉｃｒｏ－Ｐｏｗｅｒ　Ｔｗｏ－Ｓｔｅｐ　Ｉｎｃｒｅｍｅｎｔａｌ　Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ、"　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　（　Ｖｏｌｕｍｅ：　５０、　Ｉｓｓｕｅ：　８、　Ａｕｇｕｓｔ　２０１５）
　本発明は、連続時間ΔΣ型ＡＤ変換回路の回路規模の縮小に有利な技術を提供する。
　本発明の１つの側面は、入力端子に与えられるアナログ信号をデジタル信号に変換するＡＤ変換回路に係り、前記ＡＤ変換回路は、差分信号を積分する積分回路を含む連続時間ΔΣ型ＡＤ変換器と、第１期間中は、前記入力端子に与えられるアナログ信号を前記連続時間ΔΣ型ＡＤ変換器に与え、前記第１期間の後の第２期間中は、前記第１期間の終了時に前記積分回路から出力された電圧に応じた電圧信号を前記連続時間ΔΣ型ＡＤ変換器に与える切替回路と、を備える。
第１実施形態の２段連続時間ΔΣ型ＡＤ変換回路の構成を示す図。 第１実施形態の２段連続時間ΔΣ型ＡＤ変換回路の動作タイミング図。 第１実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第１構成例を示す図。 第１実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第２構成例を示す図。 第１実施形態における積分器の他の構成例を示す図。 第１実施形態の２段連続時間ΔΣ型変換回路における比較回路の構成例を示す図。 第１実施形態の２段連続時間ΔΣ型変換回路における残差電圧保持回路の構成例を示す図。 第１実施形態の２段連続時間ΔΣ型変換回路における残差電圧保持回路の動作例を示す図。 第２実施形態の２段連続時間ΔΣ型ＡＤ変換回路の構成を示す図。 第２実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第１構成例を示す図。 第２実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第２構成例を示す図。 第２実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第３構成例を示す図。 図１１に示される第３構成例の動作を示す図。 第３実施形態の２段連続時間ΔΣ型ＡＤ変換回路の構成を示す図。 第３実施形態の２段連続時間ΔΣ型ＡＤ変換回路の構成を示す図。 第７実施形態の光電変換装置の構成を示す図。 一実施形態の光電変換システムの構成例を示す図。 他の実施形態の光電変換システムあるいは移動体の構成を示す図。 他の実施形態の光電変換システムあるいは移動体の構成を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路におけるアナログ回路部の構成を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路におけるアナログ回路部の構成例を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第１構成例を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第１構成例の動作を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第２構成例を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第２構成例の動作を示す図。 第４実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第２構成例の動作を示す図。 第５実施形態の２段連続時間ΔΣ型変換回路におけるアナログ回路部の構成例を示す図。 第５実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の構成例を示す図。 第５実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の第２構成例の動作を示す図。 第５実施形態の２段連続時間ΔΣ型変換回路における切替回路およびバッファ回路の動作を示す図。 第６実施形態の２段連続時間ΔΣ型ＡＤ変換回路の構成を示す図。 第６実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第１構成例を示す図。 第６実施形態の２段連続時間ΔΣ型変換回路における連続時間ΔΣ型変換器の第２構成例を示す図。 内部電圧調整回路の構成例を示す図。
　以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
　図１には、本開示の第１実施形態のＡＤ変換回路１の構成が示されている。ＡＤ変換回路１は、２段の連続時間ΔΣ型ＡＤ変換回路として構成されている。ＡＤ変換回路１は、入力端子ＩＮに与えられるアナログ信号をデジタル信号に変換し出力端子ＯＵＴから出力する。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤ変換器１０、および、切替回路３０を備えうる。また、ＡＤ変換回路１は、残差電圧保持回路２０、デジタル復調回路４０、および、再構成回路５０を備えうる。連続時間ΔΣ型ＡＤ変換器１０は、差分信号を積分する積分回路を含みうる。切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号を連続時間ΔΣ型ＡＤ変換器１０に与える。また、切替回路３０は、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０の積分回路から出力された電圧に応じた電圧信号を連続時間ΔΣ型ＡＤ変換器１０に与える。第１期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の上位ビット列を生成するためのＡＤ変換を行う期間である。第２期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の下位ビット列を生成するためのＡＤ変換を行う期間である。上位ビット列は、複数ビットで構成されうる。また、下位ビット列は、複数ビットで構成されうる。
　残差電圧保持回路２０は、第１期間の終了時において連続時間ΔΣ型ＡＤ変換器１０から出力される残差電圧に応じた電圧信号を保持（サンプル）し、第２期間において、その電圧信号を切替回路３０に供給する。残差電圧保持回路２０は、例えば、保持回路リセット信号およびサンプル信号により制御されうる。
　第１期間において、連続時間ΔΣ型ＡＤ変換器１０は、上位ビット列に相当するＡ／Ｄ変換を行い、第１期間の終了時に残差電圧保持回路２０によって保持されていた残差電圧に応じた電圧信号は、切替回路３０により、連続時間ΔΣ型ＡＤ変換器１０に提供される。その後、第２期間において、連続時間ΔΣ型ＡＤ変換器１０は、下位ビット列に相当するＡ／Ｄ変換を行う。第１期間において連続時間ΔΣ型ＡＤ変換器１０から出力される時系列のΔΣ変調信号（上位ビット列）は、デジタル復調回路４０で複数ビットのデジタル信号に復調される。また、第２期間において連続時間ΔΣ型ＡＤ変換器１０から出力される時系列のΔΣ変調信号（下位ビット列）は、デジタル復調回路４０で複数ビットのデジタル信号に復調される。再構成回路５０は、デジタル復調回路４０によって復調された上位ビット列のデジタル信号と下位ビット列のデジタル信号とに基づいて、出力デジタル信号を生成する。連続時間ΔΣ型ＡＤ変換器１０の内部信号、デジタル復調回路４０の内部信号は、リセット信号に従って、第１期間の開始前、および、第２期間の開始前にリセットされる。本構成により、１つの連続時間ΔΣ型ＡＤ変換器１０と残差電圧保持回路２０とを用いることで、２段の連続時間ΔΣ型ＡＤ変換回路としてのＡＤ変換回路１を実現することができる。
　図２には、図１に示されたＡＤ変換回路１の動作タイミング図が示されている。ここで、ＡＤ変換回路１の動作例として、再構成回路５０が最終ＡＤ変換結果（最終ＡＤＣ結果）（０）を出力する処理を説明する。時刻ｔ１～ｔ２の期間において、リセット信号がハイの状態において、連続時間ΔΣ型ＡＤ変換器１０およびデジタル復調回路４０がリセットされる。同時に、保持回路リセット信号がハイの状態において、残差電圧保持回路２０がリセットされる。時刻ｔ２～ｔ３の期間が第１期間である。時刻ｔ２で、リセット信号がロー状態となった時点から、連続時間ΔΣ型ＡＤ変換器１０が上位ビット列に相当するＡ／Ｄ変換を開始し、残差電圧保持回路２０が残差電圧（に応じた電圧信号）のサンプルを開始する。また、時刻ｔ２で、デジタル復調回路４０が上位ビット列の復調処理を開始する。時刻ｔ３で、上位ビット列に相当するＡ／Ｄ変換が終了する。時刻ｔ３で、残差電圧保持回路２０が、第１期間の終了時における連続時間ΔΣ型ＡＤ変換器１０の出力電圧である残差電圧（に応じた電圧信号）の保持を開始すると同時に、再構成回路５０が上位ビット列に相当する複数ビット復調信号を取得する。
　その後、時刻ｔ３～ｔ４の期間において、リセット信号は再びハイ状態となり、連続時間ΔΣ型ＡＤ変換器１０とデジタル復調回路４０がリセットされる。時刻ｔ４～ｔ５が第２期間である。時刻ｔ４でリセット信号がロー状態となった時点から、連続時間ΔΣ型ＡＤ変換器１０が下位ビット列に相当するＡ／Ｄ変換を開始し、また、デジタル復調回路４０が下位ビット列の復調処理を開始する。時刻ｔ５で下位ビット列に相当するＡ／Ｄ変換が終了する。これに応じて、再構成回路５０が下位ビット列に相当する複数ビット復調信号を取得する。その後、再構成回路５０が下位ビット列の相当する複数ビット復調信号を取得し、前述の上位ビット列に相当する複数ビット復調信号を用いて再構成処理を行うことで、出力デジタル信号に相当する最終ＡＤＣ結果を出力する。
　ＡＤ変換回路１は、以上のＡ／Ｄ変換を繰返し行うことで、任意の入力アナログ信号に対してＡ／Ｄ変換を行う。なお、前述の上位ビット列に相当するＡ／Ｄ変換期間における入力アナログ信号は、一定であることを仮定している。
　図３には、連続時間ΔΣ型ＡＤ変換器１０の第１構成例として、２次の連続時間ΔΣ型ＡＤ変換器の構成が示されている。第１構成例の連続時間ΔΣ型ＡＤ変換器１０は、第１積分器１１０と、第２積分器１２０と、比較器１８０と、デジタルアナログ変換器（ＤＡ変換器）１９０とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１２０は、例えば、抵抗１１１、１１５、キャパシタ１１２、スイッチ１１３および増幅器１１４を含みうる。
　第１積分器１１０の入力端子には、切替回路３０の出力がＡＤＣ入力信号として供給される。第１積分器１１０の出力は、第２積分器１２０に供給され、第２積分器１２０の出力は、比較器１８０に供給される。また、比較器１８０の出力は、ＤＡ変換器１９０に供給され、ＤＡ変換器１９０の出力は、第１積分器１１０における抵抗１０５、第２積分器１２０における抵抗１１５に供給される。第２積分器１２０の出力は、連続時間ΔΣ型ＡＤ変換器１０の残差電圧として出力される。
　連続時間ΔΣ型ＡＤ変換器１０において、リセット信号がハイ状態のとき、キャパシタ１０２、１１２がそれぞれリセットされる。リセット信号がロー状態のとき、第１積分器１１０は、ＡＤＣ入力信号とＤＡ変換器１９０の出力との差分信号を積分する。第２積分器１２０は、第１積分器１１０の出力電圧とＤＡ変換器１９０の出力との差分信号を積分する。比較器１８０は、第２積分器１２０の出力電圧と基準信号との差分信号を受けて、不図示のクロック信号を用いて比較動作を行う。ＤＡ変換器１９０は、比較器１８０の出力信号に応じてアナログ電圧を出力する。ＤＡ変換器１９０は、例えば、式（１）で示される１ビットの伝達関数に従って入力信号に応じたアナログ電圧を出力するように構成されうる。
Figure JPOXMLDOC01-appb-M000001
 　・・・（１）
　ここで、ＤＡＣｉｎは比較器１８０の出力信号、Ｖｒは連続時間ΔΣ型ＡＤ変換器１０における不図示の基準信号、ＤＡＣｏｕｔはＤＡ変換器１９０の出力信号であり、基準信号は０である。図３のＡＤ変換回路１は、リセット信号がロー状態からハイ状態になるまでの期間において、積分動作、比較動作およびデジタルアナログ変換を繰り返し行う。
　図３の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤ変換回路として構成されている。また、図３の例では、ＡＤ変換回路１は、比較器１８０、ＤＡ変換器１９０が共に１ビットの構成を有する。しかし、比較器１８０およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５と第２積分器１２０の抵抗１１５を比較器１８０およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。比較器１８０とＤＡ変換器１９０を複数ビットで構成することで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。また、第２積分器１２０と比較器１８０との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。積分器の個数を増やすことで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。
　図４には、連続時間ΔΣ型ＡＤ変換器１０の第２構成例として、フィードフォワード経路を有する２次の連続時間ΔΣ型ＡＤ変換器の構成が示されている。第２構成例の連続時間ΔΣ型ＡＤ変換器１０は、第１積分器１１０と、第２積分器１３０と、４入力比較器１８１と、デジタルアナログ変換器（ＤＡ変換器）１９０とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１３０は、抵抗１１１、キャパシタ１１２、スイッチ１１３、および増幅器１１４を含みうる。
　第１積分器１１０の入力端子には、切替回路３０の出力がＡＤＣ入力信号として供給される。第１積分器１１０の出力は、第２積分器１３０に供給され、第２積分器１３０の出力は、４入力比較器１８１に供給される。また、４入力比較器１８１の出力は、ＤＡ変換器１９０に供給され、ＤＡ変換器１９０の出力は、第１積分器１１０における抵抗１０５に供給される。
　図４に示される第２構成例の動作は、図３に示される第１構成例の動作と同様である。第２構成例では、切替回路３０からＡＤＣ入力信号として供給される信号が４入力比較器１８１に供給される。また、第１積分器１１０の出力および第２積分器１３０の出力が４入力比較器１８１に供給される。このような構成によれば、第１積分器１１０および第２積分器１３０から出力される信号の振幅を抑制可能であり、増幅器１０４および１１４の非線形性の影響を抑えることができる。これにより、連続時間ΔΣ型ＡＤ変換器１０の非直線性ひずみ特性を改善できる。
　図４の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤＣとして構成されている。また、図４の例では、ＡＤ変換回路１は、４入力比較器１８１およびＤＡ変換器１９０が共に１ビットの構成を有する。しかし、４入力比較器１８１およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５を４入力比較器１８１およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。また、第２積分器１３０と４入力比較器１８１との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。比較器とＤＡ変換器の複数ビット化、積分器の個数の増加により、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。
　図５には、連続時間ΔΣ型ＡＤ変換器１０における積分器の他の構成例としてのｇｍ－Ｃ型の積分器１４０の構成が示されている。積分器１４０は、スイッチ１４０１、１４０２、キャパシタ１４０３、トランスコンダクタンス１４０４、およびインバータ１４０５を含みうる。スイッチ１４０１は、リセット信号によって制御され、スイッチ１４０２は、インバータ１４０５によって反転されたリセット信号で制御される。リセット信号がハイ状態のとき、キャパシタ１４０３がリセットされる。リセット信号がロー状態のとき、入力信号に応じてトランスコンダクタンス１４０４で生成される電流とＤＡ変換器１９０の出力信号電流との差電流と、キャパシタ１４０３により積分動作が行われる。ｇｍ－Ｃ型の積分器１４０を第１積分器１１０として用いる場合、ＤＡ変換器１９０の出力は、トランスコンダクタンス１４０４の出力に接続される。本構成においては、抵抗とキャパシタと増幅器で構成される積分器と同様の機能を実現しながら、消費電力が低減できる。
　図６には、４入力比較器１８１の構成例が示されている。４入力比較器１８１は、ラッチ型比較器６５０と、ＳＲフリップフロップ６６０とを含みうる。ラッチ型比較器６５０は、例えば、ＰＭＯＳ型トランジスタ６０１、６０２、６０３、６０４、ＮＭＯＳ型トランジスタ６１０、６１１、６１２、６１３、入力トランジスタ６２０、６２１、６２２、６３０、６３１、６３２を含みうる。ＳＲフリップフロップ６６０は、ＮＡＮＤゲート６４０、６４１で構成されうる。図６に示された構成例では、４入力比較器１８１は、クロック信号がロー状態のとき、ラッチ型比較器６５０はリセット状態となり、出力信号である比較結果１と比較結果２はハイ状態となると共に、ＳＲフリップフロップ６６０は保持状態となる。クロック信号がハイ状態のとき、ラッチ型比較器６５０は、３入力信号それぞれに対して基準信号との差電圧に相当する内部信号を生成し、それら内部信号に応じた結果を比較結果１、２として出力する。ＳＲフリップフロップ６６０は、比較結果１、２に対応する信号を出力する。４入力比較器１８１においては、入力信号１－基準電圧、入力信号２－基準電圧、および、入力信号３－基準電圧、の加算電圧が、例えば正の電圧であれば、比較結果１はロー状態、比較結果２はハイ状態となり、出力信号はハイ状態となる。
　図６の構成例では、４入力の比較器が示されているが、入力トランジスタ数を増加させることで、３次以上の連続時間ΔΣ型ＡＤ変換器に対応した構成とすることができる。
　図７Ａには、残差電圧保持回路２０の構成例が示されている。図７Ｂには、残差電圧保持回路２０の動作に関するタイミングチャートが示されている。残差電圧保持回路２０は、例えば、スイッチ７０１、７０２、７０３、７１０、７１１、７２０、増幅器７３０、サンプルキャパシタ７４０を含む。スイッチ７０１、７０２は、切替信号によって制御される。スイッチ７０３は、サンプル信号によって制御される。スイッチ７１０、７１１は、反転された切替信号によって制御される。スイッチ７２０は、保持回路リセット信号によって制御される。切替信号がハイ状態、保持回路リセット信号がハイ状態、サンプル信号がロー状態のとき、サンプルキャパシタ７４０がリセットされる。切替信号がハイ状態、保持回路セット信号がロー状態、サンプル信号がハイ状態のとき、入力信号（連続時間ΔΣ型ＡＤ変換器１０の出力）に応じた電圧信号がサンプルキャパシタ７４０によってサンプリングされる。この時にサンプリングされる電圧信号は、上位ビット列に相当するＡＤ変換後の残差電圧となる。切替信号がロー状態、保持回路リセット信号がロー状態、サンプル信号がロー状態のとき、サンプルキャパシタ７４０にサンプリングされた電圧信号が保持される。本構成においては、入力信号のサンプリング動作とサンプリングした入力信号の保持を１つの増幅器７３０で実現することで、低消費電力化と実装面積の削減が可能である。なお、ここでは、切替信号が上位ビット列のＡＤ変換期間（第１期間）中はハイ状態である動作例を示したが、上位ビット列のＡＤ変換の終了までの任意の時間においてハイ状態とすることで、残差電圧保持回路２０の動作期間を削減でき、消費電力が低減できる。
　図１に示されたデジタル復調回路４０は、連続時間ΔΣ型ＡＤ変換器１０の上位ビット列に相当する１ビット時系列のΔΣ変調信号に対して式（２）に従うデジタル信号処理を行うことで、複数ビット復調信号を出力する。
Figure JPOXMLDOC01-appb-M000002
 　・・・（２）
　ここで、Ｍは、連続時間ΔΣ型ＡＤ変換器１０における上位ビット列に相当するＡＤ変換におけるオーバーサンプル比を示し、ｉは時系列で出力される比較結果の時間インデックスを示す。デジタル復調回路４０は、連続時間ΔΣ型ＡＤ変換器１０における下位ビット列に相当する１ビット時系列のΔΣ変調信号に対して式（３）に従うデジタル信号処理を行うことで、複数ビット復調信号を出力する。
Figure JPOXMLDOC01-appb-M000003
 　・・・（３）
　ここで、Ｎは、連続時間ΔΣ型ＡＤ変換器１０における、下位ビット列に相当するＡＤ変換におけるオーバーサンプル比を示し、ｉは時系列に出力される比較結果の時間インデックスを示す。
　図１に示された再構成回路５０は、上位ビット復調信号と下位ビット復調信号に対して式（４）に従う再構成処理を行う。この再構成処理は、上位ビット復調信号と下位ビット復調信号を組み合わせた信号を仮に１０進数とした場合（実際には２進数の信号である）、１０進数における最大値が１となるように正規化される。例えば、仮に１０進数とした場合に１５の値となる信号が生成された場合には、この再構成処理は上位ビット復調信号および下位ビット復調信号を１／１５倍とする。このようにして、仮に１０進数に置き換えた場合の値の最大値を１として正規化されたＭ＋Ｌビット分の最終Ａ／Ｄ変換結果である最終デジタル信号を得る。
Figure JPOXMLDOC01-appb-M000004
 　・・・（４）
　なお、ＭとＮとは、同一であってもよいし、互いに異なってもよい。
　図８には、本開示の第２実施形態のＡＤ変換回路１の構成が示されている。ＡＤ変換回路１は、２段の連続時間ΔΣ型ＡＤ変換回路として構成されている。ＡＤ変換回路１は、入力端子ＩＮに与えられるアナログ信号をデジタル信号に変換し出力端子ＯＵＴから出力する。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤ変換器１１、および、切替回路３０を備えうる。また、ＡＤ変換回路１は、デジタル復調回路４０、および、再構成回路５０を備えうる。連続時間ΔΣ型ＡＤ変換器１１は、差分信号を積分する積分回路を含みうる。切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号を連続時間ΔΣ型ＡＤ変換器１０に与える。また、切替回路３０は、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１１の積分回路から出力された電圧に応じた電圧信号を連続時間ΔΣ型ＡＤ変換器１１に与える。第１期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の上位ビット列を生成するためのＡＤ変換を行う期間である。第２期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の下位ビット列を生成するためのＡＤ変換を行う期間である。上位ビット列は、複数ビットで構成されうる。また、下位ビット列は、複数ビットで構成されうる。
　連続時間ΔΣ型ＡＤ変換器１１は、第１期間の終了時において連続時間ΔΣ型ＡＤ変換器１１から出力される残差電圧に応じた電圧信号を保持（サンプル）し、第２期間において、その電圧信号を切替回路３０に供給する。
　第１期間において、連続時間ΔΣ型ＡＤ変換器１１は、上位ビット列に相当するＡ／Ｄ変換を行う。また、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１１が保持（サンプル）した残差電圧に応じた電圧信号は、切替回路３０を介して連続時間ΔΣ型ＡＤ変換器１１の入力端子に提供される。その後、第２期間において、連続時間ΔΣ型ＡＤ変換器１１は、下位ビット列に相当するＡ／Ｄ変換を行う。第１期間において連続時間ΔΣ型ＡＤ変換器１１から出力される時系列のΔΣ変調信号（上位ビット列）は、デジタル復調回路４０でそれぞれ複数ビットのデジタル信号に復調される。また、第２期間において連続時間ΔΣ型ＡＤ変換器１０から出力される時系列のΔΣ変調信号（下位ビット列）は、デジタル復調回路４０でそれぞれ複数ビットのデジタル信号に復調される。再構成回路５０は、デジタル復調回路４０によって復調された上位ビット列のデジタル信号と下位ビット列のデジタル信号とに基づいて、出力デジタル信号を生成する。連続時間ΔΣ型ＡＤ変換器１１の内部信号、デジタル復調回路４０の内部信号は、リセット信号に従って、第１期間の開始前、および、第２期間の開始前にリセットされる。本構成により、連続時間ΔΣ型ＡＤ変換器１１において第１期間の終了時における残差電圧に応じた電圧信号が保持されることによって、２段の連続時間ΔΣ型ＡＤ変換回路としてのＡＤ変換回路１を実現することができる。
　図９には、連続時間ΔΣ型ＡＤ変換器１１の第１構成例として、２次の連続時間ΔΣ型ＡＤ変換器の構成が示されている。第１構成例の連続時間ΔΣ型ＡＤ変換器１１は、第１積分器１１０と、第２積分器１２１と、比較器１８０と、デジタルアナログ変換器（ＤＡ変換器）１９０と、インバータ１９５とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１２１は、例えば、抵抗１１１、１１５、キャパシタ１１２、１４１、スイッチ１１３、１３１、１３２、１３３、１３４、１４２、増幅器１１４、１４３を含みうる。
　第１積分器１１０の入力端子には、切替回路３０の出力がＡＤＣ入力信号として供給される。第１積分器１１０の出力は、第２積分器１２１に供給され、第２積分器１２１の出力は、比較器１８０に供給される。また、比較器１８０の出力は、ＤＡ変換器１９０に供給され、ＤＡ変換器１９０の出力は、第１積分器１１０における抵抗１０５、第２積分器１２１における抵抗１１５に供給される。第２積分器１２１の出力は、連続時間ΔΣ型ＡＤ変換器１１の残差電圧として出力される。
　切替信号がハイ状態のとき、抵抗１１１、１１５と、スイッチ１１３、１３１、１３３、キャパシタ１１２、増幅器１１４で構成される積分器が前述の上位ビット列に相当するＡ／Ｄ変換における積分動作を行う。上位ビット列に相当するＡ／Ｄ変換終了後、切替信号がロー状態となり、キャパシタ１１２および増幅器１１４により残差電圧に応じた電圧信号が保持される。切替信号がロー状態のとき、抵抗１１１、１１５と、スイッチ１３２、１３４、１４２、キャパシタ１４１、増幅器１４３で構成される積分器が下位ビット列に相当するＡ／Ｄ変換における積分動作を行う。本構成においては、第２積分器１２１で残差電圧保持回路を実現することで、制御信号を削減し、またスイッチの個数を削減することで実装面積を削減できる。
　図９の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤ回路として構成されている。また、図９の例では、ＡＤ変換回路１は、比較器１８０、ＤＡ変換器１９０が共に１ビットの構成を有する。しかし、比較器１８０およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５と第２の積分器１２１の抵抗１１５を比較器１８０およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。また、第２積分器１２１と比較器１８０との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。積分器の個数を増やすことで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。
　図１０には、連続時間ΔΣ型ＡＤ変換器１１の第２構成例として、フィードフォワード経路を有する２次の連続時間ΔΣ型ＡＤ変換器の構成が示されている。第２構成例の連続時間ΔΣ型ＡＤ変換器１１は、第１積分器１１０と、第２積分器１２２と、４入力比較器１８１と、デジタルアナログ変換器（ＤＡ変換器）１９０と、インバータ１９５とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１２２は、例えば、抵抗１１１、キャパシタ１１２、１４１、スイッチ１１３、１３１、１３２、１３３、１３４、１４２および増幅器１１４、１４３を含みうる。図１０に示された第２構成例の連続時間ΔΣ型ＡＤ変換器１１の動作は、図９に示された第１構成例の連続時間ΔΣ型ＡＤ変換器１１の動作と同様であり、また、第１実施形態の第２構成例（図４）で説明したメリットがある。
　図１０の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤ回路として構成されている。また、図１０の例では、ＡＤ変換回路１は、４入力比較器１８１およびＤＡ変換器１９０が共に１ビットの構成を有する。しかし、４入力比較器１８１およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５を４入力比較器１８１およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。また、第２積分器１３１と４入力比較器１８１との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。
　図１１には、連続時間ΔΣ型ＡＤ変換器１１の第３構成例として、フィードフォワード経路を有する２次の連続時間ΔΣ型ＡＤ変換器の構成が示されている。第３構成例の連続時間ΔΣ型ＡＤ変換器１１は、第１積分器１１０と、第２積分器１２３と、４入力比較器１８１と、ＤＡ変換器１９０と、インバータ１９５と、スイッチ２００、２１０と、インバータ１９５、１９６とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１２３は、例えば、キャパシタ１１２、１５４と、スイッチ１１３、１３１、１５１、１５２、１５３、１５５、１５６と、増幅器１１４、１５７とを含みうる。
　図１２には、図１１の第３構成例の連続時間ΔΣ型ＡＤ変換器１１の動作が示されている。第３構成例の連続時間ΔΣ型ＡＤ変換器１１では、第２積分器１２３の動作が上位ビット列に相当するＡ／Ｄ変換時と下位ビット列に相当するＡ／Ｄ変換時とで異なる。上位ビット列に相当するＡ／Ｄ変換時は、キャパシタ１１２、スイッチ１１３、１３１、１５３、１５５、１５６および増幅器１１４で構成されるスイッチトキャパシタ積分器によって積分動作が行われる。一方、下位ビット列に相当するＡ／Ｄ変換時は、スイッチ１５３、１５６、１５１、１５２および増幅器１５７で構成されるｇｍ－Ｃ型積分器によって積分動作が行われる。下位ビット列に相当するＡ／Ｄ変換時は、キャパシタ１１２および増幅器１１４で構成される保持回路によって残差電圧信号に応じた電圧信号が出力される。４入力比較器１８１に供給される第２積分器１２３の内部信号は、上位ビット列に相当するＡ／Ｄ変換時と下位ビット列に相当するＡ／Ｄ変換時とで異なり、スイッチ２００、２１０で切替えられる。第２積分器１２３をこのような構成とすることで、図１０に示された構成に比べて、抵抗の数を削減することができ、実装面積が削減できる。
　図１１の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤ回路として構成されている。また、図１１の例では、ＡＤ変換回路１は、４入力比較器１８１およびＤＡ変換器１９０が共に１ビットの構成を有する。しかし、４入力比較器１８１およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５を４入力比較器１８１およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。また、第１積分器１１０と第２積分器１２３との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。
　図１３には、本開示の第３実施形態のＡＤ変換回路１の構成が示されている。ＡＤ変換回路１は、２段の連続時間ΔΣ型ＡＤ変換回路として構成されている。ＡＤ変換回路１は、入力端子ＩＮに与えられるアナログ信号をデジタル信号に変換し出力端子ＯＵＴから出力する。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤ変換器１０、および、切替回路３０を備えうる。また、ＡＤ変換回路１は、残差電圧保持回路２０、デジタル復調回路４０、再構成回路５０、および、デジタル利得調整回路６０を備えうる。連続時間ΔΣ型ＡＤ変換器１０は、差分信号を積分する積分回路を含みうる。切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号を連続時間ΔΣ型ＡＤ変換器１０に与える。また、切替回路３０は、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０の積分回路から出力された電圧に応じた電圧信号を連続時間ΔΣ型ＡＤ変換器１０に与える。第１期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の上位ビット列を生成するためのＡＤ変換を行う期間である。第２期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の下位ビット列を生成するためのＡＤ変換を行う期間である。上位ビット列は、複数ビットで構成されうる。また、下位ビット列は、複数ビットで構成されうる。
　残差電圧保持回路２０は、第１期間の終了時において連続時間ΔΣ型ＡＤ変換器１０から出力される残差電圧に応じた電圧信号を保持（サンプル）し、第２期間において、その電圧信号を切替回路３０に供給する。残差電圧保持回路２０は、例えば、保持回路リセット信号およびサンプル信号により制御されうる。
　第１期間において、連続時間ΔΣ型ＡＤ変換器１０は、上位ビット列に相当するＡ／Ｄ変換を行い、第１期間の終了時に残差電圧保持回路２０によって保持されていた残差電圧に応じた電圧信号は、切替回路３０により、連続時間ΔΣ型ＡＤ変換器１０に提供される。その後、第２期間において、連続時間ΔΣ型ＡＤ変換器１０は、下位ビット列に相当するＡ／Ｄ変換を行う。第１期間において連続時間ΔΣ型ＡＤ変換器１０から出力される時系列のΔΣ変調信号（上位ビット列）は、デジタル復調回路４０でそれぞれ複数ビットのデジタル信号に復調される。また、第２期間において連続時間ΔΣ型ＡＤ変換器１０から出力される時系列のΔΣ変調信号（下位ビット列）は、デジタル復調回路４０でそれぞれ複数ビットのデジタル信号に復調される。再構成回路５０は、デジタル復調回路４０によって復調された上位ビット列のデジタル信号と下位ビット列のデジタル信号とに基づいて、出力デジタル信号を生成する。連続時間ΔΣ型ＡＤ変換器１０の内部信号、残差電圧保持回路２０が保持している電圧信号、デジタル復調回路４０の内部信号は、リセット信号に従って、第１期間の開始前、および、第２期間の開始前にリセットされる。
　デジタル利得調整回路６０は、デジタル復調回路４０と再構成回路５０との間に配置されうる。デジタル利得調整回路６０は、デジタル復調回路４０から出力されるデジタル信号に対して利得調整を行い、利得調整が行われたデジタル信号を再構成回路５０に供給しうる。デジタル利得調整回路６０は、例えば、デジタル復調回路４０から出力される下位ビット列のデジタル信号に対して利得調整を行い、デジタル復調回路４０から出力される上位ビット列のデジタル信号に対して利得調整を行わないように構成されうる。なお、デジタル利得調整回路５００によって印加するデジタルゲイン（補正値）は、ＡＤ変換の対象であるアナログ信号のＡＤ変換に先立って取得しておくことができる。例えば、基準値のアナログ信号をＡＤ変換回路２に入力し、本来得られるデジタル信号（期待値）と、実際にＡＤ変換回路２から出力されるデジタル信号とを比較することによって補正値を生成することができる。なお、さらに補正の精度を向上させる場合には、値の異なる複数の基準値のアナログ信号を用いて、補正値の取得動作を行うとよい。
　残差電圧保持回路２０では、例えば、増幅回路の有限利得により生じる利得誤差等、回路固有の誤差が発生しうる。そのような利得誤差により、上位ビット復調信号と下位ビット復調信号との間に、式（２）、（３）で示した理論値からの誤差が生じうる。これにより、Ａ／Ｄ変換器の非直線性ひずみとなり性能が低下しうる。本構成により、残差電圧保持回路の利得誤差をデジタル補正することで、非直線性ひずみを改善できる。
　図１４には、本開示の第３実施形態の別の構成例が示されている。図１４に示された構成例は、第２実施形態（図８）に対してデジタル利得調整回路６０を追加した構成を有する。
　図１８、図１９、図２０Ａ、図２０Ｂ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２を参照しながら第４実施形態の２段連続時間ΔΣ型ＡＤ変換回路１におけるアナログ回路部の構成および動作を説明する。なお、第４実施形態として言及しない事項は、第１乃至第３実施形態に従いうる。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤ変換器１０、切替回路３０、および、バッファ回路７０を備えうる。また、図示されていないが、連続時間ΔΣ型ＡＤ変換回路１は、第１乃至第４実施形態と同様に、デジタル復調回路４０、および、再構成回路５０を備えうる。
　切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号をバッファ回路７０に与え、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０から出力された残差電圧をバッファ回路７０に与える。第１期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の上位ビット列を生成するためのＡＤ変換を行う期間である。第２期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の下位ビット列を生成するためのＡＤ変換を行う期間である。上位ビット列は、複数ビットで構成されうる。また、下位ビット列は、複数ビットで構成されうる。
　バッファ回路７０は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０から切替回路３０を介して供給される残差電圧を第２期間にわたって保持する機能を有する。バッファ回路７０は、保持回路リセット信号およびサンプル信号によって制御される。バッファ回路７０は、上位ビット列を生成するためのＡ／Ｄ変換を行う第１期間は、切替回路３０の入力端子ＩＮに供給され切替回路３０から出力されるアナログ信号をバッファリングして連続時間ΔΣ型ＡＤＣ１０に出力する。バッファ回路７０は、上位ビット列を生成するための第１期間の終了時において連続時間ΔΣ型ＡＤＣ１０から出力される残差電圧を保持する。その後、第２期間において、バッファ回路７０は、その保持した残差電圧をバッファリングした電圧、即ち、残差電圧に応じた電圧を連続時間ΔΣ型ＡＤＣ１０に出力する。つまり、バッファ回路７０は、第１期間の終了時に連続時間ΔΣ型ＡＤＣ１０の積分回路から出力された残差電圧に応じた電圧信号を保持する機能を有する。
　連続時間ΔΣ型ＡＤＣ１は、図３に例示されるように、入力段に第１積分器１１０を有しうる。第１積分器１１０が電圧電流変換回路を有する場合、該電圧電流変換回路には、入力されるアナログ信号電圧に応じた直流電圧が流れる。例えば、連続時間ΔΣ型ＡＤ回路１０に対してアナログ信号を供給する回路としてソースフォロア回路が用いられた場合、アナログ信号の電圧値に応じた直流電流値がバイアス電流に加えて流れる。そのため、ソースフォロア回路の利得偏差が発生し、アナログ信号の直線性が劣化しうる。一方、第５実施形態のように、アナログ信号の入力経路にバッファ回路７０を配置することで、ソースフォロア回路においてアナログ信号の電圧値に応じて流れる直流電流が抑制されることで、直線性が改善される。加えて、残差電圧を保持する回路とバッファ回路７０の増幅器を共通化することで、回路構成要素および消費電力を増加させることなく直線性を改善することができる。
　図１９には、残差電圧を保持する機能を有するバッファ回路７０の第１構成例が示されている。バッファ回路７０は、増幅器８００および電圧保持回路８１０を有する。電圧保持回路８１０は、保持回路リセット信号およびサンプル信号によって制御され、連続時間ΔΣ型ＡＤＣ１０から供給される残差電圧を保持し出力する。バッファ回路７０は、例えば、２入力１出力の増幅器８００を用いてボルテージフォロア回路を構成とすることで実現されうる。
　第１期間において、入力端子ＩＮに与えられるアナログ信号は、増幅器８００を使ってバッファリングされる。第２期間において、第１期間の終了時に電圧保持回路８１０（残差電圧を保持する機能）によって保持された電圧が増幅器８００を使って保持され、かつバッファリングされることによって電圧信号が生成される。
　図２０Ａ、図２０Ｂには、切替回路３０およびバッファ回路７０を含む回路の具体的な構成例、タイミングチャートがそれぞれ示されている。電圧保持回路８１０は、スイッチ８１１、８１２および容量８１３で構成される。切替信号がローの期間において、入力端子ＩＮに供給されるアナログ信号は、増幅器８００（ボルテージフォロア回路）により構成されるバッファ回路７０に供給され、該ボルテージフォロア回路によりバッファリングされたアナログ信号が連続時間ΔΣ型ＡＤＣ１０に供給される。連続時間ΔΣ型ＡＤＣ１０が上位ビット列を生成するためのＡＤ変換を行う第１期間において上位ビット列の最終ビットのＡ／Ｄ変換の積分器蓄積が完了するまで、該ボルテージフォロア回路はアナログ信号をバッファリングし続ける。その後、サンプル信号がハイとなり、残差電圧が容量８１３に蓄積され、サンプル信号がローとなった以降は、蓄積された残差電圧が、保持回路リセット信号がハイとなるまで保持される。切替回路３０は、下位ビット列を生成するためのＡＤ変換を行う第２期間において、電圧保持回路８１０の出力信号を連続時間ΔΣ型ＡＤＣ１０に供給する。なお、保持回路リセット信号は、上位ビット列を生成するためのＡＤ変換を行う第１期間の開始時にハイとなり、第１期間における最後の積分器蓄積動作の前の任意の時点でローとなりうる。
　図２１Ａ、図２１Ｂには、切替回路３０およびバッファ回路７０を含む回路の第２構成例、タイミングチャートがそれぞれ示されている。図２１Ｃには、バッファ回路の状態の遷移が模式的に示されている。切替回路３０およびバッファ回路７０は、スイッチ８５１、８５２、８５３、８５４、８５５、８５６、８５７、８５８、容量８１３、ＯＲ回路８７０、増幅器８００で構成される。第２構成例の回路では、時刻ｔ１において、切替信号がハイ、サンプル信号がロー、保持回路リセット信号がハイ、ホールド信号がローとなり、図２１Ｃにおける状態Ｓ２１１となる。この時、増幅器８００とスイッチ８５８で構成されるボルテージフォロア回路でアナログ信号をバッファリングしながら、スイッチ８５２、８５５を用いて容量８１３の蓄積電荷がリセットされる。その後、時刻ｔ１から時刻ｔ２までの期間中の任意の時刻において、保持回路リセット信号がローとなり、リセット動作が完了する。時刻ｔ２において、サンプル信号がハイとなり、スイッチ８５７、８５２及び容量８１３により、図２１Ｃにおける状態Ｓ２１２となる。この状態では、残差信号がサンプルされる。時刻ｔ３において、切替信号がロー、サンプル信号がロー、ホールド信号がハイとなり、増幅器８００、容量８１３、スイッチ８５４、８５６、８５３により、図２１Ｃにおける状態Ｓ２１３となる。この状態は、回路は帰還回路を構成し、時刻ｔ２においてサンプルされた信号を保持しながらバッファリングする。
　本構成のように、サンプルした信号を、増幅器を用いた帰還回路により保持しながらバッファリングすることで、寄生容量等を介して容量に混入する妨害信号の除去能力が高まり、保持期間において出力される残差電圧の不要な誤差が低減されるメリットがある。
　図２２、図２３Ａ、図２３Ｂ、図２３Ｃを参照しながら第５実施形態の２段連続時間ΔΣ型ＡＤ変換回路１におけるアナログ回路部の構成および動作を説明する。なお、第５実施形態として言及しない事項は、第１乃至第４実施形態に従いうる。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤ変換器１０、切替回路３０、および、バッファ回路８０を備えうる。また、図示されていないが、連続時間ΔΣ型ＡＤ変換回路１は、第１乃至第４実施形態と同様に、デジタル復調回路４０、および、再構成回路５０を備えうる。
　切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号をバッファ回路７０に与え、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０から出力された残差電圧をバッファ回路７０に与える。第１期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の上位ビット列を生成するためのＡＤ変換を行う期間である。第２期間は、入力端子ＩＮに与えられるアナログ信号に対応するデジタル信号の下位ビット列を生成するためのＡＤ変換を行う期間である。上位ビット列は、複数ビットで構成されうる。また、下位ビット列は、複数ビットで構成されうる。
　バッファ回路８０は、アナログ信号および残差電圧を保持する機能を有する。バッファ回路８０は、保持回路リセット信号およびサンプル信号によって制御される。バッファ回路８０は、上位ビット列を生成するためのＡ／Ｄ変換を行う第１期間の開始時に切替回路３０の入力端子ＩＮに供給され切替回路３０から出力されるアナログ信号を保持（サンプルホールド）し、その保持したアナログ信号をバッファリングして第１期間にわたって出力する。つまり、バッファ回路８０は、第１期間の開始時に入力端子ＩＮに与えられるアナログ信号を保持する機能を有する。バッファ回路７０は、上位ビット列を生成するための第１期間の終了時において連続時間ΔΣ型ＡＤＣ１０から出力される残差電圧を保持（サンプルホールド）する。その後、第２期間において、バッファ回路７０は、その保持した残差電圧をバッファリングした電圧、即ち、残差電圧に応じた電圧を連続時間ΔΣ型ＡＤＣ１０に出力する。つまり、バッファ回路８０は、第１期間の終了時に連続時間ΔΣ型ＡＤＣ１０の積分回路から出力された残差電圧に応じた電圧信号を保持する機能を有する。
　以上のように、第５実施形態では、残差電圧を保持する保持回路にバッファ回路の機能が追加されるとともに、アナログ信号をサンプルホールドする機能が追加される。これにより、アナログ信号のサンプルと、連続時間ΔΣ型ＡＤ変換回路へのアナログ信号の提供のための保持期間をパイプライン動作とすることができる。連続時間ΔΣ型ＡＤ変換回路に提供されるアナログ信号の整定時間がＡ／Ｄ変換期間に対して長時間である場合、該回路のパイプライン動作により、Ａ／Ｄ変換の高速化が可能となる。
　図２３Ａ、図２３Ｂには、切替回路３０およびバッファ回路８０を含む回路の具体的な構成例、タイミングチャートがそれぞれ示されている。該回路は、スイッチ８６０、８６１、８６２、８６３、８６４、８６５、８６６、８６７、８６８、８６９、容量８１５、８１６、ＡＮＤ回路８７５、８７８、８８０、ＯＲ回路８７７、インバータ回路８７６、８７９、増幅器８０１で構成される。該回路は、時刻ｔ１において、切替信号がハイ、サンプル信号がハイ、保持回路リセット信号がロー、ホールド信号がローとなり、図２３Ｃにおける状態Ｓ２３１となる。この状態では、増幅器８０１、容量８１６、スイッチ８６５、８６６で構成される帰還回路により、サンプルされた残差電圧をバッファリングしながら、スイッチ８６０、８６２を用いて容量８１５によってアナログ信号をサンプルする。その後、時刻ｔ２において、切替信号がロー、サンプル信号がロー、保持回路リセット信号がハイ、ホールド信号がハイとなり、図２３Ｃにおける状態Ｓ２３２となる。この時、増幅器８０１、容量８１５、スイッチ８６３、８６４で構成される帰還回路により、サンプルされたアナログ信号をバッファリングしながら、スイッチ８６７、８６８を用いて容量８１６をリセットする。時刻ｔ２からｔ３までの期間における任意の時刻において、保持回路リセット信号がローとなり、容量８１６のリセット動作が完了する。時刻ｔ３において、サンプル信号がハイ、ホールド信号がローとなり、容量８１６、スイッチ８６７、８６９で構成される回路で、残差電圧がサンプルされる。時刻ｔ４において、切替信号がハイ、サンプル信号がロー、ホールド信号がハイとなり、図２３Ｃにおける状態Ｓ２３４となる。増幅器８０１、容量８１６、スイッチ８６５、８６６で構成される帰還回路で、サンプルされた残差電圧をバッファリングしながら、スイッチ８６１、８６２を用いて容量８１５がリセットされる。第１期間において、入力端子ＩＮに与えられるアナログ信号は、増幅器８０１を使って保持され、かつバッファリングされる。第２期間において、第１期間の終了時に保持回路によって保持された電圧が増幅器８０１を使って保持され、かつバッファリングされることによって電圧信号が生成される。
　図２４、図２５、図２６、図２７を参照しながら第６実施形態の２段連続時間ΔΣ型ＡＤ変換回路１におけるアナログ回路部の構成および動作を説明する。なお、第６実施形態として言及しない事項は、第１乃至第５実施形態に従いうる。図２４には、第６実施形態のＡＤ変換回路１の構成が示されている。ＡＤ変換回路１は、連続時間ΔΣ型ＡＤＣ１０、残差電圧保持回路２０、切替回路３０、デジタル復調回路４０、再構成回路５０、電圧調整回路９０、バッファ回路９５を備えうる。連続時間ΔΣ型ＡＤ変換器１０は、差分信号を積分する積分回路を含みうる。切替回路３０は、第１期間中は、入力端子ＩＮに与えられるアナログ信号をバッファ回路９５を介して連続時間ΔΣ型ＡＤ変換器１０に与える。また、切替回路３０は、第１期間の後の第２期間中は、第１期間の終了時に連続時間ΔΣ型ＡＤ変換器１０の積分回路から出力された電圧に応じた電圧信号をバッファ回路９５を介して連続時間ΔΣ型ＡＤ変換器１０に与える。
　ＡＤ変換期間における連続時間ΔΣ型ＡＤＣ１０の内部電圧は、調整信号に基づいて電圧調整回路９０によって調整信号の信号値の近傍範囲内に調整される。連続時間ΔΣ型ＡＤＣ１０に内部電圧を調整する電圧調整回路９０を追加することで、図１８に示された第４実施形態で説明したメリットに加え、以下のようなメリットが提供される。それは、バッファ回路９５の動作点と連続時間ΔΣ型ＡＤＣ１０内の内部電圧の動作点とが異なる場合でも、連続時間ΔΣ型ＡＤＣ１０内のアナログ回路における内部電圧の動作点が調整信号の信号値の近傍範囲内に調整されることで直線性が改善されることである。
　図２５には、第６実施形態の連続時間ΔΣ型ＡＤ変換器１０および電圧調整回路９０の第１構成例が示されている。連続時間ΔΣ型ＡＤＣ１０は、第１積分器１１０と、第２積分器１２０と、比較器１８０と、ＤＡ変換器１９０とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１２０は、例えば、抵抗１１１、１１５、キャパシタ１１２、スイッチ１１３および増幅器１１４を含みうる。電圧調整回路９０は、第１調整回路９１０および第２電圧調整回路９２０を含みうる。図２５に示された連続時間ΔΣ型ＡＤＣ１０の動作は、図３に示された連続時間ΔΣ型ＡＤＣ１０の動作と同様である。
　第１積分器１１０の出力は、第２積分器１２０に供給され、第２積分器１２０の出力は、比較器１８０に供給される。また、比較器１８０の出力は、ＤＡ変換器１９０に供給され、ＤＡ変換器１９０の出力は、第１積分器１１０における抵抗１０５、第２積分器１２０における抵抗１１５に供給される。第２積分器１２０の出力は、連続時間ΔΣ型ＡＤＣ１０の残差電圧として出力される。
　第１積分器１１０において、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４が接続される第１内部ノードＮ１における第１内部信号は、第１調整回路９１０の調整ノードに接続される。第１内部ノードＮ１における第１内部信号は、第１調整回路９１０によって、第１調整回路９１０に入力される調整信号の信号値の近傍範囲（換言すると、所定範囲）内に調整される。第２積分器１２０において、抵抗１１１、１１５、キャパシタ１１２、スイッチ１１３および増幅器１１４が接続される第２内部ノードＮ２における第２内部信号は、第２調整回路９２０によって、第２調整回路９２０に入力される調整信号の近傍範囲（換言すると、所定範囲）内に調整される。以上の構成により、連続時間ΔΣ型ＡＤＣ１０のＡＤ変換期間において、第１積分器１１０、第２積分器１２０における第１内部信号、第２内部信号は、調整信号の近傍範囲内に調整される。
　なお、図２５では、単相回路の構成例を示したが、第１積分器１１０および第２積分器１２０が差動回路である場合においても、同様の構成で内部ノードの電圧を調整することができる。差動回路の場合、調整信号として入力される電圧は同相モード信号であり、また、第１、第２調整回路により調整される第１、第２内部ノードの電圧は同相モード電圧となる。
　図２５の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤＣとして構成されている。また、図２５の例では、ＡＤ変換回路１は、比較器１８０、ＤＡ変換器１９０が共に１ビットの構成を有する。しかし、比較器１８０およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５と第２積分器１２０の抵抗１１５を比較器１８０およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。比較器１８０とＤＡ変換器１９０を複数ビットで構成することで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。また、第２積分器１２０と比較器１８０との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。積分器の個数を増やすことで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。
　図２６には、第６実施形態の連続時間ΔΣ型ＡＤ変換器１１の第２構成例が示されている。連続時間ΔΣ型ＡＤＣ１０は、第１積分器１１０と、第２積分器１３０と、４入力比較器１８１と、ＤＡ変換器１９０とを含みうる。第１積分器１１０は、例えば、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４を含みうる。第２積分器１３０は、例えば、抵抗１１１、キャパシタ１１２、スイッチ１１３および増幅器１１４を含みうる。電圧調整回路９０は、第１調整回路９１０および第２電圧調整回路９２０を含みうる。
　第１積分器１１０の出力は、第２積分器１２０に供給され、第２積分器１２０の出力は、４入力比較器１８１に供給される。また、４入力比較器１８１の出力は、ＤＡ変換器１９０に供給され、ＤＡ変換器１９０の出力は、第１積分器１１０における抵抗１０５に供給される。第２積分器１３０の出力は、連続時間ΔΣ型ＡＤＣ１０の残差電圧として出力される。
　第１積分器１１０において、抵抗１０１、１０５、キャパシタ１０２、スイッチ１０３および増幅器１０４が接続される第１内部ノードにおける第１内部信号は、第１調整回路９１０の調整ノードに接続される。該内部ノードにおける第１内部信号は、第１調整回路９１０によって、第１調整回路９１０に入力される調整信号の信号値の近傍範囲内に調整される。第２積分器１３０において、抵抗１１１、キャパシタ１１２、スイッチ１１３および増幅器１１４が接続される第２内部ノードにおける第２内部信号は、第２調整回路９２０によって、第２調整回路９２０に入力される調整信号の近傍範囲内に調整される。以上の構成により、連続時間ΔΣ型ＡＤＣ１０のＡＤ変換期間において、第１積分器１１０、第２積分器１３０における第１内部信号、第２内部信号は、調整信号の近傍範囲内に調整される。
　なお、図２６では、単相回路の構成例を示したが、第１積分器１１０および第２積分器１２０が差動回路である場合においても、同様の構成で内部電圧を調整することができる。差動回路の場合、調整信号として入力される電圧は同相モード信号であり、また、第１、第２調整回路により調整される第１、第２内部電圧は同相モード電圧となる。
　図２６に示された連続時間ΔΣ型ＡＤＣ１０の動作は、図３に示された連続時間ΔΣ型ＡＤＣ１０の動作と同様である。図２６に示された連続時間ΔΣ型ＡＤＣ１０では、切替回路３０からＡＤＣ入力信号として供給される信号が４入力比較器１８１に供給される。また、第１積分器１１０の出力および第２積分器１３０の出力が４入力比較器１８１に供給される。このような構成によれば、第１積分器１１０および第２積分器１３０から出力される信号の振幅を抑制可能であり、増幅器１０４および１１４の非線形性の影響を抑えることができる。これにより、連続時間ΔΣ型ＡＤ変換器１０の非直線性ひずみ特性を改善できる。
　図２６の例では、ＡＤ変換回路１は、２次の連続時間ΔΣ型ＡＤＣとして構成されている。また、図２６の例では、ＡＤ変換回路１は、４入力比較器１８１、ＤＡ変換器１９０が共に１ビットの構成を有する。しかし、４入力比較器１８０およびＤＡ変換器１９０を複数ビットとし、第１積分器１１０の抵抗１０５を４入力比較器１８１およびＤＡ変換器１９０の分解能に応じて増加し、並列接続してもよい。また、第２積分器１３０と４入力比較器１８１との間に１以上の積分器を追加することで、３次以上の連続時間ΔΣ型ＡＤ変換器を構成してもよい。積分器の個数を増やすことで、連続時間ΔΣ型ＡＤ変換器１０のＡＤ変換速度を高速化できる。
　図２７には、第１調整回路９１０の詳細な構成例が示されている。第１調整回路９１０は、増幅器９３０、ＰＭＯＳ型トランジスタ９４０、電流源９５０で構成されうる。増幅器９３０の非反転入力端子には、調整信号が供給され、増幅器９３０の反転入力端子には、第１積分器１１０の内部ノードが接続されうる。増幅器９３０は、ＰＭＯＳ型トランジスタ９４０のゲートに接続されうる。ＰＭＯＳ型トランジスタ９４０のソースは、電流源９５０および増幅器９３０の反転入力端子に接続されうる。このような構成によれば、負帰還の原理により、第１積分器１１０の内部ノードの電圧が調整信号の信号値の近傍範囲内に制御される。第２調整回路９２０は、第１調整回路９１０と同様の構成を有しうる。図２５に示された構成は、負帰還の原理で調整対象である内部ノードの電圧を調整する回路の一例であり、同種の機能を実現する回路であれば、他の構成が第１積分器１１０、第２積分器１３０の内部ノードの電圧を調整するために採用されうる。
　図１５には、本開示の第７実施形態の光電変換装置ＰＥＣの構成が示されている。光電変換装置ＰＥＣは、画像を撮像し出力する固体撮像装置として構成されうる。あるいは、光電変換装置ＰＥＣは、画像を撮像し、撮像された画像から得られる信号を出力する装置として構成されうる。
　光電変換装置ＰＥＣは、例えば、画素アレイ（複数の光電変換部で構成されるアレイ）８００と、垂直駆動回路８３０と、読出回路（電流源、ＡＤＣ）８１０と、制御回路８５０と、信号処理回路８２０とを備えうる。読出回路８１０は、複数の垂直線８４０にそれぞれ接続された複数の電流源と、選択された行の画素から複数の垂直線８４０に出力された信号をＡＤ変換するＡＤ変換器とを含みうる。読出回路８１０の各ＡＤ変換器は、第１乃至第４実施形態に代表される２段の連続時間ΔΣ型ＡＤ変換回路が適用されうる。これにより、読出回路８１０を小型化することができる。
　光電変換装置ＰＥＣは、画素アレイ８００から各画素からリセットレベルと、光電変換によって発生した光信号レベルを読出回路８１０によって読み出すように構成されうる。読出回路８１０は、リセットレベルのデジタル信号、および、光信号レベルのデジタル信号を出力するように構成されうる。信号処理回路８２０は、リセットレベルのデジタル信号および光信号レベルのデジタル信号に対してＣＤＳ処理を行い、ＣＤＳ処理された信号を出力するように構成されうる。画素アレイ８００、垂直駆動回路８３０、読出回路８１０、制御回路８５０および信号処理回路８２０は、１つの基板に構成されてもよいし、複数の基板に分配して構成された後に積層されてもよいし、複数のチップに分割されて構成されてもよい。光電変換装置ＰＥＣはＣＭＯＳイメージセンサでありうる。また、光電変換装置ＰＥＣは表面照射型のセンサであっても良いし、裏面照射型のセンサであっても良い。
　以下、上記の第７実施形態に係る光電変換装置ＰＥＣを用いた光電変換システムの一例を説明する。
　図１６は、一実施形態に係る光電変換システム１２００の構成を示すブロック図である。本実施形態の光電変換システム１２００は、光電変換装置１２１５を含む。ここで、光電変換装置１２１５には、第４実施形態に係る光電変換装置ＰＥＣを適用することができる。光電変換システム１２００は、例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１６では、光電変換システム１２００としてデジタルスチルカメラの例を示している。
　図１６に示す光電変換システム１２００は、光電変換装置１２１５、被写体の光学像を光電変換装置１２１５に結像させるレンズ１２１３、レンズ１２１３を通過する光量を可変にするための絞り１２１４、レンズ１２１３の保護のためのバリア１２１２を有する。レンズ１２１３および絞り１２１４は、光電変換装置１２１５に光を集光する光学系である。撮像用途に使用される光電変換システムは撮像システムとも称される。
　光電変換システム１２００は、光電変換装置１２１５から出力される出力信号の処理を行う信号処理部１２１６を有する。信号処理部１２１６は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２０９を有する。更に光電変換システム１２００は、撮像データの記録または読み出しを行うための半導体メモリ等の記録媒体１２１１、記録媒体１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１０を有する。記録媒体１２１１は、光電変換システム１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１２１０から記録媒体１２１１との通信や外部Ｉ／Ｆ部１２０９からの通信は無線によってなされてもよい。
　更に光電変換システム１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１２０８、光電変換装置１２１５と信号処理部１２１６に各種タイミング信号を出力するタイミング発生部１２１７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１２００は、少なくとも光電変換装置１２１５と、光電変換装置１２１５から出力された出力信号を処理する信号処理部１２１６とを有すればよい。タイミング発生部１２１７は光電変換装置に搭載されていてもよい。全体制御・演算部１２０８およびタイミング発生部１２１７は、光電変換装置１２１５の制御機能の一部または全部を実施するように構成してもよい。
　光電変換装置１２１５は、画像用信号を信号処理部１２１６に出力する。信号処理部１２１６は、光電変換装置１２１５から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１２１６は、画像用信号を用いて、画像を生成する。また、信号処理部１２１６は、光電変換装置１２１５から出力される信号に対して測距演算を行ってもよい。なお、信号処理部１２１６やタイミング発生部１２１７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１２１６やタイミング発生部１２１７は、画素が配された基板に設けられていてもよいし、別の基板に設けられている構成であってもよい。上述した各実施形態の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
　他の実施形態の光電変換システムあるいは移動体について、図１７Ａ、図１７Ｂを用いて説明する。図１７Ａ、図１７Ｂは、本実施形態による光電変換システムあるいは移動体の構成例を示す概略図である本実施形態では、光電変換システムとして、車載カメラの一例を示す。
　図１７Ａ、図１７Ｂは、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光電変換システム１３０１には、光学系１３１４、光電変換装置１３０２および画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力されるようになっている。
　集積回路１３０３は、撮像システム用途向けの集積回路であり、メモリ１３０５を含む画像処理部１３０４、光学測距部１３０６、測距演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦や、測距を行う。測距演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。
　集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
　主制御部１３１３は、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。
　集積回路１３０３は、主制御部１３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。
　光電変換システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態および自車外環境や他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１３０１や車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
　また、光電変換システム１３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
　発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
　本願は、２０２３年４月１７日提出の日本国特許出願特願２０２３－０６７３７６、２０２３年９月２５日提出の日本国特許出願特願２０２３－１６１７０６、２０２４年１月２５日提出の日本国特許出願特願２０２４－００９６０１を基礎として優先権を主張するものであり、その記載内容の全てを、ここに援用する。
１：ＡＤ変換回路、１０：連続時間ΔΣ型ＡＤ変換器、２０：差分電圧保持回路、３０：切替え回路

Claims (25)

  1. 　入力端子に与えられるアナログ信号をデジタル信号に変換するＡＤ変換回路であって、
    　差分信号を積分する積分回路を含む連続時間ΔΣ型ＡＤ変換器と、
    　第１期間中は、前記入力端子に与えられるアナログ信号を前記連続時間ΔΣ型ＡＤ変換器に与え、前記第１期間の後の第２期間中は、前記第１期間の終了時に前記積分回路から出力された電圧に応じた電圧信号を前記連続時間ΔΣ型ＡＤ変換器に与える切替回路と、
    　を備えることを特徴とするＡＤ変換回路。
  2. 　前記第１期間の終了時に前記積分回路から出力された電圧に応じた前記電圧信号を保持し、前記第２期間中に前記切替回路を介して前記連続時間ΔΣ型ＡＤ変換器に前記電圧信号を提供する保持回路を更に備える、
    　ことを特徴とする請求項１に記載のＡＤ変換回路。
  3. 　前記保持回路は、前記積分回路から出力された電圧を増幅する増幅回路と、前記増幅回路の出力を前記電圧信号として保持するキャパシタと、を含む、
    　ことを特徴とする請求項２に記載のＡＤ変換回路。
  4. 　前記連続時間ΔΣ型ＡＤ変換器は、第１積分器と、前記第１積分器の出力に接続された第２積分器とを含み、
    　前記積分回路は、前記第２積分器である、
    　ことを特徴とする請求項１乃至３のいずれか１項に記載のＡＤ変換回路。
  5. 　前記積分回路は、ｇｍ－Ｃ型積分器である、
    　ことを特徴とする請求項１に記載のＡＤ変換回路。
  6. 　前記連続時間ΔΣ型ＡＤ変換器は、
    　前記積分回路の出力と基準信号とを比較する比較器と、
    　前記比較器の出力をアナログ信号に変換して前記積分回路に供給するＤＡ変換器と、を更に含む、
    　ことを特徴とする請求項１乃至５のいずれか１項に記載のＡＤ変換回路。
  7. 　前記連続時間ΔΣ型ＡＤ変換器は、第１積分器と、前記第１積分器の出力に接続された第２積分器とを含み、
    　前記積分回路は、前記第２積分器である、
    　ことを特徴とする請求項６に記載のＡＤ変換回路。
  8. 　前記比較器は、前記アナログ信号、前記第１積分器の出力および前記第２積分器の出力を前記基準信号と比較する、
    　ことを特徴とする請求項７に記載のＡＤ変換回路。
  9. 　前記積分回路は、前記第１期間の終了時に前記積分回路から出力される電圧に応じた前記電圧信号を保持する、
    　ことを特徴とする請求項１に記載のＡＤ変換回路。
  10. 　前記連続時間ΔΣ型ＡＤ変換器は、第１積分器と、前記第１積分器の出力に接続された第２積分器とを含み、
    　前記積分回路は、前記第２積分器であり、
    　前記第２積分器は、前記第１期間の終了時に前記第１積分器から出力される電圧に応じた前記電圧信号を保持する保持回路を含む、
    　ことを特徴とする請求項９に記載のＡＤ変換回路。
  11. 　前記第１期間における前記連続時間ΔΣ型ＡＤ変換器の出力に基づいて上位ビット列のデジタル信号を生成し、前記第２期間における前記連続時間ΔΣ型ＡＤ変換器の出力に基づいて下位ビット列のデジタル信号を生成するデジタル復調回路と、
    　前記上位ビット列のデジタル信号および前記下位ビット列のデジタル信号に基づいて出力デジタル信号を生成する再構成回路と、
    　を更に備えることを特徴とする請求項１乃至１０のいずれか１項に記載のＡＤ変換回路。
  12. 　前記デジタル復調回路と前記再構成回路との間に配置された利得調整回路を更に備える、
    　ことを特徴とする請求項１１に記載のＡＤ変換回路。
  13. 　前記利得調整回路は、前記下位ビット列のデジタル信号に対して利得調整を行う、
    　ことを特徴とする請求項１２に記載のＡＤ変換回路。
  14. 　前記第１期間と前記第２期間との間において前記連続時間ΔΣ型ＡＤ変換器がリセットされる、
    　ことを特徴とする請求項１乃至１３のいずれか１項に記載のＡＤ変換回路。
  15. 　前記切替回路の出力をバッファリングして前記連続時間ΔΣ型ＡＤ変換器に供給するバッファ回路を更に備える、
    　ことを特徴とする請求項１に記載のＡＤ変換回路。
  16. 　前記バッファ回路は、前記第１期間の終了時に前記積分回路から出力された電圧を保持する機能を有する、
    　ことを特徴とする請求項１５に記載のＡＤ変換回路。
  17. 　前記バッファ回路は、増幅器を含み、
    　前記第１期間において、前記入力端子に与えられる前記アナログ信号は、前記増幅器を使ってバッファリングされ、
    　前記第２期間において、前記第１期間の終了時に前記機能によって保持された電圧が前記増幅器を使って保持され、かつバッファリングされることによって前記電圧信号が生成される、
    　ことを特徴とする請求項１６に記載のＡＤ変換回路。
  18. 　前記バッファ回路は、前記第１期間の終了時に前記積分回路から出力された電圧を保持する機能を有し、前記バッファ回路は、前記第２期間において、前記第１期間の終了時に前記機能によって保持された前記電圧をバッファリングすることによって前記電圧信号を生成し、
    　前記バッファ回路は、前記第１期間の開始時に前記入力端子に与えられるアナログ信号を保持する機能を有し、前記バッファ回路は、前記第１期間において、前記第１期間の開始時に前記機能によって保持された前記アナログ信号をバッファリングして出力する、
    　ことを特徴とする請求項１５に記載のＡＤ変換回路。
  19. 　前記バッファ回路は、増幅器を含み、
    　前記第１期間において、前記入力端子に与えられる前記アナログ信号は、前記増幅器を使って保持され、かつバッファリングされ、
    　前記第２期間において、前記第１期間の終了時に前記機能によって保持された電圧が前記増幅器を使って保持され、かつバッファリングされることによって前記電圧信号が生成される、
    　ことを特徴とする請求項１８に記載のＡＤ変換回路。
  20. 　前記連続時間ΔΣ型ＡＤ変換器の内部ノードの電圧を所定範囲内に調整する調整回路を更に備える、
    　ことを特徴とする請求項１乃至１９のいずれか１項に記載のＡＤ変換回路。
  21. 　入力端子に与えられるアナログ信号をデジタル信号に変換するＡＤ変換回路であって、
    　差分信号を積分する積分回路を含む連続時間ΔΣ型ＡＤ変換器と、
    　第１期間中は、前記入力端子に与えられるアナログ信号を前記連続時間ΔΣ型ＡＤ変換器に与え、前記第１期間の後の第２期間中は、前記第１期間の終了時に前記積分回路から出力された電圧に応じた電圧信号を前記連続時間ΔΣ型ＡＤ変換器に与える回路と、
    　を備えることを特徴とするＡＤ変換回路。
  22. 　前記連続時間ΔΣ型ＡＤ変換器の内部ノードの電圧を所定範囲内に調整する調整回路を更に備える、
    　ことを特徴とする請求項２１に記載のＡＤ変換回路。
  23. 　光電変換部と、
    　前記光電変換部が出力するアナログ信号をデジタル信号に変換するように構成された請求項１乃至２２のいずれか１項に記載のＡＤ変換回路と、
    　を備えることを特徴とする光電変換装置。
  24. 　請求項２３に記載の光電変換装置と、
    　前記光電変換装置から出力される信号を処理する信号処理部と、
    　を備えることを特徴とする撮像装置。
  25. 　請求項２４に記載の撮像装置を備えることを特徴とする移動体。
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