WO2024201263A1 - 半導体装置、及び半導体装置の作製方法 - Google Patents

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insulating layer
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transistor
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井口貴弘
神長正美
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Semiconductor Energy Laboratory Co Ltd
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    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6339—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE or pulsed CVD

Definitions

  • One aspect of the present invention relates to a semiconductor device and a manufacturing method thereof.
  • One aspect of the present invention relates to a transistor and a manufacturing method thereof.
  • One aspect of the present invention relates to a display device having a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of the technical field of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, or manufacturing methods thereof.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. Also, it refers to any device that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including an integrated circuit, and an electronic component that houses a chip in a package are examples of semiconductor devices. Also, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.
  • Semiconductor devices having transistors are widely used in electronic devices. For example, in display devices, by reducing the area occupied by transistors, the pixel size can be reduced and higher definition can be achieved. For this reason, there is a demand for miniaturization of transistors.
  • Devices requiring high-definition display devices such as those for virtual reality (VR), augmented reality (AR), substitute reality (SR), and mixed reality (MR), are being actively developed.
  • VR virtual reality
  • AR augmented reality
  • SR substitute reality
  • MR mixed reality
  • display devices for example, light-emitting devices having organic EL (Electro Luminescence) elements or light-emitting diodes (LEDs: Light Emitting Diodes) have been developed.
  • organic EL Electro Luminescence
  • LEDs Light Emitting Diodes
  • Patent document 1 discloses a high-definition display device that uses organic EL elements.
  • the saturation of the transistor decreases.
  • a driving transistor that controls a current flowing through a light-emitting element (also called a light-emitting device) of a pixel of a display device is miniaturized, the channel length of the driving transistor becomes shorter. If this reduces the saturation of the driving transistor, the current flowing through the light-emitting element becomes unstable, and the light emission luminance of the light-emitting element may become unstable.
  • the current flowing through the light-emitting element may vary over time, and even when a still image is being displayed, the light emission luminance of the light-emitting element may vary over time.
  • high saturation means that the change in current in the saturation region in the Id-Vd characteristics of the transistor is small (the slope is small).
  • low saturation means that the change in current in the saturation region in the Id-Vd characteristics of the transistor is large (the slope is large).
  • One of the objectives of one embodiment of the present invention is to provide a transistor with high saturation. Another objective is to provide a transistor with a fine size. Another objective is to provide a transistor with good electrical characteristics. Another objective is to provide a semiconductor device including such a transistor. Another objective is to provide a highly reliable semiconductor device. Another objective is to provide a display device that can display high-quality images.
  • one of the objectives is to provide a small semiconductor device. Or, one of the objectives is to provide a semiconductor device with low wiring resistance. Or, one of the objectives is to provide a semiconductor device that operates at high speed. Or, one of the objectives is to provide a low-cost semiconductor device. Or, one of the objectives is to provide a semiconductor device with low power consumption. Or, one of the objectives is to provide a high-definition display device. Or, one of the objectives is to provide a method for manufacturing a semiconductor device with high productivity. Or, one of the objectives is to provide a method for manufacturing a semiconductor device with low manufacturing cost. Or, one of the objectives is to provide a new transistor, semiconductor device, display device, or a manufacturing method thereof.
  • One aspect of the present invention includes a transistor and a first insulating layer, the transistor having a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a semiconductor layer, a second insulating layer, and a third insulating layer, the first insulating layer being provided on the first conductive layer and having a first opening reaching the first conductive layer, the second conductive layer being provided on the first insulating layer and having a second opening having a region overlapping with the first opening, the third conductive layer having a region in contact with a side of the first insulating layer located within the first opening, the third conductive layer having a region in contact with the first conductive layer, and the top of the third conductive layer being in contact with the first insulating layer.
  • the second insulating layer may have a region located on the first insulating layer, and the second conductive layer may be provided on the second insulating layer.
  • the semiconductor layer may contain a metal oxide.
  • the metal oxide has two or three elements selected from In, element M, and Zn, and element M may be one or more elements selected from Al, Ga, Sn, Y, Ti, V, Cr, Mn, Fe, Co, Ni, Zr, Mo, Hf, Ta, W, La, Ce, Nd, Mg, Ca, Sr, Ba, B, Si, Ge, and Sb.
  • one aspect of the present invention includes forming a first conductive layer, forming a first insulating layer on the first conductive layer, forming a second conductive layer on the first insulating layer, processing the second conductive layer to form a first opening having an area overlapping with the first conductive layer, processing the first insulating layer to form a second opening that reaches the first conductive layer so as to have an area overlapping with the first opening, forming a conductive film to cover the first opening and the second opening, and performing anisotropic etching on the conductive film to form a second conductive layer having an area in contact with the first conductive layer and having a lower surface end on the first opening side of the second conductive layer.
  • a method for manufacturing a semiconductor device includes forming a third conductive layer so as to be located below the opening, forming an insulating film so as to cover the second conductive layer and the third conductive layer, forming a second insulating layer covering the third conductive layer by performing anisotropic etching on the insulating film until at least a part of the upper surface of the second conductive layer is exposed, forming a semiconductor layer so as to have a region in contact with the first conductive layer and a region in contact with the second conductive layer, forming a third insulating layer so as to have a region located inside the second opening, and forming a fourth conductive layer on the third insulating layer so as to have a region located inside the second opening.
  • one aspect of the present invention includes forming a first conductive layer, forming a first insulating layer on the first conductive layer, processing the first insulating layer to form a first opening that reaches the first conductive layer, forming a conductive film to cover the first opening, and performing anisotropic etching on the conductive film to form a second conductive layer having an area in contact with the first conductive layer and whose uppermost portion is located below the top surface end of the first insulating layer on the first opening side, and forming a second insulating layer to cover the first conductive layer, the second conductive layer, and the first insulating layer.
  • a method for manufacturing a semiconductor device includes forming a third conductive layer on the second insulating layer, the third conductive layer having a second opening having a region overlapping with the first opening, forming a third opening in the second insulating layer that reaches the first conductive layer inside the first opening, forming a semiconductor layer so as to have a region in contact with the first conductive layer and a region in contact with the third conductive layer, forming a third insulating layer so as to have a region located inside the first opening, and forming a fourth conductive layer on the third insulating layer so as to have a region located inside the first opening.
  • the semiconductor layer may be formed by forming a semiconductor film using the ALD method and then processing the semiconductor film.
  • One embodiment of the present invention can provide a transistor with high saturation. Or a transistor with a fine size can be provided. Or a transistor with good electrical characteristics can be provided. Or a semiconductor device including such a transistor can be provided. Or a highly reliable semiconductor device can be provided. Or a display device capable of displaying high-quality images can be provided.
  • a small-sized semiconductor device can be provided.
  • a semiconductor device with low wiring resistance can be provided.
  • a semiconductor device that operates at high speed can be provided.
  • a low-cost semiconductor device can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a high-definition display device can be provided.
  • a method for manufacturing a semiconductor device with high productivity can be provided.
  • a method for manufacturing a semiconductor device with low manufacturing cost can be provided.
  • a new transistor, semiconductor device, display device, or a method for manufacturing these can be provided.
  • Fig. 1A is a plan view showing a configuration example of a semiconductor device
  • Fig. 1B and Fig. 1C are cross-sectional views showing the configuration example of the semiconductor device.
  • 2A to 2C are plan views showing configuration examples of a semiconductor device.
  • 3A is a plan view showing a configuration example of a semiconductor device
  • FIG. 3B is a cross-sectional view showing the configuration example of a semiconductor device.
  • 4A and 4B are cross-sectional views showing a configuration example of a semiconductor device.
  • FIG. 5 is a cross-sectional view showing an example of the configuration of a semiconductor device.
  • 6A and 6B are plan and cross-sectional views illustrating a configuration example of a semiconductor device.
  • FIG. 7A, 7B1, and 7B2 are cross-sectional views showing configuration examples of a semiconductor device.
  • FIG. 8 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 9 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 10A is a plan view showing a configuration example of a semiconductor device
  • FIG. 10B is a cross-sectional view showing the configuration example of a semiconductor device.
  • Fig. 11A is a plan view showing a configuration example of a semiconductor device
  • Fig. 11B and Fig. 11C are cross-sectional views showing the configuration example of a semiconductor device.
  • 12A to 12D are plan views showing examples of the shapes of the openings.
  • FIG. 13A is a block diagram showing a configuration example of a display device
  • Fig. 13B is a plan view showing a configuration example of a pixel
  • Fig. 13C and Fig. 13D are circuit diagrams showing a configuration example of a pixel
  • 14A to 14D are circuit diagrams showing examples of pixel configurations.
  • 15A is a plan view showing an example of the configuration of a pixel
  • FIG 15B is a cross-sectional view showing an example of the configuration of a pixel.
  • 16A to 16I are circuit diagrams showing configuration examples of a semiconductor device.
  • 17A and 17B are plan and cross-sectional views illustrating a configuration example of a semiconductor device.
  • 18A and 18B are cross-sectional views showing a configuration example of a semiconductor device.
  • 19A and 19B are cross-sectional views showing a configuration example of a semiconductor device.
  • 20A is a plan view showing a configuration example of a semiconductor device
  • FIG 20B is a cross-sectional view showing the configuration example of a semiconductor device.
  • 21A and 21B are cross-sectional views showing a configuration example of a semiconductor device.
  • 22A is a plan view showing a configuration example of a semiconductor device
  • FIG 22B is a cross-sectional view showing the configuration example of a semiconductor device.
  • 23A is a plan view showing a configuration example of a semiconductor device
  • FIG 23B is a cross-sectional view showing the configuration example of a semiconductor device.
  • FIG 24A is a plan view showing a configuration example of a semiconductor device
  • FIG 24B is a cross-sectional view showing the configuration example of a semiconductor device.
  • 25A to 25C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 26A to 26C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 27A to 27C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 28A and 28B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 29A and 29B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 30A to 30C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 31A to 31C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 32A to 32C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 33A and 33B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 34A to 34G are plan views showing examples of pixel configurations.
  • 35A to 35K are plan views showing examples of pixel configurations.
  • FIG. 36 is a perspective view showing a configuration example of a display device.
  • 37A and 37B are cross-sectional views showing a configuration example of a display device.
  • FIG. 38 is a cross-sectional view showing a configuration example of a display device.
  • 39A to 39C are cross-sectional views showing configuration examples of a display device.
  • FIG. 40A and 40B are cross-sectional views showing a configuration example of a display device.
  • FIG. 41 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 42 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 43 is a cross-sectional view showing a configuration example of a display device.
  • 44A and 44B are cross-sectional views showing a configuration example of a display device.
  • 45A to 45D are diagrams showing an example of an electronic device.
  • 46A to 46F are diagrams showing an example of an electronic device.
  • 47A to 47G are diagrams showing an example of an electronic device.
  • ordinal numbers “first” and “second” are used for convenience and do not limit the number of components or the order of the components (e.g., the order of processes or the order of stacking).
  • an ordinal number attached to a component in one part of this specification may not match an ordinal number attached to the same component in another part of this specification or in the claims.
  • film and “layer” can be interchanged depending on the circumstances or situation.
  • conductive layer can be changed to the term “conductive film.”
  • insulating layer can be changed to the term “insulating film.”
  • semiconductor layer can be changed to the term “semiconductor film.”
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage and switching operations that control conduction or non-conduction.
  • transistor includes an IGFET (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT).
  • source and drain may be interchanged when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms “source” and “drain” may be used interchangeably.
  • electrically connected includes a connection via "something that has some kind of electrical action.”
  • something that has some kind of electrical action is not particularly limited as long as it allows the transmission and reception of electrical signals between the connected objects.
  • something that has some kind of electrical action includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • the off-state current refers to a leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state).
  • the off-state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • the normally-on characteristic refers to a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate.
  • the normally-off characteristic refers to a state in which no current flows through the transistor when no potential is applied to the gate or when a ground potential is applied to the gate.
  • planar shapes roughly match means that at least a portion of the contours of the stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, in which case it may also be said that the planar shapes roughly match. Furthermore, when the planar shapes match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • planar shape of a certain component refers to the contour shape of the component when viewed in a plane.
  • a planar view refers to a view from the normal direction of the surface on which the component is formed or the surface of the support (e.g., substrate) on which the component is formed.
  • a tapered shape refers to a shape in which at least a part of the side of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • the side of the structure, the substrate surface, and the surface to be formed do not necessarily need to be completely flat, and may be approximately planar with a fine curvature, or approximately planar with fine irregularities.
  • an oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • an oxide film includes a film having an oxynitride, and a nitride film includes a film having a nitride oxide.
  • a device fabricated using a metal mask or an FMM may be referred to as a device with an MM (metal mask) structure.
  • a device fabricated without using a metal mask or an FMM may be referred to as a device with an MML (metal maskless) structure.
  • SBS Side By Side
  • the SBS structure allows the materials and configuration to be optimized for each light-emitting element, which increases the freedom to select materials and configurations and makes it easier to improve brightness and reliability.
  • holes or electrons may be referred to as "carriers".
  • the hole injection layer or electron injection layer may be referred to as the "carrier injection layer”
  • the hole transport layer or electron transport layer may be referred to as the “carrier transport layer”
  • the hole block layer or electron block layer may be referred to as the "carrier block layer”.
  • the above-mentioned carrier injection layer, carrier transport layer, and carrier block layer may not be clearly distinguishable from each other depending on their cross-sectional shapes or characteristics.
  • one layer may have two or three functions among the carrier injection layer, carrier transport layer, and carrier block layer.
  • the light-emitting element has an EL layer between a pair of electrodes.
  • the EL layer has at least a light-emitting layer.
  • the layers (also called functional layers) that the EL layer has include a light-emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier block layer (a hole block layer and an electron block layer).
  • the light-receiving element also called a light-receiving device
  • one of the pair of electrodes may be referred to as a pixel electrode, and the other as a common electrode.
  • the sacrificial layer (which may also be called a mask layer) is located at least above the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers that make up the EL layer) and has the function of protecting the light-emitting layer during the manufacturing process.
  • an island-like light-emitting layer refers to a state in which the light-emitting layer is physically separated from the adjacent light-emitting layer.
  • step discontinuity refers to the phenomenon in which a layer, film, or electrode is divided due to the shape of the surface on which it is formed (e.g., a step, etc.).
  • the source electrode and the drain electrode are located at different heights, and a current flows in the semiconductor layer in the height direction.
  • the channel length direction has a component in the height direction (vertical direction), and therefore the transistor according to one embodiment of the present invention can also be called a vertical transistor, a vertical channel transistor, or a vertical channel transistor, etc.
  • an insulating layer that functions as a spacer is provided between a lower electrode, which is one of the source electrode or drain electrode of a transistor, and an upper electrode, which is the other.
  • the insulating layer that functions as a spacer may be simply referred to as a spacer, but the spacer may also be interpreted as an insulating layer.
  • the spacer is provided with a first opening that reaches the lower electrode, and the upper electrode is provided with a second opening that has an area that overlaps with the first opening.
  • the semiconductor layer in which the channel is formed is provided so as to have a region in contact with the lower electrode and a region in contact with the upper electrode, and also a region located inside the first opening and a region located inside the second opening.
  • a gate insulating layer and a gate electrode are provided overlapping the semiconductor layer. Since the source electrode, semiconductor layer, and drain electrode can be provided overlapping, the occupied area can be significantly reduced compared to so-called planar type transistors in which the semiconductor layer is arranged on a flat surface.
  • the channel length direction of the transistor with the above configuration has a vertical component
  • the channel length can be set to a value smaller than the limit resolution of the exposure device. This makes it possible to provide, for example, a transistor with a large on-current.
  • the saturation of the transistor may decrease. Therefore, for example, when the above transistor is applied to a drive transistor of a light-emitting device, the current flowing through the light-emitting element may become unstable, and the light emission brightness of the light-emitting element may become unstable. For example, the current flowing through the light-emitting element may vary over time, and even when a still image is displayed, the light emission brightness of the light-emitting element may vary over time.
  • a driving transistor of a light-emitting device refers to a transistor that has a function of controlling a current flowing to a light-emitting element of a pixel of a display device.
  • one of the source or drain of the driving transistor can be electrically connected to one electrode of the light-emitting element.
  • one electrode of the capacitance can be electrically connected to one of the source or drain of the driving transistor and one electrode of the light-emitting element, and the other electrode of the capacitance can be electrically connected to the gate of the driving transistor.
  • a backgate electrode is provided in the transistor according to one embodiment of the present invention.
  • the backgate electrode is provided inside a first opening of the spacer.
  • the backgate electrode is provided so as to have a region in contact with a side surface located in the first opening of the spacer and a region in contact with an upper surface of the lower electrode.
  • the gate electrode may be called a front gate electrode.
  • the gate electrode may be called a first gate electrode
  • the backgate electrode may be called a second gate electrode.
  • the backgate electrode may be called a first gate electrode
  • the gate electrode may be called a second gate electrode.
  • the backgate electrode is electrically connected to the lower electrode, which is one of the source electrode and drain electrode of the transistor.
  • the lower electrode functions as the source electrode of the transistor
  • DIBL drain-induced barrier lowering
  • the saturation of the transistor can be increased.
  • the display device can display a high-quality image. Note that when the lower electrode functions as the drain electrode of the transistor, the transistor of one embodiment of the present invention can function as a diode.
  • a lower electrode, a spacer, and an upper electrode are formed in this order.
  • a second opening is formed in the upper electrode, and a first opening is formed in the spacer.
  • a conductive film is formed so as to cover the first opening.
  • the conductive film is formed so as to cover the side surface of the spacer located within the first opening, and the upper surface of the lower electrode exposed by the first opening.
  • the conductive film is formed so as to have a region in contact with the side surface located within the first opening of the spacer, and a region in contact with the lower electrode.
  • anisotropic etching is performed on the conductive film. This allows a backgate electrode to be formed inside the first opening so as to be electrically connected to the lower electrode.
  • the backgate electrode can be formed along the side surface located within the first opening of the spacer so as to have a region inside the first opening that contacts the lower electrode.
  • an insulating film is formed so as to cover the back gate electrode.
  • anisotropic etching is performed on the insulating film to form a back gate insulating layer so as to cover the back gate electrode.
  • the gate insulating layer may be called a front gate insulating layer.
  • the gate insulating layer may be called a first gate insulating layer
  • the back gate insulating layer may be called a second gate insulating layer.
  • the back gate insulating layer may be called a first gate insulating layer
  • the gate insulating layer may be called a second gate insulating layer.
  • a semiconductor layer, a gate insulating layer, and a gate electrode are formed.
  • a transistor according to one embodiment of the present invention can be formed.
  • the back gate electrode is formed by anisotropic etching, unlike when the back gate electrode is formed by, for example, photolithography, there is no need to use a mask. Therefore, by using anisotropic etching, the back gate electrode can be formed without considering, for example, the accuracy of mask alignment. As described above, even if the first opening in which the back gate electrode is formed is miniaturized, it is possible to prevent, for example, the back gate electrode from not being formed inside the first opening. Therefore, the transistor of one embodiment of the present invention can be a transistor of a fine size.
  • ⁇ Configuration Example 1 of Semiconductor Device> 1A is a plan view illustrating a configuration example of a semiconductor device of one embodiment of the present invention, illustrating a configuration example of a transistor 100. Some components are not illustrated in FIG. Some components are also not illustrated in the plan views illustrated later.
  • FIG. 1B is a cross-sectional view taken along dashed line A1-A2 in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along dashed line B1-B2 in FIG. 1A.
  • FIGS. 2A, 2B, and 2C are plan views of FIG. 1A with some elements omitted.
  • the insulating layer 110 has a laminated structure of an insulating layer 110a on the substrate 102 and on the conductive layer 112a, an insulating layer 110b on the insulating layer 110a, and an insulating layer 110c on the insulating layer 110b. That is, FIG. 1B and FIG. 1C show an example in which the insulating layer 110 has a three-layer laminated structure. Note that the insulating layer 110 does not have to have a three-layer laminated structure, and may have, for example, a single-layer structure.
  • the insulating layer 110a can have a region in contact with the upper surface of the conductive layer 112a and a region in contact with the side surface of the conductive layer 112a.
  • the insulating layer 110c can have a region in contact with the lower surface of the conductive layer 112b.
  • the conductive layer 112b can have a region in contact with the upper surface of the insulating layer 110c.
  • the top of the conductive layer 103 is preferably located below the end of the upper surface of the insulating layer 110 on the opening 141 side. In other words, the conductive layer 103 is preferably not provided inside the opening 143 of the conductive layer 112b. This prevents, for example, the conductive layer 103 and the conductive layer 112b from contacting each other and causing a short circuit. Note that, although FIG. 1B and FIG.
  • the conductive layer 103 may have an area in contact with the side surface of the insulating layer 110c located in the opening 141.
  • the conductive layer 103 can be formed by forming a conductive film so as to cover the openings 141 and 143, and then performing anisotropic etching on the conductive film. This allows the conductive layer 112a to be formed inside the opening 141 so as to be electrically connected to the conductive layer 112a.
  • the conductive layer 103 is formed by anisotropic etching, unlike when the conductive layer 103 is formed by, for example, photolithography, there is no need to use a mask. Therefore, by using anisotropic etching, the conductive layer 103 can be formed without considering, for example, the accuracy of mask alignment. As described above, even if the opening 141 in which the conductive layer 103 is formed is miniaturized, it is possible to prevent, for example, the conductive layer 103 from not being formed inside the opening 141. Therefore, the transistor 100 can be a transistor of a fine size.
  • the insulating layer 105 is provided so as to cover the conductive layer 103 inside the opening 141.
  • the insulating layer 105 has, for example, a region in contact with the conductive layer 103 inside the opening 141 and a region in contact with the conductive layer 112a.
  • the insulating layer 105 can be formed by forming an insulating film to cover the openings 141 and 143, and then performing anisotropic etching on the insulating film.
  • the top of the insulating layer 105 can be made to coincide or approximately coincide with the upper surface of the conductive layer 112b.
  • the insulating layer 105 can have a region that contacts the side of the conductive layer 112b located within the opening 143.
  • the insulating layer 105a may be provided so as to cover at least a portion of the side of the conductive layer 112b, specifically, the side opposite the opening 143.
  • the insulating layer 105a may have a region in contact with the side of the conductive layer 112b opposite the opening 143.
  • the insulating layer 105a may be formed due to the formation process of the insulating layer 105. For example, when the top of the insulating layer 105 is located above the upper surface of the insulating layer 110, for example, the upper surface end of the insulating layer 110 on the opening 141 side, the insulating layer 105a may be provided.
  • the insulating layer 105a when the insulating layer 105 has a region in contact with the side located within the opening 143 of the conductive layer 112b, the insulating layer 105a may be provided.
  • the insulating layer 105a is formed, for example, as a residue when the insulating layer 105 is formed. Note that the insulating layer 105a may not be provided in some cases. For example, if the top of the insulating layer 105 coincides with the top surface of the insulating layer 110, for example, the top surface edge of the insulating layer 110 on the opening 141 side, or is located below the top surface of the insulating layer 110, the insulating layer 105a may not be provided.
  • the insulating layer 105 By forming the insulating layer 105 so that the insulating layer 105a is provided, it is possible to prevent the conductive layer 103 from being exposed by the above-mentioned anisotropic etching. This makes it possible to prevent the conductive layer 103 and the semiconductor layer 108 from coming into contact with each other and causing a short circuit.
  • FIG. 2A is a diagram in which the conductive layer 104 and the semiconductor layer 108 are omitted from FIG. 1A.
  • the insulating layer 105 is provided inside the opening 141 and the opening 143 so as to follow the outer periphery of the opening 141 and the opening 143 in a plan view.
  • FIG. 2B is a diagram in which the insulating layer 105 is further omitted from FIG. 2A. As shown in FIGS. 1B, 1C, and 2B, the conductive layer 103 is provided inside the opening 141 so as to follow the outer periphery of the opening 141 in a plan view.
  • Figure 2C is a diagram in which the insulating layer 110 is further omitted from Figure 2B. As shown in Figure 2C, the opening 143 of the conductive layer 112b has an area that overlaps with the conductive layer 103.
  • the semiconductor layer 108 has a region located inside the opening 141 and a region located inside the opening 143.
  • the semiconductor layer 108 is provided so as to cover the insulating layer 105.
  • the semiconductor layer 108 has a region in contact with the conductive layer 112a, a region in contact with the insulating layer 105, and a region in contact with the conductive layer 112b.
  • the semiconductor layer 108 is provided so as to have a region facing the conductive layer 103 through the insulating layer 105 inside the opening 141. In other words, the semiconductor layer 108 is provided so as to have a region overlapping with the semiconductor layer 108 through the insulating layer 105 inside the opening 141.
  • the insulating layer 106 is provided on the insulating layer 110 so as to cover the insulating layer 105a, the conductive layer 112b, and the semiconductor layer 108.
  • the insulating layer 106 is provided on the semiconductor layer 108 so as to have a region located inside the opening 141 and a region located inside the opening 143.
  • the insulating layer 106 functions as a gate insulating layer for the transistor 100.
  • the insulating layer 105a is provided between the insulating layer 110 and the insulating layer 106. As described above, the insulating layer 105a can have a region that contacts the side of the conductive layer 112b opposite the opening 143.
  • the conductive layer 104 is provided on the insulating layer 106.
  • the conductive layer 104 has a region located inside the opening 141 and a region located inside the opening 143.
  • the conductive layer 104 is provided so as to have a region facing the semiconductor layer 108 with the insulating layer 106 interposed therebetween inside the opening 141 and inside the opening 143.
  • the conductive layer 104 is provided so as to have a region overlapping with the semiconductor layer 108 with the insulating layer 106 interposed therebetween inside the opening 141 and the opening 143.
  • the conductive layer 104 functions as a gate electrode of the transistor 100.
  • the semiconductor layer 108 is provided in the opening 141 so as to have a region facing the conductive layer 103 via the insulating layer 105.
  • the conductive layer 104 is provided in the opening 141 so as to have a region facing the semiconductor layer 108 via the insulating layer 106.
  • the conductive layer 104 is provided in the opening 141 so as to have a region facing the conductive layer 103 via the insulating layer 105, the semiconductor layer 108, and the insulating layer 106.
  • the conductive layer 103 and the conductive layer 104 have a region overlapping with each other via the insulating layer 105, the semiconductor layer 108, and the insulating layer 106 within the opening 141.
  • the conductive layer 103 can be referred to as a backgate electrode.
  • the conductive layer 104 can be referred to as a front gate electrode.
  • the conductive layer 104 can be referred to as a first gate electrode, and the conductive layer 103 can be referred to as a second gate electrode.
  • the conductive layer 103 can be referred to as a first gate electrode, and the conductive layer 104 can be referred to as a second gate electrode.
  • the conductive layer 103 will be referred to as a backgate electrode.
  • the back gate electrode of the transistor 100 has a region that contacts the upper surface of the conductive layer 112a inside the opening 141. Therefore, the potential of the conductive layer 112a is supplied to the back gate electrode of the transistor 100. As a result, when the conductive layer 112a functions as the source electrode of the transistor 100, the occurrence of the DIBL effect is suppressed. Therefore, the transistor 100 can be a transistor with higher saturation than, for example, a transistor that does not have the conductive layer 103. In addition, by using the highly saturated transistor 100 as a driving transistor of a display device, specifically a light-emitting device, the display device can display a high-quality image. Note that when the conductive layer 112a functions as the drain electrode of the transistor 100, the transistor 100 can function as a diode.
  • a driving transistor of a light-emitting device refers to a transistor that has the function of controlling the current flowing to a light-emitting element of a pixel of a display device.
  • one of the source or drain of the driving transistor can be electrically connected to one electrode of the light-emitting element.
  • the conductive layers 112a, 112b, and 104 can each function as wiring, and the transistor 100 can be provided in a region where these wirings overlap. That is, in a circuit having the transistor 100 and wiring, the area occupied by the transistor 100 and the wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, and a small-sized semiconductor device can be obtained.
  • An insulating layer 107 is provided on the conductive layer 104 and on the insulating layer 106.
  • the insulating layer 107 is provided so as to cover the conductive layer 104.
  • the insulating layer 107 functions as a protective layer. It is preferable to use a material that does not easily diffuse impurities for the insulating layer 107. By providing the insulating layer 107, it is possible to preferably suppress the diffusion of impurities from the outside into the transistor 100, and to improve the reliability of the semiconductor device. Examples of impurities include water and hydrogen.
  • the insulating layer 107 has one or both of an inorganic insulating film and an organic insulating film.
  • the insulating layer 107 may have a stacked structure of an inorganic insulating film and an organic insulating film.
  • the insulating layer 107 can be made of a material that can be used for the insulating layer 110.
  • inorganic insulating films that can be used for the insulating layer 107 include oxide insulating films and nitride insulating films.
  • the insulating layer 107 can be made of one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate.
  • an organic insulating film is used for the insulating layer 107, for example, one or both of acrylic resin and polyimide resin can be used.
  • FIG. 3A is a plan view showing a configuration example of a semiconductor device of one embodiment of the present invention, and shows a configuration example of a transistor 100.
  • the width D143 and the channel width W100 are shown in the plan view shown in FIG. 1A.
  • FIG. 3B is an enlarged view including the configuration shown in FIG. 1B, and shows a configuration example of a transistor 100.
  • the cross-sectional view shown in FIG. 3B corresponds to the dashed dotted line A1-A2 shown in FIG. 3A.
  • the width D143, the channel width W100, the channel length L100, the thickness T110, and the angle ⁇ 110 are shown.
  • the region in contact with the conductive layer 112a functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112b functions as the other of the source region and the drain region
  • the channel length L100 of the transistor 100 is indicated by a dotted double-headed arrow. As shown in FIG. 3B, the channel length L100 can be the shortest distance between the portion of the semiconductor layer 108 that contacts the conductive layer 112a and the portion that contacts the conductive layer 112b in a cross-sectional view.
  • the channel length L100 of the transistor 100 is determined by the thickness T110 of the insulating layer 110 and the angle ⁇ 110 between the side located in the opening 141 of the insulating layer 110 and the surface on which the insulating layer 110 is to be formed (here, the upper surface of the conductive layer 112a). Therefore, for example, the channel length L100 can be set to a value smaller than the limit resolution of the exposure device, and a transistor of a fine size can be realized. Specifically, it is possible to realize a transistor with an extremely short channel length that could not be realized with conventional exposure devices for mass production of flat panel displays (for example, a minimum line width of about 2 ⁇ m or 1.5 ⁇ m). In addition, it is also possible to realize a transistor with a channel length of less than 10 nm without using the extremely expensive exposure devices used in cutting-edge LSI technology.
  • the channel length L100 is preferably 0.01 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.05 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.15 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2
  • the on-state current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit capable of high-speed operation can be manufactured. Therefore, by applying the semiconductor device of one embodiment of the present invention to a display device, the frame frequency of the display device can be increased.
  • the channel length L100 can be controlled by adjusting the thickness T110 and angle ⁇ 110 of the insulating layer 110. Note that in FIG. 3B, the thickness T110 of the insulating layer 110 is indicated by a dashed double-headed arrow.
  • the thickness T110 of the insulating layer 110 is preferably 0.01 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.05 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.15 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m
  • the channel width W100 is determined by the planar shape of the opening 143.
  • the width D143 of the opening 143 is indicated by a two-dot dashed double arrow.
  • the width D143 indicates the short side of the smallest rectangle that circumscribes the opening 143 in a planar view.
  • the width D143 of the opening 143 is equal to or greater than the limit resolution of the exposure device.
  • the width D143 is, for example, preferably 0.20 ⁇ m or more and less than 5.0 ⁇ m, more preferably 0.20 ⁇ m or more and less than 4.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 4.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 3.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and
  • the width D143 corresponds to the diameter of the opening 143
  • the channel width W10 can be made equal to the length of the outer periphery of the opening 143 in a planar view, and can be calculated as "D143 x ⁇ ".
  • the width of the opening 141 and the width of the opening 143 may differ from each other. Furthermore, the width of the opening 141 and the width of the opening 143 may each vary in the depth direction.
  • the width of the opening may be, for example, the average value of the width at the highest point of the insulating layer 110 in a cross-sectional view, the width at the lowest point, and the width at the midpoint between these.
  • the width of the opening may be, for example, any of the width at the highest point of the insulating layer 110 in a cross-sectional view, the width at the lowest point, and the width at the midpoint between these.
  • the planar shape of opening 141 and opening 143 are each circular.
  • the processing accuracy when forming the openings can be improved, and openings of fine size can be formed.
  • a circle is not limited to a perfect circle.
  • planar shape of the opening 141 refers to the shape of the upper end of the insulating layer 110 on the opening 141 side.
  • planar shape of the opening 143 refers to the shape of the lower end of the conductive layer 112b on the opening 143 side.
  • the planar shapes of the openings 141 and 143 can be made to match or roughly match each other.
  • the bottom surface end of the conductive layer 112b on the opening 143 side match or roughly match the top surface end of the insulating layer 110 on the opening 141 side.
  • the bottom surface of the conductive layer 112b refers to the surface on the insulating layer 110 side.
  • the top surface of the insulating layer 110 refers to the surface on the conductive layer 112b side.
  • the side surface located in the opening 141 of the insulating layer 110 is preferably tapered or vertical.
  • the angle ⁇ 110 between the side surface located in the opening 141 of the insulating layer 110 and the surface on which the insulating layer 110 is to be formed is preferably 90 degrees or less.
  • the coverage of the layer (e.g., the semiconductor layer 108) provided on the insulating layer 110 can be improved.
  • Figures 1B, 1C, and 3B show an example in which the side surface located in the opening 141 of the insulating layer 110 is tapered (angle ⁇ 110 is less than 90 degrees).
  • the top of the conductive layer 103 is portion 121.
  • the upper end of the insulating layer 110 on the opening 141 side is portion 123.
  • portion 121 is located below portion 123. This prevents, for example, the conductive layer 103 and the conductive layer 112b from contacting each other and causing a short circuit.
  • FIG. 3B shows an example in which the conductive layer 103 contacts the side surfaces of the insulating layer 110a and the insulating layer 110b located in the opening 141, but does not contact the side surface of the insulating layer 110c located in the opening 141, but the conductive layer 103 may have an area in contact with the side surface of the insulating layer 110c located in the opening 141.
  • region 125 a region of the semiconductor layer 108 facing the conductive layer 103 is referred to as region 125.
  • Region 125 faces the conductive layer 103 via the insulating layer 105.
  • region 127 a region of the conductive layer 104 functioning as the gate electrode of the transistor 100 facing the conductive layer 103 is referred to as region 127.
  • Region 127 and the conductive layer 103 face each other via the insulating layer 105, the semiconductor layer 108, and the insulating layer 106.
  • the electric field of the conductive layer 103 functioning as a back gate electrode can be applied to the region 125.
  • the electric field of the conductive layer 103 can also be applied to a region near the region 125 in some cases.
  • the conductive layer 103 is supplied with the potential of the conductive layer 112a functioning as one of the source electrode or drain electrode of the transistor 100.
  • the transistor 100 can be a transistor with higher saturation than, for example, a transistor without the conductive layer 103.
  • the shorter the distance between the portion 121 and the portion 123 in other words, the smaller the difference between the height of the portion 123 from the surface of the substrate 102 and the height of the portion 121 from the surface of the substrate 102, the larger the area of the region 125 can be. Therefore, the area of the region to which the electric field of the conductive layer 103 is not supplied in the channel formation region of the semiconductor layer 108 can be reduced. Therefore, the occurrence of the DIBL effect can be suitably suppressed, and the saturation of the transistor 100 can be improved.
  • the longer the distance between the portion 121 and the portion 123 in other words, the larger the difference between the height of the portion 123 from the surface of the substrate 102 and the height of the portion 121 from the surface of the substrate 102, the more it is possible to suppress the conductive layer 103 and the conductive layer 112b from coming into contact with each other and causing a short circuit.
  • the height of the portion 121 from the surface of the substrate 102 is as high as possible within a range in which the conductive layer 103 does not come into contact with the conductive layer 112b.
  • the greater the height of portion 121 from the surface of substrate 102 the larger the area of not only region 125 but also region 127 can be.
  • FIG. 3B shows an example in which the top of the insulating layer 105 and the top of the insulating layer 105a coincide or approximately coincide with the top surface of the conductive layer 112b. Specifically, an example is shown in which the top of the insulating layer 105 coincides or approximately coincides with the top surface end of the conductive layer 112b on the opening 143 side, and the top of the insulating layer 105a coincides or approximately coincides with the top surface end of the conductive layer 112b opposite the opening 143, but one embodiment of the present invention is not limited to this.
  • FIG. 4A is a cross-sectional view showing an example in which the top of the insulating layer 105 and the top of the insulating layer 105a are located between the bottom surface and the top surface of the conductive layer 112b.
  • the top of the insulating layer 105 is located between the bottom surface end and the top surface end of the conductive layer 112b on the opening 143 side.
  • the top of the insulating layer 105a is located between the bottom surface end and the top surface end of the conductive layer 112b opposite the opening 143.
  • Figure 4B is a cross-sectional view showing an example in which the top of insulating layer 105 is located below the bottom surface of conductive layer 112b.
  • the top of insulating layer 105 is located below the bottom surface end of conductive layer 112b on the opening 143 side.
  • the top of insulating layer 105 can be located below portion 123, which is the top surface end of insulating layer 110 on the opening 141 side.
  • the insulating layer 105a When the top of the insulating layer 105 is located below the bottom surface of the conductive layer 112b, the insulating layer 105a may not be provided. Note that even when the top of the insulating layer 105 is located above the bottom surface of the conductive layer 112b, the insulating layer 105a may not be provided.
  • top of the insulating layer 105 is located between the bottom surface and the top surface of the insulating layer 110c, but this is not a limitation of one embodiment of the present invention.
  • the top of the insulating layer 105 may be located between the bottom surface and the top surface of the insulating layer 110b.
  • the semiconductor layer 108 can have a region in contact with not only the top surface of the conductive layer 112b but also the side surface located within the opening 143. This allows the contact area between the semiconductor layer 108 and the conductive layer 112b to be larger than when the transistor 100 has the configuration shown in FIG. 3B, for example. This allows the contact resistance between the semiconductor layer 108 and the conductive layer 112b to be reduced. This makes it possible to prevent defects such as poor contact in the transistor 100. On the other hand, by configuring the transistor 100 as shown in FIG. 3B, it is easier to prevent the semiconductor layer 108 and the conductive layer 103 from coming into contact with each other and causing a short circuit than when the transistor 100 has the configuration shown in FIG. 4A or FIG. 4B.
  • Figure 5 is a cross-sectional view showing an example in which the thickness of the conductive layer 112a shown in Figure 3B in the region in contact with the bottom surface of the semiconductor layer 108 or the bottom surface of the insulating layer 105 is thinner than the thickness in the region overlapping with the conductive layer 103 or the insulating layer 110.
  • a recess 129 is formed in the region of the conductive layer 112a in contact with the bottom surface of the semiconductor layer 108 or the bottom surface of the insulating layer 105.
  • height H104 is the height from the surface on which conductive layer 112a is formed (here, the upper surface of substrate 102) to the lowest point on the lower surface of conductive layer 104.
  • Height H112 is the height from the upper surface of substrate 102 to the lower surface of insulating layer 110 or conductive layer 103.
  • Height H112 can be the thickness of conductive layer 112a in the area other than recess 129.
  • the electric field of the gate electrode applied to the channel formation region near the conductive layer 112a can be strengthened, and the on-current of the transistor 100 can be increased.
  • the electric field of the gate electrode applied to the channel formation region can be made uniform. Note that even if the height H104 is equal to or approximately equal to the height H112, the electric field of the gate electrode applied to the channel formation region near the conductive layer 112a can be strengthened. In addition, the electric field of the gate electrode applied to the channel formation region can be made uniform.
  • the electrical characteristics when the conductive layer 112a is the source electrode and the conductive layer 112b is the drain electrode may differ from the electrical characteristics when the conductive layer 112a is the drain electrode and the conductive layer 112b is the source electrode.
  • the transistor 100 can be suitably used in a circuit configuration in which the source and drain are interchanged.
  • region 125 is not limited to the region facing the conductive layer 103 through the insulating layer 105 of the semiconductor layer 108, but also includes the region facing the conductive layer 112a through the insulating layer 105.
  • the thickness of the conductive layer 112a may be adjusted as appropriate so that the height H104 is, for example, lower than the height H112.
  • the configuration of the conductive layer 112a shown in FIG. 5 may also be applied to other configuration examples, for example, configuration examples shown in other drawings.
  • the conductive layer 112a shown in FIG. 4A may have a recess 129.
  • the conductive layer 112a shown in FIG. 4B may have a recess 129.
  • FIGS. 6A, 6B, and 7A are diagrams showing an example in which the conductive layer 112a has a two-layer laminated structure of a conductive layer 112a1 and a conductive layer 112a2 having an area located on the conductive layer 112a1.
  • FIG. 6A is a plan view showing an example of the configuration of the conductive layer 112a1, the conductive layer 112a2, the conductive layer 103, the opening 141, and the opening 143. Note that in FIG. 6A, the conductive layer 103 is not hatched.
  • FIG. 6A the conductive layer 103 is not hatched.
  • FIG. 6B is a cross-sectional view of the conductive layer 112a shown in FIG. 5, corresponding to the plan view shown in FIG. 6A.
  • FIG. 6B is a cross-sectional view between the dashed lines A1-A2 shown in FIG. 6A.
  • FIG. 7A is a cross-sectional view between the dashed lines B1-B2 shown in FIG. 6A.
  • the conductive layer 112a2 is provided so as to cover the side surface of the conductive layer 112a1.
  • the conductive layer 112a2 is removed.
  • the bottom surface of the semiconductor layer 108 has a region in contact with the upper surface of the conductive layer 112a1.
  • the bottom surface of the insulating layer 105 has a region in contact with the upper surface of the conductive layer 112a1, and the side surface of the insulating layer 105 can have a region in contact with the side surface of the conductive layer 112a2.
  • the bottom surface of the conductive layer 103 has a region in contact with the upper surface of the conductive layer 112a2.
  • the thickness of the conductive layer 112a1 in the region overlapping the recess 129 is equal to the thickness of the conductive layer 112a1 in the region not overlapping the recess 129, but one aspect of the present invention is not limited to this.
  • the thickness of the conductive layer 112a1 in the region overlapping the recess 129 may be thinner than the thickness of the conductive layer 112a1 in the region not overlapping the recess 129. That is, in the recess 129, not only the conductive layer 112a2 but also a part of the conductive layer 112a1 may be processed.
  • the conductive layer 112a2 may be provided without exposing the upper surface of the conductive layer 112a1. That is, in the recess 129, the conductive layer 112a2 may not be completely removed and a part may remain. In this case, it can be said that the recess 129 is formed in the conductive layer 112a2.
  • the film thickness of the conductive layer 112a2 in the recess 129 is thinner than the film thickness of the conductive layer 112a2 in the area other than the recess 129.
  • the conductive layer 112a2 has a region extending in the A1-A2 direction. Therefore, it is preferable to use a material with low electrical resistivity for the conductive layer 112a2, for example, a material with electrical resistivity lower than that of the conductive layer 112a1, since this reduces the wiring resistance of the conductive layer 112a.
  • the conductive layer 112a1 can be made of a conductive oxide such as indium oxide, zinc oxide, In-Sn oxide, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide, In-Sn-Si oxide, or Ga-Zn oxide.
  • the conductive layer 112a2 can be made of a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the metal element.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the metal element.
  • the conductive layer 103 it is preferable to use a material with low electrical resistivity for the conductive layer 103, since the wiring resistance of the conductive layer 103 can be reduced.
  • the conductive layer 103 it is preferable to use a material similar to the material that can be used for the conductive layer 112a2, for example.
  • the conductive layer 112a2 and the conductive layer 103 can be made of the same material.
  • the etching selectivity of the conductive layer 112a to the conductive layer 103 may be lower than when, for example, a metal is used for one of the conductive layers 112a2 and 103 and a conductive oxide is used for the other of the conductive layers 112a2 and 103.
  • a conductive film to be the conductive layer 103 is formed and then processed by an etching method to form the conductive layer 103, as described in detail later.
  • the conductive layer 112a is also processed to form a recess 129 in the conductive layer 112a.
  • a semiconductor device having good transistor electrical characteristics and high reliability can be provided.
  • a semiconductor device having good transistor electrical characteristics and high reliability since it is easy to form the recess 129 in the conductive layer 112a, it is easy to form a transistor having a large on-current as described in FIG. 5.
  • Figures 7B1 and 7B2 are cross-sectional views showing an example in which the conductive layer 112a has a two-layered structure of a conductive layer 112a1 and a conductive layer 112a2 on the conductive layer 112a1, and the end of the conductive layer 112a1 and the end of the conductive layer 112a2 coincide or approximately coincide.
  • Figure 7B1 is a cross-sectional view taken along dashed lines A1-A2 in Figure 1A.
  • Figure 7B2 is a cross-sectional view taken along dashed lines B1-B2 in Figure 1A.
  • the number of manufacturing steps for the conductive layer 112a can be reduced compared to the example shown in Figure 7A.
  • the step of the surface on which the layer (e.g., insulating layer 110) formed on the conductive layer 112a is formed is reduced, and the coverage of the layer can be improved. This makes it possible to prevent defects such as step discontinuities or voids from occurring in the layer.
  • the conductive layer 112a has a two-layer stacked structure, but the conductive layer 112a may have a three-layer or more stacked structure.
  • the conductive layer 112a shown in the figures other than Figs. 6A to 7B2 may have a two-layer stacked structure or a three-layer or more stacked structure.
  • the conductive layer 112a shown in Figs. 6A to 7B2 can be applied to the conductive layer 112a shown in Figs. 1A to 4B.
  • the conductive layer 112a shown in Figs. 6A to 7B2 can also be applied to the conductive layer 112a shown in the subsequent figures.
  • FIG. 8 is a cross-sectional view showing an example in which the conductive layer 112a2 and the conductive layer 103 shown in FIG. 6B are replaced with the conductive layer 116.
  • the boundary between the conductive layer 112a2 and the conductive layer 103 shown in FIG. 6B may not be clearly visible.
  • the boundary between the conductive layer 112a2 and the conductive layer 103 may not be clearly visible.
  • the conductive layer 112a2 and the conductive layer 103 may be visually recognized as one conductive layer 116.
  • the boundary between the conductive layer 112a2 and the conductive layer 103 may not be clearly visible as described above.
  • the conductive layer 112a and the conductive layer 103 may be visually recognized as one conductive layer 116.
  • FIG. 9 is a cross-sectional view showing an example in which the two angles are different for the transistor 100 shown in FIG. 3B.
  • angle ⁇ 112 is smaller than angle ⁇ 110. This makes it possible to reduce the step of the surface on which a layer, such as the semiconductor layer 108, is to be formed so as to cover at least a portion of the opening 143. This makes it possible to improve the coverage of the layer. This makes it possible to suppress the occurrence of defects such as step discontinuities or voids in the layer.
  • the angle ⁇ 110 and the angle ⁇ 112 can be made different by using different methods to form the opening 141 and the opening 143.
  • the angle ⁇ 112 can be made smaller than the angle ⁇ 110 by using a dry etching method to form the opening 141 and a wet etching method to form the opening 143.
  • FIG. 3A shows an example in which the planar shape of the opening 141 and the planar shape of the opening 143 match, but they do not have to match.
  • FIG. 10A is a plan view showing an example in which the planar shape of the opening 141 and the planar shape of the opening 143 do not match, and shows a conductive layer 112a, an insulating layer 110 having an opening 141, and a conductive layer 112b having an opening 143.
  • FIG. 10B is a cross-sectional view in which the opening 143 shown in FIG. 3B corresponds to the plan view shown in FIG. 10A.
  • FIG. 10B is a cross-sectional view between the dashed dotted line A1-A2 shown in FIG. 10A.
  • FIG. 10B shows an example in which the portion 123, which is the upper surface end of the insulating layer 110 on the opening 141 side, does not match the lower surface end of the conductive layer 112b on the opening 143 side.
  • FIG. 10A shows an example in which opening 143 includes opening 141 in plan view.
  • FIG. 10B shows an example in which insulating layer 110 has an area protruding from conductive layer 112b on the opening 141 side in cross-sectional view.
  • semiconductor layer 108 has a shape that conforms to the top surface of conductive layer 112b, insulating layer 105, and the top surface of conductive layer 112a. Note that when opening 141 and opening 143 have a circular planar shape, opening 141 and opening 143 may or may not be concentric.
  • Figures 11A, 11B, and 11C show an example in which the insulating layer 105 shown in Figures 1A, 1B, and 1C has a region located on the insulating layer 110, and a conductive layer 112b is provided on the insulating layer 105.
  • an opening 145 is provided in the insulating layer 105, reaching the conductive layer 112a.
  • the opening 145 is provided inside the opening 141. Note that the insulating layer 105 is not shown in Figure 11A.
  • the opening 145 can be formed by forming the insulating layer 105, then patterning it using, for example, photolithography, and processing the insulating layer 105 based on the pattern.
  • the semiconductor layer 108 By forming the semiconductor layer 108 after forming the opening 145, the conductive layer 112a and the semiconductor layer 108 can be brought into contact with each other.
  • etching is performed only on a part of the insulating layer 105. Therefore, even if the insulating layer 105 is thinned, it is possible to prevent the insulating layer 105 from being formed in a region that is thinner than other regions. This makes it possible to prevent the conductive layer 103 and the semiconductor layer 108 from coming into contact with each other and shorting out while thinning the insulating layer 105. By thinning the insulating layer 105, it becomes easier to apply the electric field of the conductive layer 103, which functions as the back gate electrode of the transistor 100, to the semiconductor layer 108.
  • the transistor 100 can be made a transistor of a fine size. Furthermore, even if the opening 141 is made fine, it is possible to suppress variations in electrical characteristics, for example variations in channel length, between multiple transistors 100.
  • FIG. 11A shows an example in which opening 143 encompasses opening 141 in plan view.
  • FIG. 11B shows an example in which insulating layer 110 has an area protruding from conductive layer 112b on the opening 141 side in cross-sectional view. Note that when openings 141 and 143 have a circular planar shape, openings 141 and 143 may or may not be concentric.
  • planar shapes of the openings 141, 143, and 145 are circular, but the planar shapes of the openings 141, 143, and 145 are not limited to circular.
  • Figures 12A, 12B, 12C, and 12D are plan views showing examples of the shapes of the openings 141, 143, and 145.
  • the planar shapes of the openings 141, 143, and 145 may be elliptical as shown in Figure 12A, rectangular as shown in Figure 12B, or rectangular with curved corners as shown in Figure 12C.
  • the planar shapes of the openings 141, 143, and 145 may be shapes including one or both of a straight line portion and a curved portion as shown in Figure 12D.
  • planar shapes of the openings 141, 143, and 145 may be parallelograms, rhombuses, or squares.
  • the planar shape of openings 141, 143, and 145 may be a triangle, or a polygon such as a pentagon or a star-shaped polygon.
  • the polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees).
  • planar shape of openings 141, 143, and 145 may be a shape with curved corners of the above-mentioned figures.
  • the semiconductor layer 108 includes a metal oxide (also referred to as an oxide semiconductor) that exhibits semiconductor characteristics.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a single crystal semiconductor or a semiconductor having crystallinity is preferable because it can suppress deterioration of the transistor characteristics.
  • the band gap of the metal oxide used in the semiconductor layer 108 is preferably 2.0 eV or more, and more preferably 2.5 eV or more.
  • metal oxides examples include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains at least indium or zinc.
  • the metal oxide preferably contains two or three elements selected from indium, element M, and zinc.
  • the element M is a metal element or semi-metal element that has a high bond energy with oxygen, for example, a metal element or semi-metal element that has a higher bond energy with oxygen than indium.
  • element M examples include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M of the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • metal elements and metalloid elements are sometimes collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.
  • the semiconductor layer 108 may be, for example, indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), aluminum zinc oxide (Al-Zn oxide, also referred to as AZO), indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as IAZO), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium tin oxide (In-Sn ...
  • Indium zinc oxide In-Sn-Zn oxide, also referred to as ITZO (registered trademark)
  • indium titanium zinc oxide In-Ti-Zn oxide
  • indium gallium zinc oxide In-Ga-Zn oxide, also referred to as IGZO
  • indium gallium tin zinc oxide In-Ga-Sn-Zn oxide, also referred to as IGZTO
  • indium tin gallium oxide In-Sn-Ga oxide, also referred to as IGTO
  • Indium gallium aluminum zinc oxide In-Ga-Al-Zn oxide, also referred to as IGAZO, IGZAO, or IAGZO
  • indium tin oxide containing silicon gallium tin oxide (Ga-Sn oxide), aluminum tin oxide (Al-Sn oxide), etc.
  • Ga-Sn oxide gallium tin oxide
  • Al-Sn oxide aluminum tin oxide
  • the above oxides having an amorphous structure can be used.
  • indium oxide with an amorphous structure or indium tin oxide with an amorphous structure can be used.
  • the field effect mobility of the transistor can be increased.
  • a transistor with a large on-current can be realized.
  • the metal oxide may contain one or more metal elements having a large period number in the periodic table instead of or in addition to indium.
  • Examples of metal elements having a large period number in the periodic table include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may also contain one or more nonmetallic elements.
  • the carrier concentration increases or the band gap decreases, which may increase the field effect mobility of the transistor.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer 108. Therefore, by varying the composition of the metal oxide according to the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the metal oxide is an In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is equal to or greater than the atomic ratio of M.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of M.
  • the total proportion of the atomic numbers of the metal elements can be regarded as the proportion of the atomic number of element M.
  • the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained may be referred to as the indium content. The same applies to other metal elements.
  • the atomic layer deposition (ALD) method or the sputtering method can be suitably used to form the metal oxide.
  • the ALD method is a film formation method in which a film is formed by a reaction on the surface of the workpiece. Therefore, it is preferable to form the semiconductor layer 108 having the metal oxide by the ALD method, since damage to the semiconductor layer 108 can be reduced.
  • the composition of the metal oxide after film formation may differ from the composition of the target. In particular, the content of zinc in the metal oxide after film formation may decrease to about 50% compared to the target.
  • the semiconductor layer 108 may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers in the semiconductor layer 108 may have the same or approximately the same composition.
  • the two or more metal oxide layers in the semiconductor layer 108 may have different compositions.
  • gallium, aluminum, or tin as the element M.
  • a stacked structure of any one selected from indium oxide, indium gallium oxide, and IGZO and any one selected from IAZO, IAGZO, and ITZO (registered trademark) can be used.
  • the semiconductor layer 108 preferably has a crystalline metal oxide layer.
  • the crystalline metal oxide structure include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a nano-crystalline (nc: nano-crystal) structure.
  • the semiconductor layer 108 may have a stacked structure of two or more metal oxide layers with different crystallinity.
  • the semiconductor layer 108 may have a stacked structure of a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer may have a region with higher crystallinity than the first metal oxide layer.
  • the second metal oxide layer may have a region with lower crystallinity than the first metal oxide layer.
  • the first metal oxide layer and the second metal oxide layer may have different compositions, or may have the same or approximately the same composition.
  • the thickness of the semiconductor layer 108 is preferably 3 nm or more and 200 nm or less, more preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, more preferably 10 nm or more and 100 nm or less, more preferably 10 nm or more and 70 nm or less, more preferably 15 nm or more and 70 nm or less, more preferably 15 nm or more and 50 nm or less, and more preferably 20 nm or more and 50 nm or less.
  • oxygen contained in the oxide semiconductor may react with oxygen bonded to a metal atom to form water, and oxygen vacancies ( VO ) may be formed in the oxide semiconductor.
  • a defect ( VOH ) in which hydrogen is introduced into the oxygen vacancy may function as a donor and generate an electron that is a carrier.
  • some of the hydrogen may bond with oxygen bonded to a metal atom to generate an electron that is a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics (that is, the threshold voltage has a negative value).
  • hydrogen in an oxide semiconductor is easily mobile due to stress such as heat and an electric field; therefore, if an oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the carrier concentration of the oxide semiconductor in a region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , further preferably less than 1 ⁇ 10 16 cm -3 , further preferably less than 1 ⁇ 10 13 cm -3 , and further preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, and can be, for example, 1 ⁇ 10 -9 cm -3 .
  • OS transistors have extremely high field-effect mobility compared to transistors using amorphous silicon.
  • OS transistors have an extremely small off-state current and can hold charge accumulated in a capacitor connected in series with the transistor for a long period of time.
  • the use of OS transistors can reduce the power consumption of a semiconductor device.
  • OS transistors have small variations in electrical characteristics due to radiation exposure, i.e., are highly resistant to radiation, and therefore can be suitably used in environments where radiation may be incident. It can also be said that OS transistors have high reliability against radiation.
  • OS transistors can be suitably used in pixel circuits of X-ray flat panel detectors.
  • OS transistors can also be suitably used in semiconductor devices used in outer space.
  • radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, neutron rays, and proton rays).
  • semiconductor materials that can be used for the semiconductor layer 108 include, for example, semiconductors made of single elements or compound semiconductors.
  • semiconductors made of single elements include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • compound semiconductors include organic semiconductors and nitride semiconductors.
  • the aforementioned oxide semiconductor is also a type of compound semiconductor. These semiconductor materials may contain impurities as dopants.
  • Silicon that can be used for the semiconductor layer 108 includes single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • An example of polycrystalline silicon is low temperature polysilicon (LTPS).
  • Transistors using amorphous silicon for the semiconductor layer 108 can be formed on large glass substrates and can be manufactured at low cost. Transistors using polycrystalline silicon for the semiconductor layer 108 have high field effect mobility and can operate at high speed. Transistors using microcrystalline silicon for the semiconductor layer 108 have higher field effect mobility and can operate at high speed than transistors using amorphous silicon.
  • the semiconductor layer 108 may have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), and zirconium selenide (representatively ZrSe 2 ).
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 molybdenum tellurium
  • an inorganic insulating film for the insulating layer 110.
  • the inorganic insulating film include an oxide insulating film and a nitride insulating film.
  • the oxide insulating film include a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, a magnesium oxide film, a gallium oxide film, a gallium oxynitride film, a germanium oxide film, an yttrium oxide film, an yttrium oxynitride film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a hafnium oxynitride film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film.
  • the nitride insulating film include a silicon oxide film, a silicon
  • the insulating layer 110a and the insulating layer 110c can each be made of a material through which hydrogen does not easily diffuse. This can prevent hydrogen from diffusing from the outside of the transistor to the semiconductor layer 108 through the insulating layer 110a or the insulating layer 110c. This can reduce the channel length of the transistor 100 and reduce the threshold voltage of the transistor 100, that is, can prevent the threshold voltage from shifting negatively. This can reduce the cutoff current and realize a transistor with normally-off characteristics. This can improve the reliability of the transistor 100 and the reliability of the semiconductor device of one embodiment of the present invention.
  • the insulating layer 110c may contain the same material as the insulating layer 110a.
  • the insulating layer 110c may use the same material as the insulating layer 110a.
  • the insulating layer 110a and the insulating layer 110c may be formed under the same conditions. Note that, for example, by differentiating the film formation time of the insulating layer 110a from the film formation time of the insulating layer 110c, the film thickness of the insulating layer 110a and the film thickness of the insulating layer 110c may be different.
  • the diffusion coefficient can be calculated, for example, by using Thermal Desorption Spectroscopy (TDS). Alternatively, Secondary Ion Mass Spectrometry (SIMS) can be used.
  • TDS Thermal Desorption Spectroscopy
  • SIMS Secondary Ion Mass Spectrometry
  • the oxide insulating film and the nitride insulating film described above it is preferable to use one or more of the oxide insulating film and the nitride insulating film described above, respectively, and it is preferable to use one or more of a silicon nitride film, a silicon nitride oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, an aluminum nitride film, a hafnium oxide film, and a hafnium aluminate film.
  • nitride insulating films for the insulating layer 110a and the insulating layer 110c.
  • a silicon nitride film and a silicon nitride oxide film for the insulating layer 110a and the insulating layer 110c.
  • the silicon nitride film and the silicon nitride oxide film each emit little impurities (e.g., water and hydrogen) from themselves, and can be made into a film that is difficult for hydrogen to permeate, so they can be suitably used as the insulating layer 110a and the insulating layer 110c.
  • impurities e.g., water and hydrogen
  • Insulating layer 110a and insulating layer 110c may be made of, for example, a film containing aluminum as described above.
  • a film containing aluminum for example, it is preferable to use an aluminum oxide film for insulating layer 110a and insulating layer 110c.
  • the insulating layer 110a and the insulating layer 110c may contain hydrogen.
  • hydrogen can be supplied to a region near the conductive layer 112a of the semiconductor layer 108 to reduce the resistance of the region, for example, to n-type.
  • the insulating layer 110c contains hydrogen, hydrogen can be supplied to a region near the conductive layer 112b of the semiconductor layer 108 to reduce the resistance of the region. As a result, a transistor with low on-resistance can be obtained.
  • the thickness of the insulating layer 110a can be, for example, 3 nm or more, 5 nm or more, 10 nm or more, 20 nm or more, 50 nm or more, or 70 nm or more, and can be less than 1 ⁇ m, 500 nm or less, 400 nm or less, 300 nm or less, 200 nm or less, 150 nm or less, or 120 nm or less.
  • the thickness of the insulating layer 110a can be the shortest distance between the surface on which the insulating layer 110a is formed (here, the upper surface of the conductive layer 112a) and the upper surface of the insulating layer 110a in a cross-sectional view.
  • the thickness of the insulating layer 110c can be, for example, 3 nm or more, 5 nm or more, 10 nm or more, 15 nm or more, or 20 nm or more, and can be 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 150 nm or less, 120 nm or less, or 100 nm or less.
  • the thickness of the insulating layer 110c can be the shortest distance between the surface on which the insulating layer 110c is formed (here, the upper surface of the insulating layer 110b) and the upper surface of the insulating layer 110c in a cross-sectional view.
  • the insulating layer 110b preferably contains very little hydrogen. This can prevent hydrogen from being supplied to the channel formation region of the semiconductor layer 108. Therefore, the transistor 100 can be a highly reliable transistor that exhibits good electrical characteristics. As described above, when the insulating layer 110a and the insulating layer 110c contain hydrogen and the insulating layer 110b contains very little hydrogen, the resistance of the source and drain regions of the transistor 100 can be reduced while preventing hydrogen from being supplied to the channel formation region.
  • the insulating layer 110b can be an insulating layer containing oxygen.
  • any one or more of the oxides and oxynitrides described above can be used for the insulating layer 110b.
  • one or both of silicon oxide and silicon oxynitride can be preferably used.
  • an insulating layer containing nitrogen may be used for the insulating layer 110b.
  • the insulating layer 110b can be made of the same material as the materials that can be used for the insulating layer 110a and the insulating layer 110c described above.
  • an insulating layer containing oxygen is used as the insulating layer 110b
  • oxygen can be supplied to the semiconductor layer 108.
  • oxygen vacancies (V O ) are repaired and the oxygen vacancies (V O ) can be reduced. Therefore, a transistor having good electrical characteristics and high reliability can be obtained.
  • the insulating layer 110b is preferably one in which the substance diffuses easily. In other words, it is preferable that the diffusion coefficient of the substance in the insulating layer 110b is large. For example, when an insulating layer containing oxygen is used as the insulating layer 110b, it is preferable that oxygen diffuses easily in the insulating layer 110b. In other words, it is preferable that the diffusion coefficient of oxygen in the insulating layer 110b is large.
  • the oxygen contained in the insulating layer 110b diffuses in the insulating layer 110b and is supplied to the semiconductor layer 108 via the insulating layer 105. By making the insulating layer 110b one in which oxygen diffuses easily, the oxygen contained in the insulating layer 110b can be efficiently supplied to the channel formation region of the semiconductor layer 108.
  • the oxygen diffusion coefficient of the insulating layer 110b at 350° C. is preferably 5 ⁇ 10 ⁇ 12 cm 2 /sec or more, more preferably 1 ⁇ 10 ⁇ 11 cm 2 /sec or more, further preferably 5 ⁇ 10 ⁇ 11 cm 2 /sec or more, and further preferably 1 ⁇ 10 ⁇ 10 cm 2 /sec or more. This allows oxygen contained in the insulating layer 110b to be efficiently supplied to the semiconductor layer 108. Since a large diffusion coefficient is preferable, no upper limit is particularly set. Note that the oxygen diffusion coefficient of the insulating layer 110b is not limited to the above-mentioned range.
  • the thickness of the insulating layer 110b can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • Conductive Layer 112a, Conductive Layer 112b, Conductive Layer 103, and Conductive Layer 104 For the conductive layer 112a, the conductive layer 112b, the conductive layer 103, and the conductive layer 104, it is preferable to use a metal element selected from, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, and an alloy containing the metal element.
  • a metal element selected from, for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium,
  • a nitride of the above metal or alloy, or an oxide of the above metal or alloy may be used.
  • a semiconductor with low electrical resistivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 103, and the conductive layer 104 it is preferable to use, for example, tantalum nitride, titanium nitride, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel.
  • tantalum nitride titanium nitride, a nitride containing titanium and aluminum
  • a nitride containing tantalum and aluminum ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel.
  • a conductive oxide such as indium oxide, zinc oxide, In-Sn oxide, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide, In-Sn-Si oxide, or Ga-Zn oxide can be used.
  • a conductive oxide containing indium is preferable because of its high conductivity.
  • the conductive layer 112a and the conductive layer 112b have a region in contact with the semiconductor layer 108.
  • the semiconductor layer 108 is a metal oxide layer
  • a metal that is easily oxidized is used for the conductive layer 112a or the conductive layer 112b
  • an insulating oxide may be formed between the conductive layer 112a or the conductive layer 112b and the semiconductor layer 108, preventing electrical conduction therebetween.
  • the conductive layers 112a, 112b, 103, and 104 may be formed by stacking a plurality of layers containing the above-mentioned conductive materials.
  • the semiconductor layer 108 is a metal oxide layer
  • oxygen may be supplied from the semiconductor layer 108 to the conductive layers 112a and 112b having a region in contact with the semiconductor layer 108. Therefore, it is preferable to use a conductive material that is difficult to oxidize, a conductive material that maintains conductivity even when oxidized, or an oxide conductive material for the layer having a region in contact with the semiconductor layer 108, for example, the layer having the largest contact area with the semiconductor layer 108.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 103, and the conductive layer 104 may all be made of the same material, or at least one of them may be made of a different material.
  • the insulating layer 106 may have a single-layer structure or a stacked structure of two or more layers.
  • the insulating layer 106 preferably has one or more inorganic insulating films.
  • the inorganic insulating film include an insulating oxide film and an insulating nitride film. Specific examples of these inorganic insulating films are as described above.
  • the insulating layer 106 has a portion in contact with the semiconductor layer 108.
  • an oxide semiconductor is used for the semiconductor layer 108, it is preferable to use any of the oxide insulating films described above for at least the film constituting the insulating layer 106 that is in contact with the semiconductor layer 108.
  • the insulating layer 106 has a single-layer structure, it is preferable to use a silicon oxide film or a silicon oxynitride film for the insulating layer 106.
  • the insulating layer 106 can have a stacked structure of an oxide insulating film on the side in contact with the semiconductor layer 108 and a nitride insulating film on the side in contact with the conductive layer 104.
  • oxide insulating film for example, a silicon oxide film or a silicon oxynitride film is preferably used.
  • nitride insulating film a silicon nitride film or a silicon nitride oxide film is preferably used.
  • Silicon nitride films and silicon nitride oxide films have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being difficult for hydrogen to permeate, so they can be suitably used as the insulating layer 106.
  • impurities e.g., water and hydrogen
  • the electrical characteristics of the transistor can be improved and the reliability can be increased.
  • the thickness of the gate insulating layer becomes thin, the leakage current may become large.
  • a material with a high relative dielectric constant also called a high-k material
  • high-k materials that can be used for the insulating layer 106 include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, oxynitrides having aluminum and hafnium, oxides having silicon and hafnium, oxynitrides having silicon and hafnium, and nitrides having silicon and hafnium.
  • the substrate 102 has at least a heat resistance sufficient to withstand subsequent heat treatment.
  • a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, an organic resin substrate, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, or an SOI (Silicon On Insulator) substrate can be used as the substrate 102.
  • a semiconductor element may be provided on the substrate 102.
  • a polarizing plate may be used as the substrate 102.
  • the shape of the semiconductor substrate and the insulating substrate may be circular or rectangular.
  • a flexible substrate may be used as the substrate 102, and the transistor 100, for example, may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistor 100, etc. The peeling layer can be used to separate the semiconductor device from the substrate 102 after a part or whole of the semiconductor device is completed thereon, and to transfer the semiconductor device to another substrate.
  • the transistor 100 can be transferred to a substrate with poor heat resistance or a flexible substrate.
  • the substrate 102 may be made of polyester resin such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, or cellulose nanofiber.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • polyacrylonitrile resin acrylic resin
  • polyimide resin polymethyl methacrylate resin
  • PC polycarbonate
  • PES polyethersulfone
  • polyamide resin nylon, aramid, etc.
  • Fig. 13A is a block diagram showing a structural example of a display device 10 which is a display device of one embodiment of the present invention.
  • the display device 10 includes a display portion 20, a scanning line driver circuit 11, and a signal line driver circuit 13.
  • the display portion 20 includes a plurality of pixels 21 arranged in a matrix.
  • the scanning line driving circuit 11 is electrically connected to the pixels 21 via wiring 41.
  • the wiring 41 extends, for example, in the row direction of the matrix.
  • the signal line driving circuit 13 is electrically connected to the pixels 21 via the wiring 43.
  • the wiring 43 extends, for example, in the column direction of the matrix.
  • the pixel 21 has a display element, and can display an image on the display unit 20 by using the display element.
  • a light-emitting element can be used as the display element, and specifically, an organic EL element can be used.
  • a liquid crystal element also called a liquid crystal device
  • the display element can also be used as the display element.
  • the scanning line driving circuit 11 has a function of selecting, for example, the pixels 21 to which image data is to be written, row by row. Specifically, the scanning line driving circuit 11 can select the pixels 21 to which image data is to be written, by outputting a signal to the wiring 41. Here, the scanning line driving circuit 11 can select all the pixels 21 by, for example, outputting the signal to the wiring 41 in the first row, and then outputting the signal to the wiring 41 in the second row, and so on up to the wiring 41 in the final row. Therefore, the signal that the scanning line driving circuit 11 outputs to the wiring 41 is a scanning signal, and the wiring 41 can be called a scanning line.
  • the signal line driving circuit 13 has a function of generating image data.
  • the image data is supplied to the pixels 21 via the wiring 43.
  • the image data can be written to all the pixels 21 included in the row selected by the scanning line driving circuit 11.
  • the image data can be expressed as a signal (image signal). Therefore, the wiring 43 can be called a signal line.
  • FIG. 13B is a plan view showing a configuration example of pixel 21.
  • Pixel 21 has a plurality of sub-pixels 23.
  • FIG. 13B shows an example in which pixel 21 has sub-pixels 23R, 23G, and 23B.
  • the planar shape of the sub-pixel shown in FIG. 13B corresponds to the planar shape of the light-emitting region of the light-emitting element.
  • FIG. 13B shows the aperture ratios (sizes, or sizes of light-emitting regions) of sub-pixels 23R, 23G, and 23B as being equal or approximately equal, but one embodiment of the present invention is not limited to this.
  • the aperture ratios of sub-pixels 23R, 23G, and 23B can be determined appropriately.
  • the aperture ratios of sub-pixels 23R, 23G, and 23B may be different from each other, or two or more may be equal or approximately equal.
  • subpixel 23 when describing matters common to subpixel 23R, subpixel 23G, and subpixel 23B, the letters that distinguish them may be omitted and they may be referred to as subpixel 23. When describing matters common to other elements that are distinguished by letters, they may also be described using symbols without the letters.
  • a stripe arrangement is applied as the arrangement method of the sub-pixels 23.
  • an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, a Pentile arrangement, or the like may also be applied as the arrangement method of the sub-pixels 23.
  • planar shape of the sub-pixels and the arrangement of the sub-pixels refer to embodiment 2.
  • the sub-pixels 23R, 23G, and 23B each emit light of a different color.
  • Examples of the sub-pixels 23R, 23G, and 23B include sub-pixels of three colors, red (R), green (G), and blue (B), and sub-pixels of three colors, yellow (Y), cyan (C), and magenta (M).
  • Four or more sub-pixels 23 may be provided in the pixel 21.
  • the pixel 21 may be provided with four sub-pixels of R, G, B, and white (W).
  • the display device 10 can display a full-color image on the display unit 20 by the pixel 21 having a plurality of sub-pixels 23 that emit light of different colors.
  • the pixel 21 may be provided with sub-pixels of R, G, B, and infrared light (IR).
  • the display unit 20 may be provided with a sensor, for example, a sensor may be provided in the pixel 21.
  • a sensor may be provided in the pixel 21.
  • the display unit 20 may have a function as a fingerprint sensor.
  • the display unit 20 may have a function as an optical or ultrasonic fingerprint sensor.
  • Figures 13C, 13D, 14A, 14B, 14C, and 14D are circuit diagrams showing examples of the configuration of a subpixel 23.
  • the subpixel 23 shown in Figure 13C has a pixel circuit 40A and a light-emitting element 60.
  • Pixel circuit 40A has transistor 51, transistor 52, and capacitance 57.
  • pixel circuit 40A is a 2Tr1C type pixel circuit.
  • one of the source and drain of the transistor 51 is electrically connected to the wiring 43.
  • the other of the source and drain of the transistor 51 is electrically connected to the gate of the transistor 52.
  • the gate of the transistor 52 is electrically connected to one electrode of the capacitor 57.
  • the gate of the transistor 51 is electrically connected to the wiring 41.
  • One of the source or drain of the transistor 52 is electrically connected to the wiring 45.
  • the other of the source or drain of the transistor 52 is electrically connected to the other electrode of the capacitor 57.
  • the other electrode of the capacitor 57 is electrically connected to one electrode of the light-emitting element 60.
  • the other electrode of the light-emitting element 60 is electrically connected to the wiring 47.
  • the one electrode of the light-emitting element 60 is also called a pixel electrode.
  • the wiring 47 can be shared, for example, between all the subpixels 23, the other electrode of the light-emitting element 60 can also be called a common electrode.
  • wiring 41 functions as a scanning line
  • wiring 43 functions as a signal line
  • wiring 45 and wiring 47 function as power supply lines. For example, when a high power supply potential is supplied to wiring 45, a low power supply potential is supplied to wiring 47.
  • the transistor 51 functions as a switch and is also called a selection transistor.
  • the transistor 51 has a function of controlling the conductive state or non-conductive state between the wiring 43 and the gate of the transistor 52 based on the potential of the wiring 41. By turning the transistor 51 on, image data is written to the pixel circuit 40A, and by turning the transistor 51 off, the written image data is retained.
  • Transistor 52 has a function of controlling the amount of current flowing to light-emitting element 60 and is also called a driving transistor.
  • Capacitor 57 has a function of holding the gate potential of transistor 52.
  • the light emission luminance of light-emitting element 60 is controlled according to the potential corresponding to image data that is supplied to the gate of transistor 52. Specifically, when a high power supply potential is supplied to wiring 45 and a low power supply potential is supplied to wiring 47, the amount of current flowing from wiring 45 to wiring 47 is controlled according to the gate potential of transistor 52, thereby controlling the light emission luminance of light-emitting element 60.
  • OS transistors have higher field-effect mobility than, for example, transistors using amorphous silicon. Therefore, by using OS transistors as transistors 51 and 52, the display device 10 can be driven at high speed.
  • the leakage current between the source and drain of an OS transistor in an off state (also referred to as off-state current) is extremely small. Therefore, by using an OS transistor as the transistor 51, the charge stored in the capacitor 57 can be held for a long period of time. As a result, the image data written to the subpixel 23 can be held for a long period of time, and therefore the frequency of refresh operations (rewriting image data to the subpixel 23) can be reduced. As a result, the power consumption of the display device 10 can be reduced.
  • the emission luminance of the light-emitting element 60 it is necessary to increase the amount of current flowing through the light-emitting element 60.
  • the source-drain voltage of the transistor 52 which is a driving transistor.
  • OS transistors have a higher withstand voltage between the source and drain, so a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor for the transistor 52, it is possible to increase the amount of current flowing through the light-emitting element 60 and increase the emission luminance of the light-emitting element 60.
  • the OS transistor When the transistor is operated in the saturation region, the OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as transistor 52, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage. This allows for precise control of the amount of current flowing through light-emitting element 60. This allows for precise control of the luminance of the light emitted by subpixel 23. This allows for a greater number of gray levels that can be expressed by subpixel 23.
  • an OS transistor can flow a more stable current (saturation current) than a Si transistor, even when the source-drain voltage gradually increases. Therefore, by using an OS transistor as transistor 52, a stable current can be flowed to the light-emitting element 60, even when the current-voltage characteristics of the light-emitting element 60 vary from one light-emitting element 60 to another. In other words, when an OS transistor is operated in the saturation region, the source-drain current hardly changes even when the source-drain voltage is increased, so that the light emission luminance of the light-emitting element 60 can be stabilized.
  • transistors 51 and 52 are n-channel transistors, but one or both of transistors 51 and 52 may be p-channel transistors. The same applies to other transistors shown in this specification.
  • the light-emitting element 60 may be, for example, a self-emitting light-emitting element such as an LED, an OLED (organic LED), or a semiconductor laser.
  • the LED may be, for example, a mini LED, a micro LED, or the like.
  • the light-emitting material possessed by the light-emitting element 60 may, for example, be a material that emits fluorescence (fluorescent material), a material that emits phosphorescence (phosphorescent material), a material that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) material), and an inorganic compound (such as a quantum dot material).
  • fluorescent material a material that emits fluorescence
  • phosphorescent material a material that emits phosphorescence
  • TADF thermally activated delayed fluorescence
  • an inorganic compound such as a quantum dot material
  • the light-emitting color of the light-emitting element 60 can be infrared, red, green, blue, cyan, magenta, yellow, or white, etc.
  • the color purity can be improved by providing the light-emitting element with a microcavity structure.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • the display device of one embodiment of the present invention may be a top emission type that emits light in a direction opposite to the substrate on which the light-emitting elements are formed, a bottom emission type that emits light toward the substrate on which the light-emitting elements are formed, or a dual emission type that emits light to both sides.
  • the sub-pixel 23 shown in FIG. 13D has a pixel circuit 40B and a light-emitting element 60.
  • the pixel circuit 40B has a configuration in which a transistor 53 is added to the pixel circuit 40A.
  • the pixel circuit 40B is a 3Tr1C type pixel circuit.
  • the gate of transistor 51 is electrically connected to wiring 41a.
  • One of the source and drain of transistor 53 is electrically connected to the other of the source and drain of transistor 52, the other electrode of capacitor 57, and one electrode of light-emitting element 60.
  • the other of the source and drain of transistor 53 is electrically connected to wiring 48.
  • the gate of transistor 53 is electrically connected to wiring 41b.
  • Transistor 53 functions as a switch and controls the conductive state and non-conductive state between wiring 48 and one electrode of light-emitting element 60 based on the potential of wiring 41b.
  • a reference potential for example, is supplied to wiring 48.
  • the reference potential of wiring 48 supplied via transistor 53 can suppress the variation in the gate-source potential of transistor 52 for each transistor 52.
  • the wiring 48 can function as a monitor line for outputting the current flowing through the transistor 52 or the current flowing through the light-emitting element 60 to the outside of the pixel 21.
  • the current output to the wiring 48 can be converted into a potential by, for example, a source follower circuit. Or, it can be converted into a digital signal by, for example, an A-D converter.
  • an OS transistor As described above, an OS transistor has a higher field-effect mobility than, for example, a transistor using amorphous silicon. Therefore, by using an OS transistor as the transistor 53, the display device 10 can be driven at high speed.
  • the sub-pixel 23 shown in FIG. 14A has a pixel circuit 40C and a light-emitting element 60.
  • the pixel circuit 40C has a configuration in which a transistor 54 and a capacitance 58 are added to the pixel circuit 40B.
  • the pixel circuit 40C is a 4Tr2C type pixel circuit.
  • one of the source or drain of the transistor 52 is electrically connected to one of the source or drain of the transistor 54.
  • the other of the source or drain of the transistor 54 is electrically connected to the wiring 45.
  • the gate of the transistor 54 is electrically connected to the wiring 41c.
  • One electrode of the capacitor 58 is electrically connected to the other of the source or drain of the transistor 52, one of the source or drain of the transistor 53, the other electrode of the capacitor 57, and one electrode of the light-emitting element 60.
  • the wiring 41c is electrically connected to the scanning line driving circuit 11. That is, when the sub-pixel 23 of the pixel 21 has the configuration shown in FIG. 14A, the wiring 41 includes wiring 41a, wiring 41b, and wiring 41c provided in the display device 10.
  • Transistor 54 functions as a switch and has the function of controlling the conductive state or non-conductive state between wiring 45 and one of the source or drain of transistor 52 based on the potential of wiring 41c.
  • a current having a magnitude corresponding to the gate potential of the transistor 52 flows, for example, from the wiring 45 to the wiring 47. This causes the light-emitting element 60 to emit light with a luminance corresponding to the gate potential of the transistor 52.
  • no current flows through the light-emitting element 60, so that the light-emitting element 60 does not emit light.
  • an OS transistor As described above, an OS transistor has a higher field-effect mobility than, for example, a transistor using amorphous silicon. Therefore, by using an OS transistor as the transistor 54, the display device 10 can be driven at high speed.
  • the sub-pixel 23 shown in FIG. 14B has a pixel circuit 40D and a light-emitting element 60.
  • the pixel circuit 40D has a configuration in which a transistor 54 is added to the pixel circuit 40B.
  • the pixel circuit 40D is a 4Tr1C type pixel circuit.
  • one of the source and drain of transistor 54 is electrically connected to the other of the source and drain of transistor 51, the gate of transistor 52, and one electrode of capacitor 57.
  • the other of the source and drain of transistor 54 is electrically connected to wiring 49.
  • the gate of transistor 54 is electrically connected to wiring 41c.
  • the gate potential of the transistor 52 can be set to the potential of the wiring 49.
  • a low potential can be supplied to the wiring 49.
  • the transistor 100 which is a transistor of one embodiment of the present invention, has high saturation. Therefore, by applying the transistor 100 to the transistor 52, which is a driving transistor shown in Figures 13C, 13D, 14A, and 14B, the current flowing through the light-emitting element 60 is stabilized. This stabilizes the light-emitting luminance of the light-emitting element 60. For example, it is possible to suppress variation over time in the current flowing through the light-emitting element 60. As a result, the display device 10 can display a high-quality image on the display portion 20.
  • the transistor 100 can be a transistor with a minute size. Therefore, by applying the transistor 100 to the transistor included in the subpixel 23, the pixel 21 can be miniaturized. Therefore, the display device 10 can be a high-definition display device. As described above, the display device 10 can display a high-quality image on the display unit 20. For example, the transistor 100 can be applied to the transistors 51 to 54.
  • the transistor 100 can also be used as a transistor in the driver circuit of the display device 10.
  • the transistor 100 can also be used as a transistor in the scanning line driver circuit 11 and the signal line driver circuit 13, for example.
  • the area occupied by the driver circuit can be reduced. Therefore, the display device 10 can be a display device with a narrow frame.
  • the subpixel 23 shown in Figures 14C and 14D has a pixel circuit 40E and a liquid crystal element 69.
  • the pixel circuit 40E has a transistor 51 and a capacitance 57.
  • the pixel circuit 40E is a 1Tr1C type pixel circuit.
  • one of the source and drain of the transistor 51 is electrically connected to the wiring 43.
  • the other of the source and drain of the transistor 51 is electrically connected to one electrode of the capacitor 57.
  • One electrode of the capacitor 57 is electrically connected to one electrode of the liquid crystal element 69.
  • the gate of the transistor 51 is electrically connected to the wiring 41.
  • one electrode of the liquid crystal element 69 is also called a pixel electrode.
  • the other electrode of the capacitance 57 and the other electrode of the liquid crystal element 69 are electrically connected to the same wiring 46.
  • wiring 46a is electrically connected to the other electrode of the capacitance 57 as wiring 46
  • wiring 46b is electrically connected to the other electrode of the liquid crystal element 69 as wiring 46.
  • FIG. 14D shows an example in which the wiring 46 electrically connected to the other electrode of the capacitance 57 and the wiring 46 electrically connected to the other electrode of the liquid crystal element 69 are different.
  • the wiring 46 functions as a power supply line and can supply, for example, a ground potential.
  • the other electrode of the liquid crystal element 69 is sometimes called a common electrode.
  • the transistor 51 functions as a switch and controls the conductive state or non-conductive state between the wiring 43 and one electrode of the liquid crystal element 69 based on the potential of the wiring 41. By turning on the transistor 51, image data is written to the pixel circuit 40E, and by turning off the transistor 51, the written image data is retained.
  • Capacitor 57 has the function of holding the potential of one electrode of liquid crystal element 69.
  • the orientation state of liquid crystal element 69 is controlled according to the potential corresponding to image data that is supplied to one electrode of liquid crystal element 69.
  • the liquid crystal element 69 When the liquid crystal element 69 is used as the display element, various modes can be applied to the display device 10.
  • the modes include, for example, a vertical alignment (VA) mode, a fringe field switching (FFS) mode, an in-plane switching (IPS) mode, a twisted nematic (TN) mode, an axially symmetric aligned micro-cell (ASM) mode, an optically aligned (OCB) mode, and a symmetrically aligned (OCB) mode.
  • VA vertical alignment
  • FFS fringe field switching
  • IPS in-plane switching
  • TN twisted nematic
  • ASM axially symmetric aligned micro-cell
  • OOB optically aligned
  • OCB symmetrically aligned
  • VA mode examples include the Ally Compensated Birefringence (FLC) mode, the Ferroelectric Liquid Crystal (AFLC) mode, the Anti-Ferroelectric Liquid Crystal (AFLC) mode, the Electrically Controlled Birefringence (ECB) mode, and the Guest Host mode.
  • VA mode examples include the Multi-Domain Vertical Alignment (MVA) mode, the Patterned Vertical Alignment (PVA) mode, and the Advanced Super View (ASV) mode.
  • MVA Multi-Domain Vertical Alignment
  • PVA Patterned Vertical Alignment
  • ASV Advanced Super View
  • Liquid crystal materials that can be used for the liquid crystal element 69 include, for example, thermotropic liquid crystal, low molecular weight liquid crystal, polymer liquid crystal, polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), polymer network liquid crystal (PNLC: Polymer Network Liquid Crystal), ferroelectric liquid crystal, and antiferroelectric liquid crystal.
  • thermotropic liquid crystal low molecular weight liquid crystal
  • polymer liquid crystal polymer dispersed liquid crystal
  • PNLC Polymer Network Liquid Crystal
  • ferroelectric liquid crystal and antiferroelectric liquid crystal.
  • these liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, or a blue phase.
  • either positive type liquid crystal or negative type liquid crystal may be used as the liquid crystal material, and can be selected according to the mode or design to be applied.
  • the display device 10 can be, for example, a transmissive liquid crystal display device, a reflective liquid crystal display device, or a semi-transmissive liquid crystal display device.
  • the transistor 100 can be a transistor of a minute size. Therefore, by applying the transistor 100 to the transistor 51 of the pixel circuit 40E, the pixel 21 can be made minute. Therefore, the display device 10 can be a high-definition display device. As described above, the display device 10 can display a high-quality image on the display unit 20.
  • FIG. 15A is a plan view showing an example of the configuration of transistors 51 and 52.
  • FIG. 15B is a cross-sectional view between dashed lines C1-C2 shown in FIG. 15A.
  • FIGS. 15A and 15B show an example in which transistor 51 is configured by omitting conductive layer 103 and insulating layer 105 from transistor 100 shown in FIGS. 1A to 1C.
  • FIGS. 15A and 15B show an example in which transistor 100 shown in FIGS. 1A to 1C is applied to transistor 52.
  • the conductive layer 112a, the semiconductor layer 108, the conductive layer 112b, and the conductive layer 104 of the transistor 51 are respectively referred to as the conductive layer 112a_1, the semiconductor layer 108_1, the conductive layer 112b_1, and the conductive layer 104_1.
  • the opening 141 and the opening 143 provided in the transistor 51 are respectively referred to as the opening 141_1 and the opening 143_1.
  • the conductive layer 112a, the semiconductor layer 108, the conductive layer 112b, and the conductive layer 104 of the transistor 52 are respectively referred to as the conductive layer 112a_2, the semiconductor layer 108_2, the conductive layer 112b_2, and the conductive layer 104_2.
  • the opening 141 and the opening 143 provided in the transistor 52 are respectively referred to as the opening 141_2 and the opening 143_2.
  • an insulating layer 109 is provided on the insulating layer 107.
  • An opening 146a reaching the conductive layer 112b_1 is provided in the insulating layer 106, the insulating layer 107, and the insulating layer 109.
  • An opening 146b reaching the conductive layer 104_2 is provided in the insulating layer 107 and the insulating layer 109.
  • a conductive layer 119 is provided so as to have a region located inside the opening 146a, a region located inside the opening 146b, and a region located on the insulating layer 109.
  • the conductive layer 119 has, for example, a region in contact with the conductive layer 112b_1 inside the opening 146a and a region in contact with the conductive layer 104_2 inside the opening 146b.
  • the conductive layer 112b_1 functioning as the source electrode or drain electrode of the transistor 51 and the conductive layer 104_2 functioning as the gate electrode of the transistor 52 are electrically connected.
  • the insulating layer 109 can function as a planarizing layer.
  • the insulating layer 109 can be made of the same material as that which can be used for the insulating layer 107, and can be, for example, an organic insulating film or an inorganic insulating film. In particular, it is preferable to use an organic insulating film as the insulating layer 109, because the insulating layer 109 can be easily planarized. Note that the insulating layer 109 does not necessarily have to be provided.
  • the conductive layer 119 functions as a lead wiring.
  • the conductive layer 119 can be made of a material similar to that which can be used for at least one of the conductive layers 112a, 112b, 103, and 104. In particular, it is preferable to use a metal or an alloy as the conductive layer 119, because the electrical resistance of the conductive layer 119 can be reduced.
  • the planar shape of openings 146a and 146b is a rectangle with curved corners, but the planar shape of openings 146a and 146b is not limited to this.
  • the planar shape of openings 146a and 146b can be, for example, a shape similar to the shape that opening 141 can take.
  • the planar shape of openings 146a and 146b can be, for example, a circle, an ellipse, or a shape that includes one or both of straight and curved portions.
  • FIG. 15A and 15B show an example in which an insulating layer 105a is provided to cover the side of the conductive layer 112b_1 opposite the opening 143_1 and the side of the conductive layer 112b_2 opposite the opening 143_2.
  • the insulating layer 105 can have a region in contact with the side of the conductive layer 112b_1 opposite the opening 143_1 and a region in contact with the side of the conductive layer 112b_2 opposite the opening 143_2. Note that, as shown in FIG. 15A and FIG.
  • the insulating layer 105a covering the side of the conductive layer 112b_1 opposite the opening 143_1 and the insulating layer 105a covering the side of the conductive layer 112b_2 opposite the opening 143_2 can be configured to be separated from each other.
  • the conductive layer 103 is not provided inside the opening 141_1.
  • the insulating layer 105 is not provided inside the opening 141_1 and the opening 143_1.
  • the width D143_1 of the opening 143_1 can be made smaller than the width D143_2 of the opening 143_2. Therefore, the transistor 51 can be made smaller than the transistor 100 shown in FIG. 1A, for example.
  • the transistor 52 can be made to have a higher saturation than the transistor 51.
  • the conductive layer 103 and the insulating layer 105 may be provided in the transistor 51. In this case, the transistors 51 and 52 can be formed in the same process.
  • Transistors 53 and 54 shown in Figures 13D to 14B function as switches, similar to transistor 51. Therefore, it is preferable that transistors 53 and 54 have the same structure as transistor 51. For example, when transistor 51 does not have a conductive layer 103 and an insulating layer 105, it is preferable that transistors 53 and 54 also do not have a conductive layer 103 and an insulating layer 105. Note that one or both of transistors 53 and 54 may have the same structure as transistor 52.
  • 16A to 16I are circuit diagrams illustrating examples of the structure of a semiconductor device of one embodiment of the present invention.
  • the semiconductor device shown in FIG. 16A has a transistor 100 and a transistor 200.
  • One of the source and drain of the transistor 200 is electrically connected to the gate of the transistor 100.
  • the transistors 100 and 200 are illustrated as n-channel transistors; however, one embodiment of the present invention is not limited to this. One or both of the transistors 100 and 200 may be p-channel transistors.
  • Figure 17A is a plan view illustrating a configuration example of a semiconductor device 30, which is a semiconductor device of one embodiment of the present invention.
  • the conductive layer 103, the insulating layer 105, the insulating layer 105a, and the insulating layer 110 are not illustrated. The same applies to the subsequent plan views.
  • Figure 17B is a cross-sectional view taken along dashed lines D1-D2 in Figure 17A.
  • Figure 18A is a cross-sectional view taken along dashed lines E1-E2 in Figure 17A.
  • Figure 18B is a cross-sectional view taken along dashed lines E3-E4 in Figure 17A.
  • the semiconductor device 30 includes a transistor 100 and a transistor 150.
  • the transistor 100 and the transistor 150 are each provided on a substrate 102.
  • transistor 100 can be referred to, so a detailed description will be omitted.
  • the transistor 150 has a conductive layer 202, an insulating layer 110, an insulating layer 120, a semiconductor layer 208, an insulating layer 106, a conductive layer 204, a conductive layer 212a, and a conductive layer 212b.
  • Each layer constituting the transistor 150 may have a single-layer structure or a stacked structure.
  • a conductive layer 202 is provided on the substrate 102.
  • the conductive layer 202 functions as a back gate electrode of the transistor 150.
  • the conductive layer 202 can be formed using the same material as the conductive layer 112a of the transistor 100.
  • the conductive layer 202 can be formed in the same process as the conductive layer 112a.
  • a film that becomes the conductive layer 112a and the conductive layer 202 can be formed by forming the film and processing the film.
  • the conductive layer 202 may be formed in a different process from the conductive layer 112a. By forming the conductive layer 202 in a different process, a material different from the conductive layer 112a can be used for the conductive layer 202.
  • the conductive layer 202 does not have a region in contact with either the semiconductor layer 108 or the semiconductor layer 208, and therefore the material used is not particularly limited.
  • the conductive layer 202 is preferably formed using a material having a lower electrical resistivity than the conductive layer 112a. This can reduce the electrical resistance of the conductive layer 202.
  • In-Sn-Si oxide (ITSO) can be suitably used for the conductive layer 112a, and copper or tungsten can be suitably used for the conductive layer 202.
  • the transistor 150 does not necessarily have a backgate electrode.
  • An insulating layer 110 is provided to cover the conductive layer 202, and an insulating layer 120 is provided over the insulating layer 110.
  • the insulating layer 110 and the insulating layer 120 function as back-gate insulating layers of the transistor 150.
  • the insulating layer 120 is preferably an insulating layer containing oxygen because it is in contact with the channel formation region of the semiconductor layer 208.
  • a material suitable for the insulating layer 110b can be used.
  • the semiconductor layer 208 is provided on the insulating layer 120.
  • the semiconductor layer 208 has a region that overlaps with the conductive layer 202 via the insulating layer 110 and the insulating layer 120.
  • the semiconductor layer 208 can be made of the same material as the semiconductor layer 108.
  • the semiconductor layer 208 can be formed in the same process as the semiconductor layer 108.
  • An insulating layer 106 is provided to cover the insulating layer 120 and the semiconductor layer 208.
  • the insulating layer 106 functions as a gate insulating layer for the transistor 150.
  • the insulating layer 106 also has openings 147a and 147b that reach the semiconductor layer 208.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are provided on the insulating layer 106.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed using the same material as the conductive layer 104.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed in the same process as the conductive layer 104.
  • the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed by forming a film that will become the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b, and processing the film.
  • the conductive layer 212a is provided so as to cover at least a portion of the opening 147a, and the conductive layer 212b is provided so as to cover at least a portion of the opening 147b.
  • the conductive layer 212a and the conductive layer 212b each have a region in contact with the semiconductor layer 208.
  • the conductive layer 212a is electrically connected to the semiconductor layer 208 through the opening 147a.
  • the conductive layer 212b is electrically connected to the semiconductor layer 208 through the opening 147b.
  • the conductive layer 212a functions as one of the source electrode and drain electrode of the transistor 150.
  • the conductive layer 212b functions as the other of the source electrode and drain electrode of the transistor 150.
  • the conductive layer 204 has a region that overlaps with the semiconductor layer 208 via the insulating layer 106.
  • the conductive layer 204 functions as a gate electrode of the transistor 150.
  • the conductive layer 204 may be in contact with the conductive layer 202, and the conductive layer 204 and the conductive layer 202 may be electrically connected. This allows the conductive layer 204 and the conductive layer 202 to be given the same potential. By giving the conductive layer 204 and the conductive layer 202 the same potential, it is possible to increase the current that can flow when the transistor 150 is in an on state.
  • the conductive layer 204 may be electrically connected to the conductive layer 202 through the insulating layer 106 and the opening 149 provided in the insulating layer 110.
  • the conductive layer 212a or the conductive layer 212b may be electrically connected to the conductive layer 202. By applying the same potential to the source and the back gate, the DIBL effect in the transistor 150 can be suppressed. This can increase the saturation of the transistor 100.
  • the conductive layer 212a or the conductive layer 212b can be configured to be in contact with the conductive layer 202 through an opening provided in the insulating layer 106 and the insulating layer 110.
  • the conductive layer 202 may be electrically connected to none of the conductive layer 204, the conductive layer 212a, and the conductive layer 212b.
  • a constant potential can be supplied to the back gate, and a signal for driving the transistor 150 can be supplied to the gate. In this way, the threshold voltage when driving the transistor 150 can be controlled by the potential supplied to the back gate.
  • the entire region of the semiconductor layer 208 that overlaps with the gate electrode via the gate insulating layer between the source electrode and drain electrode functions as a channel formation region.
  • the semiconductor layer 208 has a pair of regions 208L that sandwich the channel formation region, and a pair of regions 208D on the outside of the pair.
  • the region 208D can also be said to be a region with a higher carrier concentration than the channel formation region, or a region with low resistance.
  • the region in contact with the conductive layer 212a and the region 208D adjacent to this region function as one of the source region and the drain region.
  • the region in contact with the conductive layer 212b and the region 208D adjacent to this region function as the other of the source region and the drain region.
  • Region 208L can also be said to be a region with the same or lower resistance, the same or higher carrier concentration, the same or higher oxygen defect density, and the same or higher impurity concentration compared to the channel formation region. Furthermore, region 208L can also be said to be a region with the same or higher resistance, the same or lower carrier concentration, the same or lower oxygen defect density, and the same or lower impurity concentration compared to region 208D.
  • Region 208L functions as a buffer region for alleviating the drain electric field.
  • Region 208L does not overlap with conductive layer 204, and therefore is a region in which a channel is hardly formed even when a gate voltage is applied to conductive layer 204.
  • Region 208L preferably has a higher carrier concentration than the channel formation region. This allows region 208L to function as an LDD (Lightly Doped Drain) region.
  • LDD Lightly Doped Drain
  • impurity elements can be added to the semiconductor layer 208 using these conductive layers as a mask to form the regions 208L and 208D.
  • the region 208L is a region of the semiconductor layer 208 that overlaps with the insulating layer 106 but does not overlap with the conductive layer 204.
  • the region 208D is a region of the semiconductor layer 208 that overlaps with neither the insulating layer 106 nor the conductive layer 204.
  • the conductive layer 212a and the conductive layer 212b are located inside the opening 147a and the opening 147b. In other words, it is preferable that some ends of the conductive layer 212a and the conductive layer 212b are in contact with the semiconductor layer 208 in the opening 147a and the opening 147b. This allows the region in contact with the conductive layer 212a to be adjacent to one of the pair of regions 208D, and similarly, the region in contact with the conductive layer 212b to be adjacent to the other of the pair of regions 208D. Note that the planar shapes of the opening 147a and the opening 147b are not particularly limited.
  • Region 208L and region 208D contain an impurity element.
  • the impurity element may be one or more of hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and a noble gas.
  • noble gases include helium, neon, argon, krypton, and xenon. It is particularly preferable to use one or more of boron, phosphorus, aluminum, magnesium, and silicon as the impurity element.
  • the impurity element may be supplied to the semiconductor layer 108 through the insulating layer 106 using the conductive layer 104 as a mask. As a result, a region containing the impurity element is formed in a region of the semiconductor layer 108 that does not overlap with the conductive layer 104.
  • a region in contact with the conductive layer 112b of the semiconductor layer 108 functions as a source region or a drain region. Therefore, the region containing the impurity element is formed in a part of the source region or the drain region.
  • the transistor 150 is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 208. For example, by adding an impurity element to the semiconductor layer 208 using the conductive layer 204 that functions as the gate electrode as a mask, the source region and the drain region can be formed in a self-aligned manner.
  • the transistor 150 can be called a TGSA (Top Gate Self-Aligned) type transistor.
  • the channel length of the transistor 150 can be controlled by the width of the conductive layer 204 in the channel length direction. Therefore, the channel length of the transistor 150 is equal to or greater than the resolution limit of the exposure device used to manufacture the transistor. By increasing the channel length, a transistor with high saturation properties can be obtained.
  • An insulating layer 107 is provided to cover the transistor 100 and the transistor 150.
  • the insulating layer 107 functions as a protective layer as described above.
  • the transistor 100 with a short channel length and the transistor 150 with a long channel length can be formed on the same substrate by sharing some of the processes.
  • a high-performance semiconductor device can be obtained by applying the transistor 100 to a transistor that requires a large on-current and the transistor 150 to a transistor that requires high saturation.
  • 17B shows an example in which the conductive layer 212a and the conductive layer 212b are formed in the same process as the conductive layer 104 and the conductive layer 204, but one embodiment of the present invention is not limited thereto.
  • the conductive layer 212a and the conductive layer 212b may be formed after the insulating layer 107 is formed.
  • an opening reaching the semiconductor layer 208 may be provided in the insulating layer 107 and the insulating layer 106, and the conductive layer 212a and the conductive layer 212b may be provided so as to cover the opening, so that the conductive layer 212a and the conductive layer 212b are electrically connected to the semiconductor layer 208.
  • an impurity element may be added to the semiconductor layer 208 using the conductive layer 204 as a mask to form a low-resistance region in the semiconductor layer 208.
  • semiconductor device 30A semiconductor device 30B, semiconductor device 30C, semiconductor device 30D, and semiconductor device 30E will be described as modified examples of semiconductor device 30.
  • FIG. 17A and 19B are cross-sectional views showing a configuration example of the semiconductor device 30A.
  • FIG. 17A can be referred to for a planar configuration example of the semiconductor device 30A.
  • FIG. 19A is a cross-sectional view taken along dashed lines D1-D2 shown in FIG. 17A.
  • FIG. 19B is a cross-sectional view taken along dashed lines E3-E4 shown in FIG. 17A.
  • FIG. 18A can be referred to for a cross-sectional configuration example taken along dashed lines E1-E2 shown in FIG. 17A.
  • the semiconductor device 30A includes a transistor 100 and a transistor 150A.
  • the transistor 150A differs from, for example, the transistor 150 shown in FIG. 17B mainly in that the conductive layer 202 is provided between the insulating layer 110 and the insulating layer 120.
  • a conductive layer 202 is provided on the insulating layer 110.
  • the conductive layer 202 can be made of the same material as the conductive layer 112b.
  • the conductive layer 202 can be formed in the same process as the conductive layer 112b.
  • An insulating layer 120 is provided on the conductive layer 202.
  • the insulating layer 120 is provided so as to cover a portion of the upper surface and side surface of the conductive layer 202.
  • the insulating layer 120 is provided in at least a region where the semiconductor layer 208 and the conductive layer 204 overlap.
  • a portion of the insulating layer 120 functions as a back-gate insulating layer.
  • the insulating layer 120 preferably has a laminated structure.
  • the insulating layer 120 can have, for example, a two-layer laminated structure.
  • the lower layer of the insulating layer 120 can have a region in contact with the conductive layer 202
  • the upper layer of the insulating layer 120 can have a region in contact with the channel formation region of the semiconductor layer 208.
  • the lower layer of the insulating layer 120 is preferably made of a material that is difficult for the metal elements contained in the conductive layer 202 to diffuse into. This can prevent the metal elements contained in the conductive layer 202 from diffusing into the channel formation region of the semiconductor layer 208.
  • the lower layer of the insulating layer 120 can be preferably made of a material that can be used for the insulating layers 110a and 110c. For example, silicon nitride can be preferably used for the lower layer of the insulating layer 120.
  • the upper layer of the insulating layer 120 is preferably an insulating layer containing oxygen.
  • the upper layer of the insulating layer 120 can be made of a material suitable for the insulating layer 110b.
  • silicon oxynitride can be suitably used for the upper layer of the insulating layer 120.
  • transistor 100 For information about transistor 100, please refer to the above description, so a detailed explanation will be omitted.
  • Fig. 16B is a circuit diagram showing a configuration example of the semiconductor device 30B.
  • Fig. 20A is a plan view showing a configuration example of the semiconductor device 30B.
  • Fig. 20B is a cross-sectional view taken along dashed lines D1-D2 in Fig. 20A.
  • Fig. 21A is a cross-sectional view taken along dashed lines E1-E2 in Fig. 20A.
  • Fig. 21B is a cross-sectional view taken along dashed lines E3-E4 in Fig. 20A.
  • the semiconductor device 30B has a transistor 100 and a transistor 200.
  • the other of the source and drain of the transistor 200 is electrically connected to the other of the source and drain of the transistor 100.
  • Transistor 100 and transistor 200 are each provided on a substrate 102.
  • transistor 100 can be referred to, so a detailed description will be omitted.
  • the transistor 200 has a conductive layer 112b, a conductive layer 112c, a conductive layer 203, an insulating layer 205, a semiconductor layer 208, an insulating layer 106, and a conductive layer 204.
  • the transistor 200 can have a similar structure to the transistor 100.
  • the conductive layer 112c functions as one of the source electrode and drain electrode of the transistor 200.
  • the conductive layer 112b functions as the other of the source electrode and drain electrode of the transistor 100 and also functions as the other of the source electrode and drain electrode of the transistor 200.
  • the conductive layer 203 functions as a back gate electrode of the transistor 200.
  • the insulating layer 205 functions as a back gate insulating layer of the transistor 200.
  • a part of the insulating layer 106 functions as a gate insulating layer of the transistor 200.
  • the conductive layer 204 functions as a gate electrode of the transistor 200.
  • the conductive layer 112c can be formed using the same material as the conductive layer 112a.
  • the conductive layer 112c can be formed in the same process as the conductive layer 112a.
  • the insulating layer 110 has an opening 241 that reaches the conductive layer 112c.
  • the opening 241 can be formed in the same process as the opening 141.
  • the conductive layer 112b has an opening 243 in a region that overlaps with the opening 241.
  • the opening 243 can be formed in the same process as the opening 143.
  • the opening 241 can have a shape similar to the shape that the opening 141 can have.
  • the opening 243 can have a shape similar to the shape that the opening 143 can have.
  • the width of opening 141 and the width of opening 241 may be different. By making the widths of the openings different, it is also possible to fabricate two transistors with different channel widths.
  • the conductive layer 203 is located inside the opening 241 and is provided so as to be electrically connected to the conductive layer 112c.
  • the conductive layer 203 has, for example, a region in contact with the conductive layer 112c and a region in contact with the side surface of the insulating layer 110 located inside the opening 241. Note that when the conductive layer 203 and the conductive layer 112c have a region in contact with each other, the boundary between the conductive layer 203 and the conductive layer 112c may not be clearly visible.
  • the conductive layer 203 can be formed using the same material as the conductive layer 103.
  • the conductive layer 203 can be formed in the same process as the conductive layer 103.
  • the conductive layer 103 and the conductive layer 203 can be formed, for example, by forming a conductive film to cover the openings 141, 143, 241, and 243, and then performing anisotropic etching on the conductive film.
  • the transistor 200 can be a transistor with a fine size.
  • the insulating layer 205 is provided so as to cover the conductive layer 203 inside the opening 241.
  • the insulating layer 205 has, for example, a region in contact with the conductive layer 203 inside the opening 241 and a region in contact with the conductive layer 112c.
  • the insulating layer 205 can be made of the same material as the insulating layer 105.
  • the insulating layer 205 can be formed in the same process as the insulating layer 105.
  • the insulating layer 105 and the insulating layer 205 can be formed, for example, by forming an insulating film so as to cover the openings 141, 143, 241, and 243, and then performing anisotropic etching on the insulating film.
  • a semiconductor layer 208 is provided so as to cover the openings 241 and 243.
  • the semiconductor layer 208 can be formed in the same process as the semiconductor layer 108.
  • An insulating layer 106 is provided on the semiconductor layer 208, and a conductive layer 204 is provided on the insulating layer 106.
  • the conductive layer 204 can be formed in the same process as the conductive layer 104.
  • 20A and 20B show an example in which the semiconductor layer in the transistor 100 is separated into the semiconductor layer 108 and the semiconductor layer 208 in the transistor 200; however, one embodiment of the present invention is not limited to this.
  • the transistor 100 and the transistor 200 may share a semiconductor layer.
  • Fig. 16C is a circuit diagram showing a configuration example of the semiconductor device 30C.
  • Fig. 22A is a plan view showing a configuration example of the semiconductor device 30C.
  • Fig. 22B is a cross-sectional view taken along dashed lines D1-D2 in Fig. 22A.
  • Fig. 21A can be referred to for a cross-sectional configuration example taken along dashed lines E1-E2 in Fig. 22A.
  • Fig. 21B can be referred to for a cross-sectional configuration example taken along dashed lines E3-E4 in Fig. 22A.
  • the semiconductor device 30C has a transistor 100 and a transistor 200.
  • One of the source and drain of the transistor 200 is electrically connected to one of the source and drain of the transistor 100.
  • Transistor 100 and transistor 200 are each provided on a substrate 102.
  • transistor 100 can be referred to, so a detailed description will be omitted.
  • the transistor 200 has a conductive layer 112a, a conductive layer 112c, a conductive layer 203, an insulating layer 205, a semiconductor layer 208, an insulating layer 106, and a conductive layer 204.
  • the conductive layer 112a functions as one of the source electrode and drain electrode of the transistor 100 and one of the source electrode and drain electrode of the transistor 200.
  • the conductive layer 112c functions as the other of the source electrode and drain electrode of the transistor 200.
  • the conductive layer 112c can be made of the same material as the conductive layer 112b.
  • the conductive layer 112c can be formed in the same process as the conductive layer 112b.
  • an opening 241 is formed in the insulating layer 110, reaching the conductive layer 112a.
  • an opening 243 is formed in the conductive layer 112c.
  • Fig. 16D is a circuit diagram showing a configuration example of a semiconductor device 30D.
  • Fig. 23A is a plan view showing a configuration example of a semiconductor device 30D.
  • Fig. 23B is a cross-sectional view taken along dashed line D1-D2 shown in Fig. 23A.
  • the semiconductor device 30D has a transistor 100 and a transistor 250.
  • One of the source and drain of the transistor 250 is electrically connected to one of the source and drain of the transistor 100.
  • Transistor 100 and transistor 250 are each provided on a substrate 102.
  • the semiconductor device 30D has a conductive layer 259 on the substrate 102, an insulating layer 252 on the substrate 102 and the conductive layer 259, and a semiconductor layer 253 on the insulating layer 252.
  • the semiconductor layer 253 and the conductive layer 255 have an insulating layer 254 on the insulating layer 252 and the semiconductor layer 253, and a conductive layer 255 on the insulating layer 254.
  • the semiconductor layer 253 and the conductive layer 255 have an overlapping region.
  • the conductive layer 259 functions as a back gate electrode of the transistor 250, and the insulating layer 252 functions as a back gate insulating layer.
  • the insulating layer 254 functions as a gate insulating layer, and the conductive layer 255 functions as a gate electrode.
  • An insulating layer 256 is provided over the insulating layer 254 and the conductive layer 255.
  • An opening 257a is provided in the insulating layer 254 and the insulating layer 256 in a region that overlaps with a part of the semiconductor layer 253.
  • An opening 257b is provided in the insulating layer 254 and the insulating layer 256 in a region that overlaps with another part of the semiconductor layer 253.
  • the conductive layer 258a is provided so as to have a region located on the insulating layer 256 and a region located inside the opening 257a.
  • the conductive layer 258b is provided so as to have a region located on the insulating layer 256 and a region located inside the opening 257b.
  • the conductive layer 258a has a region in contact with the semiconductor layer 253 inside the opening 257a.
  • the conductive layer 258b has a region in contact with the semiconductor layer 253 inside the opening 257b.
  • a region that overlaps with the conductive layer 255 functions as a channel formation region.
  • the semiconductor layer 253 has a pair of regions 253D that sandwich the channel formation region.
  • One of the pair of regions 253D functions as one of the source region and drain region, and is electrically connected to the conductive layer 258a.
  • the other of the pair of regions 253D functions as the other of the source region and drain region, and is electrically connected to the conductive layer 258b.
  • An insulating layer 110 is provided on insulating layer 256, conductive layer 258a, and conductive layer 258b, and a conductive layer 112b is provided on insulating layer 110.
  • the conductive layer 259 preferably overlaps with the channel formation region of the transistor 250 and extends beyond the edge of the channel formation region of the transistor 250. That is, the conductive layer 259 is preferably larger than the channel formation region of the transistor 250. In addition, the conductive layer 259 preferably extends beyond the edge of the semiconductor layer 253. That is, the conductive layer 259 is preferably larger than the semiconductor layer 253.
  • the gate electrode and the back gate electrode are arranged to sandwich the channel formation region of the semiconductor layer.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate electrode.
  • the potential of the back gate electrode may be the ground potential or any potential.
  • the backgate electrode can be formed by the same material and method as the gate electrode, source electrode, drain electrode, etc.
  • the gate electrode and the backgate electrode are conductive layers, they have a function of preventing an electric field generated outside the transistor from acting on the semiconductor layer in which the channel is formed (particularly an electric field shielding function against static electricity). In other words, it is possible to prevent the electrical characteristics of the transistor from fluctuating due to the influence of an external electric field such as static electricity.
  • a backgate electrode it is possible to reduce the amount of change in the threshold voltage of the transistor before and after a BT (Bias Temperature) stress test. By providing a backgate electrode, the variation in the characteristics of the transistor is reduced, and the reliability of the semiconductor device can be improved.
  • the back gate and the gate of the transistor 250 may be electrically connected. Also, as shown in FIG. 16F, the back gate and the source or the drain of the transistor 250 may be electrically connected. Also, as shown in FIG. 16G, the transistor 250 may not have a back gate.
  • the transistor 100 is shown as an n-channel type and the transistor 250 is shown as a p-channel type, but one embodiment of the present invention is not limited to this. Both the transistor 100 and the transistor 250 may be n-channel types or p-channel types. Alternatively, the transistor 100 may be a p-channel type and the transistor 250 may be an n-channel type.
  • Transistor 250 may be an OS transistor, as in transistor 100.
  • the semiconductor layer 108 and the semiconductor layer 253 may be made of the same material or different materials.
  • the description of the semiconductor layer 108 and the semiconductor layer 208 in the semiconductor device 30 can also be referred to.
  • Transistor 250 may be a transistor that uses silicon in the channel formation region (hereinafter also referred to as a Si transistor).
  • Silicon can be single crystal silicon, polycrystalline silicon, amorphous silicon, etc.
  • a transistor having an LTPS semiconductor layer (hereinafter also referred to as an LTPS transistor) can be used.
  • LTPS transistors have high field effect mobility and good frequency characteristics.
  • the transistor 100 in the semiconductor device 30D has the same configuration as described above, except that it has a conductive layer 258a instead of the conductive layer 112a.
  • the conductive layer 258a functions as one of the source electrode and drain electrode of the transistor 100 and also functions as one of the source electrode and drain electrode of the transistor 250. By sharing the conductive layer 258a between the transistor 100 and the transistor 250, the occupation area of the semiconductor device can be reduced.
  • the transistor 100 is a vertical channel transistor.
  • the current flowing through the semiconductor layer flows in the horizontal direction, that is, in a direction parallel or approximately parallel to the surface of the substrate 102.
  • Such a transistor is also called a horizontal transistor, a horizontal channel transistor, or a horizontal channel transistor.
  • a semiconductor device may have not only vertical channel transistors but also horizontal channel transistors.
  • the transistor 100 may be formed in a region overlapping with the opening 257a.
  • openings 141 and 143 may be provided in the region overlapping with the opening 257a, and the conductive layer 258a may be in contact with the semiconductor layer 108 and the conductive layer 103 in the opening 257a.
  • the conductive layer 258a may not be provided, and the region 253D may be in contact with the semiconductor layer 108 and the conductive layer 103 in the opening 257a. With such a configuration, a semiconductor device with a smaller occupation area can be obtained.
  • Fig. 16H is a circuit diagram showing a configuration example of a semiconductor device 30E.
  • Fig. 24A is a plan view showing a configuration example of a semiconductor device 30E.
  • Fig. 24B is a cross-sectional view taken along dashed line D1-D2 shown in Fig. 24A.
  • the semiconductor device 30E has a transistor 100 and a transistor 250.
  • the gate of the transistor 250 is electrically connected to one of the source and drain of the transistor 100.
  • the semiconductor device 30E is different from the semiconductor device 30D mainly in that the opening 141 and the opening 143 are provided so as to overlap the conductive layer 255 that functions as the gate electrode of the transistor 250. Therefore, in the semiconductor device 30D, the transistor 100 is provided so as to overlap the gate electrode of the transistor 250.
  • the opening 141 and the opening 143 are provided overlapping the channel formation region of the transistor 250, but this is not limited thereto.
  • the opening 141 and the opening 143 may be provided not overlapping the channel formation region of the transistor 250 and overlapping the conductive layer 255.
  • the conductive layer 255 functions as the gate electrode of the transistor 250 and also functions as one of the source electrode and drain electrode of the transistor 100.
  • transistor 100 By stacking transistor 100 and transistor 250, a semiconductor device with a reduced occupied area can be realized.
  • opening 257a, opening 257b, conductive layer 258a, and conductive layer 258b of semiconductor device 30E are different from those of semiconductor device 30D.
  • Opening 257a and opening 257b are formed by selectively removing a portion of insulating layer 254 and insulating layer 110 in a region overlapping with region 253D of semiconductor layer 253.
  • Conductive layer 258a and conductive layer 258b are provided on insulating layer 110 and are electrically connected to region 253D via opening 257a and opening 257b.
  • the conductive layer 258a and the conductive layer 258b can be formed in the same process as the conductive layer 112b. Since it is not necessary to form the conductive layer 258a and the conductive layer 258b in a separate process from the conductive layer 112b, the manufacturing process of the semiconductor device can be shortened, and the productivity of the semiconductor device can be increased.
  • a semiconductor device includes at least one transistor and at least one capacitor, and has a structure in which the source or drain of the transistor is electrically connected to one of a pair of electrodes of the capacitor.
  • Figure 16I shows an example in which the source or drain of the transistor 100 is electrically connected to one electrode of the capacitor 190.
  • the transistor according to one embodiment of the present invention is a type of vertical transistor, and since the source electrode, the semiconductor layer, and the drain electrode can be provided in a stacked manner, the area occupied can be significantly reduced compared to a planar transistor.
  • a CMOS Complementary Metal Oxide Semiconductor
  • Example 1 of manufacturing method of semiconductor device An example of a method for manufacturing a semiconductor device of one embodiment of the present invention will be described below with reference to the drawings.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, CVD, vacuum deposition, pulsed laser deposition (PLD: Pulsed Laser Deposition), or ALD.
  • CVD methods include PECVD and thermal CVD.
  • One type of thermal CVD method is metal organic chemical vapor deposition (MOCVD: Metal Organic CVD).
  • the thin films (insulating films, semiconductor films, conductive films, etc.) constituting the semiconductor device can be formed by wet film formation methods such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the above-mentioned thin film can be processed, for example, by forming a resist mask by photolithography, and then etching the thin film according to the pattern of the resist mask.
  • the thin film may be processed by nanoimprinting, sandblasting, lift-off, or the like.
  • an island-shaped thin film may be directly formed by a film formation method using a shielding mask such as a metal mask.
  • a photosensitive thin film can be processed by exposure and development. In other words, a photosensitive thin film can be processed by photolithography.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light, etc. can also be used.
  • Exposure can also be performed by immersion exposure technology.
  • Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure.
  • Electron beams can also be used instead of the light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • Dry etching or wet etching can be used to etch the thin film.
  • FIG. 25A to FIG. 29B show a cross-sectional view between dashed dotted lines A1-A2 shown in FIG. 1B and a cross-sectional view between dashed dotted lines B1-B2 shown in FIG. 1C side by side.
  • a conductive layer 112a is formed on the substrate 102 (FIG. 25A).
  • a conductive film that will become the conductive layer 112a is formed on the substrate 102, and the conductive film is processed to form the conductive layer 112a.
  • the conductive film that will become the conductive layer 112a can be formed by, for example, a sputtering method.
  • the metal film can be processed by, for example, one or both of a wet etching method and a dry etching method to form the conductive layer 112a.
  • the conductive layer 112a can be formed by, for example, using a conductive oxide such as In-Sn oxide, a metal element such as titanium, or an alloy containing multiple metal elements.
  • a conductive film that will become the conductive layer 112a1 is first formed on the substrate 102, and the conductive film is processed to form the conductive layer 112a1.
  • a conductive film that will become the conductive layer 112a2 is formed on the conductive layer 112a1 and on the substrate 102, and the conductive film is processed to form the conductive layer 112a2.
  • the conductive layer 112a1 and the conductive layer 112a2 that covers the conductive layer 112a1 can be formed.
  • a conductive film that will become the conductive layer 112a1 and a conductive film that will become the conductive layer 112a2 are formed in order on the substrate 102, and the conductive layers 112a2 and 112a1 can be formed by processing these conductive films.
  • the conductive layer 112a1 can be formed, for example, using a conductive oxide.
  • the conductive layer 112a2 can be formed using a metal element such as titanium, or an alloy containing multiple metal elements.
  • the insulating layer 110 is formed on the conductive layer 112a and on the substrate 102.
  • the insulating layer 110 for example, an insulating layer 110a, an insulating layer 110b on the insulating layer 110a, and an insulating layer 110c on the insulating layer 110b are formed in this order (FIG. 25B).
  • the insulating layers 110a, 110b, and 110c can be formed, for example, by PECVD or sputtering. It is preferable to form the insulating layers 110a, 110b, and 110c successively, for example, in a vacuum, since this can prevent impurities from the atmosphere from adhering to the surfaces of the insulating layers 110a and 110b. Examples of such impurities include water and organic matter.
  • the insulating layer 110a and the insulating layer 110c can be formed in an atmosphere containing hydrogen.
  • the insulating layer 110a and the insulating layer 110c can be formed in an atmosphere containing hydrogen.
  • the insulating layer 110a and the insulating layer 110c can be formed in an atmosphere containing hydrogen.
  • the insulating layer 110a and the insulating layer 110c can contain hydrogen. This can reduce the resistance of the source region and the drain region of the semiconductor layer 108 formed in a later process. Therefore, a transistor with low on-resistance can be formed.
  • the insulating layer 110b is preferably formed by a method that does not use a gas containing hydrogen.
  • a gas containing hydrogen For example, when an oxide insulating film is formed as the insulating layer 110b by a PECVD method, the insulating layer 110b can be formed without using a gas containing hydrogen. As a result, a film with an extremely low hydrogen content can be formed as the insulating layer 110b. This can prevent hydrogen from being supplied to the channel formation region of the semiconductor layer 108 to be formed in a later step. Therefore, a transistor that exhibits good electrical characteristics and is highly reliable can be manufactured. Note that even when an oxide insulating film is formed as the insulating layer 110b by a sputtering method, the insulating layer 110b can be formed without using a gas containing hydrogen.
  • insulating layer 110a and insulating layer 110c in an atmosphere containing hydrogen, and forming insulating layer 110b by a method that does not use a gas containing hydrogen, it is possible to reduce the resistance of the source region and drain region of semiconductor layer 108, which will be formed in a later process, while suppressing the supply of hydrogen to the channel formation region.
  • the substrate temperature during the formation of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c is preferably 180° C. or higher and 450° C. or lower, more preferably 200° C. or higher and 450° C. or lower, more preferably 250° C. or higher and 450° C. or lower, more preferably 300° C. or higher and 450° C. or lower, more preferably 300° C. or higher and 400° C. or lower, and even more preferably 350° C. or higher and 400° C. or lower.
  • the transistor included in the semiconductor device of one embodiment of the present invention can be a transistor that exhibits good electrical characteristics and is highly reliable.
  • the insulating layers 110a, 110b, and 110c are formed before the semiconductor layer 108, there is no need to worry about oxygen being desorbed from the semiconductor layer 108 due to the heat applied during the formation of the insulating layers 110a, 110b, and 110c.
  • the plasma treatment may be performed without exposing the surface of the insulating layer 110b to the air.
  • a PECVD apparatus is used to form the insulating layer 110b, it is preferable to perform the plasma treatment in the PECVD apparatus. This can increase productivity.
  • an N 2 O plasma treatment can be performed continuously.
  • oxygen can be supplied to the insulating layer 110b by forming a film such as an insulating film, a semiconductor film, or a conductive film on the insulating layer 110b in an atmosphere containing oxygen.
  • a film such as an insulating film, a semiconductor film, or a conductive film
  • oxygen can be supplied to the insulating layer 110b by forming a film such as an insulating film, a semiconductor film, or a conductive film on the insulating layer 110b in an atmosphere containing oxygen.
  • a film such as an insulating film, a semiconductor film, or a conductive film on the insulating layer 110b in an atmosphere containing oxygen.
  • aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can be used as the film.
  • the oxygen flow ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and even more preferably 90% or more and 100% or less. In particular, it is preferable to set the oxygen flow ratio to 100% and the oxygen partial pressure as close to 100% as possible.
  • oxygen can be supplied to the insulating layer 110b during the formation of the film, and oxygen can be prevented from being released from the insulating layer 110b.
  • a large amount of oxygen can be trapped in the insulating layer 110b.
  • a large amount of oxygen can be supplied to the semiconductor layer 108 by a subsequent heat treatment.
  • oxygen vacancies and VOH in the semiconductor layer 108 can be reduced, and a transistor with good electrical characteristics and high reliability can be obtained.
  • the temperature of the heat treatment is preferably 150°C or higher and lower than the distortion point of the substrate, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, and even more preferably 350°C or higher and 400°C or lower.
  • the heat treatment can be performed in an atmosphere containing one or more of a noble gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. It is preferable that the content of hydrogen, water, etc. in the atmosphere is as small as possible.
  • a high-purity gas with a dew point of -60°C or lower, preferably -100°C or lower, as the atmosphere.
  • a high-purity gas with a dew point of -60°C or lower, preferably -100°C or lower, as the atmosphere.
  • Heat treatment can be performed using an oven or a rapid thermal annealing (RTA) device. Using an RTA device can shorten the heat treatment time.
  • the film is removed.
  • a wet etching method can be preferably used. By using a wet etching method, etching of the insulating layer 110b during the removal can be suppressed. This can suppress the thickness of the insulating layer 110b from becoming thin, and the thickness of the insulating layer 110b can be made uniform.
  • a conductive film 112f that will become the conductive layer 112b is formed on the insulating layer 110 (FIG. 25C).
  • the conductive film 112f is formed so as to have a region in contact with the upper surface of the insulating layer 110c.
  • the conductive film 112f can be formed, for example, by using a sputtering method.
  • the conductive film 112f is processed into a desired shape to form the conductive layer 112b on the insulating layer 110 (FIG. 26A).
  • the conductive layer 112b is formed so as to have a region in contact with the upper surface of the insulating layer 110c.
  • the conductive layer 112b is processed to form an opening 143 (FIG. 26B).
  • the opening 143 is formed to have an area that overlaps with the conductive layer 112a.
  • the conductive film 112f may be processed into a desired shape to form the conductive layer 112b in which the opening 143 is provided. In other words, the process shown in FIG. 26A and the process shown in FIG. 26B may be interchanged.
  • the opening 141 has an area that overlaps with the opening 143, and is formed to reach the conductive layer 112a. By forming the opening 141, the area of the conductive layer 112a that overlaps with the opening 141 and the opening 143 is exposed.
  • the opening 143 and the opening 141 can be formed by one or both of a wet etching method and a dry etching method.
  • the opening 143 can be formed by, for example, a wet etching method.
  • the opening 141 can be formed by, for example, a dry etching method.
  • the wet etching method can be a processing method with higher isotropy than the dry etching method. Therefore, when the opening 143 is formed by the wet etching method and the opening 141 is formed by the dry etching method, the lower end of the conductive layer 112b on the opening 143 side may not coincide with the portion 123 as shown in FIG. 10A and FIG. 10B.
  • the insulating layer 110 may have a region protruding from the conductive layer 112b on the opening 141 side in a cross-sectional view.
  • the opening 141 can be formed, for example, by using the resist mask used to form the opening 143.
  • a resist mask is formed on the conductive layer 112b.
  • a part of the conductive layer 112b is removed using the resist mask to form the opening 143.
  • a part of the insulating layer 110 is removed using the resist mask to form the opening 141.
  • the opening 141 and the opening 143 may be formed using different resist masks.
  • a conductive film 103f that will become the conductive layer 103 is formed so as to cover the opening 141 and the opening 143 (FIG. 27A).
  • the conductive film 103f is formed on the insulating layer 110 so as to cover the side surface of the insulating layer 110 located within the opening 141 and the upper surface of the conductive layer 112a exposed by the opening 141.
  • the conductive film 103f can be formed to have a region in contact with the upper surface of the conductive layer 112a, a region in contact with the side surface of the insulating layer 110, a region in contact with the side surface of the conductive layer 112b, a region in contact with the upper surface of the conductive layer 112b, and a region in contact with the upper surface of the insulating layer 110.
  • the conductive film 103f can be formed, for example, by using a sputtering method, a thermal CVD method (including a MOCVD method), or an ALD method.
  • the conductive layer 103 is formed inside the opening 141 so as to be electrically connected to the conductive layer 112a (FIG. 27B).
  • the conductive layer 103 is formed along the side surface located within the opening 141 of the insulating layer 110 so as to have an area in contact with the conductive layer 112a inside the opening 141.
  • the conductive layer 103 can also be formed so as to have an area in contact with the side surface located within the opening 141 of the insulating layer 110.
  • anisotropic etching it is preferable to perform anisotropic etching on the conductive film 103f so that the top of the conductive layer 103 is located below the upper end of the insulating layer 110 on the opening 141 side. In other words, it is preferable to perform anisotropic etching on the conductive film 103f so that the conductive layer 103 is not provided inside the opening 143. For example, it is preferable to adjust the speed and time of the anisotropic etching so that the conductive layer 103 is provided inside the opening 141 but not inside the opening 143. As a result, for example, it is possible to prevent the conductive layer 103 and the conductive layer 112b from coming into contact with each other and causing a short circuit.
  • the anisotropic etching of the conductive film 103f is preferably performed under conditions where the selectivity is high with respect to the conductive layer 112a and the conductive layer 112b.
  • the anisotropic etching is preferably performed under conditions where the etching rate of the conductive film 103f is faster than the etching rate of the conductive layer 112a and the conductive layer 112b. This can prevent the conductive layer 112a and the conductive layer 112b from being unintentionally etched during the anisotropic etching of the conductive film 103f. Therefore, the manufacturing yield of the semiconductor device can be increased. Furthermore, a highly reliable semiconductor device can be manufactured.
  • the conductive film 103f is preferably made of a metal element such as titanium or an alloy containing multiple metal elements. This allows the conductive layer 103 to have low electrical resistance, for example.
  • a metal such as titanium for the conductive film 103f and a conductive oxide such as In-Sn oxide for the conductive layers 112a and 112b the etching selectivity between the conductive film 103f and the conductive layers 112a and 112b can be increased.
  • a recess 129 may be formed in the conductive layer 112a, for example, as shown in FIG. 5.
  • the recess 129 may be formed.
  • the conductive layer 112a has a structure as shown in, for example, FIG. 6B to FIG. 7B2
  • the conductive layer 112a1 can be prevented from being processed when the recess 129 is formed in the conductive layer 112a. Therefore, the conductive layer 112a can be prevented from being completely removed in the region that overlaps with the opening 141 and does not overlap with the conductive layer 103. This can prevent the bottom surface of the semiconductor layer 108 formed in a later process from coming into contact with the conductive layer 112a.
  • the conductive layer 112a2 that has a lower etching selectivity to the conductive film 103f than the conductive layer 112a1, it is easier to form the recess 129 in the conductive layer 112a. Therefore, as described above, it is easier to form a transistor with a large on-current.
  • the conductive layer 112a1 can be made of, for example, a conductive oxide.
  • the conductive layer 112a2 can be made of, for example, a material similar to that which can be used for the conductive film 103f.
  • the conductive layer 112a2 and the conductive film 103f can be made of the same material.
  • the conductive layer 103 When the conductive layer 103 is formed by performing anisotropic etching on the conductive film 103f, there is no need to use a mask, unlike when the conductive layer 103 is formed by processing the conductive film 103f after patterning by photolithography, for example. Therefore, in the method for manufacturing a semiconductor device of one embodiment of the present invention, the conductive layer 103 can be formed without considering the accuracy of mask alignment, for example. As described above, even if the opening 141 in which the conductive layer 103 is formed is miniaturized, it is possible to prevent, for example, the conductive layer 103 from not being formed inside the opening 141. Therefore, in the method for manufacturing a semiconductor device of one embodiment of the present invention, a transistor with a fine size can be manufactured.
  • Insulating film 105f is formed so as to cover conductive layer 103 and conductive layer 112b (FIG. 27C).
  • Insulating film 105f can be formed to have a region in contact with the upper surface of conductive layer 112a, a region in contact with conductive layer 103, a region in contact with the side of insulating layer 110, a region in contact with the upper surface of insulating layer 110, a region in contact with the side of conductive layer 112b, and a region in contact with the upper surface of conductive layer 112b.
  • Insulating film 105f can be formed, for example, by using a PECVD method or an ALD method.
  • anisotropic etching is performed on the insulating film 105f.
  • anisotropic etching is performed on the insulating film 105f until at least a portion of the upper surface of the conductive layer 112b is exposed.
  • an insulating layer 105 is formed so as to cover the conductive layer 103 ( Figure 28A).
  • the insulating layer 105 can be formed to have a region that contacts the conductive layer 103 inside the opening 141 and a region that contacts the conductive layer 112a.
  • the insulating layer 105 can also be formed to have a region that contacts the side of the conductive layer 112b inside the opening 143.
  • the top of the insulating layer 105 can be aligned or approximately aligned with the top surface of the conductive layer 112b. Also, as shown in FIG. 4A, the top of the insulating layer 105 and the top of the insulating layer 105a may be located between the bottom and top surfaces of the conductive layer 112b. Furthermore, as shown in FIG. 4B, the top of the insulating layer 105 may be located below the bottom surface of the conductive layer 112b. The position of the top of the insulating layer 105 can be changed, for example, by the rate and time of the anisotropic etching.
  • an insulating layer 105a may be formed so as to cover at least a portion of the side of the conductive layer 112b, specifically, the side opposite the opening 143.
  • the insulating layer 105a is formed as a residue when the insulating layer 105 is formed.
  • the insulating layer 105a can be formed to have an area in contact with the side of the conductive layer 112b opposite the opening 143.
  • the insulating layer 105a may be formed.
  • the insulating layer 105a may be formed. Note that the insulating layer 105a may not be formed.
  • the insulating layer 105 When the insulating layer 105 is formed so that the top coincides with the top surface of the insulating layer 110, for example, the top end of the insulating layer 110 on the opening 141 side, or is located below the top surface of the insulating layer 110, the insulating layer 105a may not be formed. Furthermore, even if the insulating layer 105 is formed so that its uppermost portion is located above the upper surface of the insulating layer 110, for example, the upper end of the insulating layer 110 on the opening 141 side, the insulating layer 105a may not be formed.
  • the conductive layer 103 can be prevented from being exposed.
  • the insulating layer 105 can be formed so as to prevent the conductive layer 103 from being exposed. This makes it possible to prevent the semiconductor layer 108 formed in a later step from coming into contact with the conductive layer 103 and causing a short circuit. This can increase the manufacturing yield of the semiconductor device of one embodiment of the present invention.
  • slowing down the rate of anisotropic etching on the insulating film 105f reduces the throughput, and therefore it is preferable to adjust the rate of anisotropic etching in consideration of the manufacturing yield and throughput of the semiconductor device.
  • a part of the insulating layer 110 may be processed.
  • the film thickness in the region of the insulating layer 110 that does not overlap with either the conductive layer 112b or the insulating layer 105a may be thinner than the film thickness in the region of the insulating layer 110 that overlaps with the conductive layer 112b or the insulating layer 105a.
  • a recess may be formed in the region of the insulating layer 110 that does not overlap with either the conductive layer 112b or the insulating layer 105a.
  • a recess may be formed in the insulating layer 110.
  • the insulating layer 110 has a three-layered structure of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c, if the etching selectivity of the insulating film 105f and the insulating layer 110c is high, the formation of a recess in the insulating layer 110 can be suppressed even if the etching selectivity of the insulating film 105f and the insulating layer 110b is low.
  • the insulating film 105f can be made of the same material as the insulating layer 110b.
  • one or both of a part of the conductive layer 112a and a part of the conductive layer 112b may be processed.
  • a recess may be formed in the conductive layer 112a in a region that overlaps with the opening 141 and does not overlap with the conductive layer 103.
  • a recess may be formed in the conductive layer 112a.
  • the film thickness of the conductive layer 112b may be thinned.
  • the film thickness of the conductive layer 112b after the insulating layer 105 is formed may be thinner than the film thickness of the conductive layer 112b before the insulating layer 105 is formed.
  • the film thickness of the conductive layer 112b may be thinned.
  • a semiconductor film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143 (FIG. 28B).
  • the semiconductor film 108f is formed so as to have a region in contact with the upper surface of the conductive layer 112a, a region in contact with the insulating layer 105, a region in contact with the insulating layer 105a, a region in contact with the upper surface of the conductive layer 112b, and a region in contact with the upper surface of the insulating layer 110.
  • the semiconductor film 108f is preferably formed using the ALD method.
  • the ALD method is a film formation method in which a film is formed by a reaction on the surface of the workpiece. Therefore, when the semiconductor film 108f is formed by the ALD method, damage to the semiconductor film 108f can be reduced.
  • oxygen vacancies may occur in the semiconductor film 108f.
  • oxygen can be supplied to the semiconductor layer 108 by making one or both of the insulating layer 105 and the insulating layer 106 formed in a later process contain excess oxygen and performing heat treatment or the like.
  • the insulating layer 105 contains excess oxygen
  • the conductive layer 103, the conductive layer 112a, and the conductive layer 112b may be oxidized, and the electrical resistance of the conductive layer 103, the conductive layer 112a, and the conductive layer 112b may be increased.
  • the insulating layer 106 contains excess oxygen
  • the conductive layer 104 and the conductive layer 112b may be oxidized, and the electrical resistance of the conductive layer 104 and the conductive layer 112b may be increased.
  • excess oxygen refers to oxygen that is present in a layer but is not bonded to the layer (free oxygen), or oxygen that has low bond energy with the layer.
  • the semiconductor film 108f is formed by a deposition method that causes less damage, such as the ALD method
  • the occurrence of oxygen vacancies can be suppressed compared to when the semiconductor film 108f is formed by a deposition method that causes more damage. This eliminates the need to perform processing to repair oxygen vacancies in the semiconductor layer 108.
  • the ALD method When the ALD method is used to form the semiconductor film 108f, it is preferable to use a film formation method such as thermal ALD or PEALD (Plasma Enhanced ALD).
  • a film formation method such as thermal ALD or PEALD (Plasma Enhanced ALD).
  • the thermal ALD method is preferable because it exhibits extremely high step coverage.
  • the PEALD method is preferable because it exhibits high step coverage and allows low-temperature film formation.
  • the semiconductor film 108f can be formed, for example, by the ALD method using a precursor containing the constituent metal elements and an oxidizing agent.
  • precursors containing indium include trimethylindium, triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) chloride, and (3-(dimethylamino)propyl)dimethylindium.
  • precursors containing gallium include trimethylgallium, triethylgallium, tris(dimethylamido)gallium, gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, diethylchlorogallium, and gallium(III) chloride.
  • precursors containing tin include tetramethyltin, tetraethyltin, tetraethenyltin, tetraallyltin, tributylvinyltin, allyltributyltin, tributylstannylacetylene, tributylphenyltin, chlorotrimethyltin, chlorotriethyltin, and tin(IV) chloride.
  • Examples of zinc-containing precursors include dimethylzinc, diethylzinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), and zinc chloride.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • two precursors can be used: a precursor containing indium, and a precursor containing gallium and zinc.
  • Oxidizing agents include, for example, ozone, oxygen, and water.
  • Methods for controlling the composition of the resulting film include adjusting the flow ratio of the source gases, the time for which the source gases are flowed, or the order in which the source gases are flowed. By adjusting these, it is also possible to form a film whose composition changes continuously. It is also possible to form films with different compositions continuously.
  • a film formation method other than the ALD method may be used to form the semiconductor film 108f.
  • the semiconductor film 108f may be formed by a sputtering method.
  • all layers may be formed by the same film formation method, or each layer may be formed by a different film formation method.
  • the semiconductor film 108f has a two-layer stacked structure, one layer may be formed by the ALD method, and the other layer may be formed by the sputtering method.
  • the semiconductor film 108f is formed by a film formation method other than the ALD method, it is preferable to supply oxygen to the insulating layer 110b by the above-mentioned method after the insulating layer 110b is formed and before the insulating layer 110c is formed. This allows oxygen vacancies in the semiconductor film 108f to be repaired.
  • a treatment for removing water, hydrogen, organic substances, and the like adsorbed on the surface of the insulating layer 110 it is preferable to perform at least one of a treatment for removing water, hydrogen, organic substances, and the like adsorbed on the surface of the insulating layer 110 and a treatment for supplying oxygen into the insulating layer 110.
  • heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere.
  • plasma treatment in an atmosphere containing oxygen may be performed.
  • oxygen may be supplied to the insulating layer 110 by plasma treatment in an atmosphere containing an oxidizing gas such as nitrous oxide (N 2 O).
  • nitrous oxide N 2 O
  • plasma treatment containing nitrous oxide gas oxygen can be supplied while organic substances on the surface of the insulating layer 110 are suitably removed. After such a treatment, it is preferable to form the semiconductor film 108f continuously without exposing the surface of the insulating layer 110 to the air.
  • the semiconductor layer 108 has a laminated structure, it is preferable to form a next metal oxide film in succession after forming a first metal oxide film without exposing the surface to the air.
  • the semiconductor film 108f is processed into an island shape to form the semiconductor layer 108 (FIG. 29A).
  • the semiconductor layer 108 can be formed to have a region located inside the opening 141 and a region located inside the opening 143.
  • the semiconductor layer 108 can be formed to have a region in contact with the top surface of the conductive layer 112a, a region in contact with the insulating layer 105, and a region in contact with the top surface of the conductive layer 112b.
  • the semiconductor layer 108 can be formed by using either or both of a wet etching method and a dry etching method.
  • a wet etching method is preferable.
  • a part of the conductive layer 112b in a region that does not overlap with the semiconductor layer 108 may be etched and thinned.
  • a part of the insulating layer 105a may be etched and thinned.
  • a part of the insulating layer 110 in a region that does not overlap with any of the semiconductor layer 108, the conductive layer 112b, and the insulating layer 105a may be etched and thinned.
  • the heat treatment can remove hydrogen or water contained in the semiconductor film 108f or the semiconductor layer 108 or adsorbed on the surface.
  • the heat treatment may improve the film quality of the semiconductor film 108f or the semiconductor layer 108 (for example, reduce defects or improve crystallinity). It is more preferable to perform the heat treatment before processing into the semiconductor layer 108.
  • the temperature of the heat treatment is preferably 150°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, more preferably 250°C or higher and 450°C or lower, more preferably 300°C or higher and 450°C or lower, and more preferably 300°C or higher and 400°C or lower, typically 350°C.
  • For other conditions of the heat treatment refer to the description of the heat treatment after the formation of the metal oxide layer 149.
  • this heat treatment does not have to be performed if it is not necessary. Also, instead of performing the heat treatment here, it may be performed in the same manner as a heat treatment performed in a later process. Also, a high-temperature process in a later process (e.g., a film formation process) may also serve as the heat treatment.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, the insulating layer 105a, and the insulating layer 110 (FIG. 29B).
  • the insulating layer 106 can be formed on the semiconductor layer 108 so as to have a region located inside the opening 141 and a region located inside the opening 143.
  • the insulating layer 106 can be formed along the sidewalls of the opening 141 and the sidewalls of the opening 143 through the semiconductor layer 108.
  • the insulating layer 106 can be formed, for example, by using a PECVD method or an ALD method.
  • the insulating layer 106 preferably functions as a barrier film that suppresses the diffusion of oxygen. Since the insulating layer 106 has the function of suppressing the diffusion of oxygen, the diffusion of oxygen from above the insulating layer 106 to the conductive layer 104 can be suppressed, and the conductive layer 104 can be suppressed from being oxidized. As a result, a transistor that exhibits good electrical characteristics and is highly reliable can be obtained.
  • a barrier film refers to a film having barrier properties.
  • an insulating layer having barrier properties can be called a barrier insulating layer.
  • barrier properties refer to one or both of the function of suppressing the diffusion of the corresponding substance (also called low permeability) and the function of capturing or fixing the corresponding substance (also called gettering).
  • the substrate temperature during the formation of the insulating layer 106 is preferably 180° C. to 450° C., more preferably 200° C. to 450° C., more preferably 250° C. to 450° C., even more preferably 300° C. to 450° C., and even more preferably 300° C. to 400° C.
  • the substrate temperature during the formation of the insulating layer 106 By setting the substrate temperature during the formation of the insulating layer 106 within the above range, defects in the insulating layer 106 can be reduced and oxygen can be prevented from being released from the semiconductor layer 108. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • plasma treatment may be performed on the surface of the semiconductor layer 108.
  • the plasma treatment can reduce impurities such as water adsorbed to the surface of the semiconductor layer 108. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating layer 106 can be reduced, and a highly reliable transistor can be realized. This is particularly suitable for the case where the surface of the semiconductor layer 108 is exposed to the air between the formation of the semiconductor layer 108 and the formation of the insulating layer 106.
  • the plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, nitrous oxide, argon, or the like, for example. In addition, it is preferable that the plasma treatment and the formation of the insulating layer 106 are performed successively without exposure to the air.
  • the conductive layer 104 is formed on the insulating layer 106. This forms the transistor 100.
  • the conductive layer 104 can be formed to have a region located inside the opening 141 and a region located inside the opening 143, and to have a region facing the semiconductor layer 108 via the insulating layer 106.
  • a conductive film that becomes the conductive layer 104 can be formed on the insulating layer 106 and then processed to form the conductive layer 104.
  • a sputtering method, a thermal CVD method (including an MOCVD method), or an ALD method is suitable for forming the conductive film that becomes the conductive layer 104.
  • the conductive film can be processed to form an island-shaped conductive layer 104 that functions as a gate electrode.
  • insulating layer 107 is formed to cover conductive layer 104 and insulating layer 106 (FIGS. 1B and 1C).
  • CVD can be used to form insulating layer 107, and more specifically, PECVD can be used.
  • insulating layer 107 can also be formed by, for example, sputtering.
  • the semiconductor device shown in Figures 1B and 1C can be manufactured.
  • the conductive layer 103 functioning as the back gate electrode of the transistor 100 and the insulating layer 105 functioning as the back gate insulating layer of the transistor 100 are formed by anisotropic etching without using a mask. Therefore, in the above-described method for manufacturing a semiconductor device, the conductive layer 103 and the insulating layer 105 can be formed without considering the accuracy of mask alignment, for example. As described above, even if the opening 141 in which the conductive layer 103 and the insulating layer 105 are formed is miniaturized, it is possible to prevent, for example, the conductive layer 103 and the insulating layer 105 from being not formed inside the opening 141. Therefore, the method for manufacturing a semiconductor device according to one embodiment of the present invention allows a transistor with a fine size to be manufactured.
  • Fig. 30A to Fig. 31C show a cross-sectional view taken along dashed line A1-A2 in Fig. 11B and a cross-sectional view taken along dashed line B1-B2 in Fig. 11C side by side.
  • the conductive layer 112a and the insulating layer 110 are formed in order on the substrate 102 by performing steps similar to those shown in Figures 25A and 25B.
  • an opening 141 is formed in the insulating layer 110, reaching the conductive layer 112a ( Figure 30A).
  • a resist mask is formed on the insulating layer 110, and the opening 141 can be formed by removing the portion of the insulating layer 110 that does not overlap with the resist mask by an etching method.
  • the insulating layer 110 can be removed by an etching method, and for example, a dry etching method can be preferably used.
  • a process similar to that shown in FIG. 27A is performed to form a conductive film 103f so as to cover the opening 141 (FIG. 30A).
  • the conductive film 103f can be formed to have a region in contact with the upper surface of the conductive layer 112a, a region in contact with the side surface of the insulating layer 110, and a region in contact with the upper surface of the insulating layer 110.
  • steps similar to those shown in Figures 27B and 27C are performed to form the conductive layer 103 and the insulating layer 105 in that order (Figure 30B).
  • the insulating film 105f shown in Figure 27C corresponds to the insulating layer 105 shown in Figure 30B.
  • the conductive layer 112b is not formed at this stage.
  • a process similar to that shown in FIG. 25C is performed to form a conductive film 112f so as to cover the opening 141 (FIG. 30C).
  • the conductive film 112f is formed on the insulating layer 105.
  • the conductive film 112f is processed to form a conductive layer 112b having an opening 143 (FIG. 31A).
  • the opening 143 is formed to have an area overlapping with the opening 141.
  • the conductive layer 112b having the opening 143 can be formed by, for example, photolithography and etching. Specifically, a resist mask is formed on the conductive film 112f, and a portion of the conductive film 112f that does not overlap with the resist mask is removed by etching, thereby forming the conductive layer 112b having the opening 143.
  • the conductive layer 112b can be formed by processing the conductive film 112f, and the opening 143 can be formed in the conductive layer 112b in the same process. That is, the conductive layer 112b can be formed and the opening 143 can be formed in the conductive layer 112b using the same resist mask.
  • the conductive layer 112b can be formed and the opening 143 can be formed in the conductive layer 112b in different processes. For example, a resist mask is formed, and the conductive film 112f is processed based on the resist mask to form the conductive layer 112b, and the resist mask is removed, and then a resist mask is formed again. The conductive layer 112b can then be processed based on the resist mask to form the opening 143. After forming the opening 143 in the conductive film 112f, the conductive film 112f having the opening 143 may be processed to form the conductive layer 112b.
  • the insulating layer 105 is processed to form an opening 145 (FIG. 31B).
  • the opening 145 is located inside the opening 141 and is formed so as to reach the conductive layer 112a. By forming the opening 145, the area of the conductive layer 112a that overlaps with the opening 145 is exposed.
  • the opening 145 can be formed by, for example, photolithography and etching. Specifically, a resist mask is formed on the insulating layer 105, and the portion of the insulating layer 105 that does not overlap with the resist mask is removed by etching to form the opening 145. In particular, if a dry etching method is used to remove the insulating layer 105, the opening 145 can be made fine. This is preferable because it can prevent the semiconductor layer 108 formed in a later process from coming into contact with the conductive layer 103 and causing a short circuit.
  • a process similar to that shown in FIG. 28B is performed to form a semiconductor film 108f so as to cover the openings 141, 143, and 145 (FIG. 31B).
  • the semiconductor film 108f is formed to have a region in contact with the upper surface of the conductive layer 112a, a region in contact with the insulating layer 105, a region in contact with the side of the conductive layer 112b, a region in contact with the upper surface of the conductive layer 112b, and a region in contact with the upper surface of the insulating layer 110.
  • the semiconductor layer 108 can be formed to have a region located inside the opening 141, a region located inside the opening 143, and a region located inside the opening 145.
  • the semiconductor layer 108 can be formed to have a region in contact with the top surface of the conductive layer 112a, a region in contact with the insulating layer 105, a region in contact with the top surface of the conductive layer 112b, and a region in contact with the side surface of the conductive layer 112b.
  • insulating layer 107 is formed to cover conductive layer 104 and insulating layer 106 (FIGS. 11B and 11C).
  • insulating layer 107 can be formed, for example, by CVD, specifically, PECVD. Note that insulating layer 107 can also be formed, for example, by sputtering.
  • a semiconductor device according to one embodiment of the present invention can be manufactured.
  • anisotropic etching is not performed when the insulating layer 105 is formed, and etching is performed only on a part of the insulating layer 105. Therefore, even if the insulating layer 105 is thinned, it is possible to prevent the insulating layer 105 from being formed in a region thinner than other regions. This makes it possible to prevent the conductive layer 103 and the semiconductor layer 108 from contacting each other and causing a short circuit while thinning the insulating layer 105. By thinning the insulating layer 105, it is possible to easily apply an electric field of the conductive layer 103, which functions as a backgate electrode of the transistor 100, to the semiconductor layer 108.
  • Example 3 of manufacturing method of semiconductor device An example of a method for manufacturing the semiconductor device shown in Fig. 15B will be described below with reference to Fig. 32A to Fig. 33B, which show cross-sectional views taken along dashed line C1-C2 shown in Fig. 15B.
  • conductive layers 112a_1 and 112a_2, insulating layer 110, conductive layers 112b_1 and 112b_2 on substrate 102 Figure 32A.
  • conductive layers 112a_1 and 112a_2 can be formed by processing the same conductive film.
  • conductive layers 112b_1 and 112b_2 can be formed by processing the same conductive film.
  • the conductive layer 112b_2 is processed to form the opening 143_2 (FIG. 32A).
  • the opening 143_2 can be formed in the same manner as the opening 143 shown in FIG. 26B.
  • the insulating layer 110 is processed to form the opening 141_2 (FIG. 32A).
  • the opening 141_2 can be formed in the same manner as the opening 141 shown in FIG. 26C.
  • 27A to 28A are performed to form the conductive layer 103 and the insulating layer 105 inside the opening 141_2 (FIG. 32B).
  • a recess 129 as shown in FIG. 5 may be formed in the conductive layer 112a_2.
  • the insulating layer 105 may be formed to have a region located inside the opening 143_2.
  • the insulating layer 105a may be formed to cover at least a portion of the side of the conductive layer 112b_1 and at least a portion of the side of the conductive layer 112b_2 opposite the opening 143_2.
  • the insulating layer 105a may be formed to have a region in contact with the side of the conductive layer 112b_1 and a region in contact with the side of the conductive layer 112b_2 opposite the opening 143_2.
  • the conductive layer 112b_1 is processed to form an opening 143_1, and the insulating layer 110 is processed to form an opening 141_1 (FIG. 32C).
  • the opening 143_1 can be formed in the same manner as the opening 143 shown in FIG. 26B.
  • the opening 141_1 can be formed in the same manner as the opening 141 shown in FIG. 26C.
  • the same steps as those shown in FIG. 28B to FIG. 29B are performed to sequentially form the semiconductor layer 108_1 and the semiconductor layer 108_2, the insulating layer 106, and the conductive layer 104_1 and the conductive layer 104_2 (FIG. 33A).
  • the semiconductor layer 108_1 and the semiconductor layer 108_2 can be formed by processing the semiconductor film 108f shown in FIG. 28B.
  • the conductive layer 104_1 and the conductive layer 104_2 can be formed by processing the same conductive film.
  • insulating layer 107 is formed to cover conductive layer 104 and insulating layer 106 (FIG. 33A).
  • insulating layer 107 can be formed, for example, by CVD, specifically, by PECVD. Note that insulating layer 107 can also be formed, for example, by sputtering.
  • insulating layer 109 is formed on insulating layer 107 (FIG. 33A).
  • the insulating layer 109 can be formed by a wet film formation method such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the insulating layer 109 can be formed by a CVD method or a sputtering method.
  • an opening 146a is formed in the insulating layer 109, the insulating layer 107, and the insulating layer 106, reaching the conductive layer 112b_1.
  • an opening 146b is formed in the insulating layer 109 and the insulating layer 107, reaching the conductive layer 112b_2 (FIG. 33B).
  • the opening 146a and the opening 146b can be formed in parallel.
  • the openings 146a and 146b can be formed by, for example, photolithography and etching. Specifically, a resist mask is formed on the insulating layer 109, and the portions of the insulating layer 109, the insulating layer 107, and the insulating layer 105 that do not overlap with the resist mask are removed by etching to form the openings 146a and 146b. In particular, it is preferable to use a dry etching method to remove the insulating layer 109, the insulating layer 107, and the insulating layer 105, since this allows the openings 146a and 146b to be miniaturized.
  • Conductive layer 119 is formed so as to have a region located inside opening 146a and a region located inside opening 146b (FIG. 15B). Conductive layer 119 can be formed so as to have a region in contact with conductive layer 112b_1 inside opening 146a and a region in contact with conductive layer 104_2 inside opening 146b.
  • a conductive film that will become the conductive layer 119 is formed on the insulating layer 109 so as to have a region located inside the opening 146a and a region located inside the opening 146b, and the conductive film is processed to form the conductive layer 119.
  • a sputtering method, a thermal CVD method (including an MOCVD method), or an ALD method is suitable for forming the conductive film that will become the conductive layer 119.
  • the conductive film is processed to form the conductive layer 119 that functions as a lead wiring.
  • the semiconductor device shown in FIG. 15B can be manufactured.
  • the conductive layer 103 is not formed inside the opening 141_1, and the conductive layer 103 is formed inside the opening 141_2. Therefore, even if a recess is formed in the conductive layer 112a_2, there are cases where a recess is not formed in the conductive layer 112a_1.
  • the arrangement of the sub-pixels there are no particular limitations on the arrangement of the sub-pixels, and various methods can be applied. Examples of the arrangement of the sub-pixels include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
  • planar shape of the subpixels shown in the figures in this embodiment corresponds to the planar shape of the display area (or light receiving area).
  • the planar shape of the subpixel may be, for example, a triangle, a quadrangle (including a rectangle and a square), a polygon such as a pentagon, or a polygon with rounded corners, an ellipse, or a circle.
  • the circuit layout constituting the subpixel is not limited to the area of the subpixel shown in the figure, but may be arranged outside of it.
  • the pixel 21 shown in FIG. 34A has an S-stripe arrangement.
  • the pixel 21 shown in FIG. 34A is composed of three types of subpixels: subpixel 23a, subpixel 23b, and subpixel 23c.
  • Pixel 21 shown in FIG. 34B has subpixels 23a and 23b that have a planar shape of a roughly trapezoid or triangle with rounded corners, and subpixel 23c that has a planar shape of a roughly rectangular or hexagon with rounded corners.
  • Subpixel 23b has a larger display area than subpixel 23a. In this way, the shape and size of each subpixel can be determined independently. For example, the size of a subpixel that has a display element with higher reliability can be made smaller.
  • FIG. 34C shows an example in which pixel 21a having sub-pixels 23a and 23b and pixel 21b having sub-pixels 23b and 23c are arranged alternately.
  • Pixels 21a and 21b shown in Figures 34D to 34F are arranged in a delta arrangement.
  • Pixel 21a has two subpixels (subpixels 23a and 23b) in the top row (first row) and one subpixel (subpixel 23c) in the bottom row (second row).
  • Pixel 21b has one subpixel (subpixel 23c) in the top row (first row) and two subpixels (subpixel 23a and subpixel 23b) in the bottom row (second row).
  • Figure 34D shows an example in which each subpixel has a generally rectangular planar shape with rounded corners
  • Figure 34E shows an example in which each subpixel has a circular planar shape
  • Figure 34F shows an example in which each subpixel has a generally hexagonal planar shape with rounded corners.
  • each subpixel is arranged inside a close-packed hexagonal region.
  • Each subpixel is arranged so that when focusing on one subpixel, it is surrounded by six other subpixels.
  • subpixels that emit light of the same color are arranged so that they are not adjacent to each other. For example, when focusing on subpixel 23a, three subpixels 23b and three subpixels 23c are arranged alternately around it.
  • Figure 34G shows an example in which subpixels of each color are arranged in a zigzag pattern. Specifically, in a plan view, the positions of the top sides of two subpixels (e.g., subpixels 23a and 23b, or subpixels 23b and 23c) aligned in the row direction are misaligned.
  • two subpixels e.g., subpixels 23a and 23b, or subpixels 23b and 23c
  • subpixel 23a is subpixel R that emits red light
  • subpixel 23b is subpixel G that emits green light
  • subpixel 23c is subpixel B that emits blue light.
  • the configuration of the subpixels is not limited to this, and the colors that the subpixels emit and their order of arrangement can be determined appropriately.
  • subpixel 23b may be subpixel R that emits red light
  • subpixel 23a may be subpixel G that emits green light.
  • the finer the pattern to be processed the more the effects of light diffraction cannot be ignored, and this causes a loss of fidelity when the photomask pattern is transferred by exposure, making it difficult to process the resist mask into the desired shape.
  • the photomask pattern is rectangular, a pattern with rounded corners is likely to be formed.
  • the planar shape of the subpixel may become a polygon with rounded corners, an ellipse, a circle, or the like.
  • OPC Optical Proximity Correction
  • a pixel can be configured to have four types of subpixels.
  • the pixels 21 shown in Figures 35A to 35C are arranged in a stripe pattern.
  • Figure 35A shows an example where each subpixel has a rectangular planar shape
  • Figure 35B shows an example where each subpixel has a planar shape that combines two semicircles and a rectangle
  • Figure 35C shows an example where each subpixel has an elliptical planar shape.
  • the pixels 21 shown in Figures 35D to 35F are arranged in a matrix.
  • Figure 35D shows an example where each subpixel has a square planar shape
  • Figure 35E shows an example where each subpixel has a roughly square planar shape with rounded corners
  • Figure 35F shows an example where each subpixel has a circular planar shape.
  • Figures 35G and 35H show an example in which one pixel 21 is configured with two rows and three columns.
  • Pixel 21 shown in FIG. 35G has three subpixels (subpixels 23a, 23b, and 23c) in the top row (first row) and one subpixel (subpixel 23d) in the bottom row (second row).
  • pixel 21 has subpixel 23a in the left column (first column), subpixel 23b in the center column (second column), subpixel 23c in the right column (third column), and subpixel 23d across these three columns.
  • the pixel 21 shown in FIG. 35H has three subpixels (subpixels 23a, 23b, and 23c) in the top row (first row) and three subpixels 23d in the bottom row (second row).
  • the pixel 21 has subpixels 23a and 23d in the left column (first column), subpixels 23b and 23d in the center column (second column), and subpixels 23c and 23d in the right column (third column).
  • FIG. 35H by aligning the arrangement of the subpixels in the top row and the bottom row, it is possible to efficiently remove dust that may occur during the manufacturing process, for example. Therefore, a display device with high display quality can be provided.
  • Figure 35I shows an example in which one pixel 21 is configured with three rows and two columns.
  • the pixel 21 shown in FIG. 35I has subpixel 23a in the top row (first row), subpixel 23b in the center row (second row), subpixel 23c from the first row to the second row, and one subpixel (subpixel 23d) in the bottom row (third row).
  • pixel 21 has subpixel 23a and subpixel 23b in the left column (first column), subpixel 23c in the right column (second column), and subpixel 23d across these two columns.
  • the pixel 21 shown in Figures 35A to 35I is composed of four subpixels: subpixel 23a, subpixel 23b, subpixel 23c, and subpixel 23d.
  • Subpixels 23a, 23b, 23c, and 23d can each be configured to emit light of a different color.
  • Examples of subpixels 23a, 23b, 23c, and 23d include subpixels of four colors: R, G, B, and white (W), subpixels of four colors: R, G, B, and Y, or subpixels of R, G, B, and infrared light (IR).
  • subpixel 23a is a subpixel R that emits red light
  • subpixel 23b is a subpixel G that emits green light
  • subpixel 23c is a subpixel B that emits blue light
  • subpixel 23d is any one of subpixels W that emit white light
  • subpixel Y that emits yellow light
  • subpixel IR that emits near-infrared light
  • the pixel 21 shown in Figures 35G and 35H has a layout of R, G, and B in a stripe arrangement, which can improve the display quality.
  • the pixel 21 shown in Figure 35I has a layout of R, G, and B in a so-called S-stripe arrangement, which can improve the display quality.
  • Pixel 21 may have a sub-pixel having a light receiving element.
  • any one of subpixels 23a to 23d may be a subpixel having a light receiving element.
  • subpixel 23a is a subpixel R that emits red light
  • subpixel 23b is a subpixel G that emits green light
  • subpixel 23c is a subpixel B that emits blue light
  • subpixel 23d is a subpixel S that has a light receiving element.
  • the pixel 21 shown in Figures 35G and 35H has a layout of R, G, and B in a stripe arrangement, which can improve the display quality.
  • the pixel 21 shown in Figure 35I has a layout of R, G, and B in a so-called S-stripe arrangement, which can improve the display quality.
  • the wavelength of light detected by the subpixel S having a light receiving element is not particularly limited.
  • the subpixel S can be configured to detect either or both of visible light and infrared light.
  • a pixel can be configured to have five types of subpixels.
  • Figure 35J shows an example in which one pixel 21 is configured with two rows and three columns.
  • Pixel 21 shown in FIG. 35J has three subpixels (subpixels 23a, 23b, and 23c) in the top row (first row) and two subpixels (subpixels 23d and 23e) in the bottom row (second row).
  • pixel 21 has subpixels 23a and 23d in the left column (first column), subpixel 23b in the center column (second column), subpixel 23c in the right column (third column), and subpixel 23e from the second column to the third column.
  • Figure 35K shows an example in which one pixel 21 is configured with three rows and two columns.
  • Pixel 21 shown in FIG. 35K has subpixel 23a in the top row (first row), subpixel 23b in the center row (second row), subpixel 23c from the first row to the second row, and two subpixels (subpixel 23d and subpixel 23e) in the bottom row (third row).
  • pixel 21 has subpixel 23a, subpixel 23b, and subpixel 23d in the left column (first column), and subpixel 23c and subpixel 23e in the right column (second column).
  • subpixel 23a is a subpixel R that emits red light
  • subpixel 23b is a subpixel G that emits green light
  • subpixel 23c is a subpixel B that emits blue light.
  • the pixel 21 shown in Figure 35J has a layout of R, G, and B in a stripe arrangement, which can improve display quality.
  • the pixel 21 shown in Figure 35K has a layout of R, G, and B in a so-called S-stripe arrangement, which can improve display quality.
  • each pixel 21 shown in Figures 35J and 35K it is preferable to apply a subpixel S having a light receiving element to at least one of subpixels 23d and 23e.
  • the configurations of the light receiving elements may be different from each other.
  • the wavelength ranges of light detected may differ at least in part from each other.
  • one of subpixels 23d and 23e may have a light receiving element that mainly detects visible light, and the other may have a light receiving element that mainly detects infrared light.
  • each pixel 21 shown in Figures 35J and 35K for example, it is preferable to use a subpixel S having a light receiving element as one of subpixels 23d and 23e, and a subpixel having a light emitting element that can be used as a light source as the other.
  • a subpixel IR that emits infrared light
  • a subpixel S having a light receiving element that detects infrared light as the other.
  • an image can be displayed using the sub-pixels R, G, B, IR, and S, while the sub-pixel IR can be used as a light source to detect reflected infrared light emitted by the sub-pixel IR at the sub-pixel S.
  • the display device of one embodiment of the present invention can apply various layouts to pixels configured with subpixels having display elements. Furthermore, the display device of one embodiment of the present invention can apply a configuration in which the pixel has both a light-emitting element and a light-receiving element. Even in this case, various layouts can be applied.
  • the display device of this embodiment can be a high-resolution display device or a large display device. Therefore, the display device of this embodiment can be used in electronic devices with relatively large screens, such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as in the display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • electronic devices with relatively large screens such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as in the display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in the display section of a wristwatch-type or bracelet-type information terminal (wearable device), as well as in the display section of a wearable device that can be worn on the head, such as a head-mounted display (HMD) or other VR device, and a glasses-type AR device.
  • a wearable device such as a head-mounted display (HMD) or other VR device, and a glasses-type AR device.
  • HMD head-mounted display
  • AR device glasses-type AR device
  • the semiconductor device of one embodiment of the present invention can be used for a display device or a module having the display device.
  • the module having the display device include a module in which a connector such as a flexible printed circuit (hereinafter, referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method or a COF (Chip On Film) method, etc.
  • FPC flexible printed circuit
  • TCP Tape Carrier Package
  • the display device of this embodiment may have a function as a touch panel.
  • various detection elements also called sensor elements
  • various detection elements that can detect the proximity or contact of a detectable object such as a finger can be applied to the display device.
  • Sensor types include, for example, capacitance type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure sensitive type.
  • Examples of the capacitance type include a surface capacitance type and a projected capacitance type.
  • Examples of the projected capacitance type include a self-capacitance type and a mutual capacitance type.
  • the mutual capacitance type is preferable because it allows simultaneous multi-point detection.
  • touch panels examples include out-cell, on-cell, and in-cell types.
  • an in-cell touch panel is one in which electrodes constituting a sensing element are provided on one or both of the substrate supporting the display element and the opposing substrate.
  • FIG. 36 is a perspective view showing a configuration example of a display device 10A.
  • Display device 10A has a configuration in which substrate 152 and substrate 102 are bonded together.
  • substrate 152 is indicated by a dashed line.
  • the display device 10A has a display portion 162, a connection portion 140, a circuit portion 164, a conductive layer 165, and the like.
  • FIG. 36 shows an example in which an IC 173 and an FPC 172 are mounted on the display device 10A. Therefore, the configuration shown in FIG. 36 can also be said to be a display module having the display device 10A, an IC, and an FPC.
  • connection portion 140 is provided on the outside of the display portion 162.
  • the connection portion 140 can be provided along one side or multiple sides of the display portion 162. There may be one or multiple connection portions 140.
  • FIG. 36 shows an example in which the connection portion 140 is provided so as to surround the four sides of the display portion.
  • the connection portion 140 electrically connects the common electrode of the display element and the conductive layer, and can supply a potential to the common electrode.
  • the circuit portion 164 has, for example, a scanning line driver circuit (also called a gate driver).
  • the circuit portion 164 may also have both a scanning line driver circuit and a signal line driver circuit (also called a source driver).
  • the conductive layer 165 has a function of supplying signals and power to the display portion 162 and the circuit portion 164.
  • the signals and power are input to the conductive layer 165 from the outside via the FPC 172, or are input to the conductive layer 165 from the IC 173.
  • FIG. 36 shows an example in which an IC 173 is provided on a substrate 102 by a COG method or a COF method.
  • an IC having one or both of a scanning line driver circuit and a signal line driver circuit can be used as the IC 173.
  • the display device 10A and the display module may be configured without an IC.
  • the IC may be mounted on an FPC by, for example, a COF method.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, one or both of the display portion 162 and the circuit portion 164 of the display device 10A.
  • An oxide semiconductor (OS) can be preferably used for a channel formation region of a transistor included in the display device.
  • OS oxide semiconductor
  • the semiconductor device of one embodiment of the present invention can be used for both the display portion 162 and the circuit portion 164, that is, all the transistors included in the display device can be OS transistors. By using OS transistors for all the transistors included in the display device in this manner, an effect of keeping manufacturing costs low can be obtained.
  • the semiconductor device of one embodiment of the present invention when the semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained. Furthermore, when the semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device, the area occupied by the driver circuit can be reduced, and a display device with a narrow frame can be obtained. Furthermore, since the semiconductor device of one embodiment of the present invention has good electrical characteristics, the reliability of the display device can be improved by using the semiconductor device in the display device.
  • the display unit 162 is an area in the display device 10A that displays an image, and has a number of periodically arranged pixels 21.
  • Figure 36 shows an enlarged view of one pixel 21.
  • the pixel arrangement in the display device of this embodiment is not particularly limited, and various methods can be applied.
  • Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a Pentile arrangement.
  • the pixel 21 shown in FIG. 36 has a sub-pixel 23R that emits red light, a sub-pixel 23G that emits green light, and a sub-pixel 23B that emits blue light. Note that the number of sub-pixels that one pixel has is not particularly limited.
  • Subpixel 23R, subpixel 23G, and subpixel 23B each have a display element and a circuit that controls the driving of the display element.
  • the display element including, for example, a light-emitting element and a liquid crystal element.
  • a shutter-type or optical interference-type MEMS (Micro Electro Mechanical Systems) element a display element using a microcapsule type, an electrophoresis type, an electrowetting type, or an electronic liquid powder (registered trademark) type, etc., can also be used.
  • a QLED (Quantum-dot LED) using a light source and color conversion technology using quantum dot materials may be used.
  • Figure 37A shows an example of a cross section of the display device 10A when a portion of the area including the FPC 172, a portion of the circuit section 164, a portion of the display section 162, a portion of the connection section 140, and a portion of the area including the end portion are cut away.
  • the display device 10A shown in FIG. 37A has transistors 205D, 205R, 205G, and 205B, light-emitting elements 60R, 60G, and 60B between the substrate 102 and the substrate 152.
  • the light-emitting element 60R is a display element included in the subpixel 23R that emits red light
  • the light-emitting element 60G is a display element included in the subpixel 23G that emits green light
  • the light-emitting element 60B is a display element included in the subpixel 23B that emits blue light.
  • the description of the light-emitting element 60 in the first embodiment can be applied to the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the display device 10A uses an SBS structure.
  • the SBS structure allows the material and configuration to be optimized for each light-emitting element, which increases the freedom of material and configuration selection and makes it easier to improve brightness and reliability.
  • the display device 10A is a top emission type.
  • a transistor in a top emission type, for example, can be arranged so as to overlap the light emitting region of a light emitting element, so that the aperture ratio of the pixel can be increased compared to a bottom emission type.
  • Transistor 205D, transistor 205R, transistor 205G, and transistor 205B are all formed on substrate 102. These transistors can be manufactured using the same material and in the same process. Note that transistors 205D, transistor 205R, transistor 205G, and transistor 205B may have different structures.
  • the display device 10A includes the transistors of one embodiment of the present invention in both the display portion 162 and the circuit portion 164.
  • the transistors of one embodiment of the present invention in the display portion 162 the pixel size can be reduced and high definition can be achieved.
  • the transistors of one embodiment of the present invention in the circuit portion 164 the area occupied by the circuit portion 164 can be reduced and a narrower frame can be achieved.
  • the description of the previous embodiment can be referred to.
  • the transistor 205D, the transistor 205R, the transistor 205G, and the transistor 205B each have a conductive layer 104 functioning as a gate, an insulating layer 106 functioning as a gate insulating layer, a conductive layer 103 functioning as a back gate, an insulating layer 105 functioning as a back gate insulating layer, a conductive layer 112a and a conductive layer 112b functioning as a source and a drain, a semiconductor layer 108 having a metal oxide, and an insulating layer 110.
  • the insulating layer 105a may be provided so as to cover at least a part of the side surface of the conductive layer 112b.
  • the insulating layer 105a may have a region in contact with the side surface of the conductive layer 112b.
  • FIG. 37A shows an example in which the insulating layer 110 has a three-layer stacked structure of the insulating layer 110a, the insulating layer 110b on the insulating layer 110a, and the insulating layer 110c on the insulating layer 110b.
  • the following drawings also show an example in which the insulating layer 110 has a three-layer stacked structure.
  • Insulating layer 110 is provided so as to cover the end of conductive layer 112a.
  • Conductive layer 112b is provided on insulating layer 110.
  • Insulating layer 106 is provided between conductive layer 104 and semiconductor layer 108.
  • the transistors included in the display device of this embodiment are not limited to the transistors of one embodiment of the present invention.
  • the display device may include a combination of a transistor of one embodiment of the present invention and a transistor having another structure.
  • the display device of this embodiment may have, for example, one or more of a planar transistor, a staggered transistor, and an inverted staggered transistor.
  • the transistors of the display device of this embodiment may be either a top-gate type or a bottom-gate type. Alternatively, gates may be provided above and below a semiconductor layer in which a channel is formed.
  • the display device of this embodiment may also have a Si transistor.
  • the transistors in the circuit unit 164 and the transistors in the display unit 162 may have the same structure or different structures.
  • the transistors in the circuit unit 164 may all have the same structure or may have two or more types.
  • the transistors in the display unit 162 may all have the same structure or may have two or more types.
  • An insulating layer 107 is provided to cover transistors 205D, 205R, 205G, and 205B, and an insulating layer 235 is provided on insulating layer 107.
  • the insulating layer 107 preferably functions as a protective layer for the transistor.
  • the insulating layer 107 is preferably made of a material through which impurities such as water and hydrogen are unlikely to diffuse. This allows the insulating layer 107 to function as a barrier layer. With this structure, it is possible to effectively prevent impurities from diffusing from the outside into the transistor, and the reliability of the display device can be improved.
  • the insulating layer 235 preferably functions as a planarization layer, and is preferably an organic insulating film.
  • Materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • the insulating layer 235 may also have a laminated structure of an organic insulating film and an inorganic insulating film.
  • the outermost layer of the insulating layer 235 preferably functions as an etching protection layer. This makes it possible to suppress the formation of recesses in the insulating layer 235 when processing the pixel electrodes 111R, 111G, and 111B. Alternatively, recesses may be provided in the insulating layer 235 when processing the pixel electrodes 111R, 111G, and 111B.
  • Light-emitting elements 60R, 60G, and 60B are provided on insulating layer 235.
  • the light-emitting element 60R has a pixel electrode 111R on the insulating layer 235, an EL layer 113R on the pixel electrode 111R, and a common electrode 115 on the EL layer 113R.
  • the light-emitting element 60R shown in FIG. 37A emits red light (R).
  • the EL layer 113R has a light-emitting layer that emits red light.
  • the light-emitting element 60G has a pixel electrode 111G on the insulating layer 235, an EL layer 113G on the pixel electrode 111G, and a common electrode 115 on the EL layer 113G.
  • the light-emitting element 60G shown in FIG. 37A emits green light (G).
  • the EL layer 113G has a light-emitting layer that emits green light.
  • the light-emitting element 60B has a pixel electrode 111B on the insulating layer 235, an EL layer 113B on the pixel electrode 111B, and a common electrode 115 on the EL layer 113B.
  • the light-emitting element 60B shown in FIG. 37A emits blue light (B).
  • the EL layer 113B has a light-emitting layer that emits blue light.
  • EL layers 113R, 113G, and EL layers 113B are all shown to have the same thickness, but this is not limited to the above.
  • EL layers 113R, 113G, and EL layers 113B may each have a different thickness.
  • the pixel electrode 111R is electrically connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layers 106, 107, and 235.
  • the pixel electrode 111G is electrically connected to the conductive layer 112b of the transistor 205G
  • the pixel electrode 111B is electrically connected to the conductive layer 112b of the transistor 205B.
  • the ends of the pixel electrodes 111R, 111G, and 111B are covered with an insulating layer 237.
  • the insulating layer 237 functions as a partition wall.
  • the insulating layer 237 can be formed in a single layer structure or a multilayer structure using one or both of an inorganic insulating material and an organic insulating material.
  • the material that can be used for the insulating layer 107 and the material that can be used for the insulating layer 235 can be used for the insulating layer 237.
  • the insulating layer 237 can electrically insulate the pixel electrode and the common electrode.
  • the insulating layer 237 can electrically insulate adjacent light-emitting elements from each other.
  • the insulating layer 237 is provided at least in the display section 162.
  • the insulating layer 237 may be provided not only in the display section 162, but also in the connection section 140 and the circuit section 164.
  • the insulating layer 237 may also be provided up to the edge of the display device 10A.
  • the common electrode 115 is a continuous film that is provided in common to the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the common electrode 115 that is shared by the multiple light-emitting elements is electrically connected to a conductive layer 183 provided in the connection portion 140.
  • a conductive layer 183 it is preferable to use a conductive layer formed from the same material and in the same process as the pixel electrodes 111R, 111G, and 111B.
  • a conductive film that transmits visible light is used for the pixel electrode and the common electrode, which is the electrode from which light is extracted. It is preferable to use a conductive film that reflects visible light for the electrode from which light is not extracted.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the light emitted from the EL layer may be reflected by the reflective layer and extracted from the display device.
  • metals, alloys, electrically conductive compounds, and mixtures thereof can be appropriately used.
  • the material include metals such as aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, yttrium, and neodymium, as well as alloys containing these in appropriate combinations.
  • Examples of the material include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-W-Zn oxide.
  • Examples of the material include alloys containing aluminum (aluminum alloys), such as an alloy of aluminum, nickel, and lanthanum (Al-Ni-La), as well as alloys containing silver, such as an alloy of silver and magnesium, and an alloy of silver, palladium, and copper (Ag-Pd-Cu, also referred to as APC).
  • Such materials include elements belonging to Group 1 or 2 of the periodic table (e.g., lithium, cesium, calcium, and strontium) that are not listed above, rare earth metals such as europium and ytterbium, and alloys containing appropriate combinations of these, graphene, etc.
  • the light-emitting element preferably has a micro-optical resonator (microcavity) structure. Therefore, one of the pair of electrodes of the light-emitting element is preferably an electrode that is transparent and reflective to visible light (semi-transmissive/semi-reflective electrode), and the other is preferably an electrode that is reflective to visible light (reflective electrode).
  • the light-emitting element have a microcavity structure, the light emitted from the light-emitting layer can be resonated between both electrodes, thereby intensifying the light emitted from the light-emitting element.
  • the light transmittance of the transparent electrode is 40% or more.
  • the visible light reflectance of the semi-transmissive/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • the EL layer 113R, the EL layer 113G, and the EL layer 113B are each provided in an island shape.
  • the ends of adjacent EL layers 113R and 113G overlap, the ends of adjacent EL layers 113G and 113B overlap, and the ends of adjacent EL layers 113R and 113B overlap.
  • the ends of adjacent EL layers may overlap as shown in FIG. 37A, but this is not limited to this. In other words, adjacent EL layers may not overlap and may be separated from each other.
  • the EL layer 113R, the EL layer 113G, and the EL layer 113B each have at least a light-emitting layer.
  • the light-emitting layer has one or more types of light-emitting material.
  • a material that emits light of a color such as blue, purple, blue-purple, green, yellow-green, yellow, orange, or red is appropriately used.
  • a material that emits near-infrared light can also be used as the light-emitting material.
  • Light-emitting materials include fluorescent materials, phosphorescent materials, TADF materials, and quantum dot materials.
  • the light-emitting layer may have one or more organic compounds (host material, assist material, etc.) in addition to the light-emitting substance (guest material).
  • the one or more organic compounds one or both of a substance with high hole transport properties (hole transport material) and a substance with high electron transport properties (electron transport material) can be used.
  • a bipolar substance a substance with high electron transport properties and hole transport properties
  • a TADF material may be used as the one or more organic compounds.
  • the light-emitting layer preferably has, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material, which are a combination that easily forms an exciplex.
  • ExTET Exciplex-Triple Energy Transfer
  • the energy transfer becomes smooth and light emission can be efficiently obtained.
  • the EL layer may have one or more of a layer containing a substance with high hole injection properties (hole injection layer), a layer containing a hole transport material (hole transport layer), a layer containing a substance with high electron blocking properties (electron blocking layer), a layer containing a substance with high electron injection properties (electron injection layer), a layer containing an electron transport material (electron transport layer), and a layer containing a substance with high hole blocking properties (hole blocking layer).
  • the EL layer may contain one or both of a bipolar substance and a TADF material.
  • the light-emitting element can be made of either a low molecular weight compound or a high molecular weight compound, and may contain an inorganic compound.
  • the layers constituting the light-emitting element can be formed by a deposition method (including a vacuum deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units) may be applied to the light-emitting element.
  • the light-emitting unit has at least one light-emitting layer.
  • the tandem structure is a structure in which multiple light-emitting units are connected in series via a charge-generating layer. When a voltage is applied between a pair of electrodes, the charge-generating layer has a function of injecting electrons into one of the two light-emitting units and injecting holes into the other.
  • the tandem structure can be used to make a light-emitting element capable of emitting high-luminance light.
  • the tandem structure can reduce the current required to obtain the same luminance compared to the single structure, and therefore can improve reliability.
  • the tandem structure may also be called a stack structure.
  • EL layer 113R has a structure having multiple light-emitting units that emit red light
  • EL layer 113G has a structure having multiple light-emitting units that emit green light
  • EL layer 113B has a structure having multiple light-emitting units that emit blue light.
  • a protective layer 131 is provided on the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the protective layer 131 and the substrate 152 are bonded via an adhesive layer 142.
  • the substrate 152 is provided with a light-shielding layer 117.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting element.
  • the space between the substrate 152 and the substrate 102 is filled with an adhesive layer 142, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (nitrogen, argon, etc.) and a hollow sealing structure may be applied.
  • the adhesive layer 142 may be provided so as not to overlap with the light-emitting element.
  • the space may also be filled with a resin different from the adhesive layer 142 provided in a frame shape.
  • the protective layer 131 is provided at least on the display unit 162, and is preferably provided so as to cover the entire display unit 162.
  • the protective layer 131 is preferably provided so as to cover not only the display unit 162, but also the connection unit 140 and the circuit unit 164.
  • the protective layer 131 is also preferably provided up to the end of the display device 10A.
  • the connection unit 197 there are portions where the protective layer 131 is not provided in order to electrically connect the FPC 172 and the conductive layer 166.
  • the reliability of the light-emitting element can be improved.
  • the protective layer 131 may have a single layer structure or a laminated structure of two or more layers.
  • the conductivity of the protective layer 131 does not matter.
  • At least one of an insulating film, a semiconductor film, and a conductive film can be used as the protective layer 131.
  • the protective layer 131 has an inorganic film, which prevents oxidation of the common electrode 115 and prevents impurities (such as moisture and oxygen) from entering the light-emitting element, thereby suppressing deterioration of the light-emitting element and improving the reliability of the display device.
  • the protective layer 131 preferably has one or more inorganic insulating layers.
  • the protective layer 131 can be made of a material that can be used for the insulating layer 110.
  • the protective layer 131 is preferably made of a nitride or a nitride oxide, and more preferably made of a nitride.
  • the protective layer 131 may be an inorganic film containing ITO, In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, IGZO, or the like.
  • the inorganic film preferably has a high resistance, specifically, a higher resistance than the common electrode 115.
  • the inorganic film may further contain nitrogen.
  • the protective layer 131 has high transparency to visible light.
  • ITO, IGZO, and aluminum oxide are preferable because they are inorganic materials that have high transparency to visible light.
  • the protective layer 131 can be, for example, a laminated structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film, or a laminated structure of an aluminum oxide film and an IGZO film on the aluminum oxide film. By using such a laminated structure, it is possible to prevent impurities (water, oxygen, etc.) from entering the EL layer side.
  • the protective layer 131 may have an organic film.
  • the protective layer 131 may have both an organic film and an inorganic film.
  • An example of an organic film that can be used for the protective layer 131 is an organic insulating film that can be used for the insulating layer 235.
  • a connection portion 197 is provided in an area of the substrate 102 where the substrate 152 does not overlap.
  • the conductive layer 165 is electrically connected to the FPC 172 through the conductive layer 166 and the connection layer 242.
  • the conductive layer 165 can be a conductive layer obtained by processing the same conductive film as the conductive layer 112b.
  • the conductive layer 166 can be a conductive layer obtained by processing the same conductive film as the pixel electrodes 111R, 111G, and 111B.
  • the connection portion between the conductive layer 165 and the conductive layer 166 can be configured similarly to the connection portion between the pixel electrodes 111R, 111G, and 111B and the conductive layer 112b. Specifically, FIG.
  • connection portion 197 shows an example in which an opening is provided in the upper layer of the conductive layer 165, and the conductive layer 166 contacts the upper surface of the conductive layer 165 through the opening.
  • the conductive layer 166 is exposed on the upper surface of the connection portion 197. This allows the connection portion 197 and the FPC 172 to be electrically connected via the connection layer 242.
  • the display device 10A is a top emission type. Light emitted by the light emitting elements is emitted toward the substrate 152. It is preferable to use a material that is highly transparent to visible light for the substrate 152.
  • the pixel electrodes 111R, 111G, and 111B contain a material that reflects visible light, and the counter electrode (common electrode 115) contains a material that transmits visible light.
  • the light-shielding layer 117 can be provided between adjacent light-emitting elements, in the connection section 140, in the circuit section 164, etc.
  • a colored layer such as a color filter may be provided on the surface of the substrate 152 facing the substrate 102 or on the protective layer 131. By providing a color filter over the light-emitting element, the color purity of the light emitted from the pixel can be increased.
  • the colored layer is a colored layer that selectively transmits light in a specific wavelength range and absorbs light in other wavelength ranges.
  • a red (R) color filter that transmits light in the red wavelength range
  • a green (G) color filter that transmits light in the green wavelength range
  • a blue (B) color filter that transmits light in the blue wavelength range
  • R red
  • G green
  • B blue
  • a metal material a resin material, a pigment, and a dye
  • the colored layers are formed at the desired positions by a printing method, an inkjet method, or an etching method using photolithography.
  • optical members can be arranged on the outside of the substrate 152 (the surface opposite to the substrate 102).
  • optical members include a polarizing plate, a retardation plate, a light diffusion layer (e.g., a diffusion film), an anti-reflection layer, and a light collecting film.
  • a surface protection layer such as an antistatic film that suppresses the adhesion of dust, a water-repellent film that makes it difficult for dirt to adhere, a hard coat film that suppresses the occurrence of scratches due to use, or an impact absorbing layer may be arranged on the outside of the substrate 152.
  • a glass layer or a silica layer As the surface protection layer, it is possible to suppress the occurrence of surface contamination and scratches, which is preferable.
  • DLC diamond-like carbon
  • AlO x aluminum oxide
  • a polyester-based material a polycarbonate-based material, or the like
  • the substrate 102 and the substrate 152 can each be made of glass, quartz, ceramics, sapphire, resin, metal, alloy, semiconductor, or the like.
  • a material that transmits light is used for the substrate on the side from which light from the light-emitting element is extracted.
  • a flexible material is used for the substrate 102 and the substrate 152, the flexibility of the display device can be increased, and a flexible display can be realized.
  • a polarizing plate may be used for at least one of the substrates 102 and 152.
  • the substrate 102 and the substrate 152 may each be made of polyester resin such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, cellulose nanofiber, or the like. At least one of the substrates 102 and 152 may be made of glass having a thickness sufficient to provide flexibility.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • polyacrylonitrile resin acrylic resin
  • polyimide resin polymethyl methacrylate resin
  • a substrate with high optical isotropy has small birefringence (it can also be said that the amount of birefringence is small).
  • films with high optical isotropy include triacetyl cellulose (TAC, also called cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.
  • various curing adhesives can be used, such as a photo-curing adhesive such as an ultraviolet curing adhesive, a reaction curing adhesive, a heat curing adhesive, or an anaerobic adhesive.
  • a photo-curing adhesive such as an ultraviolet curing adhesive, a reaction curing adhesive, a heat curing adhesive, or an anaerobic adhesive.
  • these adhesives include epoxy resin, acrylic resin, silicone resin, phenolic resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin.
  • materials with low moisture permeability such as epoxy resin are preferable.
  • a two-part mixed resin may also be used.
  • an adhesive sheet may also be used.
  • connection layer 242 may be an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP), etc.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • FIG. 37B shows an example of a cross section of the display unit 162 of the display device 10B.
  • the display device 10B is mainly different from the display device 10A in that a light-emitting element having a common EL layer 113 and a colored layer (color filter) are used in each subpixel of each color.
  • the configuration shown in FIG. 37B can be combined with the region including the FPC 172, the circuit portion 164, the laminated structure from the substrate 102 to the insulating layer 235 of the display unit 162, the connection portion 140, and the configuration of the end portion shown in FIG. 37A.
  • the description of the same parts as those of the display device described above will be omitted as appropriate.
  • the display device 10B shown in FIG. 37B has light-emitting elements 60R, 60G, and 60B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.
  • the light-emitting element 60R has a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 115 on the EL layer 113.
  • the light emitted by the light-emitting element 60R is extracted as red light to the outside of the display device 10B via the colored layer 132R.
  • the light-emitting element 60G has a pixel electrode 111G, an EL layer 113 on the pixel electrode 111G, and a common electrode 115 on the EL layer 113.
  • the light emitted by the light-emitting element 60G is extracted as green light to the outside of the display device 10B via the colored layer 132G.
  • the light-emitting element 60B has a pixel electrode 111B, an EL layer 113 on the pixel electrode 111B, and a common electrode 115 on the EL layer 113.
  • the light emitted by the light-emitting element 60B is extracted as blue light to the outside of the display device 10B via the colored layer 132B.
  • Light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B each share an EL layer 113 and a common electrode 115.
  • a configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps compared to a configuration in which a different EL layer is provided for each subpixel of each color.
  • the light-emitting elements 60R, 60G, and 60B shown in FIG. 37B emit white light.
  • the white light emitted by the light-emitting element 60R passes through the colored layer 132R
  • the white light emitted by the light-emitting element 60G passes through the colored layer 132G
  • the white light emitted by the light-emitting element 60B passes through the colored layer 132B. This makes it possible to obtain light of the desired color.
  • a light-emitting element that emits white light preferably includes two or more light-emitting layers.
  • light-emitting layers can be selected such that the emission colors of the two light-emitting layers are complementary to each other. For example, by making the emission color of the first light-emitting layer and the emission color of the second light-emitting layer complementary to each other, a configuration can be obtained in which the light-emitting element as a whole emits white light.
  • the emission colors of the three or more light-emitting layers can be combined to obtain a configuration in which the light-emitting element as a whole emits white light.
  • the EL layer 113 preferably has, for example, a light-emitting layer having a light-emitting material that emits blue light, and a light-emitting layer having a light-emitting material that emits visible light with a longer wavelength than blue.
  • the EL layer 113 preferably has, for example, a light-emitting layer that emits yellow light, and a light-emitting layer that emits blue light.
  • the EL layer 113 preferably has, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.
  • a tandem structure For light-emitting elements that emit white light, it is preferable to use a tandem structure. Specifically, a two-stage tandem structure having a light-emitting unit that emits yellow light and a light-emitting unit that emits blue light, a two-stage tandem structure having a light-emitting unit that emits red and green light and a light-emitting unit that emits blue light, a three-stage tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green or green light, and a light-emitting unit that emits blue light, or a three-stage tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green or green light, red light, and a light-emitting unit that emits blue light, etc.
  • the number of layers and the order of colors of the light-emitting units can be, from the anode side, a two-layer structure of B and Y, a two-layer structure of B and light-emitting unit X, a three-layer structure of B, Y, and B, or a three-layer structure of B, X, and B.
  • the number of layers and the order of colors of the light-emitting layers in light-emitting unit X can be, from the anode side, a two-layer structure of R and Y, a two-layer structure of R and G, a two-layer structure of G and R, a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R.
  • another layer may be provided between the two light-emitting layers.
  • a light-emitting element configured to emit white light may emit light of a specific wavelength, such as red, green, or blue, with the light being enhanced.
  • the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B shown in FIG. 37B emit blue light.
  • the EL layer 113 has one or more light-emitting layers that emit blue light. In the sub-pixel 23B that emits blue light, the blue light emitted by the light-emitting element 60B can be extracted.
  • a color conversion layer is provided between the light-emitting element 60R or the light-emitting element 60G and the substrate 152, so that the blue light emitted by the light-emitting element 60R or the light-emitting element 60G can be converted into light with a longer wavelength, and red or green light can be extracted.
  • a part of the light emitted by the light-emitting element may be transmitted as it is without being converted by the color conversion layer.
  • the color conversion layer By extracting the light that has passed through the color conversion layer via the colored layer, light other than the desired color is absorbed by the colored layer, and the color purity of the light emitted by the subpixel can be increased.
  • Display device 10C A display device 10C shown in FIG. 38 differs from the display device 10B mainly in that it is a bottom emission type display device.
  • Light emitted by the light-emitting element is emitted toward the substrate 102. It is preferable to use a material that is highly transparent to visible light for the substrate 102. On the other hand, the light-transmitting property of the material used for the substrate 152 does not matter.
  • FIG. 38 shows an example in which the light-shielding layer 117 is provided on the substrate 102, the insulating layer 153 is provided on the light-shielding layer 117, and the transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153.
  • the colored layers 132R, 132G, and 132B are provided on the insulating layer 107, and the insulating layer 235 is provided on the colored layers 132R, 132G, and 132B.
  • the light-emitting element 60R which overlaps with the colored layer 132R, has a pixel electrode 111R, an EL layer 113, and a common electrode 115.
  • the light-emitting element 60G which overlaps with the colored layer 132G, has a pixel electrode 111G, an EL layer 113, and a common electrode 115.
  • the light-emitting element 60B which overlaps with the colored layer 132B, has a pixel electrode 111B, an EL layer 113, and a common electrode 115.
  • the pixel electrodes 111R, 111G, and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115.
  • the common electrode 115 can be made of, for example, a metal with low electrical resistivity, so that voltage drops caused by the resistance of the common electrode 115 can be suppressed, and high display quality can be achieved.
  • the transistor of one embodiment of the present invention can be miniaturized and its occupation area can be reduced, so that in a display device with a bottom emission structure, the aperture ratio of a pixel can be increased or the size of the pixel can be reduced.
  • a display device 10D shown in FIG. 39A differs from the display device 10A mainly in that a light receiving element 61 is included.
  • the display device 10D has a light-emitting element and a light-receiving element in each pixel.
  • the organic EL element and the organic photodiode can be formed on the same substrate. Therefore, an organic photodiode can be built into a display device that uses an organic EL element.
  • the pixels In the display device 10D, in which the pixels have a light-emitting element and a light-receiving element, the pixels have a light-receiving function, and therefore it is possible to detect the contact or proximity of an object while displaying an image. Therefore, in addition to the image display function, the display unit 162 has one or both of an imaging function and a sensing function. For example, in addition to displaying an image using all of the sub-pixels of the display device 10D, some of the sub-pixels can emit light as a light source, some other sub-pixels can perform light detection, and the remaining sub-pixels can display the image.
  • the display device 10D it is not necessary to provide a light receiving unit and a light source separately from the display device 10D, and the number of parts in the electronic device can be reduced. For example, it is not necessary to provide a separate biometric authentication device in the electronic device, or a capacitive touch panel for scrolling, etc. Therefore, by using the display device 10D, it is possible to provide an electronic device with reduced manufacturing costs.
  • the display device 10D can capture an image using the light receiving element.
  • the image sensor can be used to capture images for personal authentication using a fingerprint, palm print, iris, pulse shape (including vein shape and artery shape), face, etc.
  • the light receiving element can be used as a touch sensor (also called a direct touch sensor) or a non-contact sensor (also called a hover sensor, hover touch sensor, or touchless sensor).
  • a touch sensor can detect an object (such as a finger, hand, or pen) when the display device and the object are in direct contact with each other.
  • a non-contact sensor can detect an object even if the object does not touch the display device.
  • the light receiving element 61 has a pixel electrode 111S on the insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 115 on the functional layer 113S.
  • Light Lin is incident on the functional layer 113S from outside the display device 10D.
  • the pixel electrode 111S is electrically connected to the conductive layer 112b of the transistor 205S through openings provided in the insulating layers 106, 107, and 235.
  • the ends of the pixel electrode 111S are covered by an insulating layer 237.
  • the common electrode 115 is a continuous film provided in common to the light receiving element 61, the light emitting element 60R (not shown), the light emitting element 60G, and the light emitting element 60B.
  • the common electrode 115 shared by the light emitting element and the light receiving element is electrically connected to the conductive layer 183 provided in the connection portion 140.
  • the functional layer 113S has at least an active layer (also called a photoelectric conversion layer).
  • the active layer includes a semiconductor.
  • the semiconductor include inorganic semiconductors such as silicon, and organic semiconductors including organic compounds.
  • an organic semiconductor is used as the semiconductor of the active layer.
  • the light-emitting layer and the active layer can be formed by the same method (for example, vacuum deposition method), which is preferable because the manufacturing equipment can be shared.
  • the functional layer 113S may further include a layer containing a material with high hole transport properties, a material with high electron transport properties, or a bipolar material, as a layer other than the active layer.
  • the functional layer 113S may further include a layer containing a material with high hole injection properties, a hole blocking material, a material with high electron injection properties, or an electron blocking material.
  • the materials that can be used in the light-emitting element described above can be used for the functional layer 113S.
  • the light receiving element may be made of either a low molecular weight compound or a high molecular weight compound, and may contain an inorganic compound.
  • the layers constituting the light receiving element may be formed by a deposition method (including a vacuum deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the display device 10D shown in Figures 39B and 39C has a layer 353 having a light receiving element, a circuit layer 355, and a layer 357 having a light emitting element between the substrate 102 and the substrate 152.
  • Layer 353 has, for example, a light receiving element 61.
  • Layer 357 has, for example, a light emitting element 60R, a light emitting element 60G, and a light emitting element 60B.
  • the circuit layer 355 has a circuit that drives the light receiving element and a circuit that drives the light emitting element.
  • the circuit layer 355 has, for example, a transistor 205R, a transistor 205G, and a transistor 205B.
  • the circuit layer 355 may be provided with one or more of a switch, a capacitance, a resistance, a wiring, a terminal, and the like.
  • Figure 39B shows an example in which the light receiving element 61 is used as a touch sensor. As shown in Figure 39B, light emitted by the light emitting element in layer 357 is reflected by a finger 352 that touches the display device 10D, and the light receiving element in layer 353 detects the reflected light. This makes it possible to detect that the finger 352 has touched the display device 10D.
  • Figure 39C shows an example in which the light receiving element 61 is used as a non-contact sensor. As shown in Figure 39C, light emitted by the light emitting element in layer 357 is reflected by a finger 352 that is close to (i.e., not in contact with) the display device 10D, and the light receiving element in layer 353 detects the reflected light.
  • Display device 10E] 40A is an example of a display device to which an MML (metal maskless) structure is applied, that is, the display device 10E has light-emitting elements fabricated without using a fine metal mask.
  • MML metal maskless
  • the island-shaped light-emitting layer in the light-emitting element of a display device to which the MML structure is applied is formed by depositing a light-emitting layer on one surface and then processing it using a photolithography method. This makes it possible to realize a high-definition display device or a display device with a high aperture ratio, which has been difficult to achieve until now. Furthermore, since the light-emitting layer can be made separately for each color, a display device with extremely vivid images, high contrast, and high display quality can be realized.
  • a display device is composed of three types of light-emitting elements, one that emits blue light, one that emits green light, and one that emits red light
  • the deposition of the light-emitting layer and processing by photolithography can be repeated three times to form three types of island-shaped light-emitting layers.
  • Devices with an MML structure can be manufactured without using a metal mask, and therefore can exceed the upper limit of resolution resulting from the alignment accuracy of the metal mask. Furthermore, when devices are manufactured without using a metal mask, the equipment required for manufacturing the metal mask and the process of cleaning the metal mask can be eliminated. Furthermore, since the same or similar equipment as that used to manufacture transistors can be used for photolithography processing, there is no need to introduce special equipment to manufacture devices with an MML structure. In this way, the MML structure makes it possible to keep manufacturing costs low, and is therefore suitable for mass production of devices.
  • a display device to which the MML structure is applied there is no need to artificially increase the resolution by applying a special pixel arrangement such as a pentile arrangement, so it is possible to realize a display device with high resolution (for example, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, or 5000 ppi or more) with a so-called stripe arrangement in which R, G, and B sub-pixels are each arranged in one direction.
  • the layered structure from the substrate 102 to the insulating layer 235, and the layered structure from the protective layer 131 to the substrate 152 are similar to those of the display device 10A, and therefore will not be described.
  • light-emitting elements 60R, 60G, and 60B are provided on insulating layer 235.
  • the light-emitting element 60R has a conductive layer 124R on the insulating layer 235, a conductive layer 126R on the conductive layer 124R, a layer 133R on the conductive layer 126R, a common layer 114 on the layer 133R, and a common electrode 115 on the common layer 114.
  • the light-emitting element 60R shown in FIG. 40A emits red light (R).
  • the layer 133R has a light-emitting layer that emits red light.
  • the layer 133R and the common layer 114 can be collectively referred to as an EL layer.
  • one or both of the conductive layers 124R and 126R can be referred to as a pixel electrode.
  • the light-emitting element 60G has a conductive layer 124G on the insulating layer 235, a conductive layer 126G on the conductive layer 124G, a layer 133G on the conductive layer 126G, a common layer 114 on the layer 133G, and a common electrode 115 on the common layer 114.
  • the light-emitting element 60G shown in FIG. 40A emits green light (G).
  • the layer 133G has a light-emitting layer that emits green light.
  • the layer 133G and the common layer 114 can be collectively referred to as an EL layer.
  • one or both of the conductive layer 124G and the conductive layer 126G can be referred to as a pixel electrode.
  • the light-emitting element 60B has a conductive layer 124B on the insulating layer 235, a conductive layer 126B on the conductive layer 124B, a layer 133B on the conductive layer 126B, a common layer 114 on the layer 133B, and a common electrode 115 on the common layer 114.
  • the light-emitting element 60B shown in FIG. 40A emits blue light (B).
  • the layer 133B has a light-emitting layer that emits blue light.
  • the layer 133B and the common layer 114 can be collectively referred to as an EL layer.
  • one or both of the conductive layer 124B and the conductive layer 126B can be referred to as a pixel electrode.
  • layers provided in an island shape for each light-emitting element are indicated as layer 133B, layer 133G, or layer 133R, and a layer shared by a plurality of light-emitting elements is indicated as a common layer 114.
  • the layers 133R, 133G, and 133B may be referred to as island-shaped EL layers, EL layers formed in an island shape, etc., without including the common layer 114.
  • a light-emitting element manufactured without using a metal mask may not have a common layer, and all layers constituting the EL layer may be formed in an island shape.
  • Layer 133R, layer 133G, and layer 133B are separated from each other.
  • the EL layer in an island shape for each light-emitting element, it is possible to suppress leakage current between adjacent light-emitting elements. This makes it possible to prevent unintended light emission caused by crosstalk, and to realize a display device with extremely high contrast.
  • layers 133R, 133G, and 133B are all shown to have the same thickness, but this is not limited to this. Layers 133R, 133G, and 133B may each have a different thickness.
  • the conductive layer 124R is electrically connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layers 106, 107, and 235.
  • the conductive layer 124G is electrically connected to the conductive layer 112b of the transistor 205G
  • the conductive layer 124B is electrically connected to the conductive layer 112b of the transistor 205B.
  • the conductive layers 124R, 124G, and 124B are formed to cover the openings provided in the insulating layer 235.
  • Layer 128 is embedded in the recesses of the conductive layers 124R, 124G, and 124B, respectively.
  • the layer 128 has a function of planarizing the recesses of the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B.
  • the conductive layer 126R, the conductive layer 126G, and the conductive layer 126B, which are electrically connected to the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B, are provided on the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B and the layer 128.
  • the region overlapping with the recesses of the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B can also be used as a light-emitting region, and the aperture ratio of the pixel can be increased. It is preferable to use a conductive layer that functions as a reflective electrode for the conductive layer 124R and the conductive layer 126R.
  • Layer 128 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate for layer 128.
  • layer 128 is preferably formed using an insulating material, and is particularly preferably formed using an organic insulating material.
  • the organic insulating material that can be used for insulating layer 237 described above can be applied to layer 128.
  • FIG. 40A shows an example in which the top surface of layer 128 has a flat portion, but the shape of layer 128 is not particularly limited.
  • the top surface of layer 128 can have at least one of a convex curved surface, a concave curved surface, and a flat surface.
  • the height of the upper surface of layer 128 and the height of the upper surface of conductive layer 124R may be the same or approximately the same, or may be different from each other.
  • the height of the upper surface of layer 128 may be lower or higher than the height of the upper surface of conductive layer 124R.
  • the end of the conductive layer 126R may be aligned with the end of the conductive layer 124R, or may cover the side of the end of the conductive layer 124R.
  • the ends of the conductive layer 124R and the conductive layer 126R preferably have a tapered shape.
  • the ends of the conductive layer 124R and the conductive layer 126R preferably have a tapered shape with a taper angle greater than 0 degrees and less than 90 degrees.
  • the layer 133R provided along the side of the pixel electrode has an inclined portion.
  • Conductive layers 124G, 126G, 124B, and 126B are similar to conductive layers 124R and 126R, so detailed descriptions are omitted.
  • conductive layer 126R The upper surface and side surfaces of conductive layer 126R are covered by layer 133R. Similarly, the upper surface and side surfaces of conductive layer 126G are covered by layer 133G, and the upper surface and side surfaces of conductive layer 126B are covered by layer 133B. Therefore, the entire area in which conductive layer 126R, conductive layer 126G, and conductive layer 126B are provided can be used as the light-emitting area of light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B, thereby increasing the aperture ratio of the pixel.
  • a common layer 114 is provided on layers 133R, 133G, and 133B, and insulating layers 185 and 187, and a common electrode 115 is provided on common layer 114.
  • Common layer 114 and common electrode 115 are each continuous films provided in common to multiple light-emitting elements.
  • the insulating layer 237 shown in FIG. 37A is not provided between the conductive layer 126R and the layer 133R.
  • the display device 10E does not have an insulating layer (also called a partition, bank, spacer, etc.) that contacts the pixel electrode and covers the upper end of the pixel electrode. Therefore, the distance between adjacent light-emitting elements can be made extremely narrow. This makes it possible to provide a high-definition or high-resolution display device.
  • a mask for forming the insulating layer is not required, and the manufacturing cost of the display device can be reduced.
  • each of the layers 133R, 133G, and 133B has a light-emitting layer.
  • Each of the layers 133R, 133G, and 133B preferably has a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer.
  • each of the layers 133R, 133G, and 133B preferably has a light-emitting layer and a carrier block layer (hole block layer or electron block layer) on the light-emitting layer.
  • each of the layers 133R, 133G, and 133B preferably has a light-emitting layer, a carrier block layer on the light-emitting layer, and a carrier transport layer on the carrier block layer. Since the surfaces of the layers 133R, 133G, and 133B are exposed during the manufacturing process of the display device, by providing one or both of the carrier transport layer and the carrier block layer on the light-emitting layer, it is possible to suppress exposure of the light-emitting layer to the outermost surface and reduce damage to the light-emitting layer. This can improve the reliability of the light-emitting element.
  • the common layer 114 has, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together.
  • the common layer 114 is shared by the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • Insulating layer 187 covers the sides of layers 133R, 133G, and 133B via insulating layer 185.
  • the insulating layer 185 is preferably in contact with the side surfaces of the layers 133R, 133G, and 133B. By configuring the insulating layer 185 to be in contact with the layers 133R, 133G, and 133B, peeling of the layers 133R, 133G, and 133B can be prevented, and the reliability of the light-emitting element can be improved.
  • the insulating layer 187 is provided on the insulating layer 185 so as to fill the recesses in the insulating layer 185. It is preferable that the insulating layer 187 covers at least a portion of the side surface of the insulating layer 185.
  • the gap between adjacent island-shaped layers can be filled, reducing the large unevenness of the surface on which layers (e.g., the carrier injection layer and the common electrode) are formed on the island-shaped layers, making it possible to make the surface flatter. Therefore, the coverage of the carrier injection layer, the common electrode, etc. can be improved.
  • layers e.g., the carrier injection layer and the common electrode
  • the common layer 114 and the common electrode 115 are provided on the layers 133R, 133G, 133B, the insulating layer 185, and the insulating layer 187. Before the insulating layer 185 and the insulating layer 187 are provided, there is a step due to the region where the pixel electrode and the island-shaped EL layer are provided and the region where the pixel electrode and the island-shaped EL layer are not provided (the region between the light-emitting elements). In the display device of one embodiment of the present invention, the step can be flattened by having the insulating layer 185 and the insulating layer 187, and the coverage of the common layer 114 and the common electrode 115 can be improved. Therefore, poor connection due to step disconnection can be suppressed. In addition, it is possible to suppress an increase in electrical resistance due to local thinning of the common electrode 115 due to the step.
  • the upper surface of the insulating layer 187 preferably has a shape with high flatness.
  • the upper surface of the insulating layer 187 may have at least one of a flat surface, a convex curved surface, and a concave curved surface.
  • the upper surface of the insulating layer 187 preferably has a convex curved shape with a large radius of curvature.
  • the insulating layer 185 may have a single layer structure or a laminated structure of two or more layers.
  • the insulating layer 185 preferably has one or more inorganic insulating layers.
  • the insulating layer 185 may be made of a material that can be used for the insulating layer 110.
  • aluminum oxide is preferable because it has a high selectivity with respect to the EL layer in etching and has a function of protecting the EL layer in the formation of the insulating layer 187.
  • an inorganic insulating film such as an aluminum oxide film, a hafnium oxide film, or a silicon oxide film formed by the ALD method to the insulating layer 185, it is possible to form an insulating layer 185 that has few pinholes and has an excellent function of protecting the EL layer.
  • the insulating layer 185 may also have a laminated structure of a film formed by the ALD method and a film formed by the sputtering method.
  • the insulating layer 185 may have a laminated structure of, for example, an aluminum oxide film formed by the ALD method and a silicon nitride film formed by the sputtering method.
  • the insulating layer 185 preferably functions as a barrier insulating layer against at least one of water and oxygen.
  • the insulating layer 185 preferably has a function of suppressing the diffusion of at least one of water and oxygen.
  • the insulating layer 185 preferably has a function of capturing or fixing (gettering) at least one of water and oxygen.
  • the insulating layer 185 functions as a barrier insulating layer, making it possible to suppress the intrusion of impurities (typically at least one of water and oxygen) that may diffuse from the outside into each light-emitting element. This configuration makes it possible to provide a highly reliable light-emitting element and further a highly reliable display device.
  • impurities typically at least one of water and oxygen
  • the insulating layer 185 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 185 and causing deterioration of the EL layer. In addition, by lowering the impurity concentration in the insulating layer 185, the barrier properties against at least one of water and oxygen can be improved. For example, it is desirable that the insulating layer 185 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, preferably both.
  • the insulating layer 187 provided on the insulating layer 185 has the function of flattening the unevenness of the insulating layer 185 formed between adjacent light-emitting elements. In other words, the presence of the insulating layer 187 has the effect of improving the flatness of the surface on which the common electrode 115 is formed.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to acrylic polymers in a broad sense.
  • the insulating layer 187 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins.
  • the insulating layer 187 may be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • PVA polyvinyl alcohol
  • a photoresist may be used as the photosensitive resin.
  • Either a positive-type material or a negative-type material may be used as the photosensitive organic resin.
  • the insulating layer 187 may be made of a material that absorbs visible light. By having the insulating layer 187 absorb the light emitted from the light-emitting element, it is possible to suppress leakage of light from the light-emitting element to an adjacent light-emitting element through the insulating layer 187 (stray light). This can improve the display quality of the display device. In addition, since the display quality can be improved without using a polarizing plate in the display device, it is possible to reduce the weight and thickness of the display device.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, resin materials with light absorbing properties (e.g., polyimide), and resin materials that can be used in color filters (color filter materials).
  • resin materials with light absorbing properties e.g., polyimide
  • color filter materials resin materials that can be used in color filters
  • by mixing three or more colors of color filter materials it is possible to create a resin layer that is black or close to black.
  • FIG. 40B shows an example of a cross section of the display unit 162 of the display device 10F.
  • the display device 10F is different from the display device 10E mainly in that a light-emitting element having a layer 133 and a colored layer (color filter) are used in each subpixel of each color.
  • the configuration shown in Fig. 40B can be combined with the region including the FPC 172, the circuit portion 164, the laminated structure from the substrate 102 to the insulating layer 235 of the display unit 162, the connection portion 140, and the configuration of the end portion shown in Fig. 40A.
  • the display device 10F shown in FIG. 40B has light-emitting elements 60R, 60G, and 60B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.
  • the light emitted by the light-emitting element 60R is extracted as red light to the outside of the display device 10F through the colored layer 132R.
  • the light emitted by the light-emitting element 60G is extracted as green light to the outside of the display device 10F through the colored layer 132G.
  • the light emitted by the light-emitting element 60B is extracted as blue light to the outside of the display device 10F through the colored layer 132B.
  • Each of the light-emitting elements 60R, 60G, and 60B has a layer 133. These three layers 133 are formed using the same material and in the same process. In addition, these three layers 133 are separated from each other. By providing an island-shaped EL layer for each light-emitting element, it is possible to suppress leakage current between adjacent light-emitting elements. This makes it possible to prevent unintended light emission due to crosstalk, and to realize a display device with extremely high contrast.
  • the light-emitting elements 60R, 60G, and 60B shown in FIG. 40B emit white light.
  • the white light emitted by the light-emitting element 60R passes through the colored layer 132R
  • the white light emitted by the light-emitting element 60G passes through the colored layer 132G
  • the white light emitted by the light-emitting element 60B passes through the colored layer 132B. This makes it possible to obtain light of the desired color.
  • the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B shown in FIG. 40B emit blue light.
  • the layer 133 has one or more light-emitting layers that emit blue light.
  • the blue light emitted by the light-emitting element 60B can be extracted.
  • a color conversion layer is provided between the light-emitting element 60R or the light-emitting element 60G and the substrate 152, so that the blue light emitted by the light-emitting element 60R or the light-emitting element 60G can be converted into light with a longer wavelength, and red or green light can be extracted.
  • Display device 10G A display device 10G shown in FIG. 41 differs from the display device 10F mainly in that it is a bottom emission type display device.
  • Light emitted by the light-emitting element is emitted toward the substrate 102. It is preferable to use a material that is highly transparent to visible light for the substrate 102. On the other hand, the light-transmitting property of the material used for the substrate 152 does not matter.
  • FIG. 41 shows an example in which the light-shielding layer 117 is provided on the substrate 102, the insulating layer 153 is provided on the light-shielding layer 117, and the transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153.
  • the colored layers 132R, 132G, and 132B are provided on the insulating layer 107, and the insulating layer 235 is provided on the colored layers 132R, 132G, and 132B.
  • the light-emitting element 60R which overlaps with the colored layer 132R, has a conductive layer 124R, a conductive layer 126R, a layer 133, a common layer 114, and a common electrode 115.
  • the light-emitting element 60G which overlaps with the colored layer 132G, has a conductive layer 124G, a conductive layer 126G, a layer 133, a common layer 114, and a common electrode 115.
  • the light-emitting element 60B which overlaps with the colored layer 132B, has a conductive layer 124B, a conductive layer 126B, a layer 133, a common layer 114, and a common electrode 115.
  • Conductive layer 124R, conductive layer 124G, conductive layer 124B, conductive layer 126R, conductive layer 126G, and conductive layer 126B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for common electrode 115. In a bottom emission type display device, for example, a metal with low electrical resistivity can be used for common electrode 115, so that voltage drop caused by the resistance of common electrode 115 can be suppressed, and high display quality can be achieved.
  • the transistor of one embodiment of the present invention can be miniaturized and its occupation area can be reduced, so that in a display device with a bottom emission structure, the aperture ratio of a pixel can be increased or the size of the pixel can be reduced.
  • a display device 10H shown in FIG. 42 is a VA mode liquid crystal display device.
  • Substrate 102 and substrate 152 are bonded together by adhesive layer 144.
  • Liquid crystal 262 is sealed in the area surrounded by substrate 102, substrate 152, and adhesive layer 144.
  • Polarizing plate 260a is located on the outer surface of substrate 152
  • polarizing plate 260b is located on the outer surface of substrate 102.
  • a backlight can be provided outside polarizing plate 260a or polarizing plate 260b.
  • Transistors 205D, 205R, and 205G, a connection portion 197, and a spacer 224 are provided on the substrate 102.
  • the transistor 205D is provided in the circuit portion 164, and the transistors 205R and 205G are provided in the display portion 162.
  • the conductive layer 112b of the transistors 205R and 205G functions as a pixel electrode of the liquid crystal element 69.
  • the substrate 152 is provided with a colored layer 132R, a colored layer 132G, a light-shielding layer 117, an insulating layer 225, and a conductive layer 263.
  • the conductive layer 263 functions as a common electrode for the liquid crystal element 69.
  • the display device 10H includes transistors of one embodiment of the present invention in both the display portion 162 and the circuit portion 164.
  • the transistors of one embodiment of the present invention in the display portion 162 the pixel size can be reduced and high definition can be achieved.
  • the transistors of one embodiment of the present invention in the circuit portion 164 the area occupied by the circuit portion 164 can be reduced and a narrower frame can be achieved.
  • the transistors of one embodiment of the present invention refer to the description of the previous embodiment.
  • Transistor 205D, transistor 205R, and transistor 205G are covered with insulating layer 107.
  • Insulating layer 107 functions as a protective layer for transistor 205D, transistor 205R, and transistor 205G.
  • the subpixels in the display unit 162 each have a transistor, a liquid crystal element 69, and a colored layer.
  • a subpixel that emits red light has a transistor 205R, a liquid crystal element 69, and a colored layer 132R that transmits red light.
  • a subpixel that emits green light has a transistor 205G, a liquid crystal element 69, and a colored layer 132G that transmits green light.
  • a subpixel that emits blue light similarly has a transistor, a liquid crystal element 69, and a colored layer that transmits blue light.
  • the liquid crystal element 69 has a conductive layer 112b, a conductive layer 263, and a liquid crystal 262 sandwiched between them.
  • a conductive layer 264 is provided on the substrate 102 and is located on the same plane as the conductive layer 112a.
  • the conductive layer 264 has a portion that overlaps with the conductive layer 112b via the insulating layer 110.
  • a storage capacitor is formed by the conductive layer 112b, the conductive layer 264, and the insulating layer 110 between them. Note that it is sufficient that there is one or more insulating layers between the conductive layer 112b and the conductive layer 264, and one or two of the insulating layers 110 may be removed by etching.
  • an insulating layer 225 is provided to cover the colored layer 132R, the colored layer 132G, and the light-shielding layer 117.
  • the insulating layer 225 may function as a planarizing film.
  • the insulating layer 225 can make the surface of the conductive layer 263 roughly flat, so that the orientation state of the liquid crystal 262 can be made uniform.
  • an alignment film for controlling the alignment of the liquid crystal 262 may be provided on the surfaces of the conductive layer 263 and the insulating layer 107, etc. that come into contact with the liquid crystal 262 (see the alignment film 265 in Figures 44A and 44B).
  • the conductive layer 112b and the conductive layer 263 transmit visible light.
  • a transmissive liquid crystal device can be used.
  • the orientation of the liquid crystal 262 can be controlled by the voltage applied between the conductive layer 112b and the conductive layer 263, and the optical modulation of the light can be controlled.
  • the intensity of the light emitted through the polarizing plate 260b can be controlled.
  • the colored layer absorbs light other than a specific wavelength range of the incident light, so that the extracted light is, for example, red light.
  • a linear polarizing plate may be used as polarizing plate 260b, but a circular polarizing plate may also be used.
  • a circular polarizing plate for example, a linear polarizing plate and a quarter-wave retardation plate stacked together may be used.
  • polarizer 260b When a circular polarizer is used as polarizer 260b, a circular polarizer may also be used as polarizer 260a, or a normal linear polarizer may be used. Depending on the type of polarizer used for polarizers 260a and 260b, the cell gap, orientation, driving voltage, etc. of the liquid crystal element used in liquid crystal element 69 can be adjusted to achieve the desired contrast.
  • the conductive layer 263 is electrically connected to the conductive layer 166b provided on the substrate 102 side by the connector 223 at the connection portion 140.
  • the conductive layer 166b is connected to the conductive layer 165b through an opening provided in the insulating layer 110 and the insulating layer 105. This allows a potential or signal to be supplied to the conductive layer 263 from an FPC or IC arranged on the substrate 102 side.
  • the conductive layer 165b is formed to the same extent using the same material as the conductive layer 112a, and the conductive layer 166b is formed in the same process using the same material as the conductive layer 104.
  • conductive particles can be used as the connector 223.
  • the conductive particles particles of organic resin or silica, etc., whose surfaces are coated with a metal material can be used.
  • Nickel or gold is preferably used as the metal material because it can reduce the contact resistance.
  • particles coated with two or more metal materials in layers, such as nickel further coated with gold It is also preferable to use a material that undergoes elastic deformation or plastic deformation as the connector 223. In this case, the conductive particles may be crushed in the vertical direction as shown in FIG. 42. This increases the contact area between the connector 223 and the conductive layer electrically connected thereto, thereby reducing the contact resistance and suppressing the occurrence of problems such as poor connection.
  • connection portion 197 is provided in a region near the end of the substrate 102.
  • the conductive layer 166a is electrically connected to the FPC 172 via the connection layer 242.
  • the conductive layer 166a is connected to the conductive layer 165a via an opening provided in the insulating layer 110 and the insulating layer 105.
  • the conductive layer 165a is formed in the same process using the same material as the conductive layer 112a, and the conductive layer 166a is formed in the same process using the same material as the conductive layer 104.
  • Display device 10I] 43 is a liquid crystal display device in the FFS mode.
  • the display device 10I differs from the display device 10H mainly in the configuration of the liquid crystal element 69.
  • a conductive layer 263 that functions as a common electrode of the liquid crystal element 69 is provided on the insulating layer 110, and an insulating layer 261 is provided on the conductive layer 263.
  • a conductive layer 112b that functions as the other of the source and drain electrodes of the transistor and as a pixel electrode of the liquid crystal element 69 is provided on the insulating layer 261.
  • An insulating layer 107 is provided on the conductive layer 112b.
  • the conductive layer 112b has a comb-like shape or a shape with slits in a plan view.
  • the conductive layer 263 is arranged to overlap the conductive layer 112b. In the area overlapping the colored layer, there is a portion on the conductive layer 263 where the conductive layer 112b is not arranged.
  • a capacitance is formed by stacking the conductive layer 112b and the conductive layer 263 with the insulating layer 261 interposed therebetween. This eliminates the need to form a separate capacitive element, and allows the aperture ratio of the pixel to be increased.
  • both the conductive layer 112b and the conductive layer 263 may have a comb-like planar shape.
  • the conductive layer 112b and the conductive layer 263 partially overlap. This allows the capacitance between the conductive layer 112b and the conductive layer 263 to be used as a storage capacitance, making it unnecessary to provide a separate capacitance element, and increasing the aperture ratio of the display device.
  • Display device 10J In the display device 10J shown in Fig. 44A, a portion of the insulating layer 110b that overlaps with the liquid crystal element 69 is removed by etching.
  • the liquid crystal element 69 of the display device 10J has a portion in which a conductive layer 112b, an insulating layer 110a, an insulating layer 110c, and a conductive layer 112b are stacked in this order.
  • the conductive layer 112b functions as a pixel electrode of the liquid crystal element 69.
  • the conductive layer 112m functions as a common electrode of the liquid crystal element 69.
  • the conductive layer 112m is formed from the same conductive film as the conductive layer 112a.
  • either one of the insulating layers 106 and 107, or both, may have a portion that overlaps with the liquid crystal element 69 removed by etching.
  • the insulating layer 107 may not be provided. This allows the electric field of the conductive layer 112b and the conductive layer 112m to be easily transmitted to the liquid crystal 262, enabling high-speed operation of the liquid crystal element 69.
  • the light transmittance in the portion that overlaps with the liquid crystal element 69 increased, but the effects of interface reflection and interface scattering can be suppressed.
  • either one of the insulating layers 110a and 110c may have a portion that overlaps with the liquid crystal element 69 removed by etching. This also allows the electric field of the conductive layer 112b and the conductive layer 112m to be easily transmitted to the liquid crystal 262.
  • the capacitance between the conductive layer 112b and the conductive layer 112m may be increased in some cases.
  • both the conductive layer 112b and the conductive layer 112m may have a comb-tooth planar shape.
  • the conductive layer 112b and the conductive layer 112m are configured to partially overlap. This allows the capacitance between the conductive layer 112b and the conductive layer 112m to be used as a storage capacitance, eliminating the need to provide a separate capacitive element and increasing the aperture ratio of the display device.
  • Display device 10K] 44B is different from the display device 10I mainly in that a pixel electrode is provided over a common electrode.
  • a conductive layer 112b included in the transistor 100 functions as a pixel electrode in a liquid crystal element 69.
  • An insulating layer 106 and an insulating layer 107 are provided over the conductive layer 112b, and a conductive layer 263 is provided over the insulating layer 107.
  • the conductive layer 263 functions as a common electrode in the liquid crystal element 69.
  • the conductive layer 263 has a comb-like shape or a shape provided with slits in a plan view.
  • the electronic device of this embodiment has a display device of one embodiment of the present invention in a display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, the display device can be used in the display portion of various electronic devices.
  • the semiconductor device of one embodiment of the present invention can be applied to portions other than the display portion of electronic devices.
  • portions other than the display portion of electronic devices For example, by using the semiconductor device of one embodiment of the present invention in a control portion of an electronic device, it is possible to reduce power consumption, which is preferable.
  • Examples of electronic devices include electronic devices with relatively large screens such as television devices, desktop or notebook computers, computer monitors, digital signage, large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the display device of one embodiment of the present invention can be used favorably in electronic devices having a relatively small display unit, since it is possible to increase the resolution.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, glasses-type AR devices, and MR devices.
  • the display device of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • HD 1280 x 720 pixels
  • FHD (1920 x 1080 pixels
  • WQHD 2560 x 1440 pixels
  • WQXGA 2560 x 1600 pixels
  • 4K 3840 x 2160 pixels
  • 8K 8K
  • the pixel density (resolution) of the display device of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, more preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • a sensor including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of this embodiment can have various functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read out programs or data recorded on a recording medium, etc.
  • a function to display various information still images, videos, text images, etc.
  • a touch panel function a function to display a calendar, date or time, etc.
  • a function to execute various software (programs) a wireless communication function
  • a function to read out programs or data recorded on a recording medium etc.
  • FIG. 45A to 45D An example of a wearable device that can be worn on the head will be described using Figures 45A to 45D.
  • These wearable devices have at least one of the following functions: a function to display AR content, a function to display VR content, a function to display SR content, and a function to display MR content.
  • a function to display AR content a function to display AR content
  • VR content a function to display VR content
  • SR content a function to display SR content
  • MR content a function to display MR content
  • Electronic device 700A shown in FIG. 45A and electronic device 700B shown in FIG. 45B each have a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of mounting units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
  • a display device can be applied to the display panel 751. Therefore, the electronic device can display high-quality images.
  • Each of the electronic devices 700A and 700B can project an image displayed on the display panel 751 onto the display area 756 of the optical member 753. Because the optical member 753 is translucent, the user can see the image displayed in the display area superimposed on the transmitted image visually recognized through the optical member 753. Therefore, each of the electronic devices 700A and 700B is an electronic device capable of AR display.
  • Electronic device 700A and electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Furthermore, electronic device 700A and electronic device 700B may each be provided with an acceleration sensor such as a gyro sensor, thereby detecting the orientation of the user's head and displaying an image corresponding to that orientation in display area 756.
  • an acceleration sensor such as a gyro sensor
  • the communication unit has a wireless communication device, and can supply, for example, a video signal through the wireless communication device.
  • a connector can be provided to which a cable through which a video signal and a power supply potential can be connected.
  • Electronic device 700A and electronic device 700B are equipped with batteries and can be charged wirelessly and/or wired.
  • the housing 721 may be provided with a touch sensor module.
  • the touch sensor module has a function of detecting that the outer surface of the housing 721 is touched.
  • the touch sensor module can detect a tap operation, a slide operation, or the like by the user, and perform various processes. For example, a tap operation can perform processes such as pausing or resuming a video, and a slide operation can perform processes such as fast-forwarding or rewinding.
  • a tap operation can perform processes such as pausing or resuming a video
  • a slide operation can perform processes such as fast-forwarding or rewinding.
  • the range of operations can be expanded.
  • Various touch sensors can be applied as the touch sensor module.
  • various types can be adopted, such as a capacitance type, a resistive film type, an infrared type, an electromagnetic induction type, a surface acoustic wave type, or an optical type.
  • a capacitance type or an optical type sensor it is preferable to apply to the touch sensor module.
  • a photoelectric conversion element can be used as the light receiving element.
  • the active layer of the photoelectric conversion element can be made of either or both of an inorganic semiconductor and an organic semiconductor.
  • Electronic device 800A shown in FIG. 45C and electronic device 800B shown in FIG. 45D each have a pair of display units 820, a housing 821, a communication unit 822, a pair of mounting units 823, a control unit 824, a pair of imaging units 825, and a pair of lenses 832.
  • the display device of one embodiment of the present invention can be applied to the display portion 820. Therefore, the electronic device can display high-quality images. In addition, the electronic device can display images with extremely high resolution, which allows the user to feel a high sense of immersion.
  • the display unit 820 is provided inside the housing 821 at a position that can be seen through the lens 832. In addition, by displaying different images on the pair of display units 820, it is also possible to perform three-dimensional display using parallax.
  • Electrical device 800A and electronic device 800B can each be considered electronic devices for VR.
  • a user wearing electronic device 800A or electronic device 800B can view the image displayed on display unit 820 through lens 832.
  • Electric device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. Also, it is preferable that they have a mechanism that adjusts the focus by changing the distance between lens 832 and display unit 820.
  • the mounting unit 823 allows the user to mount the electronic device 800A or electronic device 800B on the head. Note that, for example, in FIG. 45C, the mounting unit 823 is shown shaped like the temples of glasses, but is not limited to this. The mounting unit 823 only needs to be wearable by the user, and may be shaped like a helmet or band, for example.
  • the imaging unit 825 has a function of acquiring external information.
  • the data acquired by the imaging unit 825 can be output to the display unit 820.
  • An image sensor can be used for the imaging unit 825.
  • multiple cameras may be provided to support multiple angles of view, such as telephoto and wide angle.
  • a distance measuring sensor capable of measuring the distance to an object
  • the imaging unit 825 is one aspect of the detection unit.
  • the detection unit for example, an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used.
  • LIDAR Light Detection and Ranging
  • the electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone.
  • a vibration mechanism that functions as a bone conduction earphone.
  • a configuration having such a vibration mechanism can be applied to one or more of the display unit 820, the housing 821, and the wearing unit 823. This makes it possible to enjoy video and audio simply by wearing the electronic device 800A without the need for separate audio equipment such as headphones, earphones, or speakers.
  • Each of the electronic devices 800A and 800B may have an input terminal.
  • the input terminal can be connected to a cable that supplies, for example, a video signal from a video output device and power for charging a battery provided in the electronic device.
  • the electronic device of one embodiment of the present invention may have a function of wireless communication with the earphone 750.
  • the earphone 750 has a communication unit (not shown) and has a wireless communication function.
  • the earphone 750 can receive information (e.g., audio data) from the electronic device through the wireless communication function.
  • the electronic device 700A shown in FIG. 45A has a function of transmitting information to the earphone 750 through the wireless communication function.
  • the electronic device 800A shown in FIG. 45C has a function of transmitting information to the earphone 750 through the wireless communication function.
  • the electronic device may have an earphone unit.
  • the electronic device 700B shown in FIG. 45B has an earphone unit 727.
  • the earphone unit 727 and the control unit may be configured to be connected to each other by wire.
  • a portion of the wiring connecting the earphone unit 727 and the control unit may be disposed inside the housing 721 or the attachment unit 723.
  • electronic device 800B shown in FIG. 45D has earphone unit 827.
  • earphone unit 827 and control unit 824 can be configured to be connected to each other by wire.
  • Part of the wiring connecting earphone unit 827 and control unit 824 may be disposed inside housing 821 or mounting unit 823.
  • earphone unit 827 and mounting unit 823 may have magnets. This allows earphone unit 827 to be fixed to mounting unit 823 by magnetic force, which is preferable as it makes storage easier.
  • the electronic device may have an audio output terminal to which earphones or headphones can be connected.
  • the electronic device may also have one or both of an audio input terminal and an audio input mechanism.
  • a sound collection device such as a microphone can be used as the audio input mechanism.
  • the electronic device may be endowed with the functionality of a so-called headset.
  • electronic devices according to one aspect of the present invention are suitable for both glasses-type devices (such as electronic device 700A and electronic device 700B) and goggle-type devices (such as electronic device 800A and electronic device 800B).
  • An electronic device can transmit information to an earphone via a wired or wireless connection.
  • the electronic device 6500 shown in FIG. 46A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • the display device of one embodiment of the present invention can be applied to the display portion 6502. Therefore, the electronic device 6500 can be an electronic device that can display high-quality images.
  • Figure 46B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a transparent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back, and the FPC 6515 is connected to the folded back part.
  • An IC 6516 is mounted on the FPC 6515.
  • the FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
  • the flexible display of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized.
  • the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while keeping the thickness of the electronic device small.
  • a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
  • Figure 46C shows an example of a television device.
  • a display unit 7000 is built into a housing 7101.
  • the housing 7101 is supported by a stand 7103.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000. Therefore, the television device 7100 can be an electronic device that can display high-quality images.
  • the television device 7100 shown in FIG. 46C can be operated using an operation switch provided on the housing 7101 and a separate remote control 7111.
  • the display unit 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display unit 7000 with a finger or the like.
  • the remote control 7111 may have a display unit that displays information output from the remote control 7111.
  • the channel and volume can be operated by the operation keys or touch panel provided on the remote control 7111, and the image displayed on the display unit 7000 can be operated.
  • the television device 7100 is configured to include a receiver and a modem.
  • the receiver can receive general television broadcasts.
  • by connecting to a wired or wireless communication network via the modem it is also possible to perform one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.
  • FIG 46D shows an example of a notebook computer.
  • the notebook computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, and an external connection port 7214.
  • the display unit 7000 is built into the housing 7211.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000. Therefore, the notebook computer 7200 can be an electronic device that can display high-quality images.
  • Figures 46E and 46F show an example of digital signage.
  • the digital signage 7300 shown in FIG. 46E has a housing 7301, a display unit 7000, a speaker 7303, and the like. It can also have LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, and the like.
  • Figure 46F shows a digital signage 7400 attached to a cylindrical pole 7401.
  • the digital signage 7400 has a display unit 7000 that is provided along the curved surface of the pole 7401.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000. Therefore, the digital signage 7300 and the digital signage 7400 can be electronic devices that can display high-quality images.
  • the larger the display unit 7000 the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of, for example, advertisements.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.
  • the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user.
  • advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can also be made to run a game using the screen of the information terminal 7311 or the information terminal 7411 as an operating means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the electronic device shown in Figures 47A to 47G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.
  • the display device of one embodiment of the present invention can be applied to the display portion 9001. Therefore, the electronic devices illustrated in Figures 47A to 47G can be electronic devices that can display high-quality images.
  • the electronic devices shown in Figures 47A to 47G have various functions. For example, they may have a function of displaying various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, etc., a function of controlling processing by various software (programs), a wireless communication function, a function of reading and processing programs or data recorded on a recording medium, etc.
  • the functions of the electronic device are not limited to these, and the electronic device may have various functions.
  • the electronic device may have multiple display units.
  • the electronic device may have a function of, for example, providing a camera, taking still images or videos, storing them on a recording medium (external or built into the camera), and displaying the taken images on the display unit.
  • FIG. 47A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces.
  • FIG. 47A shows an example in which three icons 9050 are displayed.
  • Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notification of an incoming email, SNS, or telephone call, the title of the email or SNS, the sender's name, the date and time, the time, the remaining battery level, and the radio wave intensity.
  • the icon 9050, etc. may be displayed at the position where the information 9051 is displayed.
  • FIG 47B is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001.
  • information 9052, information 9053, and information 9054 are each displayed on different sides.
  • a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of the pocket and decide, for example, whether to answer a call.
  • FIG 47C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone, e-mail, text viewing and creation, music playback, Internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the left side of the housing 9000, and a connection terminal 9006 on the bottom.
  • FIG 47D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also perform hands-free conversation by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also perform data transmission with other information terminals and charge itself through the connection terminal 9006. Note that charging may be performed by wireless power supply.
  • Figures 47E to 47G are perspective views showing a foldable mobile information terminal 9201.
  • Figure 47E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • Figure 47G is a perspective view of the mobile information terminal 9201 in a folded state
  • Figure 47F is a perspective view of the mobile information terminal 9201 in a state in the middle of changing from one of Figures 47E and 47G to the other.
  • the mobile information terminal 9201 has excellent portability when folded, and has excellent display visibility due to a seamless wide display area when unfolded.
  • the display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.

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Abstract

飽和性が高いトランジスタを有する半導体装置を提供する。 バックゲート電極を有する縦型トランジスタが設けられる半導体装置。半導体装置には、下部電極、スペーサ、及び上部電極がこの順で設けられる。スペーサは、下部電極に達する第１の開口部を有し、上部電極は、第１の開口部と重なる領域を有する第２の開口部を有する。バックゲート電極は、第１の開口部の内部に設けられ、下部電極と接する領域を有する。バックゲート電極を覆うように、バックゲート絶縁層、半導体層、ゲート絶縁層、及びゲート電極がこの順で設けられる。第１の開口部、及び第２の開口部の形成後、第１の開口部を覆うように導電膜を形成し、導電膜に対し異方性エッチングを行うことによりバックゲート電極を形成できる。また、バックゲート電極を覆うように絶縁膜を形成し、絶縁膜に対し異方性エッチングを行うことによりバックゲート絶縁層を形成できる。

Description

半導体装置、及び半導体装置の作製方法
本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、トランジスタ、及びその作製方法に関する。本発明の一態様は、半導体装置を有する表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの作製方法を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
トランジスタを有する半導体装置は、電子機器に広く適用されている。例えば、表示装置において、トランジスタの占有面積を小さくすることで、画素サイズを縮小でき、高精細化を図ることができる。そのため、トランジスタの微細化が求められている。
高精細な表示装置が要求される機器として、例えば、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、及び、複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）向けの機器が、盛んに開発されている。
表示装置としては、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、又は発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を有する発光装置が開発されている。
特許文献１には、有機ＥＬ素子を用いた、高精細な表示装置が開示されている。
国際公開第２０１６／０３８５０８号
トランジスタが微細化され、チャネル長が短くなると、トランジスタの飽和性が低くなる。例えば、表示装置が有する画素の発光素子（発光デバイスともいう）に流れる電流を制御する駆動トランジスタが微細化されると、駆動トランジスタのチャネル長が短くなる。これにより駆動トランジスタの飽和性が低くなると、発光素子に流れる電流が不安定となり、発光素子の発光輝度が不安定になる場合がある。例えば、発光素子に流れる電流に経時的なばらつきが発生し、静止画を表示している場合であっても発光素子の発光輝度に経時的なばらつきが発生する場合がある。
本明細書等において、飽和性が高いとは、トランジスタのＩｄ−Ｖｄ特性における、飽和領域の電流の変化が小さい（傾きが小さい）ことを示す。また、飽和性が低いとは、トランジスタのＩｄ−Ｖｄ特性における、飽和領域の電流の変化が大きい（傾きが大きい）ことを示す。
本発明の一態様は、飽和性が高いトランジスタを提供することを課題の１つとする。又は、微細なサイズのトランジスタを提供することを課題の１つとする。又は、電気特性が良好なトランジスタを提供することを課題の１つとする。又は、これらのトランジスタを有する半導体装置を提供することを課題の１つとする。又は、信頼性が高い半導体装置を提供することを課題の１つとする。又は、高品位の画像を表示できる表示装置を提供することを課題の１つとする。
又は、小型の半導体装置を提供することを課題の１つとする。又は、配線抵抗が小さい半導体装置を提供することを課題の１つとする。又は、高速に駆動する半導体装置を提供することを課題の１つとする。又は、低価格な半導体装置を提供することを課題の１つとする。又は、消費電力が低い半導体装置を提供することを課題の１つとする。又は、高精細な表示装置を提供することを課題の１つとする。又は、生産性が高い半導体装置の作製方法を提供することを課題の１つとする。又は、作製コストが低い半導体装置の作製方法を提供することを課題の１つとする。又は、新規なトランジスタ、半導体装置、表示装置、又はこれらの作製方法を提供することを課題の１つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタと、第１の絶縁層と、を有し、トランジスタは、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、半導体層と、第２の絶縁層と、第３の絶縁層と、を有し、第１の絶縁層は、第１の導電層上に設けられ、且つ第１の導電層に達する第１の開口部を有し、第２の導電層は、第１の絶縁層上に設けられ、且つ第１の開口部と重なる領域を有する第２の開口部を有し、第３の導電層は、第１の絶縁層の、第１の開口部内に位置する側面と接する領域を有し、第３の導電層は、第１の導電層と接する領域を有し、第３の導電層の最上部は、第１の絶縁層の、第１の開口部側の上面端部より下に位置し、第１の開口部の内部で第３の導電層を覆うように、第２の絶縁層が設けられ、半導体層は、第１の導電層と接する領域、及び第２の導電層と接する領域を有し、且つ第１の開口部の内部において、第２の絶縁層を介して第３の導電層と対向する領域を有するように設けられ、第３の絶縁層は、第１の開口部の内部に位置する領域を有するように、半導体層上に設けられ、第４の導電層は、第１の開口部の内部において、第２の絶縁層、半導体層、及び第３の絶縁層を介して第３の導電層と対向する領域を有するように設けられる半導体装置である。
又は、上記態様において、半導体装置は、第４の絶縁層を有し、第４の絶縁層は、第１の絶縁層と、第３の絶縁層と、の間に設けられ、第４の絶縁層は、第２の導電層の、第２の開口部と反対側の側面と接する領域を有してもよい。
又は、上記態様において、第２の絶縁層は、第１の絶縁層上に位置する領域を有し、第２の導電層は、第２の絶縁層上に設けられてもよい。
又は、上記態様において、半導体層は、金属酸化物を含んでもよい。金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二又は三を有し、元素Ｍは、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂから選ばれた一種又は複数種であってもよい。
又は、本発明の一態様は、第１の導電層を形成し、第１の導電層上に、第１の絶縁層を形成し、第１の絶縁層上に、第２の導電層を形成し、第２の導電層を加工することで、第１の導電層と重なる領域を有する第１の開口部を形成し、第１の絶縁層を加工することで、第１の開口部と重なる領域を有するように、第１の導電層に達する第２の開口部を形成し、第１の開口部、及び第２の開口部を覆うように、導電膜を形成し、導電膜に異方性エッチングを行うことにより、第１の導電層と接する領域を有し、且つ最上部が第２の導電層の、第１の開口部側の下面端部より下に位置するように第３の導電層を形成し、第２の導電層、及び第３の導電層を覆うように、絶縁膜を形成し、第２の導電層の上面の少なくとも一部が露出するまで絶縁膜に異方性エッチングを行うことにより、第３の導電層を覆う第２の絶縁層を形成し、第１の導電層と接する領域、及び第２の導電層と接する領域を有するように、半導体層を形成し、第２の開口部の内部に位置する領域を有するように、第３の絶縁層を形成し、第２の開口部の内部に位置する領域を有するように、第３の絶縁層上に第４の導電層を形成する半導体装置の作製方法である。
又は、本発明の一態様は、第１の導電層を形成し、第１の導電層上に、第１の絶縁層を形成し、第１の絶縁層を加工することで、第１の導電層に達する第１の開口部を形成し、第１の開口部を覆うように、導電膜を形成し、導電膜に異方性エッチングを行うことにより、第１の導電層と接する領域を有し、且つ最上部が第１の絶縁層の、第１の開口部側の上面端部より下に位置するように第２の導電層を形成し、第１の導電層、第２の導電層、及び第１の絶縁層を覆うように、第２の絶縁層を形成し、第２の絶縁層上に、第１の開口部と重なる領域を有する第２の開口部を有する第３の導電層を形成し、第２の絶縁層に、第１の導電層に達する第３の開口部を、第１の開口部の内部に形成し、第１の導電層と接する領域、及び第３の導電層と接する領域を有するように、半導体層を形成し、第１の開口部の内部に位置する領域を有するように、第３の絶縁層を形成し、第１の開口部の内部に位置する領域を有するように、第３の絶縁層上に第４の導電層を形成する半導体装置の作製方法である。
又は、上記態様において、半導体層は、ＡＬＤ法を用いて半導体膜を形成した後、半導体膜を加工することにより形成してもよい。
本発明の一態様により、飽和性が高いトランジスタを提供できる。又は、微細なサイズのトランジスタを提供できる。又は、電気特性が良好なトランジスタを提供できる。又は、これらのトランジスタを有する半導体装置を提供できる。又は、信頼性が高い半導体装置を提供できる。又は、高品位の画像を表示できる表示装置を提供できる。
又は、小型の半導体装置を提供できる。又は、配線抵抗が小さい半導体装置を提供できる。又は、高速に駆動する半導体装置を提供できる。又は、低価格な半導体装置を提供できる。又は、消費電力が低い半導体装置を提供できる。又は、高精細な表示装置を提供できる。又は、生産性が高い半導体装置の作製方法を提供できる。又は、作製コストが低い半導体装置の作製方法を提供できる。又は、新規なトランジスタ、半導体装置、表示装置、又はこれらの作製方法を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を示す平面図である。図１Ｂ、及び図１Ｃは、半導体装置の構成例を示す断面図である。
図２Ａ乃至図２Ｃは、半導体装置の構成例を示す平面図である。
図３Ａは、半導体装置の構成例を示す平面図である。図３Ｂは、半導体装置の構成例を示す断面図である。
図４Ａ、及び図４Ｂは、半導体装置の構成例を示す断面図である。
図５は、半導体装置の構成例を示す断面図である。
図６Ａは、半導体装置の構成例を示す平面図である。図６Ｂは、半導体装置の構成例を示す断面図である。
図７Ａ、図７Ｂ１、及び図７Ｂ２は、半導体装置の構成例を示す断面図である。
図８は、半導体装置の構成例を示す断面図である。
図９は、半導体装置の構成例を示す断面図である。
図１０Ａは、半導体装置の構成例を示す平面図である。図１０Ｂは、半導体装置の構成例を示す断面図である。
図１１Ａは、半導体装置の構成例を示す平面図である。図１１Ｂ、及び図１１Ｃは、半導体装置の構成例を示す断面図である。
図１２Ａ乃至図１２Ｄは、開口部の形状の一例を示す平面図である。
図１３Ａは、表示装置の構成例を示すブロック図である。図１３Ｂは、画素の構成例を示す平面図である。図１３Ｃ、及び図１３Ｄは、画素の構成例を示す回路図である。
図１４Ａ乃至図１４Ｄは、画素の構成例を示す回路図である。
図１５Ａは、画素の構成例を示す平面図である。図１５Ｂは、画素の構成例を示す断面図である。
図１６Ａ乃至図１６Ｉは、半導体装置の構成例を示す回路図である。
図１７Ａは、半導体装置の構成例を示す平面図である。図１７Ｂは、半導体装置の構成例を示す断面図である。
図１８Ａ、及び図１８Ｂは、半導体装置の構成例を示す断面図である。
図１９Ａ、及び図１９Ｂは、半導体装置の構成例を示す断面図である。
図２０Ａは、半導体装置の構成例を示す平面図である。図２０Ｂは、半導体装置の構成例を示す断面図である。
図２１Ａ、及び図２１Ｂは、半導体装置の構成例を示す断面図である。
図２２Ａは、半導体装置の構成例を示す平面図である。図２２Ｂは、半導体装置の構成例を示す断面図である。
図２３Ａは、半導体装置の構成例を示す平面図である。図２３Ｂは、半導体装置の構成例を示す断面図である。
図２４Ａは、半導体装置の構成例を示す平面図である。図２４Ｂは、半導体装置の構成例を示す断面図である。
図２５Ａ乃至図２５Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２６Ａ乃至図２６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２７Ａ乃至図２７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２８Ａ、及び図２８Ｂは、半導体装置の作製方法の一例を示す断面図である。
図２９Ａ、及び図２９Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３０Ａ乃至図３０Ｃは、半導体装置の作製方法の一例を示す断面図である。
図３１Ａ乃至図３１Ｃは、半導体装置の作製方法の一例を示す断面図である。
図３２Ａ乃至図３２Ｃは、半導体装置の作製方法の一例を示す断面図である。
図３３Ａ、及び図３３Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３４Ａ乃至図３４Ｇは、画素の構成例を示す平面図である。
図３５Ａ乃至図３５Ｋは、画素の構成例を示す平面図である。
図３６は、表示装置の構成例を示す斜視図である。
図３７Ａ、及び図３７Ｂは、表示装置の構成例を示す断面図である。
図３８は、表示装置の構成例を示す断面図である。
図３９Ａ乃至図３９Ｃは、表示装置の構成例を示す断面図である。
図４０Ａ、及び図４０Ｂは、表示装置の構成例を示す断面図である。
図４１は、表示装置の構成例を示す断面図である。
図４２は、表示装置の構成例を示す断面図である。
図４３は、表示装置の構成例を示す断面図である。
図４４Ａ、及び図４４Ｂは、表示装置の構成例を示す断面図である。
図４５Ａ乃至図４５Ｄは、電子機器の一例を示す図である。
図４６Ａ乃至図４６Ｆは、電子機器の一例を示す図である。
図４７Ａ乃至図４７Ｇは、電子機器の一例を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
また、図面において示す各構成の、位置、大きさ、及び、範囲等は、理解の簡単のため、実際の位置、大きさ、及び、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲等に限定されない。
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は、構成要素の順序（例えば、工程順、又は積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である場合がある。また、例えば、「絶縁層」という用語を、「絶縁膜」という用語に変更することが可能である場合がある。さらに、例えば、「半導体層」という用語を、「半導体膜」という用語に変更することが可能である場合がある。
また、トランジスタは半導体素子の一種であり、電流又は電圧を増幅する機能、及び、導通又は非導通を制御するスイッチング動作等を実現できる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極又は配線をはじめ、トランジスタ等のスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子等が含まれる。
本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
本明細書等において、ノーマリーオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリーオフ特性とは、ゲートに電位を印加しない、又はゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。
本明細書等において「平面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は上層が下層の外側に位置することもあり、この場合も「平面形状が概略一致」という場合がある。また、平面形状が一致又は概略一致している場合、端部が揃っている、又は概略揃っているということもできる。
なお、本明細書等において、ある構成要素の平面形状とは、その平面視における当該構成要素の輪郭形状のことをいう。また平面視とは、当該構成要素の被形成面、又は当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることをいう。
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられる形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう）が０度より大きく９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。ここで、酸化膜には酸化窒化物を有する膜を含め、窒化膜には窒化酸化物を有する膜を含めるものとする。
本明細書等において、ＡはＢと接する、と記載されている場合、Ａの少なくとも一部がＢと接する。そのため、例えば、ＡはＢと接する領域を有する、と言い換えることができる。
本明細書等において、ＡはＢ上に設けられる、と記載されている場合、Ａの少なくとも一部がＢ上に設けられる。そのため、例えば、ＡはＢ上に設けられる領域を有する、と言い換えることができる。
本明細書等において、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部がＢと重なる。そのため、例えば、ＡはＢと重なる領域を有する、と言い換えることができる。
本明細書等において、メタルマスク、又はＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスという場合がある。また、本明細書等において、メタルマスク、又はＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスという場合がある。
本明細書等では、発光波長が異なる発光素子（発光デバイスともいう）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造という場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化できるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
本明細書等において、正孔又は電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層又は電子注入層を「キャリア注入層」といい、正孔輸送層又は電子輸送層を「キャリア輸送層」といい、正孔ブロック層又は電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、それぞれ、断面形状、又は特性等によって明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つ又は３つの機能を兼ねる場合がある。
本明細書等において、発光素子は、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）としては、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）等が挙げられる。本明細書等において、受光素子（受光デバイスともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。本明細書等では、一対の電極の一方を画素電極と記し、他方を共通電極と記すことがある。
本明細書等において、犠牲層（マスク層といってもよい）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、作製工程中において、当該発光層を保護する機能を有する。
本明細書等において、島状とは、同一工程で形成された同一材料を用いた２つ以上の層が、物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断される現象を示す。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例、及び作製方法例について説明する。
本発明の一態様の半導体装置が有するトランジスタ（本発明の一態様のトランジスタともいう）は、ソース電極とドレイン電極とが異なる高さに位置し、半導体層を流れる電流は高さ方向に流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様のトランジスタは、縦型トランジスタ、縦チャネル型トランジスタ、又は縦型チャネルトランジスタ等ともいうことができる。
より具体的には、トランジスタのソース電極又はドレイン電極の一方である下部電極と、他方である上部電極との間にスペーサとして機能する絶縁層が設けられる。なお、以下の説明においては、スペーサとして機能する絶縁層を、単にスペーサとする場合があるが、スペーサを絶縁層と読み替えてもよい。スペーサには、下部電極に達する第１の開口部が設けられ、上部電極には、第１の開口部と重なる領域を有する第２の開口部が設けられる。
そして、チャネルが形成される半導体層が、下部電極と接する領域、及び上部電極と接する領域を有し、且つ第１の開口部の内部に位置する領域、及び第２の開口部の内部に位置する領域を有するように設けられる。第１の開口部の内部、及び第２の開口部の内部には、半導体層と重ねてゲート絶縁層と、ゲート電極とが設けられる。ソース電極、半導体層、及びドレイン電極を重ねて設けることができるため、半導体層を平面上に配置した、いわゆるプレーナ型のトランジスタと比較して、大幅に占有面積を縮小できる。
また、上記構成のトランジスタはチャネル長方向が縦方向の成分を有するため、チャネル長を露光装置の限界解像度よりも小さな値とすることができる。これにより、例えばオン電流が大きいトランジスタを提供できる。しかしながら、チャネル長が短くなると、トランジスタの飽和性が低下する場合がある。よって、例えば上記トランジスタを発光装置の駆動トランジスタに適用する場合、発光素子に流れる電流が不安定となり、発光素子の発光輝度が不安定になる場合がある。例えば、発光素子に流れる電流に経時的なばらつきが発生し、静止画を表示している場合であっても発光素子の発光輝度に経時的なばらつきが発生する場合がある。
本明細書等において、発光装置の駆動トランジスタとは、表示装置が有する画素の発光素子に流れる電流を制御する機能を有するトランジスタを示す。例えば、駆動トランジスタのソース又はドレインの一方は、発光素子の一方の電極と電気的に接続できる。また、画素が容量を有する場合、当該容量の一方の電極は駆動トランジスタのソース又はドレインの一方、及び発光素子の一方の電極と電気的に接続でき、当該容量の他方の電極は駆動トランジスタのゲートと電気的に接続できる。
そこで、本発明の一態様のトランジスタには、バックゲート電極を設ける。当該バックゲート電極は、スペーサが有する第１の開口部の内部に設けられる。例えば、スペーサの第１の開口部内に位置する側面と接する領域、及び下部電極の上面と接する領域を有するように、バックゲート電極が設けられる。なお、上記ゲート電極をフロントゲート電極といってもよい。又は、上記ゲート電極を第１のゲート電極といい、バックゲート電極を第２のゲート電極といってもよい。また、バックゲート電極を第１のゲート電極といい、上記ゲート電極を第２のゲート電極といってもよい。
以上により、バックゲート電極は、トランジスタのソース電極又はドレイン電極の一方である下部電極と電気的に接続する。これにより、下部電極がトランジスタのソース電極として機能する場合、ドレイン電界によってトランジスタのソース−チャネル間のバンド障壁が低下する現象である、ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）効果の発生が抑制される。よって、トランジスタの飽和性を高めることができる。飽和性の高いトランジスタを表示装置、具体的には発光装置の駆動トランジスタに用いることにより、表示装置は高品位の画像を表示できる。なお、下部電極がトランジスタのドレイン電極として機能する場合は、本発明の一態様のトランジスタをダイオードとして機能させることができる。
このようなトランジスタを作製する場合は、まず、下部電極、スペーサ、及び上部電極をこの順に形成する。続いて、上部電極に第２の開口部を、スペーサに第１の開口部をそれぞれ形成する。その後、第１の開口部を覆うように導電膜を形成する。具体的には、スペーサの第１の開口部内に位置する側面、及び第１の開口部によって露出された下部電極の上面を覆うように導電膜を形成する。例えば、スペーサの第１の開口部内に位置する側面と接する領域、及び下部電極と接する領域を有するように導電膜を形成する。
導電膜の成膜後、当該導電膜に対して異方性エッチングを行う。これにより、下部電極と電気的に接続するように、第１の開口部の内部にバックゲート電極を形成できる。バックゲート電極は、第１の開口部の内部で下部電極と接する領域を有するように、スペーサの第１の開口部内に位置する側面に沿って形成できる。
続いて、バックゲート電極を覆うように絶縁膜を形成する。その後、絶縁膜に対して異方性エッチングを行うことにより、バックゲート電極を覆うようにバックゲート絶縁層を形成する。なお、ゲート絶縁層をフロントゲート絶縁層といってもよい。又は、上記ゲート絶縁層を第１のゲート絶縁層といい、バックゲート絶縁層を第２のゲート絶縁層といってもよい。また、バックゲート絶縁層を第１のゲート絶縁層といい、上記ゲート絶縁層を第２のゲート絶縁層といってもよい。
その後、半導体層、ゲート絶縁層、及びゲート電極を形成する。以上により、本発明の一態様のトランジスタを形成できる。
異方性エッチングを用いてバックゲート電極を形成する場合、バックゲート電極を例えばフォトリソグラフィ法を用いて形成する場合と異なり、マスクを用いる必要がない。よって、異方性エッチングを用いることで、例えばマスクの合わせ精度を考慮せずにバックゲート電極を形成できる。以上により、内部にバックゲート電極が形成される第１の開口部を微細化しても、例えば第１の開口部の内部にバックゲート電極が形成されなくなることを防ぐことができる。よって、本発明の一態様のトランジスタは、微細なサイズのトランジスタとすることができる。
＜半導体装置の構成例１＞
図１Ａは、本発明の一態様の半導体装置の構成例を示す平面図であり、トランジスタ１００の構成例を示している。図１Ａでは、一部の構成要素の図示を省略している。以降に示す平面図においても、一部の構成要素の図示を省略する。
図１Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図であり、図１Ｃは、図１Ａに示す一点鎖線Ｂ１−Ｂ２の断面図である。図２Ａ、図２Ｂ、及び図２Ｃは、図１Ａから一部の要素を省略した平面図である。
本発明の一態様の半導体装置は、基板１０２と、基板１０２上の絶縁層１１０、及びトランジスタ１００と、を有する。トランジスタ１００は、導電層１１２ａと、導電層１１２ｂと、導電層１０３と、絶縁層１０５と、半導体層１０８と、絶縁層１０６と、導電層１０４と、を有する。トランジスタ１００を構成する各層は、単層構造であってもよく、積層構造であってもよい。
導電層１１２ａは基板１０２上に設けられる。導電層１１２ａは、トランジスタ１００のソース電極又はドレイン電極の一方として機能する。
絶縁層１１０は、基板１０２上、及び導電層１１２ａ上に設けられる。絶縁層１１０は、導電層１１２ａの上面と接する領域、及び導電層１１２ａの側面と接する領域を有することができる。絶縁層１１０には、導電層１１２ａに達する開口部１４１が設けられる。なお、基板１０２と、導電層１１２ａ及び絶縁層１１０と、の間に絶縁層が設けられてもよい。当該絶縁層は、例えば下地絶縁層として機能する。
導電層１１２ｂは、絶縁層１１０上に設けられる。導電層１１２ｂは、絶縁層１１０の上面と接する領域を有することができる。導電層１１２ｂには、開口部１４１と重なる領域を有する開口部１４３が設けられる。導電層１１２ｂは、トランジスタ１００のソース電極又はドレイン電極の他方として機能する。
以上のように、導電層１１２ａは、絶縁層１１０下に設けられ、導電層１１２ｂは、絶縁層１１０上に設けられる。よって、導電層１１２ａはトランジスタ１００の下部電極といい、導電層１１２ｂはトランジスタ１００の上部電極ということができる。前述のように、導電層１１２ａはトランジスタ１００のソース電極又はドレイン電極の一方として機能し、導電層１１２ｂはトランジスタ１００のソース電極又はドレイン電極の他方として機能する。以上より、トランジスタ１００は、ソース電極又はドレイン電極の一方が下部電極であり、ソース電極又はドレイン電極の他方が上部電極であるトランジスタである。また、絶縁層１１０は、トランジスタ１００の下部電極と上部電極の間の距離を制御する、スペーサとしての機能を有する。
絶縁層１１０は、基板１０２上、及び導電層１１２ａ上の絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、の積層構造を有する。つまり、図１Ｂ、及び図１Ｃでは、絶縁層１１０が３層積層構造である例を示している。なお、絶縁層１１０は３層積層構造としなくてもよく、例えば単層構造としてもよい。
絶縁層１１０ａは、導電層１１２ａの上面と接する領域、及び導電層１１２ａの側面と接する領域を有することができる。絶縁層１１０ｃは、導電層１１２ｂの下面と接する領域を有することができる。言い換えると、導電層１１２ｂは、絶縁層１１０ｃの上面と接する領域を有することができる。
導電層１１２ｂには、導電層１１２ａと重なる領域に開口部１４３が設けられる。また、導電層１１２ｂは、開口部１４１の内部に設けないことが好ましい。つまり、導電層１１２ｂは、絶縁層１１０の開口部１４１内に位置する側面と接する領域を有さないことが好ましい。
導電層１０３は、開口部１４１の内部に位置し、導電層１１２ａと電気的に接続されるように設けられる。導電層１０３は、例えば導電層１１２ａと接する領域を有し、絶縁層１１０の開口部１４１内に位置する側面に沿って設けられる。導電層１０３は、絶縁層１１０の開口部１４１内に位置する側面と接する領域を有することができる。なお、導電層１０３と導電層１１２ａが接する領域を有する場合、導電層１０３と導電層１１２ａの境界は明確に視認できない場合がある。
導電層１０３の最上部は、絶縁層１１０の、開口部１４１側の上面端部より下に位置することが好ましい。つまり、導電層１０３は、導電層１１２ｂが有する開口部１４３の内部には設けられないことが好ましい。これにより、例えば導電層１０３と導電層１１２ｂが接し、ショートすることを防止できる。なお、図１Ｂ、及び図１Ｃでは、導電層１０３が絶縁層１１０ａ及び絶縁層１１０ｂの開口部１４１内に位置する側面と接し、絶縁層１１０ｃの開口部１４１内に位置する側面とは接しない例を示しているが、導電層１０３は絶縁層１１０ｃの開口部１４１内に位置する側面と接する領域を有してもよい。
導電層１０３は、開口部１４１、及び開口部１４３を覆うように導電膜を形成した後、当該導電膜に対して異方性エッチングを行うことにより形成できる。これにより、導電層１１２ａと電気的に接続するように、開口部１４１の内部に導電層１１２ａを形成できる。
異方性エッチングを用いて導電層１０３を形成する場合、導電層１０３を例えばフォトリソグラフィ法を用いて形成する場合と異なり、マスクを用いる必要がない。よって、異方性エッチングを用いることで、例えばマスクの合わせ精度を考慮せずに導電層１０３を形成できる。以上により、内部に導電層１０３が形成される開口部１４１を微細化しても、例えば開口部１４１の内部に導電層１０３が形成されなくなることを防ぐことができる。よって、トランジスタ１００は、微細なサイズのトランジスタとすることができる。
絶縁層１０５は、開口部１４１の内部で導電層１０３を覆うように設けられる。絶縁層１０５は、開口部１４１の内部で例えば導電層１０３と接する領域、及び導電層１１２ａと接する領域を有する。
絶縁層１０５は、開口部１４１、及び開口部１４３を覆うように絶縁膜を形成した後、当該絶縁膜に対して異方性エッチングを行うことにより形成できる。ここで、例えば導電層１１２ｂの上面の少なくとも一部が露出するまで異方性エッチングを行う場合、絶縁層１０５の最上部を、導電層１１２ｂの上面と一致又は概略一致させることができる。絶縁層１０５の最上部が導電層１１２ｂの上面と一致又は概略一致する場合、絶縁層１０５は、導電層１１２ｂの開口部１４３内に位置する側面と接する領域を有することができる。
異方性エッチングを用いて絶縁層１０５を形成する場合、導電層１１２ｂの側面、具体的には開口部１４３と反対側の側面の少なくとも一部を覆うように、絶縁層１０５ａが設けられる場合がある。絶縁層１０５ａは、導電層１１２ｂの開口部１４３と反対側の側面と接する領域を有することができる。絶縁層１０５ａは、絶縁層１０５の形成工程に起因して形成される場合がある。例えば、絶縁層１０５の最上部が、絶縁層１１０の上面、例えば絶縁層１１０の開口部１４１側の上面端部より上に位置する場合、絶縁層１０５ａが設けられる場合がある。例えば、絶縁層１０５が、導電層１１２ｂの開口部１４３内に位置する側面と接する領域を有する場合、絶縁層１０５ａが設けられる場合がある。絶縁層１０５ａは、例えば絶縁層１０５形成時の残渣として形成される。なお、絶縁層１０５ａが設けられない場合もある。例えば、絶縁層１０５の最上部が、絶縁層１１０の上面、例えば絶縁層１１０の開口部１４１側の上面端部と一致する、又は絶縁層１１０の上面より下に位置する場合、絶縁層１０５ａが設けられない場合がある。
絶縁層１０５ａが設けられるように絶縁層１０５を形成することにより、上記異方性エッチングで導電層１０３が露出することを防止できる。これにより、導電層１０３と半導体層１０８が接し、ショートすることを防止できる。
図２Ａは、図１Ａから導電層１０４、及び半導体層１０８を省略した図である。図２Ａに示すように、絶縁層１０５は、平面視において開口部１４１、及び開口部１４３の外周に沿うように、開口部１４１、及び開口部１４３の内部に設けられる。
図２Ｂは、図２Ａからさらに絶縁層１０５を省略した図である。図１Ｂ、図１Ｃ、及び図２Ｂに示すように、導電層１０３は、平面視において開口部１４１の外周に沿うように、開口部１４１の内部に設けられる。
図２Ｃは、図２Ｂからさらに絶縁層１１０を省略した図である。図２Ｃに示すように、導電層１１２ｂが有する開口部１４３は、導電層１０３と重なる領域を有する。
半導体層１０８は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有する。半導体層１０８は、絶縁層１０５を覆うように設けられる。半導体層１０８は、導電層１１２ａと接する領域、絶縁層１０５と接する領域、及び導電層１１２ｂと接する領域を有する。また、半導体層１０８は、開口部１４１の内部において、絶縁層１０５を介して導電層１０３と対向する領域を有するように設けられる。言い換えると、半導体層１０８は、開口部１４１の内部で、絶縁層１０５を介して半導体層１０８と重なる領域を有するように設けられる。
絶縁層１０６は、絶縁層１０５ａ、導電層１１２ｂ、及び半導体層１０８を覆うように、絶縁層１１０上に設けられる。絶縁層１０６は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有するように、半導体層１０８上に設けられる。絶縁層１０６は、トランジスタ１００のゲート絶縁層として機能する。
本発明の一態様の半導体装置に絶縁層１０５ａが設けられる場合、絶縁層１０５ａは絶縁層１１０と絶縁層１０６の間に設けられる。前述のように、絶縁層１０５ａは、導電層１１２ｂの、開口部１４３と反対側の側面と接する領域を有することができる。
導電層１０４は、絶縁層１０６上に設けられる。導電層１０４は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有する。導電層１０４は、開口部１４１の内部、及び開口部１４３の内部において、半導体層１０８と絶縁層１０６を介して対向する領域を有するように設けられる。言い換えると、導電層１０４は、開口部１４１及び開口部１４３の内部で、絶縁層１０６を介して半導体層１０８と重なる領域を有するように設けられる。導電層１０４は、トランジスタ１００のゲート電極として機能する。
前述のように、半導体層１０８は、開口部１４１の内部において、絶縁層１０５を介して導電層１０３と対向する領域を有するように設けられる。また、導電層１０４は、開口部１４１の内部において、半導体層１０８と絶縁層１０６を介して対向する領域を有するように設けられる。以上より、導電層１０４は、開口部１４１の内部において、絶縁層１０５、半導体層１０８、及び絶縁層１０６を介して導電層１０３と対向する領域を有するように設けられる。言い換えると、導電層１０３と導電層１０４は、開口部１４１の内部において、絶縁層１０５、半導体層１０８、及び絶縁層１０６を介して重なる領域を有する。
以上により、導電層１０４だけでなく導電層１０３も、トランジスタ１００のゲート電極として機能させることができる。この場合、導電層１０３をバックゲート電極ということができる。導電層１０３をバックゲート電極という場合、導電層１０４はフロントゲート電極といってもよい。また、導電層１０４を第１のゲート電極といい、導電層１０３を第２のゲート電極ということができる。なお、導電層１０３を第１のゲート電極といい、導電層１０４を第２のゲート電極といってもよい。以下では、導電層１０３をバックゲート電極というものとする。
トランジスタ１００のバックゲート電極は、開口部１４１の内部で導電層１１２ａの上面と接する領域を有する。よって、トランジスタ１００のバックゲート電極には、導電層１１２ａの電位が供給される。これにより、導電層１１２ａがトランジスタ１００のソース電極として機能する場合、ＤＩＢＬ効果の発生が抑制される。よって、トランジスタ１００は、例えば導電層１０３を有さないトランジスタより飽和性が高いトランジスタとすることができる。また、飽和性が高いトランジスタ１００を表示装置、具体的には発光装置の駆動トランジスタに用いることにより、表示装置は高品位の画像を表示できる。なお、導電層１１２ａがトランジスタ１００のドレイン電極として機能する場合は、トランジスタ１００をダイオードとして機能させることができる。
発光装置の駆動トランジスタとは、前述のように、表示装置が有する画素の発光素子に流れる電流を制御する機能を有するトランジスタを示す。例えば、駆動トランジスタのソース又はドレインの一方は、発光素子の一方の電極と電気的に接続できる。
導電層１１２ａ、導電層１１２ｂ、及び導電層１０４は、それぞれ、配線として機能でき、トランジスタ１００はこれらの配線が重なる領域に設けることができる。つまり、トランジスタ１００及び配線を有する回路において、トランジスタ１００及び配線の占有面積を縮小できる。したがって、回路の占有面積を縮小でき、小型の半導体装置とすることができる。
導電層１０４上、及び絶縁層１０６上には、絶縁層１０７が設けられる。絶縁層１０７は、導電層１０４を覆うように設けられる。
絶縁層１０７は、保護層として機能する。絶縁層１０７には、不純物が拡散しにくい材料を用いることが好ましい。絶縁層１０７を設けることにより、トランジスタ１００に外部から不純物が拡散することを好適に抑制でき、半導体装置の信頼性を高めることができる。不純物として、例えば、水及び水素が挙げられる。例えば、絶縁層１０７は、無機絶縁膜及び有機絶縁膜の一方又は双方を有する。絶縁層１０７は、無機絶縁膜と、有機絶縁膜との積層構造としてもよい。
絶縁層１０７に無機絶縁膜を用いる場合、絶縁層１０７には、絶縁層１１０に用いることができる材料を適用できる。絶縁層１０７に用いることができる無機絶縁膜としては、例えば、酸化絶縁膜、及び窒化絶縁膜が挙げられる。具体的には、絶縁層１０７には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一又は複数を用いることができる。絶縁層１０７に有機絶縁膜を用いる場合、例えば、アクリル樹脂、及びポリイミド樹脂の一方又は双方を用いることができる。
図３Ａは、本発明の一態様の半導体装置の構成例を示す平面図であり、トランジスタ１００の構成例を示している。図３Ａでは、図１Ａに示す平面図に、幅Ｄ１４３、及びチャネル幅Ｗ１００を示している。図３Ｂは、図１Ｂに示す構成を含む拡大図であり、トランジスタ１００の構成例を示している。図３Ｂに示す断面図は、図３Ａに示す一点鎖線Ａ１−Ａ２に対応する。図３Ｂでは、幅Ｄ１４３、チャネル幅Ｗ１００、チャネル長Ｌ１００、厚さＴ１１０、及び角度θ１１０を示している。
半導体層１０８において、導電層１１２ａと接する領域はソース領域又はドレイン領域の一方として機能し、導電層１１２ｂと接する領域はソース領域又はドレイン領域の他方として機能し、ソース領域とドレイン領域の間にチャネル形成領域として機能する領域を有する。
図３Ｂでは、トランジスタ１００のチャネル長Ｌ１００を点線の両矢印で示している。図３Ｂに示すように、チャネル長Ｌ１００は、断面視において、半導体層１０８における導電層１１２ａと接する部分と、導電層１１２ｂと接する部分と、の最短距離とすることができる。
トランジスタ１００のチャネル長Ｌ１００は、絶縁層１１０の厚さＴ１１０、及び絶縁層１１０の開口部１４１内に位置する側面と絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）とのなす角の角度θ１１０で決まる。したがって、例えば、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現できる。具体的には、従来のフラットパネルディスプレイの量産用の露光装置（例えば最小線幅２μｍ又は１．５μｍ程度）では実現できなかった、極めて短いチャネル長のトランジスタを実現できる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
チャネル長Ｌ１００は、０．０１μｍ以上３．０μｍ未満が好ましく、さらには０．０５μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。
チャネル長Ｌ１００を短くすることにより、トランジスタ１００のオン電流を大きくできる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製できる。よって、本発明の一態様の半導体装置を表示装置に適用することにより、表示装置のフレーム周波数を高めることができる。
絶縁層１１０の厚さＴ１１０及び角度θ１１０を調整することにより、チャネル長Ｌ１００を制御できる。なお、図３Ｂでは、絶縁層１１０の厚さＴ１１０を一点鎖線の両矢印で示している。
絶縁層１１０の厚さＴ１１０は、０．０１μｍ以上３．０μｍ未満が好ましく、さらには０．０５μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。
チャネル幅Ｗ１００は、開口部１４３の平面形状で決まる。図３Ａ及び図３Ｂでは、開口部１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。幅Ｄ１４３は、平面視において、開口部１４３に外接する最小の矩形の短辺を示す。フォトリソグラフィ法を用いて開口部１４３を形成する場合、開口部１４３の幅Ｄ１４３は露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、０．２０μｍ以上５．０μｍ未満が好ましく、さらには０．２０μｍ以上４．５μｍ未満が好ましく、さらには０．２０μｍ以上４．０μｍ未満が好ましく、さらには０．２０μｍ以上３．５μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口部１４３の平面形状が円形の場合、幅Ｄ１４３は開口部１４３の直径に相当し、チャネル幅Ｗ１０は平面視における開口部１４３の外周の長さと等しくでき、“Ｄ１４３×π”と算出できる。
なお、開口部１４１の幅と開口部１４３の幅は互いに異なる場合がある。また、開口部１４１の幅及び開口部１４３の幅は、それぞれ、深さ方向で変化する場合がある。開口部の幅としては、例えば、断面視における絶縁層１１０の最も高い位置の幅、最も低い位置の幅、及びこれらの中間点の位置の幅の３つの平均値を用いることができる。又は、開口部の幅として、例えば、断面視における絶縁層１１０の最も高い位置の幅、最も低い位置の幅、又はこれらの中間点の位置の幅のうちいずれかを用いてもよい。
例えば図３Ａに示すように、開口部１４１及び開口部１４３の平面形状は、それぞれ、円形であることが好ましい。開口部の平面形状を円形とすることにより、開口部を形成する際の加工精度を高めることができ、微細なサイズの開口部を形成できる。なお、本明細書等において、円形とは真円に限定されない。
本明細書等において、開口部１４１の平面形状とは、絶縁層１１０の開口部１４１側の上面端部の形状を指す。また、開口部１４３の平面形状とは、導電層１１２ｂの開口部１４３側の下面端部の形状を指す。
例えば図３Ａに示すように、開口部１４１の平面形状と開口部１４３の平面形状とは互いに一致、又は概略一致させることができる。このとき、例えば図３Ｂに示すように、導電層１１２ｂの開口部１４３側の下面端部は、絶縁層１１０の開口部１４１側の上面端部と一致、又は概略一致することが好ましい。導電層１１２ｂの下面とは、絶縁層１１０側の面を指す。絶縁層１１０の上面とは、導電層１１２ｂ側の面を指す。
絶縁層１１０の開口部１４１内に位置する側面は、テーパ形状、又は垂直形状であることが好ましい。絶縁層１１０の開口部１４１内に位置する側面と絶縁層１１０の被形成面（ここでは、絶縁層１１０ａの上面）とのなす角度θ１１０は、９０度以下であることが好ましい。角度θ１１０を小さくすることにより、絶縁層１１０上に設けられる層（例えば、半導体層１０８）の被覆性を高めることができる。また、角度θ１１０が小さいほど、チャネル長Ｌ１００を長くでき、角度θ１１０が大きいほど、チャネル長Ｌ１００を短くできる。図１Ｂ、図１Ｃ、及び図３Ｂでは、絶縁層１１０の開口部１４１内に位置する側面がテーパ形状である例を示す（角度θ１１０が９０度未満）。
図３Ｂにおいて、導電層１０３の最上部を部分１２１とする。また、絶縁層１１０の、開口部１４１側の上面端部を部分１２３とする。前述のように、部分１２１は部分１２３より下に位置することが好ましい。これにより、例えば導電層１０３と導電層１１２ｂが接し、ショートすることを防止できる。なお、図３Ｂでは、導電層１０３が絶縁層１１０ａ及び絶縁層１１０ｂの開口部１４１内に位置する側面と接し、絶縁層１１０ｃの開口部１４１内に位置する側面とは接しない例を示しているが、導電層１０３は絶縁層１１０ｃの開口部１４１内に位置する側面と接する領域を有してもよい。
また、図３Ｂにおいて、半導体層１０８の導電層１０３と対向する領域を領域１２５とする。領域１２５では、絶縁層１０５を介して導電層１０３と対向する。さらに、図３Ｂにおいて、トランジスタ１００のゲート電極として機能する導電層１０４の、導電層１０３と対向する領域を領域１２７とする。領域１２７と導電層１０３は、絶縁層１０５、半導体層１０８、及び絶縁層１０６を介して対向する。
領域１２５には、バックゲート電極として機能する導電層１０３の電界を印加できる。また、領域１２５の近傍の領域にも、導電層１０３の電界を印加できる場合がある。前述のように、導電層１０３には、トランジスタ１００のソース電極又はドレイン電極の一方として機能する導電層１１２ａの電位が供給される。これにより、導電層１１２ａがトランジスタ１００のソース電極として機能する場合、例えば領域１２５、及びその近傍の領域では、トランジスタ１００が導電層１０３を有さない場合よりＤＩＢＬ効果の発生が抑制される。よって、前述のようにトランジスタ１００は、例えば導電層１０３を有さないトランジスタより飽和性が高いトランジスタとすることができる。
ここで、部分１２１と部分１２３の距離が短いほど、言い換えると部分１２３の基板１０２表面からの高さと、部分１２１の基板１０２表面からの高さと、の差が小さいほど、領域１２５の面積を大きくできる。よって、半導体層１０８のチャネル形成領域のうち、導電層１０３の電界が供給されない領域の面積を小さくできる。したがって、ＤＩＢＬ効果の発生を好適に抑制し、トランジスタ１００の飽和性を高めることができる。一方、部分１２１と部分１２３の距離が長いほど、言い換えると部分１２３の基板１０２表面からの高さと、部分１２１の基板１０２表面からの高さと、の差が大きいほど、導電層１０３と導電層１１２ｂが接してショートすることを抑制できる。以上より、部分１２１の基板１０２表面からの高さは、導電層１０３が導電層１１２ｂと接しない範囲でできる限り高くすることが好ましい。なお、部分１２１の基板１０２表面からの高さが高いほど、領域１２５だけでなく領域１２７の面積も大きくできる。
図３Ｂでは、絶縁層１０５の最上部、及び絶縁層１０５ａの最上部が、導電層１１２ｂの上面と一致又は概略一致する例を示している。具体的には、絶縁層１０５の最上部が導電層１１２ｂの開口部１４３側の上面端部と一致又は概略一致し、絶縁層１０５ａの最上部が導電層１１２ｂの開口部１４３と反対側の上面端部と一致又は概略一致する例を示しているが、本発明の一態様はこれに限らない。図４Ａは、絶縁層１０５の最上部、及び絶縁層１０５ａの最上部が、導電層１１２ｂの下面と上面の間に位置する例を示す断面図である。図４Ａに示す例では、絶縁層１０５の最上部は、導電層１１２ｂの開口部１４３側の下面端部と上面端部の間に位置する。また、絶縁層１０５ａの最上部は、導電層１１２ｂの開口部１４３と反対側の下面端部と上面端部の間に位置する。
図４Ｂは、絶縁層１０５の最上部が、導電層１１２ｂの下面より下に位置する例を示す断面図である。図４Ｂに示す例では、絶縁層１０５の最上部は、導電層１１２ｂの開口部１４３側の下面端部より下に位置する。また、図４Ｂに示す例では、絶縁層１０５の最上部は、絶縁層１１０の開口部１４１側の上面端部である部分１２３より下に位置することができる。
絶縁層１０５の最上部が導電層１１２ｂの下面より下に位置する場合、絶縁層１０５ａが設けられない構成とすることができる。なお、絶縁層１０５の最上部が導電層１１２ｂの下面より上に位置する場合であっても、絶縁層１０５ａが設けられない場合がある。
図４Ｂでは、絶縁層１０５の最上部が絶縁層１１０ｃの下面と上面の間に位置する例を示しているが、本発明の一態様はこれに限らない。例えば、絶縁層１０５の最上部が絶縁層１１０ｂの下面と上面の間に位置してもよい。
トランジスタ１００を図４Ａ、又は図４Ｂに示す構成とすることにより、半導体層１０８が、導電層１１２ｂの上面だけでなく、開口部１４３内に位置する側面と接する領域を有することができる。これにより、例えばトランジスタ１００を図３Ｂに示す構成とする場合より、半導体層１０８と導電層１１２ｂの接触面積を大きくできる。よって、半導体層１０８と導電層１１２ｂの接触抵抗を低減できる。したがって、トランジスタ１００に接触不良等の不具合が発生することを抑制できる。一方、トランジスタ１００を図３Ｂに示す構成とすることにより、トランジスタ１００を図４Ａ、又は図４Ｂに示す構成とする場合より、半導体層１０８と導電層１０３が接してショートすることを防ぎやすくなる。
図５は、図３Ｂに示す導電層１１２ａの、半導体層１０８の底面、又は絶縁層１０５の底面と接する領域における厚さが、導電層１０３又は絶縁層１１０と重なる領域における厚さより薄い例を示す断面図である。図５に示す例では、導電層１１２ａの、半導体層１０８の底面、又は絶縁層１０５の底面と接する領域に凹部１２９が形成されるということができる。
図５では、導電層１１２ａの被形成面（ここでは、基板１０２の上面）から、導電層１０４の下面の最も低い位置までの高さを高さＨ１０４としている。また、基板１０２の上面から絶縁層１１０又は導電層１０３の下面までの高さを高さＨ１１２としている。高さＨ１１２は、凹部１２９以外の領域における導電層１１２ａの厚さとすることができる。
高さＨ１０４を高さＨ１１２より低くすることにより、導電層１１２ａ近傍のチャネル形成領域にかかるゲート電極の電界を強くでき、トランジスタ１００のオン電流を大きくできる。また、チャネル形成領域にかかるゲート電極の電界を均一にできる。なお、高さＨ１０４を高さＨ１１２と等しく、又は概略等しくする場合であっても、導電層１１２ａ近傍のチャネル形成領域にかかるゲート電極の電界を強くできる。また、チャネル形成領域にかかるゲート電極の電界を均一にできる。
ここで、チャネル形成領域にかかるゲート電極の電界が不均一である場合、導電層１１２ａをソース電極、導電層１１２ｂをドレイン電極とした場合の電気特性と、導電層１１２ａをドレイン電極、導電層１１２ｂをソース電極とした場合の電気特性が異なる場合がある。トランジスタ１００のチャネル形成領域にかかるゲート電極の電界がより均一になることで、それぞれの電気特性を同等とすることができる。したがって、ソースとドレインが入れ替わる回路構成においてトランジスタ１００を好適に用いることができる。
図５に示すトランジスタ１００では、導電層１０３だけでなく、導電層１１２ａの少なくとも一部もトランジスタ１００のバックゲート電極として機能させることができる。例えば、導電層１１２ａの、絶縁層１０５の側面と接する領域、及びその近傍の領域を、トランジスタ１００のバックゲート電極として機能させることができる。図５では、バックゲート電極として機能する導電層１０３の電界を印加できる領域を、領域１２５とする。図５に示すトランジスタ１００では、領域１２５は、半導体層１０８の絶縁層１０５を介して導電層１０３と対向する領域に限られず、絶縁層１０５を介して導電層１１２ａと対向する領域も領域１２５に含まれる。
なお、高さＨ１０４が高さＨ１１２より例えば低くなるように、導電層１１２ａの厚さは適宜調整すればよい。また、図５に示す導電層１１２ａの構成は、他の構成例、例えば他の図面に示す構成例にも適用できる。例えば図４Ａに示す導電層１１２ａが、凹部１２９を有してもよい。また、図４Ｂに示す導電層１１２ａが、凹部１２９を有してもよい。
例えば図５では、導電層１１２ａを単層構造としているが、導電層１１２ａは複数の層の積層構造としてもよい。図６Ａ、図６Ｂ、及び図７Ａは、導電層１１２ａが導電層１１２ａ１と、導電層１１２ａ１上に位置する領域を有する導電層１１２ａ２と、の２層積層構造である例を示す図である。図６Ａは、導電層１１２ａ１、導電層１１２ａ２、導電層１０３、開口部１４１、及び開口部１４３の構成例を示す平面図である。なお、図６Ａでは、導電層１０３にハッチングパターンを付していない。図６Ｂは、図５に示す導電層１１２ａを、図６Ａに示す平面図に対応させた断面図である。図６Ｂは、図６Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図７Ａは、図６Ａに示す一点鎖線Ｂ１−Ｂ２間の断面図である。
図６Ａ、図６Ｂ、及び図７Ａに示す例では、導電層１１２ａ１の側面を覆うように、導電層１１２ａ２が設けられる。そして、導電層１１２ａの凹部１２９では、導電層１１２ａ２が除去されている。凹部１２９において、半導体層１０８の底面は、導電層１１２ａ１の上面と接する領域を有する。また、凹部１２９において、絶縁層１０５の底面は導電層１１２ａ１の上面と接する領域を有し、絶縁層１０５の側面は導電層１１２ａ２の側面と接する領域を有することができる。さらに、導電層１０３の底面は導電層１１２ａ２の上面と接する領域を有する。
例えば図６Ｂでは、凹部１２９と重なる領域における導電層１１２ａ１の膜厚が、凹部１２９と重ならない領域における導電層１１２ａ１の膜厚と等しい例を示しているが、本発明の一態様はこれに限らない。例えば、凹部１２９と重なる領域における導電層１１２ａ１の膜厚が、凹部１２９と重ならない領域における導電層１１２ａ１の膜厚より薄くてもよい。つまり、凹部１２９において、導電層１１２ａ２だけでなく、導電層１１２ａ１の一部が加工されていてもよい。また、凹部１２９において、導電層１１２ａ１の上面が露出されずに導電層１１２ａ２が設けられてもよい。つまり、凹部１２９において、導電層１１２ａ２が完全に除去されずに一部が残存してもよい。この場合、導電層１１２ａ２に凹部１２９が形成されるということができる。凹部１２９において導電層１１２ａ２の一部が残存する場合、凹部１２９における導電層１１２ａ２の膜厚は、凹部１２９以外の領域における導電層１１２ａ２の膜厚より薄くなる。
図６Ａ、及び図６Ｂに示すように、導電層１１２ａ２は、Ａ１−Ａ２方向に延在する領域を有する。よって、導電層１１２ａ２として電気抵抗率が低い材料、例えば導電層１１２ａ１より電気抵抗率が低い材料を用いると、導電層１１２ａの配線抵抗を小さくでき好ましい。例えば、導電層１１２ａ１として、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、又はＧａ−Ｚｎ酸化物等の導電性酸化物を用いることができる。また、導電層１１２ａ２として、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタン等から選ばれた金属元素、並びに当該金属元素を成分とする合金を用いることができる。
ここで、導電層１０３に電気抵抗率が低い材料を用いると、導電層１０３の配線抵抗を小さくでき好ましい。導電層１０３には、例えば導電層１１２ａ２に用いることができる材料と同様の材料を用いることが好ましい。例えば、導電層１１２ａ２と導電層１０３に同様の材料を用いることができる。
以上の場合、例えば導電層１１２ａ２及び導電層１０３の一方に金属を用い、導電層１１２ａ２及び導電層１０３の他方に導電性酸化物を用いる場合より、導電層１１２ａと導電層１０３のエッチング選択比が低くなる場合がある。ここで、詳細は後述するが、本発明の一態様の半導体装置の作製方法では、導電層１０３となる導電膜を形成し、当該導電膜をエッチング法で加工することにより導電層１０３を形成できる。当該導電層を加工する際、導電層１１２ａも加工されることで導電層１１２ａに凹部１２９が形成される。この場合であっても、導電層１１２ａ１に導電層１０３とのエッチング選択比が高い材料、例えば導電性酸化物を用いることにより、導電層１１２ａ１が加工されることを抑制できる。よって、導電層１１２ａが、半導体層１０８の底面と重なる領域において完全に除去されることを防ぐことができる。したがって、半導体層１０８の底面が導電層１１２ａと接しなくなることを防ぐことができる。
以上のように、導電層１１２ａ１として導電層１０３とのエッチング選択比が高い材料を用い、導電層１１２ａ２として電気抵抗率が低い材料を用いることで、トランジスタの電気特性が良好で、且つ信頼性が高い半導体装置を提供できる。また、導電層１１２ａに凹部１２９を形成しやすくできるため、図５で説明したようにオン電流が大きいトランジスタを形成しやすくできる。
図７Ｂ１、及び図７Ｂ２は、導電層１１２ａが導電層１１２ａ１と、導電層１１２ａ１上の導電層１１２ａ２と、の２層積層構造であり、導電層１１２ａ１の端部と導電層１１２ａ２の端部が一致又は概略一致する例を示す断面図である。図７Ｂ１、及び図７Ｂ２に示すトランジスタ１００の平面構成例は、図１Ａを参照できる。図７Ｂ１は、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図７Ｂ２は、図１Ａに示す一点鎖線Ｂ１−Ｂ２間の断面図である。
図７Ｂ１、及び図７Ｂ２に示す例では、図７Ａに示す例より導電層１１２ａの作製工程数を少なくできる。一方、図７Ａに示す例では、導電層１１２ａ上に形成される層（例えば、絶縁層１１０）の被形成面の段差が小さくなり、当該層の被覆性を高めることができる。これにより、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。
図６Ａ乃至図７Ｂ２では、導電層１１２ａが２層積層構造である例を示しているが、導電層１１２ａは３層以上の積層構造としてもよい。また、図６Ａ乃至図７Ｂ２以外の図面に示す導電層１１２ａを２層積層構造としてもよいし、３層以上の積層構造としてもよい。例えば、図１Ａ乃至図４Ｂに示す導電層１１２ａに、図６Ａ乃至図７Ｂ２に示す導電層１１２ａを適用できる。以降の図面に示す導電層１１２ａにも、図６Ａ乃至図７Ｂ２に示す導電層１１２ａを適用できる。
図８は、図６Ｂに示す導電層１１２ａ２、及び導電層１０３を導電層１１６とした例を示す断面図である。例えば図６Ｂに示す導電層１１２ａ２と導電層１０３の境界は明確に視認できない場合がある。例えば、導電層１１２ａ２と導電層１０３に同種の材料を用いる場合、導電層１１２ａ２と導電層１０３の境界が視認できない場合がある。この場合、図８に示すように、導電層１１２ａ２と導電層１０３が１つの導電層１１６として視認される場合がある。なお、導電層１１２ａが単層構造であっても、前述のように導電層１１２ａ２と導電層１０３の境界が明確に視認できない場合がある。この場合、導電層１１２ａと導電層１０３が１つの導電層１１６として視認される場合がある。
図３Ｂ、図４Ａ、図４Ｂ、及び図５では、導電層１１２ｂの開口部１４３内に位置する側面と導電層１１２ｂの被形成面（絶縁層１１０の上面）とのなす角度が、絶縁層１１０の開口部１４１内に位置する側面と絶縁層１１０の被形成面（導電層１１２ａの上面）とのなす角度θ１１０と等しい例を示しているが、本発明の一態様はこれに限らない。図９は、図３Ｂに示すトランジスタ１００の、上記２つの角度が異なる例を示す断面図である。
図９では、導電層１１２ｂの開口部１４３内に位置する側面と導電層１１２ｂの被形成面（絶縁層１１０の上面）とのなす角度を角度θ１１２としている。角度θ１１２は、角度θ１１０より小さいことが好ましい。これにより、半導体層１０８等の、開口部１４３の少なくとも一部を覆うように設けられる層の被形成面の段差を小さくできる。よって、当該層の被覆性を高めることができる。したがって、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。
例えば、開口部１４１と開口部１４３の形成方法を異ならせることにより、角度θ１１０と角度θ１１２を異ならせることができる。例えば、開口部１４１の形成にドライエッチング法を用い、開口部１４３の形成にウェットエッチング法を用いることにより、角度θ１１２を角度θ１１０より小さくできる。
例えば図３Ａでは、開口部１４１の平面形状と開口部１４３の平面形状が一致する例を示しているが、これらは一致しなくてもよい。図１０Ａは、開口部１４１の平面形状と開口部１４３の平面形状が一致しない例を示す平面図であり、導電層１１２ａ、開口部１４１を有する絶縁層１１０、及び開口部１４３を有する導電層１１２ｂを示している。図１０Ｂは、図３Ｂに示す開口部１４３を、図１０Ａに示す平面図に対応させた断面図である。図１０Ｂは、図１０Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図１０Ｂでは、絶縁層１１０の、開口部１４１側の上面端部である部分１２３が、導電層１１２ｂの開口部１４３側の下面端部と一致しない例を示している。
図１０Ａでは、平面視において、開口部１４３が開口部１４１を包含する例を示している。図１０Ｂでは、断面視において、絶縁層１１０が開口部１４１側に導電層１１２ｂより突出した領域を有する例を示している。図１０Ｂに示す例において、半導体層１０８は、導電層１１２ｂの上面、絶縁層１０５、及び導電層１１２ａの上面に沿った形状を有する。なお、開口部１４１と開口部１４３の平面形状が円形であるとき、開口部１４１と開口部１４３は同心円状であってもよく、同心円状でなくてもよい。
図１１Ａ、図１１Ｂ、及び図１１Ｃは、図１Ａ、図１Ｂ、及び図１Ｃに示す絶縁層１０５が絶縁層１１０上に位置する領域を有し、絶縁層１０５上に導電層１１２ｂが設けられる例を示している。図１１Ａ、図１１Ｂ、及び図１１Ｃに示す例では、絶縁層１０５に導電層１１２ａに達する開口部１４５が設けられる。開口部１４５は、開口部１４１の内部に設けられる。なお、図１１Ａでは絶縁層１０５を示していない。
開口部１４５は、絶縁層１０５を形成した後、例えばフォトリソグラフィを用いてパターニングを行い、当該パターンに基づいて絶縁層１０５を加工することにより形成できる。開口部１４５を形成した後に半導体層１０８を形成することにより、導電層１１２ａと半導体層１０８を接触させることができる。
図１１Ａ、図１１Ｂ、及び図１１Ｃに示す例では、絶縁層１０５の一部に対してのみエッチング処理を行う。よって、絶縁層１０５を薄くした場合であっても、絶縁層１０５に他の領域より膜厚が薄い領域が形成されることを抑制できる。これにより、絶縁層１０５を薄くしつつ、導電層１０３と半導体層１０８が接触してショートすることを防ぐことができる。絶縁層１０５を薄くすることにより、トランジスタ１００のバックゲート電極として機能する導電層１０３の電界を半導体層１０８に印加しやすくできる。
一方、図１Ａ、図１Ｂ、及び図１Ｃに示す例では、導電層１１２ａの上面を露出させるために例えばフォトリソグラフィを用いる必要がない。よって、マスクの合わせ精度を考慮する必要がないため、開口部１４１を微細化できる。したがって、トランジスタ１００を、微細なサイズのトランジスタとすることができる。また、開口部１４１を微細化しても、複数のトランジスタ１００間で電気特性がばらつくこと、例えばチャネル長がばらつくことを抑制できる。
図１１Ａでは、平面視において、開口部１４３が開口部１４１を包含する例を示している。図１１Ｂでは、断面視において、絶縁層１１０が開口部１４１側に導電層１１２ｂより突出した領域を有する例を示している。なお、開口部１４１と開口部１４３の平面形状が円形であるとき、開口部１４１と開口部１４３は同心円状であってもよく、同心円状でなくてもよい。
本実施の形態では、開口部１４１、開口部１４３、及び開口部１４５の平面形状を円形としているが、開口部１４１、開口部１４３、及び開口部１４５の平面形状は円形に限定されない。図１２Ａ、図１２Ｂ、図１２Ｃ、及び図１２Ｄは、開口部１４１、開口部１４３、及び開口部１４５の形状の一例を示す平面図である。開口部１４１、開口部１４３、及び開口部１４５の平面形状は、図１２Ａに示すように楕円形でもよいし、図１２Ｂに示すように矩形でもよいし、図１２Ｃに示すように角部が湾曲した矩形でもよい。また、開口部１４１、開口部１４３、及び開口部１４５の平面形状は、図１２Ｄに示すように、直線部と曲線部の一方又は双方を含む形状であってもよい。また、開口部１４１、開口部１４３、及び開口部１４５の平面形状は、平行四辺形、菱形、又は正方形としてもよい。また、開口部１４１、開口部１４３、及び開口部１４５の平面形状は、三角形としてもよく、五角形又は星形多角形等の多角形としてもよい。なお、多角形としては、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。さらに、開口部１４１、開口部１４３、及び開口部１４５の平面形状は、上述した図形の角部が湾曲した形状であってもよい。
＜半導体装置の構成要素＞
以下では、本発明の一態様の半導体装置の構成要素について説明する。例えば、当該構成要素に適用できる材料について説明する。
［半導体層１０８］
半導体層１０８は、半導体特性を示す金属酸化物（酸化物半導体ともいう）を有する。
半導体層１０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、又は単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体又は結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
半導体層１０８に用いる金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。
半導体層１０８に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモン等が挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」ということがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
半導体層１０８は、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）とも記す）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムスズガリウム酸化物（Ｉｎ−Ｓｎ−Ｇａ酸化物、ＩＧＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、又はＩＡＧＺＯとも記す）等を用いることができる。又は、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）等を用いることができる。又は、アモルファス構造を有する上記酸化物を用いることができる。例えば、アモルファス構造を有するインジウム酸化物、又はアモルファス構造を有するインジウムスズ酸化物等を用いることができる。
金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流の大きいトランジスタを実現できる。
なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種又は複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素等が挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウム等が挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種又は複数種を有してもよい。金属酸化物が非金属元素を有することで、キャリア濃度の増加、又は、バンドギャップの縮小等が生じ、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素等が挙げられる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されることを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
半導体層１０８に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流を大きく、又は電界効果移動度等を高めることができる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損の生成を抑制できる。
なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数の割合の合計を、元素Ｍの原子数の割合とすることができる。
本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
金属酸化物の形成には、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又はスパッタリング法を好適に用いることができる。ここで、ＡＬＤ法は、被処理物の表面における反応により膜が形成される成膜方法である。よって、ＡＬＤ法を用いて金属酸化物を有する半導体層１０８を形成すると、半導体層１０８へのダメージを小さくでき好ましい。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。
半導体層１０８は、２つ以上の金属酸化物層を有する積層構造としてもよい。半導体層１０８が有する２つ以上の金属酸化物層は、組成が互いに同じ、又は概略同じであってもよい。
半導体層１０８が有する２つ以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム、アルミニウム、又はスズを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
半導体層１０８は、結晶性を有する金属酸化物層を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物層を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
半導体層１０８に用いる金属酸化物層の結晶性が高いほど、半導体層１０８中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現できる。
半導体層１０８は、結晶性が異なる２つ以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。又は、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。このとき、第１の金属酸化物層と第２の金属酸化物層は、互いに異なる組成であってもよく、同じ又は概略同じ組成であってもよい。
半導体層１０８の厚さは、３ｎｍ以上２００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましい。
半導体層１０８に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（ＶＯＨ）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性（つまり、しきい値電圧がマイナスの値）となりやすい。また、酸化物半導体中の水素は、熱、及び電界等のストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
半導体層１０８に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ電流が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減できる。
ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、中性子線、及び陽子線）が挙げられる。
半導体層１０８に用いることができる他の半導体材料としては、例えば、単体元素よりなる半導体、又は化合物半導体が挙げられる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
半導体層１０８に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
半導体層１０８に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製できる。半導体層１０８に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層１０８に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
半導体層１０８は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス力のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを実現できる。
上記層状物質として、例えば、グラフェン、シリセン、及びカルコゲン化物等が挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、及び１３族カルコゲナイド等が挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、及びセレン化ジルコニウム（代表的にはＺｒＳｅ２）等が挙げられる。
［絶縁層１１０］
絶縁層１１０には、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、及び窒化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及びハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、及び窒化酸化アルミニウム膜が挙げられる。
絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、水素が拡散しにくい材料を用いることができる。これにより、トランジスタの外から絶縁層１１０ａ又は絶縁層１１０ｃを介して、半導体層１０８に水素が拡散することを抑制できる。よって、トランジスタ１００のチャネル長が短くなり、トランジスタ１００のしきい値電圧が小さくなる、すなわちしきい値電圧がマイナスシフトすることを抑制できる。これにより、カットオフ電流を小さくでき、ノーマリーオフ特性のトランジスタを実現できる。よって、トランジスタ１００の信頼性を高めることができ、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁層１１０ｃは、絶縁層１１０ａに含まれる材料と同一の材料を含むことができる。例えば、絶縁層１１０ｃには、絶縁層１１０ａと同一の材料を用いることができる。この場合、同一の条件で、絶縁層１１０ａと絶縁層１１０ｃを成膜できる。なお、例えば絶縁層１１０ａの成膜時間と絶縁層１１０ｃの成膜時間を異ならせることにより、絶縁層１１０ａの膜厚と絶縁層１１０ｃの膜厚を異ならせることができる。
拡散係数の算出には、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。又は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いてもよい。
絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ前述の、酸化絶縁膜、及び窒化絶縁膜のいずれか一つ又は複数を用いることが好ましく、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、及びハフニウムアルミネート膜のいずれか一つ又は複数を用いることが好ましい。
絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、前述の窒化絶縁膜のいずれか一つ又は複数を用いることが好ましい。具体的には、絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、窒化シリコン膜及び窒化酸化シリコン膜の一方又は双方を用いることが好ましい。
窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自体からの不純物（例えば、水及び水素）の放出が少なく、水素が透過しにくい膜を実現できるため、絶縁層１１０ａ及び絶縁層１１０ｃとして好適に用いることができる。
また、絶縁層１１０ａ及び絶縁層１１０ｃには、例えば、前述のアルミニウムを含む膜を用いてもよい。例えば、絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、酸化アルミニウム膜を用いることが好ましい。
絶縁層１１０ａ、及び絶縁層１１０ｃには、水素が含まれてもよい。絶縁層１１０ａに水素が含まれる場合、半導体層１０８の導電層１１２ａ近傍の領域に水素を供給し、当該領域を低抵抗化、例えばｎ型化できる。絶縁層１１０ｃに水素が含まれる場合、半導体層１０８の導電層１１２ｂ近傍の領域に水素を供給し、当該領域を低抵抗化できる。以上により、オン抵抗が低いトランジスタとすることができる。
絶縁層１１０ａの厚さは、例えば３ｎｍ以上、５ｎｍ以上、１０ｎｍ以上、２０ｎｍ以上、５０ｎｍ以上、又は７０ｎｍ以上であって、１μｍ未満、５００ｎｍ以下、４００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１５０ｎｍ以下、又は１２０ｎｍ以下とすることができる。絶縁層１１０ａの厚さは、断面視における絶縁層１１０ａの被形成面（ここでは、導電層１１２ａの上面）と絶縁層１１０ａの上面の最短距離とすることができる。
絶縁層１１０ｃの厚さは、例えば３ｎｍ以上、５ｎｍ以上、１０ｎｍ以上、１５ｎｍ以上、又は２０ｎｍ以上であって、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１５０ｎｍ以下、１２０ｎｍ以下、又は１００ｎｍ以下とすることができる。絶縁層１１０ｃの厚さは、断面視における絶縁層１１０ｃの被形成面（ここでは、絶縁層１１０ｂの上面）と絶縁層１１０ｃの上面の最短距離とすることができる。
絶縁層１１０ｂは、水素の含有量が極めて少ないことが好ましい。これにより、半導体層１０８のチャネル形成領域に水素が供給されることを抑制できる。したがって、トランジスタ１００を、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。以上より、絶縁層１１０ａ及び絶縁層１１０ｃには水素が含まれ、絶縁層１１０ｂの水素の含有量が極めて少ない場合、トランジスタ１００のソース領域及びドレイン領域を低抵抗化しつつ、チャネル形成領域に水素が供給されることを抑制できる。
絶縁層１１０ｂは、酸素を含む絶縁層とすることができる。この場合、絶縁層１１０ｂに、前述の酸化物及び酸化窒化物のいずれか一つ又は複数を用いることができる。例えば、酸化シリコン及び酸化窒化シリコンの一方又は双方を好適に用いることができる。なお、絶縁層１１０ｂとして、窒素を含む絶縁層を用いてもよい。例えば、絶縁層１１０ｂとして、前述の絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料と同様の材料を用いることができる。
絶縁層１１０ｂとして酸素を含む絶縁層を用いる場合、絶縁層１１０ｂには、加熱により酸素を放出する膜を用いることが好ましい。表示装置１０の作製工程中にかかる熱により、絶縁層１１０ｂが酸素を放出することで、半導体層１０８に酸素を供給することができる。絶縁層１１０ｂから半導体層１０８のチャネル形成領域に酸素を供給することで、酸素欠損（ＶＯ）が修復され、酸素欠損（ＶＯ）を低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
絶縁層１１０ｂは、物質が拡散しやすいことが好ましい。言い換えると、絶縁層１１０ｂにおける物質の拡散係数が大きいことが好ましい。例えば、絶縁層１１０ｂとして酸素を含む絶縁層を用いる場合、絶縁層１１０ｂは酸素が拡散しやすいことが好ましい。つまり、絶縁層１１０ｂにおける酸素の拡散係数が大きいことが好ましい。絶縁層１１０ｂに含まれる酸素は絶縁層１１０ｂ中を拡散し、絶縁層１０５を介して半導体層１０８に供給される。酸素が拡散しやすい絶縁層１１０ｂとすることにより、絶縁層１１０ｂに含まれる酸素を効率良く半導体層１０８のチャネル形成領域へ供給することができる。
絶縁層１１０ｂの３５０℃における酸素の拡散係数は、５×１０−１２ｃｍ２／ｓｅｃ以上が好ましく、さらには１×１０−１１ｃｍ２／ｓｅｃ以上が好ましく、さらには５×１０−１１ｃｍ２／ｓｅｃ以上が好ましく、さらには１×１０−１０ｃｍ２／ｓｅｃ以上が好ましい。これにより、絶縁層１１０ｂに含まれる酸素を効率良く半導体層１０８へ供給することができる。拡散係数は大きいことが好ましいため、特に上限は設けない。なお、絶縁層１１０ｂの酸素の拡散係数は前述の範囲に限定されない。
絶縁層１１０ｂの厚さは、例えば、５ｎｍ以上、７ｎｍ以上、又は１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、又は２０ｎｍ以下とすることができる。
［導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４］
導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４としては、例えばアルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタン等から選ばれた金属元素、並びに当該金属元素を成分とする合金を用いることが好ましい。また、上記金属又は合金の窒化物、若しくは上記金属又は合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気抵抗率が低い半導体、又はニッケルシリサイド等のシリサイドを用いてもよい。
また、導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４としては、例えば窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いることが好ましい。これらは、酸化されにくい導電性材料、又は、酸化しても導電性を維持する導電性材料であるため、好ましい。
また、導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４としては、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、又はＧａ−Ｚｎ酸化物等の導電性酸化物を用いることができる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。
導電層１１２ａ、及び導電層１１２ｂは、半導体層１０８と接する領域を有する。半導体層１０８を金属酸化物層とする場合、導電層１１２ａ又は導電層１１２ｂに酸化しやすい金属を用いると、導電層１１２ａ又は導電層１１２ｂと、半導体層１０８と、の間に絶縁性の酸化物が形成され、これらの導通を妨げる恐れがある。そのため、導電層１１２ａ、及び導電層１１２ｂには、酸化されにくい導電材料、酸化しても導電性を維持する導電材料、又は酸化物導電性材料を用いることが好ましい。
導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４としては、上記導電性材料が含まれる層を複数積層して用いてもよい。ここで、半導体層１０８を金属酸化物層とする場合、半導体層１０８と接する領域を有する導電層１１２ａ、導電層１１２ｂに、半導体層１０８から酸素が供給される場合がある。よって、半導体層１０８と接する領域を有する層、例えば半導体層１０８との接触面積が最も大きな層には、酸化されにくい導電材料、酸化しても導電性を維持する導電材料、又は酸化物導電性材料を用いることが好ましい。
なお、導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４の全てに同じ材料を用いてもよく、少なくとも一つに異なる材料を用いてもよい。
［絶縁層１０６］
絶縁層１０６は、単層構造でもよく、２層以上の積層構造であってもよい。絶縁層１０６は、１層以上の無機絶縁膜を有することが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、及び窒化絶縁膜が挙げられる。これらの無機絶縁膜の具体例は、前述の通りである。
絶縁層１０６は、半導体層１０８と接する部分を有する。半導体層１０８に酸化物半導体を用いる場合、絶縁層１０６を構成する膜のうち、少なくとも半導体層１０８と接する膜には、前述の酸化絶縁膜のいずれかを用いることが好ましい。
具体的には、絶縁層１０６が単層構造の場合、絶縁層１０６には、酸化シリコン膜又は酸化窒化シリコン膜を用いることが好ましい。
また、絶縁層１０６は、半導体層１０８と接する側の酸化絶縁膜と、導電層１０４と接する側の窒化絶縁膜と、の積層構造とすることができる。当該酸化絶縁膜として、例えば、酸化シリコン膜又は酸化窒化シリコン膜を用いることが好ましい。当該窒化絶縁膜として、窒化シリコン膜又は窒化酸化シリコン膜を用いることが好ましい。
窒化シリコン膜、及び、窒化酸化シリコン膜は自体からの不純物（例えば、水及び水素）の放出が少なく、水素が透過しにくい特徴を有するため、絶縁層１０６として好適に用いることができる。不純物が絶縁層１０６から半導体層１０８に拡散することが抑制されることで、トランジスタの電気特性を良好とし、かつ信頼性を高めることができる。
なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。絶縁層１０６に用いることができるｈｉｇｈ−ｋ材料として、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。
［基板１０２］
基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、石英基板、サファイア基板、セラミック基板、有機樹脂基板、シリコン若しくは炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、又はＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を、基板１０２として用いることができる。また、基板１０２には、半導体素子が設けられてもよい。さらに、基板１０２として、偏光板を用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
基板１０２として、可撓性基板を用い、可撓性基板上に直接、例えばトランジスタ１００を形成してもよい。又は、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部或いは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、例えばトランジスタ１００を耐熱性の劣る基板、又は可撓性基板にも転載できる。
基板１０２として、例えば、ポリエチレンテレフタレート（ＰＥＴ）若しくはポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、又はアラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、又はセルロースナノファイバー等を用いることができる。また、基板１０２として、可撓性を有する程度の厚さのガラスを用いてもよい。
＜表示装置の構成例＞
以下では、トランジスタ１００を適用できる表示装置の構成例について説明する。図１３Ａは、本発明の一態様の表示装置である、表示装置１０の構成例を示すブロック図である。表示装置１０は、表示部２０と、走査線駆動回路１１と、信号線駆動回路１３と、を有する。表示部２０は、マトリクス状に配列された複数の画素２１を有する。
走査線駆動回路１１は、配線４１を介して画素２１と電気的に接続される。配線４１は、例えば上記マトリクスの行方向に延伸する。
信号線駆動回路１３は、配線４３を介して画素２１と電気的に接続される。配線４３は、例えば上記マトリクスの列方向に延伸する。
画素２１は、表示素子を有し、表示素子により画像を表示部２０に表示できる。表示素子として、例えば発光素子を用いることができ、具体的には有機ＥＬ素子を用いることができる。また、表示素子として、液晶素子（液晶デバイスともいう。）を用いてもよい。
走査線駆動回路１１は、例えば画像データを書き込む画素２１を、行ごとに選択する機能を有する。走査線駆動回路１１は、具体的には、配線４１に信号を出力することにより、画像データを書き込む画素２１を選択できる。ここで、走査線駆動回路１１は、例えば１行目の配線４１に上記信号を出力した後、２行目の配線４１に上記信号を出力し、最終行の配線４１まで順に上記信号を出力することにより、全ての画素２１を選択することができる。よって、走査線駆動回路１１が配線４１に出力する信号は走査信号であり、配線４１は走査線ということができる。
信号線駆動回路１３は、画像データを生成する機能を有する。画像データは、配線４３を介して画素２１に供給される。例えば、走査線駆動回路１１が選択している行に含まれる全ての画素２１に画像データを書き込むことができる。ここで、画像データは、信号（画像信号）として表すことができる。よって、配線４３は、信号線ということができる。
図１３Ｂは、画素２１の構成例を示す平面図である。画素２１は、複数の副画素２３を有する。図１３Ｂでは、画素２１が、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂを有する例を示している。ここで、画素２１が表示素子として発光素子を有する場合、例えば図１３Ｂに示す副画素の平面形状は、発光素子の発光領域の平面形状に相当する。なお図１３Ｂでは、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率（サイズ、又は発光領域のサイズともいえる）を等しく又は概略等しく示すが、本発明の一態様はこれに限られない。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ適宜決定できる。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ異なっていてもよく、２つ以上が等しい又は概略等しくてもよい。
本明細書等において、例えば副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂに共通する事項を説明する場合には、これらを区別するアルファベットを省略し、副画素２３と記載する場合がある。アルファベットで区別する他の要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。
図１３Ｂに示す画素２１には、副画素２３の配列法としてストライプ配列が適用されている。なお、副画素２３の配列法として、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、又はペンタイル配列等を適用してもよい。副画素の平面形状の一例、及び副画素の配列等は、実施の形態２を参照できる。
副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂは、それぞれ異なる色の光を呈する。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂとして、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色の副画素、並びに黄色（Ｙ）、シアン（Ｃ）、及びマゼンタ（Ｍ）の３色の副画素等が挙げられる。また、画素２１に副画素２３を４個以上設けてもよい。例えば、画素２１に、Ｒ、Ｇ、Ｂ、及び白色（Ｗ）の４色の副画素を設けてもよい。以上、表示装置１０は、画素２１が異なる色の光を呈する副画素２３を複数有することにより、表示部２０にフルカラーの画像を表示できる。なお、画素２１に、Ｒ、Ｇ、Ｂ、及び赤外光（ＩＲ）の副画素を設けてもよい。
なお、表示部２０には、センサが設けられてもよく、例えば画素２１にセンサを設けてもよい。例えば、表示部２０が、指紋センサとしての機能を有してもよい。例えば、表示部２０が、光学式、又は超音波式の指紋センサとしての機能を有してもよい。
図１３Ｃ、図１３Ｄ、図１４Ａ、図１４Ｂ、図１４Ｃ、及び図１４Ｄは、副画素２３の構成例を示す回路図である。図１３Ｃに示す副画素２３は、画素回路４０Ａと、発光素子６０と、を有する。
画素回路４０Ａは、トランジスタ５１、トランジスタ５２、及び容量５７を有する。つまり、画素回路４０Ａは、２Ｔｒ１Ｃ型の画素回路である。
画素回路４０Ａにおいて、トランジスタ５１のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、トランジスタ５２のゲートと電気的に接続される。トランジスタ５２のゲートは、容量５７の一方の電極と電気的に接続される。トランジスタ５１のゲートは、配線４１と電気的に接続される。
トランジスタ５２のソース又はドレインの一方は、配線４５と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、容量５７の他方の電極と電気的に接続される。容量５７の他方の電極は、発光素子６０の一方の電極と電気的に接続される。発光素子６０の他方の電極は、配線４７と電気的に接続される。ここで、発光素子６０の一方の電極は、画素電極ともいう。また、配線４７は、例えば全ての副画素２３間で共有できることから、発光素子６０の他方の電極は、共通電極ともいうことができる。
前述のように、配線４１は走査線として機能し、配線４３は信号線として機能する。また、配線４５、及び配線４７は電源線として機能する。例えば、配線４５に高電源電位が供給される場合は、配線４７には低電源電位が供給される。
トランジスタ５１は、スイッチとしての機能を有し、選択トランジスタともいう。トランジスタ５１は、配線４１の電位に基づいて、配線４３とトランジスタ５２のゲートとの間の導通状態、及び非導通状態を制御する機能を有する。トランジスタ５１をオン状態とすることにより、画像データが画素回路４０Ａに書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれた画像データが保持される。
トランジスタ５２は、発光素子６０に流れる電流量を制御する機能を有し、駆動トランジスタともいう。容量５７は、トランジスタ５２のゲート電位を保持する機能を有する。発光素子６０の発光輝度は、トランジスタ５２のゲートに供給される、画像データに対応する電位に応じて制御される。具体的には、配線４５に高電源電位が供給され、配線４７に低電源電位が供給される場合、トランジスタ５２のゲートの電位に応じて、配線４５から配線４７に流れる電流の大きさが制御され、これにより発光素子６０の発光輝度が制御される。
トランジスタ５１、及びトランジスタ５２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、例えば非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５１、及びトランジスタ５２として、ＯＳトランジスタを用いることにより、表示装置１０を高速に駆動させることができる。
また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（オフ電流ともいう。）が著しく小さい。よって、トランジスタ５１としてＯＳトランジスタを用いることにより、容量５７に蓄積した電荷を長期間保持できる。これにより、副画素２３に書き込まれた画像データを長期間保持できるため、リフレッシュ動作（副画素２３への画像データの再書き込み）の頻度を少なくできる。よって、表示装置１０の消費電力を低減できる。
ここで、発光素子６０の発光輝度を高くする場合、発光素子６０に流す電流量を大きくする必要がある。そのためには、駆動トランジスタであるトランジスタ５２のソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（Ｓｉトランジスタともいう。）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加できる。したがって、トランジスタ５２をＯＳトランジスタとすることで、発光素子６０に流れる電流量を大きくし、発光素子６０の発光輝度を高くできる。
トランジスタが飽和領域で駆動する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくできる。このため、トランジスタ５２としてＯＳトランジスタを適用することで、ゲート−ソース間電圧の変化により、ソース−ドレイン間に流れる電流を細かく定めることができる。よって、発光素子６０に流れる電流量を細かく制御できる。このため、副画素２３が射出する光の輝度を、細かく制御できる。したがって、副画素２３が表すことができる階調数を多くできる。
トランジスタが飽和領域で駆動するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタをトランジスタ５２として用いることで、例えば、発光素子６０の電流−電圧特性に、発光素子６０毎にばらつきが生じた場合においても、発光素子６０に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で駆動する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光素子６０の発光輝度を安定させることができる。
上記のとおり、トランジスタ５２にＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、及び「発光素子６０の発光輝度の、発光素子６０毎のばらつきの抑制」等を図ることができる。
なお、図１３Ｃでは、トランジスタ５１、及びトランジスタ５２をｎチャネル型トランジスタとしているが、トランジスタ５１及びトランジスタ５２の一方又は双方を、ｐチャネル型トランジスタとしてもよい。本明細書等に示す他のトランジスタについても同様である。
発光素子６０として、例えば、ＬＥＤ、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、及び半導体レーザ等の、自発光型の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、及びマイクロＬＥＤ等が挙げられる。
発光素子６０が有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び無機化合物（量子ドット材料等）が挙げられる。
発光素子６０の発光色は、赤外、赤、緑、青、シアン、マゼンタ、黄、又は白等とすることができる。また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。
発光素子６０が有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。
なお、本発明の一態様の表示装置は、発光素子が形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光素子が形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。
図１３Ｄに示す副画素２３は、画素回路４０Ｂと、発光素子６０と、を有する。画素回路４０Ｂは、画素回路４０Ａにトランジスタ５３を追加した構成を有する。画素回路４０Ｂは、３Ｔｒ１Ｃ型の画素回路である。
画素回路４０Ｂにおいて、トランジスタ５１のゲートは、配線４１ａと電気的に接続される。トランジスタ５３のソース又はドレインの一方は、トランジスタ５２のソース又はドレインの他方、容量５７の他方の電極、及び発光素子６０の一方の電極と電気的に接続される。トランジスタ５３のソース又はドレインの他方は、配線４８と電気的に接続される。トランジスタ５３のゲートは、配線４１ｂと電気的に接続される。
トランジスタ５３は、スイッチとしての機能を有し、配線４１ｂの電位に基づいて、配線４８と発光素子６０の一方の電極との間の導通状態、及び非導通状態を制御する機能を有する。配線４８には、例えば基準電位が供給される。トランジスタ５３を介して供給される配線４８の基準電位によって、トランジスタ５２のゲート−ソース間電位の、トランジスタ５２毎のばらつきを抑制できる。
また配線４８の電流値に基づき、画素パラメータの設定に用いることのできる電流値を取得できる。より具体的には、配線４８は、トランジスタ５２に流れる電流、又は発光素子６０に流れる電流を、画素２１の外部に出力するためのモニタ線として機能させることができる。配線４８に出力された電流は、例えばソースフォロア回路により電位に変換できる。又は、例えばＡ−Ｄコンバータによりデジタル信号に変換できる。
トランジスタ５３として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、例えば非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５３として、ＯＳトランジスタを用いることにより、表示装置１０を高速に駆動させることができる。
図１４Ａに示す副画素２３は、画素回路４０Ｃと、発光素子６０と、を有する。画素回路４０Ｃは、画素回路４０Ｂにトランジスタ５４、及び容量５８を追加した構成を有する。画素回路４０Ｃは、４Ｔｒ２Ｃ型の画素回路である。
画素回路４０Ｃにおいて、トランジスタ５２のソース又はドレインの一方は、トランジスタ５４のソース又はドレインの一方と電気的に接続される。トランジスタ５４のソース又はドレインの他方は、配線４５と電気的に接続される。トランジスタ５４のゲートは、配線４１ｃと電気的に接続される。容量５８の一方の電極は、トランジスタ５２のソース又はドレインの他方、トランジスタ５３のソース又はドレインの一方、容量５７の他方の電極、及び発光素子６０の一方の電極と電気的に接続される。
配線４１ｃは、走査線駆動回路１１と電気的に接続される。つまり、画素２１が有する副画素２３が図１４Ａに示す構成である場合、配線４１として配線４１ａ、配線４１ｂ、及び配線４１ｃが表示装置１０に設けられる。
トランジスタ５４は、スイッチとしての機能を有し、配線４１ｃの電位に基づいて、配線４５とトランジスタ５２のソース又はドレインの一方との間の導通状態、及び非導通状態を制御する機能を有する。
トランジスタ５４をオン状態とすることで、トランジスタ５２のゲート電位に応じた大きさの電流が、例えば配線４５から配線４７に向かって流れる。これにより、発光素子６０が、トランジスタ５２のゲート電位に応じた輝度の光を発する。一方、トランジスタ５４をオフ状態とすることで、発光素子６０に電流が流れなくすることができるため、発光素子６０が光を発しなくすることができる。
トランジスタ５４として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、例えば非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５４として、ＯＳトランジスタを用いることにより、表示装置１０を高速に駆動させることができる。
図１４Ｂに示す副画素２３は、画素回路４０Ｄと、発光素子６０と、を有する。画素回路４０Ｄは、画素回路４０Ｂにトランジスタ５４を追加した構成を有する。画素回路４０Ｄは、４Ｔｒ１Ｃ型の画素回路である。
画素回路４０Ｄにおいて、トランジスタ５４のソース又はドレインの一方は、トランジスタ５１のソース又はドレインの他方、トランジスタ５２のゲート、及び容量５７の一方の電極と電気的に接続される。トランジスタ５４のソース又はドレインの他方は、配線４９と電気的に接続される。トランジスタ５４のゲートは、配線４１ｃと電気的に接続される。副画素２３が図１４Ｂに示す構成である場合、配線４１として配線４１ａ、配線４１ｂ、及び配線４１ｃが表示装置１０に設けられる。
トランジスタ５４をオン状態とすることで、トランジスタ５２のゲート電位を、配線４９の電位とすることができる。ここで、配線４９には、例えば低電位を供給できる。以上により、例えば発光素子６０に電流が流れなくなるため、発光素子６０が光を発しなくなる。
前述のように、本発明の一態様のトランジスタであるトランジスタ１００は、飽和性が高い。よって、図１３Ｃ、図１３Ｄ、図１４Ａ、及び図１４Ｂに示す駆動トランジスタであるトランジスタ５２にトランジスタ１００を適用することにより、発光素子６０に流れる電流が安定化する。これにより、発光素子６０の発光輝度が安定化する。例えば、発光素子６０に流れる電流の経時的なばらつきを抑制できる。以上により、表示装置１０は、表示部２０に高品位の画像を表示できる。
また、トランジスタ１００は、微細なサイズのトランジスタとすることができる。よって、副画素２３が有するトランジスタにトランジスタ１００を適用することにより、画素２１を微細化できる。したがって、表示装置１０を高精細の表示装置とすることができる。以上より、表示装置１０は、表示部２０に高品位の画像を表示できる。例えば、トランジスタ５１乃至トランジスタ５４に、トランジスタ１００を適用できる。
トランジスタ１００は、表示装置１０の駆動回路が有するトランジスタにも適用できる。トランジスタ１００は、例えば走査線駆動回路１１が有するトランジスタ、及び信号線駆動回路１３が有するトランジスタにも適用できる。表示装置１０の駆動回路が有するトランジスタの少なくとも一部にトランジスタ１００を適用することにより、駆動回路の占有面積を小さくできる。よって、表示装置１０を、狭額縁の表示装置とすることができる。
図１４Ｃ、及び図１４Ｄに示す副画素２３は、画素回路４０Ｅと、液晶素子６９と、を有する。
画素回路４０Ｅは、トランジスタ５１、及び容量５７を有する。つまり、画素回路４０Ｅは、１Ｔｒ１Ｃ型の画素回路である。
画素回路４０Ｅにおいて、トランジスタ５１のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、容量５７の一方の電極と電気的に接続される。容量５７の一方の電極は、液晶素子６９の一方の電極と電気的に接続される。トランジスタ５１のゲートは、配線４１と電気的に接続される。ここで、液晶素子６９の一方の電極は、画素電極ともいう。
図１４Ｃに示す例では、容量５７の他方の電極、及び液晶素子６９の他方の電極が、同一の配線４６と電気的に接続される。図１４Ｄに示す例では、容量５７の他方の電極には配線４６として配線４６ａが電気的に接続され、液晶素子６９の他方の電極には配線４６として配線４６ｂが電気的に接続される。つまり、図１４Ｄでは、容量５７の他方の電極と電気的に接続される配線４６と、液晶素子６９の他方の電極と電気的に接続される配線４６と、が異なる例を示している。配線４６は、電源線として機能し、例えば接地電位を供給できる。ここで、液晶素子６９の他方の電極は、共通電極という場合がある。
画素回路４０Ｅにおいて、トランジスタ５１はスイッチとしての機能を有し、配線４１の電位に基づいて、配線４３と液晶素子６９の一方の電極との間の導通状態、及び非導通状態を制御する機能を有する。トランジスタ５１をオン状態とすることにより、画像データが画素回路４０Ｅに書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれた画像データが保持される。
容量５７は、液晶素子６９の一方の電極の電位を保持する機能を有する。液晶素子６９の一方の電極に供給される、画像データに対応する電位に応じて、液晶素子６９の配向状態が制御される。
表示素子として液晶素子６９を用いる場合、表示装置１０には様々なモードを適用できる。当該モードとして、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、及び、ゲストホストモードが挙げられる。ＶＡモードとして、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、及びＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モードが挙げられる。
液晶素子６９に用いることができる液晶材料として、例えば、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、及び反強誘電性液晶が挙げられる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相、又はブルー相等を示す。また、液晶材料として、ポジ型の液晶及びネガ型の液晶のどちらを用いてもよく、適用するモード又は設計に応じて選択できる。
表示素子として液晶素子６９を用いる場合、表示装置１０は、例えば透過型の液晶表示装置、反射型の液晶表示装置、又は半透過型の液晶表示装置とすることができる。
前述のように、トランジスタ１００は、微細なサイズのトランジスタとすることができる。よって、画素回路４０Ｅが有するトランジスタ５１にトランジスタ１００を適用することにより、画素２１を微細化できる。したがって、表示装置１０を高精細の表示装置とすることができる。以上より、表示装置１０は、表示部２０に高品位の画像を表示できる。
図１５Ａは、トランジスタ５１、及びトランジスタ５２の構成例を示す平面図である。図１５Ｂは、図１５Ａに示す一点鎖線Ｃ１−Ｃ２間の断面図である。図１５Ａ、及び図１５Ｂでは、トランジスタ５１が、図１Ａ乃至図１Ｃに示すトランジスタ１００から導電層１０３、及び絶縁層１０５を省略した構成である例を示している。また、図１５Ａ、及び図１５Ｂでは、トランジスタ５２に、図１Ａ乃至図１Ｃに示すトランジスタ１００を適用した例を示している。
図１５Ａ、及び図１５Ｂにおいて、トランジスタ５１が有する導電層１１２ａ、半導体層１０８、導電層１１２ｂ、及び導電層１０４をそれぞれ導電層１１２ａ＿１、半導体層１０８＿１、導電層１１２ｂ＿１、及び導電層１０４＿１としている。また、トランジスタ５１に設けられる開口部１４１、及び開口部１４３をそれぞれ開口部１４１＿１、及び開口部１４３＿１としている。また、トランジスタ５２が有する導電層１１２ａ、半導体層１０８、導電層１１２ｂ、及び導電層１０４をそれぞれ導電層１１２ａ＿２、半導体層１０８＿２、導電層１１２ｂ＿２、及び導電層１０４＿２としている。さらに、トランジスタ５２に設けられる開口部１４１、及び開口部１４３をそれぞれ開口部１４１＿２、及び開口部１４３＿２としている。
図１５Ｂに示すように、絶縁層１０７上には、絶縁層１０９が設けられる。そして、絶縁層１０６、絶縁層１０７、及び絶縁層１０９に、導電層１１２ｂ＿１に達する開口部１４６ａが設けられる。また、絶縁層１０７、及び絶縁層１０９に、導電層１０４＿２に達する開口部１４６ｂが設けられる。そして、開口部１４６ａの内部に位置する領域、開口部１４６ｂの内部の位置する領域、及び絶縁層１０９上に位置する領域を有するように、導電層１１９が設けられる。導電層１１９は、例えば開口部１４６ａの内部で導電層１１２ｂ＿１と接する領域を有し、開口部１４６ｂの内部で導電層１０４＿２と接する領域を有する。以上により、トランジスタ５１のソース電極又はドレイン電極として機能する導電層１１２ｂ＿１と、トランジスタ５２のゲート電極として機能する導電層１０４＿２と、が電気的に接続される。
絶縁層１０９は、平坦化層としての機能を有することができる。絶縁層１０９には、絶縁層１０７に用いることができる材料と同様の材料を用いることができ、例えば有機絶縁膜、又は無機絶縁膜を用いることができる。特に、絶縁層１０９として有機絶縁膜を用いると、絶縁層１０９を平坦化しやすく好ましい。なお、絶縁層１０９が設けられなくてもよい。
導電層１１９は、引き回し配線としての機能を有する。導電層１１９には、導電層１１２ａ、導電層１１２ｂ、導電層１０３、及び導電層１０４の少なくとも一つに用いることができる材料と同様の材料を用いることができる。特に、導電層１１９として金属、又は合金を用いると、導電層１１９の電気抵抗を小さくでき好ましい。
図１５Ａでは、開口部１４６ａ、及び開口部１４６ｂの平面形状を角部が湾曲した矩形としているが、開口部１４６ａ、及び開口部１４６ｂの平面形状はこれに限られない。開口部１４６ａ、及び開口部１４６ｂの平面形状は、例えば開口部１４１がとり得る形状と同様の形状とすることができる。開口部１４６ａ、及び開口部１４６ｂの平面形状は、例えば円形、楕円形、又は直線部と曲線部の一方又は双方を含む形状とすることができる。
図１５Ａ、及び図１５Ｂでは、導電層１１２ｂ＿１の開口部１４３＿１と反対側の側面、及び導電層１１２ｂ＿２の開口部１４３＿２と反対側の側面を覆うように絶縁層１０５ａが設けられる例を示している。図１５Ａ、及び図１５Ｂに示す例において、絶縁層１０５は、導電層１１２ｂ＿１の開口部１４３＿１と反対側の側面と接する領域、及び導電層１１２ｂ＿２の開口部１４３＿２と反対側の側面と接する領域を有することができる。なお、図１５Ａ、及び図１５Ｂに示すように、導電層１１２ｂ＿１の開口部１４３＿１と反対側の側面を覆う絶縁層１０５ａと、導電層１１２ｂ＿２の開口部１４３＿２と反対側の側面を覆う絶縁層１０５ａと、は互いに分離された構成とすることができる。
開口部１４１＿１の内部には、導電層１０３が設けられない。また、開口部１４１＿１、及び開口部１４３＿１の内部には、絶縁層１０５が設けられない。以上により、図１５Ａに示すように、開口部１４３＿１の幅Ｄ１４３＿１は、開口部１４３＿２の幅Ｄ１４３＿２より小さくできる。よって、トランジスタ５１は、例えば図１Ａに示すトランジスタ１００より微細化できる。一方、トランジスタ５２は、トランジスタ５１より飽和性が高いトランジスタとすることができる。以上により、トランジスタ５１に導電層１０３、及び絶縁層１０５を設けない構成とすることにより、駆動トランジスタとして機能するトランジスタ５２の飽和性を確保しつつ、画素２１を微細化できる。なお、トランジスタ５１に、導電層１０３、及び絶縁層１０５を設けてもよい。この場合、トランジスタ５１とトランジスタ５２を同じ工程で形成できる。
図１３Ｄ乃至図１４Ｂに示すトランジスタ５３、及びトランジスタ５４は、トランジスタ５１と同様にスイッチとしての機能を有する。よって、トランジスタ５３、及びトランジスタ５４は、トランジスタ５１と同様の構成とすることが好ましい。例えば、トランジスタ５１が導電層１０３及び絶縁層１０５を有さない場合、トランジスタ５３及びトランジスタ５４も導電層１０３及び絶縁層１０５を有さない構成とすることが好ましい。なお、トランジスタ５３及びトランジスタ５４の一方又は双方を、トランジスタ５２と同様の構成としてもよい。
＜半導体装置の構成例２＞
以下では、複数のトランジスタを有する半導体装置について、図１６Ａ乃至図２４Ｂを用いて説明する。図１６Ａ乃至図１６Ｉは、本発明の一態様の半導体装置の構成例を示す回路図である。
例えば、図１６Ａに示す半導体装置は、トランジスタ１００及びトランジスタ２００を有する。トランジスタ２００のソース及びドレインの一方は、トランジスタ１００のゲートと電気的に接続される。
なお、図１６Ａ乃至図１６Ｃでは、トランジスタ１００及びトランジスタ２００をｎチャネル型で示しているが、本発明の一態様はこれに限られない。トランジスタ１００及びトランジスタ２００の一方又は双方をｐチャネル型としてもよい。
図１７Ａは、本発明の一態様の半導体装置である半導体装置３０の構成例を示す平面図である。図１７Ａでは、導電層１０３、絶縁層１０５、絶縁層１０５ａ、及び絶縁層１１０は示していない。以降の平面図でも同様とする。
図１７Ｂは、図１７Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。図１８Ａは、図１７Ａに示す一点鎖線Ｅ１−Ｅ２間の断面図である。図１８Ｂは、図１７Ａに示す一点鎖線Ｅ３−Ｅ４間の断面図である。
半導体装置３０は、トランジスタ１００及びトランジスタ１５０を有する。トランジスタ１００及びトランジスタ１５０はそれぞれ、基板１０２上に設けられる。
トランジスタ１００は前述の記載を参照できるため、詳細な説明は省略する。
トランジスタ１５０は、導電層２０２、絶縁層１１０、絶縁層１２０、半導体層２０８、絶縁層１０６、導電層２０４、導電層２１２ａ、及び導電層２１２ｂを有する。トランジスタ１５０を構成する各層は、単層構造であってもよく、積層構造であってもよい。
基板１０２上に導電層２０２が設けられる。導電層２０２は、トランジスタ１５０のバックゲート電極として機能する。導電層２０２は、トランジスタ１００が有する導電層１１２ａと同じ材料を用いることができる。導電層２０２は、導電層１１２ａと同じ工程で形成することができる。例えば、導電層１１２ａ及び導電層２０２となる膜を形成し、当該膜を加工することにより、導電層１１２ａ及び導電層２０２を形成することができる。なお、導電層２０２は、導電層１１２ａと異なる工程で形成してもよい。異なる工程で形成することにより、導電層２０２に導電層１１２ａと異なる材料を用いることができる。導電層２０２は、半導体層１０８及び半導体層２０８のいずれとも接する領域を有さないため、用いる材料は特に限定されない。例えば、導電層２０２は、導電層１１２ａより電気抵抗率の低い材料を用いることが好ましい。これにより、導電層２０２の電気抵抗を低くすることができる。例えば、導電層１１２ａにＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を、導電層２０２に銅又はタングステンを好適に用いることができる。なお、トランジスタ１５０はバックゲート電極を有さなくてもよい。
導電層２０２を覆うように、絶縁層１１０が設けられ、絶縁層１１０上に、絶縁層１２０が設けられる。絶縁層１１０及び絶縁層１２０は、トランジスタ１５０のバックゲート絶縁層として機能する。絶縁層１２０は、半導体層２０８のチャネル形成領域と接する層のため、酸素を含む絶縁層であることが好ましい。絶縁層１２０は、例えば、絶縁層１１０ｂに好適な材料を用いることができる。
絶縁層１２０上に半導体層２０８が設けられる。半導体層２０８は、絶縁層１１０及び絶縁層１２０を介して、導電層２０２と重なる領域を有する。半導体層２０８は、半導体層１０８と同じ材料を用いることができる。半導体層２０８は、半導体層１０８と同じ工程で形成することができる。
絶縁層１２０及び半導体層２０８を覆うように、絶縁層１０６が設けられる。絶縁層１０６は、トランジスタ１５０のゲート絶縁層として機能する。また、絶縁層１０６は、半導体層２０８に達する開口部１４７ａ及び開口部１４７ｂを有する。
絶縁層１０６上に、導電層２０４、導電層２１２ａ及び導電層２１２ｂが設けられる。導電層２０４、導電層２１２ａ、及び導電層２１２ｂは、導電層１０４と同じ材料を用いることができる。導電層２０４、導電層２１２ａ、及び導電層２１２ｂは、導電層１０４と同じ工程で形成することができる。例えば、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂとなる膜を形成し、当該膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂを形成することができる。
導電層２１２ａは開口部１４７ａの少なくとも一部覆うように、導電層２１２ｂは開口部１４７ｂの少なくとも一部覆うように設けられる。導電層２１２ａ及び導電層２１２ｂはそれぞれ、半導体層２０８と接する領域を有する。導電層２１２ａは、開口部１４７ａを介して半導体層２０８と電気的に接続される。導電層２１２ｂは、開口部１４７ｂを介して半導体層２０８と電気的に接続される。導電層２１２ａは、トランジスタ１５０のソース電極及びドレイン電極の一方として機能する。導電層２１２ｂは、トランジスタ１５０のソース電極及びドレイン電極の他方として機能する。
導電層２０４は、絶縁層１０６を介して半導体層２０８と重なる領域を有する。導電層２０４は、トランジスタ１５０のゲート電極として機能する。
図１８Ｂに示すように、導電層２０４が導電層２０２と接し、導電層２０４と導電層２０２が電気的に接続されてもよい。これにより、導電層２０４と導電層２０２には、同じ電位を与えることができる。導電層２０４と導電層２０２に同じ電位を与えることにより、トランジスタ１５０がオン状態のときに流すことのできる電流を大きくすることができる。導電層２０４は、絶縁層１０６、及び絶縁層１１０に設けられた開口部１４９を介して、導電層２０２と電気的に接続される構成とすることができる。
導電層２１２ａ又は導電層２１２ｂが、導電層２０２と電気的に接続されてもよい。ソースとバックゲートに同じ電位を与えることで、トランジスタ１５０にＤＩＢＬ効果が発生することを抑制できる。これにより、トランジスタ１００の飽和性を高めることができる。導電層２１２ａ又は導電層２１２ｂは、絶縁層１０６及び絶縁層１１０に設けられた開口部を介して、導電層２０２と接する構成とすることができる。
導電層２０２が、導電層２０４、導電層２１２ａ、及び導電層２１２ｂのいずれとも電気的に接続されない構成としてもよい。例えば、バックゲートに定電位を供給し、ゲートにトランジスタ１５０を駆動するための信号を与えることができる。これにより、バックゲートに与える電位により、トランジスタ１５０を駆動する際のしきい値電圧を制御することができる。
半導体層２０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。半導体層２０８は、チャネル形成領域を挟む一対の領域２０８Ｌと、その外側に一対の領域２０８Ｄを有する。
領域２０８Ｄは、チャネル形成領域よりもキャリア濃度の高い領域、又は低抵抗の領域、ともいうことができる。半導体層２０８のうち、導電層２１２ａと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の一方として機能する。半導体層２０８のうち、導電層２１２ｂと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の他方として機能する。
領域２０８Ｌは、チャネル形成領域と比較して、抵抗が同程度又は低い領域、キャリア濃度が同程度又は高い領域、酸素欠陥密度が同程度又は高い領域、不純物濃度が同程度又は高い領域ともいうことができる。さらに、領域２０８Ｌは、領域２０８Ｄと比較して、抵抗が同程度又は高い領域、キャリア濃度が同程度又は低い領域、酸素欠陥密度が同程度又は低い領域、不純物濃度が同程度又は低い領域ともいうことができる。
領域２０８Ｌは、ドレイン電界を緩和するためのバッファ領域として機能する。領域２０８Ｌは、導電層２０４とは重畳しない領域であるため、導電層２０４にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域２０８Ｌは、キャリア濃度がチャネル形成領域よりも高いことが好ましい。これにより、領域２０８ＬをＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能させることができる。チャネル形成領域と領域２０８Ｄとの間に、ＬＤＤ領域として機能する領域２０８Ｌを設けることにより、高いドレイン耐圧を有するトランジスタ１５０を実現することができる。
例えば、導電層２０４、導電層２１２ａ、及び導電層２１２ｂを形成した後に、これらの導電層をマスクに不純物元素を半導体層２０８に添加することにより、領域２０８Ｌ及び領域２０８Ｄを形成することができる。領域２０８Ｌは、半導体層２０８のうち、絶縁層１０６と重なり、且つ導電層２０４とは重ならない領域である。領域２０８Ｄは、半導体層２０８のうち、絶縁層１０６及び導電層２０４のいずれとも重ならない領域である。
導電層２１２ａ及び導電層２１２ｂの一部の端部は、図１７Ａ及び図１７Ｂに示すように、開口部１４７ａ及び開口部１４７ｂの内側に位置することが好ましい。言い換えると、開口部１４７ａ及び開口部１４７ｂにおいて、導電層２１２ａ及び導電層２１２ｂの一部の端部が、半導体層２０８と接することが好ましい。これにより、導電層２１２ａと接する領域と一対の領域２０８Ｄの一方を隣接させ、同様に導電層２１２ｂと接する領域と一対の領域２０８Ｄの他方を隣接させることができる。なお、開口部１４７ａ及び開口部１４７ｂの平面形状は特に限定されない。
領域２０８Ｌ及び領域２０８Ｄは、不純物元素を含む。当該不純物元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、及び貴ガスの一又は複数を用いることができる。貴ガスの代表例として、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンがある。不純物元素として、特に、ホウ素、リン、アルミニウム、マグネシウム、及びシリコンの一又は複数を用いることが好ましい。
不純物元素を半導体層２０８に添加して領域２０８Ｌ及び領域２０８Ｄを形成する際、当該不純物元素が、導電層１０４をマスクとして、絶縁層１０６を介して半導体層１０８に供給されてもよい。これにより、半導体層１０８の導電層１０４と重ならない領域に、当該不純物元素を有する領域が形成される。ここで、トランジスタ１００において、半導体層１０８の導電層１１２ｂと接する領域は、ソース領域又はドレイン領域として機能する。したがって、不純物元素を有する領域は、ソース領域又はドレイン領域の一部に形成される。
トランジスタ１５０は、半導体層２０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。例えば、ゲート電極として機能する導電層２０４をマスクに不純物元素を半導体層２０８に添加することにより、自己整合的にソース領域及びドレイン領域を形成することができる。トランジスタ１５０は、ＴＧＳＡ（Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ）型のトランジスタということができる。
トランジスタ１５０は、チャネル長方向における導電層２０４の幅でチャネル長を制御することができる。したがって、トランジスタ１５０のチャネル長は、トランジスタの作製に用いる露光装置の限界解像度以上の値となる。チャネル長を長くすることにより、飽和性の高いトランジスタとすることができる。
トランジスタ１００及びトランジスタ１５０を覆うように、絶縁層１０７が設けられる。絶縁層１０７は、前述のように保護層として機能する。
半導体装置３０の作製において、チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ１５０を、一部の工程を共通にして同じ基板上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性を求められるトランジスタにトランジスタ１５０を適用することにより、高い性能の半導体装置とすることができる。
図１７Ｂでは、導電層２１２ａ及び導電層２１２ｂが導電層１０４及び導電層２０４と同じ工程で形成される例を示したが、本発明の一態様はこれに限られない。例えば、絶縁層１０７を形成した後に、導電層２１２ａ及び導電層２１２ｂを形成してもよい。具体的には、導電層１０４及び導電層２０４を覆うように絶縁層１０７を設けた後に、絶縁層１０７及び絶縁層１０６に半導体層２０８に達する開口部を設け、当該開口部を覆うように導電層２１２ａ及び導電層２１２ｂを設けることにより、導電層２１２ａ及び導電層２１２ｂが半導体層２０８と電気的に接続される構成としてもよい。なお、導電層２０４を形成した後に、導電層２０４をマスクに不純物元素を半導体層２０８に添加することにより、半導体層２０８に低抵抗の領域を形成してもよい。
以下では、半導体装置３０の変形例として、半導体装置３０Ａ、半導体装置３０Ｂ、半導体装置３０Ｃ、半導体装置３０Ｄ、及び半導体装置３０Ｅの構成を説明する。
［半導体装置３０Ａ］
図１９Ａ、及び図１９Ｂは、半導体装置３０Ａの構成例を示す断面図である。半導体装置３０Ａの平面構成例は、図１７Ａを参照できる。図１９Ａは、図１７Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。図１９Ｂは、図１７Ａに示す一点鎖線Ｅ３−Ｅ４間の断面図である。なお、図１７Ａに示す一点鎖線Ｅ１−Ｅ２間の断面構成例は、図１８Ａを参照できる。
半導体装置３０Ａは、トランジスタ１００及びトランジスタ１５０Ａを有する。トランジスタ１５０Ａは、導電層２０２が絶縁層１１０と絶縁層１２０の間に設けられる点で、例えば図１７Ｂに示すトランジスタ１５０と主に異なる。
半導体装置３０Ａでは、絶縁層１１０上に導電層２０２が設けられる。導電層２０２は、導電層１１２ｂと同じ材料を用いることができる。導電層２０２は、導電層１１２ｂと同じ工程で形成することができる。
導電層２０２上に絶縁層１２０が設けられる。絶縁層１２０は、導電層２０２の一部の上面及び側面を覆うように設けられる。絶縁層１２０は、少なくとも半導体層２０８と導電層２０４が重なる領域に設けられる。トランジスタ１５０Ａにおいて、絶縁層１２０の一部がバックゲート絶縁層として機能する。導電層２０２を絶縁層１１０と絶縁層１２０の間に設けることにより、トランジスタ１５０Ａのバックゲート絶縁層の厚さを薄くすることができる。これにより、バックゲート電極の電界を強めることができる。また、トランジスタ１５０Ａの飽和性を高めることができる。また、しきい値電圧がシフトすることを抑制でき、カットオフ電流が小さいトランジスタとすることができる。
絶縁層１２０は積層構造を有することが好ましい。絶縁層１２０は、例えば２層積層構造とすることができる。この場合、絶縁層１２０の下層は導電層２０２と接する領域を有することができ、絶縁層１２０の上層は半導体層２０８のチャネル形成領域と接する領域を有することができる。
絶縁層１２０の下層は、導電層２０２に含まれる金属元素が拡散しにくい材料を用いることが好ましい。これにより、導電層２０２に含まれる金属元素が、半導体層２０８のチャネル形成領域に拡散することを抑制できる。絶縁層１２０の下層には、絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料を好適に用いることができる。絶縁層１２０の下層に、例えば、窒化シリコンを好適に用いることができる。
絶縁層１２０の上層は、酸素を含む絶縁層を用いることが好ましい。絶縁層１２０の上層には、絶縁層１１０ｂに好適な材料を用いることができる。絶縁層１２０の上層には、例えば、酸化窒化シリコンを好適に用いることができる。
トランジスタ１００については、前述の記載を参照できるため、詳細な説明は省略する。
［半導体装置３０Ｂ］
図１６Ｂは、半導体装置３０Ｂの構成例を示す回路図である。図２０Ａは、半導体装置３０Ｂの構成例を示す平面図である。図２０Ｂは、図２０Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。図２１Ａは、図２０Ａに示す一点鎖線Ｅ１−Ｅ２間の断面図である。図２１Ｂは、図２０Ａに示す一点鎖線Ｅ３−Ｅ４間の断面図である。
半導体装置３０Ｂは、トランジスタ１００及びトランジスタ２００を有する。トランジスタ２００のソース及びドレインの他方は、トランジスタ１００のソース及びドレインの他方と電気的に接続される。
トランジスタ１００及びトランジスタ２００はそれぞれ、基板１０２上に設けられる。
トランジスタ１００は前述の記載を参照できるため、詳細な説明は省略する。
トランジスタ２００は、導電層１１２ｂ、導電層１１２ｃ、導電層２０３、絶縁層２０５、半導体層２０８、絶縁層１０６、及び導電層２０４を有する。トランジスタ２００は、トランジスタ１００と同様の構成とすることができる。
導電層１１２ｃは、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。導電層１１２ｂは、トランジスタ１００のソース電極及びドレイン電極の他方として機能するとともに、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。トランジスタ１００とトランジスタ２００で導電層１１２ｂを共有することで、半導体装置の占有面積を縮小することができる。
導電層２０３は、トランジスタ２００のバックゲート電極として機能する。絶縁層２０５は、トランジスタ２００のバックゲート絶縁層として機能する。絶縁層１０６の一部は、トランジスタ２００のゲート絶縁層として機能する。導電層２０４は、トランジスタ２００のゲート電極として機能する。
導電層１１２ｃは、導電層１１２ａと同じ材料を用いることができる。導電層１１２ｃは、導電層１１２ａと同じ工程で形成することができる。絶縁層１１０は、導電層１１２ｃに達する開口部２４１を有する。開口部２４１は、開口部１４１と同じ工程で形成できる。導電層１１２ｂは、開口部２４１と重なる領域に開口部２４３を有する。開口部２４３は、開口部１４３と同じ工程で形成できる。開口部２４１は、開口部１４１がとり得る形状と同様の形状をとることができる。開口部２４３は、開口部１４３がとり得る形状と同様の形状をとることができる。
開口部１４１の幅と開口部２４１の幅を異なせてもよい。開口部の幅を異ならせることにより、チャネル幅が互いに異なる２つのトランジスタを作製することもできる。
導電層２０３は、開口部２４１の内部に位置し、導電層１１２ｃと電気的に接続されるように設けられる。導電層２０３は、例えば導電層１１２ｃと接する領域、及び絶縁層１１０の開口部２４１内に位置する側面と接する領域を有する。なお、導電層２０３と導電層１１２ｃが接する領域を有する場合、導電層２０３と導電層１１２ｃの境界は明確に視認できない場合がある。
導電層２０３は、導電層１０３と同じ材料を用いることができる。導電層２０３は、導電層１０３と同じ工程で形成することができる。導電層１０３、及び導電層２０３は、例えば開口部１４１、開口部１４３、開口部２４１、及び開口部２４３を覆うように導電膜を形成した後、当該導電膜に対して異方性エッチングを行うことにより形成できる。異方性エッチングを用いて導電層２０３を形成することにより、トランジスタ２００は、微細なサイズのトランジスタとすることができる。
絶縁層２０５は、開口部２４１の内部で導電層２０３を覆うように設けられる。絶縁層２０５は、開口部２４１の内部で例えば導電層２０３と接する領域、及び導電層１１２ｃと接する領域を有する。
絶縁層２０５は、絶縁層１０５と同じ材料を用いることができる。絶縁層２０５は、絶縁層１０５と同じ工程で形成することができる。絶縁層１０５、及び絶縁層２０５は、例えば開口部１４１、開口部１４３、開口部２４１、及び開口部２４３を覆うように絶縁膜を形成した後、当該絶縁膜に対して異方性エッチングを行うことにより形成できる。
開口部２４１及び開口部２４３を覆うように、半導体層２０８が設けられる。半導体層２０８は、半導体層１０８と同じ工程で形成できる。半導体層２０８上に絶縁層１０６が設けられ絶縁層１０６上に導電層２０４が設けられる。導電層２０４は、導電層１０４と同じ工程で形成することができる。
なお、図２０Ａ、及び図２０Ｂでは、トランジスタ１００とトランジスタ２００で半導体層が半導体層１０８と半導体層２０８に分離する例を示しているが、本発明の一態様はこれに限られない。トランジスタ１００とトランジスタ２００で半導体層を共有する構成としてもよい。
［半導体装置３０Ｃ］
図１６Ｃは、半導体装置３０Ｃの構成例を示す回路図である。図２２Ａは、半導体装置３０Ｃの構成例を示す平面図である。図２２Ｂは、図２２Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。なお、図２２Ａに示す一点鎖線Ｅ１−Ｅ２間の断面構成例は、図２１Ａを参照できる。また、図２２Ａに示す一点鎖線Ｅ３−Ｅ４間の断面構成例は、図２１Ｂを参照できる。
半導体装置３０Ｃは、トランジスタ１００及びトランジスタ２００を有する。トランジスタ２００のソース及びドレインの一方は、トランジスタ１００のソース及びドレインの一方と電気的に接続される。
トランジスタ１００及びトランジスタ２００はそれぞれ、基板１０２上に設けられる。
トランジスタ１００は前述の記載を参照できるため、詳細な説明は省略する。
トランジスタ２００は、導電層１１２ａ、導電層１１２ｃ、導電層２０３、絶縁層２０５、半導体層２０８、絶縁層１０６及び導電層２０４を有する。
導電層１１２ａは、トランジスタ１００のソース電極及びドレイン電極の一方として機能するとともに、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。導電層１１２ｃは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。トランジスタ１００とトランジスタ２００で導電層１１２ａを共有することで、半導体装置の占有面積を縮小することができる。
導電層１１２ｃは、導電層１１２ｂと同じ材料を用いることができる。導電層１１２ｃは、導電層１１２ｂと同じ工程で形成することができる。半導体装置３０Ｃでは、絶縁層１１０に、導電層１１２ａに達する開口部２４１が形成される。また、導電層１１２ｃに、開口部２４３が形成される。
［半導体装置３０Ｄ］
図１６Ｄは、半導体装置３０Ｄの構成例を示す回路図である。図２３Ａは、半導体装置３０Ｄの構成例を示す平面図である。図２３Ｂは、図２３Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。
半導体装置３０Ｄは、トランジスタ１００及びトランジスタ２５０を有する。トランジスタ２５０のソース及びドレインの一方は、トランジスタ１００のソース及びドレインの一方と電気的に接続される。
トランジスタ１００及びトランジスタ２５０はそれぞれ、基板１０２上に設けられる。
半導体装置３０Ｄは、基板１０２上に導電層２５９を有し、基板１０２及び導電層２５９の上に絶縁層２５２を有し、絶縁層２５２上に半導体層２５３を有する。また、絶縁層２５２及び半導体層２５３の上に絶縁層２５４を有し、絶縁層２５４上に導電層２５５を有する。半導体層２５３と導電層２５５は、互いに重なる領域を有する。導電層２５９は、トランジスタ２５０のバックゲート電極として機能し、絶縁層２５２はバックゲート絶縁層として機能する。絶縁層２５４はゲート絶縁層として機能し、導電層２５５はゲート電極として機能する。
絶縁層２５４及び導電層２５５の上に、絶縁層２５６が設けられる。また、半導体層２５３の一部と重なる領域において、絶縁層２５４及び絶縁層２５６に、開口部２５７ａが設けられる。また、半導体層２５３の他の一部と重なる領域において、絶縁層２５４及び絶縁層２５６に開口部２５７ｂが設けられる。
絶縁層２５６上に位置する領域、及び開口部２５７ａの内部に位置する領域を有するように、導電層２５８ａが設けられる。絶縁層２５６上に位置する領域、及び開口部２５７ｂの内部に位置する領域を有するように、導電層２５８ｂが設けられる。導電層２５８ａは、開口部２５７ａの内部で半導体層２５３と接する領域を有する。導電層２５８ｂは、開口部２５７ｂの内部で半導体層２５３と接する領域を有する。
半導体層２５３において、導電層２５５と重なる領域がチャネル形成領域として機能する。半導体層２５３は、チャネル形成領域を挟む一対の領域２５３Ｄを有する。一対の領域２５３Ｄの一方はソース領域及びドレイン領域の一方として機能し、導電層２５８ａと電気的に接続される。一対の領域２５３Ｄの他方はソース領域及びドレイン領域の他方として機能し、導電層２５８ｂと電気的に接続される。
絶縁層２５６、導電層２５８ａ、及び導電層２５８ｂの上に、絶縁層１１０が設けられ、絶縁層１１０上に導電層１１２ｂが設けられる。
導電層２５９は、トランジスタ２５０のチャネル形成領域と重なり、且つ、トランジスタ２５０のチャネル形成領域の端部を越えて延在することが好ましい。すなわち、導電層２５９は、トランジスタ２５０のチャネル形成領域よりも大きいことが好ましい。また、導電層２５９は、半導体層２５３の端部を越えて延在することが好ましい。すなわち、導電層２５９は、半導体層２５３よりも大きいことが好ましい。
ゲート電極とバックゲート電極は、半導体層のチャネル形成領域を挟むように配置される。また、バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極の電位は、接地電位又は任意の電位としてもよい。
バックゲート電極は、ゲート電極、ソース電極、又はドレイン電極等と同様の材料及び方法により形成することができる。また、ゲート電極とバックゲート電極は導電層であるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する電界遮蔽機能）を有する。すなわち、静電気等の外部の電場の影響によりトランジスタの電気的な特性が変動することを防止できる。また、バックゲート電極を設けることで、ＢＴ（Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験前後におけるトランジスタのしきい値電圧の変化量を低減できる。バックゲート電極を設けることで、トランジスタの特性ばらつきが低減され、半導体装置の信頼性を向上できる。
図１６Ｅに示すように、トランジスタ２５０は、バックゲートとゲートが電気的に接続されてもよい。また、図１６Ｆに示すように、トランジスタ２５０は、バックゲートと、ソース又はドレインが電気的に接続されてもよい。また、図１６Ｇに示すように、トランジスタ２５０は、バックゲートを有さなくてもよい。
図１６Ｄ乃至図１６Ｈでは、トランジスタ１００をｎチャネル型で示し、トランジスタ２５０をｐチャネル型で示しているが、本発明の一態様はこれに限られない。トランジスタ１００及びトランジスタ２５０の双方をｎチャネル型としてもよく、又は、ｐチャネル型としてもよい。また、トランジスタ１００をｐチャネル型とし、トランジスタ２５０をｎチャネル型としてもよい。
トランジスタ２５０には、トランジスタ１００と同様に、ＯＳトランジスタを適用してもよい。
ここで、半導体層１０８と半導体層２５３には、同じ材料を用いてもよく、互いに異なる材料を用いてもよい。半導体層１０８と半導体層２５３の構成については、半導体装置３０における半導体層１０８と半導体層２０８の記載も参照できる。
トランジスタ２５０には、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタとも記す）を適用してもよい。
シリコンとして、単結晶シリコン、多結晶シリコン、及び非晶質シリコン等が挙げられる。特に、半導体層にＬＴＰＳを有するトランジスタ（以下、ＬＴＰＳトランジスタとも記す）を用いることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
半導体装置３０Ｄが有するトランジスタ１００は、導電層１１２ａに代わり、導電層２５８ａを有する点以外は、前述と同様の構成である。
導電層２５８ａは、トランジスタ１００のソース電極及びドレイン電極の一方として機能するとともに、トランジスタ２５０のソース電極及びドレイン電極の一方として機能する。トランジスタ１００とトランジスタ２５０で導電層２５８ａを共有することで、半導体装置の占有面積を縮小することができる。
前述のように、トランジスタ１００は、縦チャネル型トランジスタである。一方、トランジスタ２５０は、半導体層を流れる電流は横方向、つまり基板１０２表面と平行な方向又は略平行な方向に沿って流れる。このようなトランジスタを、横型トランジスタ、横チャネル型トランジスタ、又は横型チャネルトランジスタ等ともいう。
このように、本発明の一態様の半導体装置は、縦チャネル型トランジスタだけでなく、横チャネル型トランジスタを有していてもよい。
なお、トランジスタ１００を、開口部２５７ａと重なる領域に形成してもよい。具体的には、開口部２５７ａと重なる領域に開口部１４１、及び開口部１４３を設け、開口部２５７ａにおいて導電層２５８ａと、半導体層１０８及び導電層１０３と、が接する構成とすることができる。さらに、導電層２５８ａを設けず、開口部２５７ａにおいて領域２５３Ｄと、半導体層１０８及び導電層１０３と、が接する構成としてもよい。このような構成とすることにより、さらに占有面積の小さい半導体装置とすることができる。
［半導体装置３０Ｅ］
図１６Ｈは、半導体装置３０Ｅの構成例を示す回路図である。図２４Ａは、半導体装置３０Ｅの構成例を示す平面図である。図２４Ｂは、図２４Ａに示す一点鎖線Ｄ１−Ｄ２間の断面図である。
半導体装置３０Ｅは、トランジスタ１００及びトランジスタ２５０を有する。トランジスタ２５０のゲートは、トランジスタ１００のソース及びドレインの一方と電気的に接続される。
半導体装置３０Ｅは、開口部１４１、及び開口部１４３が、トランジスタ２５０のゲート電極として機能する導電層２５５と重ねて設けられる点が、半導体装置３０Ｄと主に異なる。よって、半導体装置３０Ｄでは、トランジスタ１００が、トランジスタ２５０のゲート電極上に重ねて設けられる。
図２４Ａ、及び図２４Ｂでは、開口部１４１、及び開口部１４３がトランジスタ２５０のチャネル形成領域と重ねて設けられているが、これに限定されない。開口部１４１、及び開口部１４３は、トランジスタ２５０のチャネル形成領域と重ならず、かつ、導電層２５５と重ねて設けてもよい。半導体装置３０Ｅにおいて、導電層２５５は、トランジスタ２５０のゲート電極として機能するとともに、トランジスタ１００のソース電極及びドレイン電極の一方として機能する。
トランジスタ１００とトランジスタ２５０を重ねて設けることで、より占有面積が低減された半導体装置を実現できる。
半導体装置３０Ｅは、開口部２５７ａ、開口部２５７ｂ、導電層２５８ａ、及び導電層２５８ｂの構成が、半導体装置３０Ｄと異なる。
開口部２５７ａ及び開口部２５７ｂは、半導体層２５３の領域２５３Ｄと重なる領域に、絶縁層２５４及び絶縁層１１０それぞれの一部を選択的に除去して形成される。導電層２５８ａ及び導電層２５８ｂは絶縁層１１０上に設けられ、開口部２５７ａ及び開口部２５７ｂを介して、領域２５３Ｄと電気的に接続される。
半導体装置３０Ｅにおいて、導電層２５８ａ及び導電層２５８ｂは、導電層１１２ｂと同じ工程で形成することができる。導電層２５８ａ及び導電層２５８ｂと、導電層１１２ｂとを別の工程で形成する必要がないため、半導体装置の作製工程が短縮され、半導体装置の生産性を高めることができる。
本発明の一態様の半導体装置は、トランジスタを少なくとも１つと、容量素子を少なくとも１つ有し、トランジスタのソース又はドレインが、容量素子の一対の電極の一方と電気的に接続する構成を有する。図１６Ｉでは、トランジスタ１００のソース又はドレインが、容量素子１９０の一方の電極と電気的に接続されている例を示す。
本発明の一態様のトランジスタは、縦型トランジスタの一種であり、ソース電極、半導体層、及びドレイン電極を重ねて設けることができるため、プレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。また、プレーナ型のトランジスタをｐチャネル型のＳｉトランジスタとし、縦型トランジスタをｎチャネル型のＯＳトランジスタとすることで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成することができる。また、当該構成とし、かつ、プレーナ型のトランジスタと、縦型トランジスタとを、重ねて設けることで、ＣＭＯＳ回路の占有面積を縮小させることができる。
＜半導体装置の作製方法例１＞
以下では、本発明の一態様の半導体装置の作製方法例について、図面を参照して説明する。
半導体装置を構成する薄膜（絶縁膜、半導体膜、及び導電膜等）は、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又はＡＬＤ法等を用いて形成できる。ＣＶＤ法としては、ＰＥＣＶＤ法、及び、熱ＣＶＤ法等がある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、及び導電膜等）は、スピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、又はナイフコート等の湿式の成膜方法により形成できる。
上記薄膜は、例えばフォトリソグラフィ法によりレジストマスクを形成した後、レジストマスクによるパターンに合わせて薄膜をエッチングすることにより加工できる。又は、ナノインプリント法、サンドブラスト法、又はリフトオフ法等により薄膜を加工してもよい。また、メタルマスク等の遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。また、感光性を有する薄膜は、露光及び現像を行うことにより加工できる。つまり、感光性を有する薄膜は、フォトリソグラフィ法により加工できる。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、又はＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線、又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、又はウェットエッチング法等を用いることができる。
ここでは、図１Ｂ、及び図１Ｃに示す半導体装置の作製方法の一例を、図２５Ａ乃至図２９Ｂを用いて説明する。図２５Ａ乃至図２９Ｂには、図１Ｂに示す一点鎖線Ａ１−Ａ２間の断面図、及び図１Ｃに示す一点鎖線Ｂ１−Ｂ２間の断面図を並べて示す。
まず、基板１０２上に、導電層１１２ａを形成する（図２５Ａ）。例えば、基板１０２上に導電層１１２ａとなる導電膜を形成し、当該導電膜を加工することにより導電層１１２ａを形成できる。導電層１１２ａとなる導電膜は、例えばスパッタリング法を用いて形成できる。また、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該金属膜を例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いて加工することにより、導電層１１２ａを形成できる。導電層１１２ａは、例えばＩｎ−Ｓｎ酸化物等の導電性酸化物、チタン等の金属元素、又は複数種の金属元素を含む合金を用いて形成できる。
例えば、図６Ｂ、及び図７Ａに示す導電層１１２ａを形成する場合、まず、基板１０２上に導電層１１２ａ１となる導電膜を形成し、当該導電膜を加工することにより導電層１１２ａ１を形成する。続いて、導電層１１２ａ１上、及び基板１０２上に導電層１１２ａ２となる導電膜を形成し、当該導電膜を加工することにより導電層１１２ａ２を形成する。以上により、導電層１１２ａ１と、導電層１１２ａ１を覆う導電層１１２ａ２と、を形成できる。また、図７Ｂ１、及び図７Ｂ２に示す導電層１１２ａを形成する場合、基板１０２上に、導電層１１２ａ１となる導電膜、及び導電層１１２ａ２となる導電膜を順に形成し、これらの導電膜を加工することにより導電層１１２ａ２、及び導電層１１２ａ１を形成できる。導電層１１２ａ１は、例えば導電性酸化物を用いて形成できる。また、導電層１１２ａ２は、チタン等の金属元素、又は複数種の金属元素を含む合金を用いて形成できる。
続いて、導電層１１２ａ上、及び基板１０２上に、絶縁層１１０を形成する。絶縁層１１０として、例えば絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、を順に形成する（図２５Ｂ）。
絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは、例えばＰＥＣＶＤ法、又はスパッタリング法を用いて形成できる。絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは、例えば真空中で連続して形成すると、絶縁層１１０ａの表面、及び絶縁層１１０ｂの表面に大気由来の不純物が付着することを抑制でき好ましい。当該不純物として、例えば、水、及び有機物が挙げられる。
絶縁層１１０ａ、及び絶縁層１１０ｃは、水素を含む雰囲気で形成できる。例えば、絶縁層１１０ａ、及び絶縁層１１０ｃとして窒素を含む絶縁膜を形成する場合、絶縁層１１０ａ、及び絶縁層１１０ｃは水素を含む雰囲気で形成できる。例えば、窒素源としてアンモニアを用いたＰＥＣＶＤ法を用いることにより、水素を含む雰囲気で絶縁層１１０ａ、及び絶縁層１１０ｃを形成できる。以上により、絶縁層１１０ａ、及び絶縁層１１０ｃに水素を含ませることができる。これにより、後の工程で形成する半導体層１０８のソース領域、及びドレイン領域を低抵抗化できる。よって、オン抵抗が低いトランジスタを形成できる。
絶縁層１１０ｂは、水素を含むガスを用いない方法で形成することが好ましい。例えば、絶縁層１１０ｂとしてＰＥＣＶＤ法を用いて酸化絶縁膜を形成する場合、水素を含むガスを用いずに絶縁層１１０ｂを形成できる。これにより、絶縁層１１０ｂとして、水素の含有量が極めて少ない膜を形成できる。よって、後の工程で形成する半導体層１０８のチャネル形成領域に水素が供給されることを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタを作製できる。なお、絶縁層１１０ｂとしてスパッタリング法を用いて酸化絶縁膜を形成する場合であっても、水素を含むガスを用いずに絶縁層１１０ｂを形成できる。
以上のように、水素を含む雰囲気で絶縁層１１０ａ及び絶縁層１１０ｃを形成し、水素を含むガスを用いない方法で絶縁層１１０ｂを形成することにより、後の工程で形成する半導体層１０８のソース領域、及びドレイン領域を低抵抗化しつつ、チャネル形成領域に水素が供給されることを抑制できる。
絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの形成時の基板温度を上記範囲とすることで、自体からの不純物（例えば、水及び水素）の放出を少なくすることができ、不純物が後の工程で形成する半導体層１０８に拡散することを抑制できる。したがって、本発明の一態様の半導体装置が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
なお、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは半導体層１０８より先に形成されるため、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの形成時に加わる熱によって半導体層１０８から酸素が脱離することを懸念する必要はない。
絶縁層１１０ｂの形成後、且つ絶縁層１１０ｃの形成前に、絶縁層１１０ｂに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理を用いることができる。プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、ＰＥＣＶＤ装置、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。プラズマ処理は、酸素を含む雰囲気で行うことが好ましい。例えば、酸素、一酸化二窒素（Ｎ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化炭素、及び二酸化炭素の一以上を含む雰囲気で、プラズマ処理を行うことが好ましい。
なお、絶縁層１１０ｂを形成した後、絶縁層１１０ｂの表面を大気に曝すことなく当該プラズマ処理を行ってもよい。例えば、絶縁層１１０ｂの形成にＰＥＣＶＤ装置を用いる場合、当該ＰＥＣＶＤ装置で当該プラズマ処理を行うことが好ましい。これにより、生産性を高めることができる。具体的には、ＰＥＣＶＤ装置で絶縁層１１０ｂを形成した後に、連続してＮ２Ｏプラズマ処理を行うことができる。
また、絶縁層１１０ｂ上に、酸素を含む雰囲気で絶縁膜、半導体膜、又は導電膜等の膜を形成することにより、絶縁層１１０ｂに酸素を供給できる。当該膜として、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、又はシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）を用いることができる。
上記膜として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。
上記膜の形成時に、成膜装置の処理室内に導入する成膜ガスの酸素流量比、又は処理室内の酸素分圧が高いほど、絶縁層１１０ｂ中に供給される酸素の量を増やすことができる。酸素流量比又は酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
このように、酸素を含む雰囲気でスパッタリング法により上記膜を形成することにより、当該膜の形成時に、絶縁層１１０ｂへ酸素を供給するとともに、絶縁層１１０ｂから酸素が脱離することを防ぐことができる。その結果、絶縁層１１０ｂに多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
上記膜を形成した後、加熱処理を行ってもよい。当該膜を形成した後に加熱処理を行うことで、当該膜から絶縁層１１０ｂに効果的に酸素を供給することができる。
加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素又は酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気における水素、及び水等の含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水等の含有量が極力少ない雰囲気を用いることで、絶縁層１１０ａ及び絶縁層１１０ｂに水素、及び水等が取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、又は急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
上記膜を形成した後、又は前述の加熱処理の後に、さらに、当該膜を介して絶縁層１１０ｂに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理を用いることができる。プラズマ処理については、前述の記載を参照できるため、詳細な説明は省略する。
続いて、上記膜を除去する。当該の除去方法に特に限定は無いが、ウェットエッチング法を好適に用いることができる。ウェットエッチング法を用いることで、当該の除去の際に、絶縁層１１０ｂがエッチングされることを抑制できる。これにより、絶縁層１１０ｂの厚さが薄くなることを抑制でき、絶縁層１１０ｂの厚さを均一にすることができる。
続いて、絶縁層１１０上に、導電層１１２ｂとなる導電膜１１２ｆを形成する（図２５Ｃ）。例えば、絶縁層１１０ｃの上面と接する領域を有するように、導電膜１１２ｆを形成する。導電膜１１２ｆは、例えばスパッタリング法を用いて形成できる。その後、導電膜１１２ｆを所望の形状に加工して、導電層１１２ｂを絶縁層１１０上に形成する（図２６Ａ）。例えば、絶縁層１１０ｃの上面と接する領域を有するように、導電層１１２ｂを形成する。導電層１１２ｂとして、例えばＩｎ−Ｓｎ酸化物等の導電性酸化物を用いることが好ましい。また、導電層１１２ｂを２層以上の積層構造とする場合、後の工程で形成する半導体層１０８と接する最上層にはＩｎ−Ｓｎ酸化物等の導電性酸化物を用いることが好ましい。
続いて、導電層１１２ｂを加工することで、開口部１４３を形成する（図２６Ｂ）。開口部１４３は、導電層１１２ａと重なる領域を有するように形成する。なお、導電膜１１２ｆに開口部１４３を形成した後に、導電膜１１２ｆを所望の形状に加工することで、開口部１４３が設けられる導電層１１２ｂを形成してもよい。つまり、図２６Ａに示す工程と図２６Ｂに示す工程を入れ替えてもよい。
続いて、絶縁層１１０を加工することで、開口部１４１を形成する（図２６Ｃ）。開口部１４１は、開口部１４３と重なる領域を有し、導電層１１２ａに達するように形成される。開口部１４１を形成することにより、導電層１１２ａの、開口部１４１、及び開口部１４３と重なる領域が露出する。
開口部１４３の形成、及び開口部１４１の形成には、ウェットエッチング法及びドライエッチング法の一方又は双方を用いることができる。開口部１４３の形成は、例えばウェットエッチング法を好適に用いることができる。開口部１４１の形成は、例えばドライエッチング法を好適に用いることができる。なお、ウェットエッチング法は、ドライエッチング法をより等方性が高い加工方法とすることができる。よって、開口部１４３をウェットエッチング法により形成し、開口部１４１をドライエッチング法により形成する場合、図１０Ａ、及び図１０Ｂに示すように、導電層１１２ｂの開口部１４３側の下面端部が部分１２３と一致しない場合がある。例えば、断面視において絶縁層１１０が、開口部１４１側に導電層１１２ｂより突出した領域を有する場合がある。
開口部１４１は、例えば、開口部１４３の形成に用いたレジストマスクを用いて形成できる。例えば、導電層１１２ｂを形成した後、導電層１１２ｂ上にレジストマスクを形成する。続いて、当該レジストマスクを用いて導電層１１２ｂの一部を除去して開口部１４３を形成する。その後、当該レジストマスクを用いて絶縁層１１０の一部を除去して開口部１４１を形成できる。また、開口部１４１と開口部１４３は、それぞれ異なるレジストマスクを用いて形成してもよい。
続いて、開口部１４１、及び開口部１４３を覆うように、導電層１０３となる導電膜１０３ｆを形成する（図２７Ａ）。導電膜１０３ｆは、絶縁層１１０の開口部１４１内に位置する側面、及び開口部１４１によって露出された導電層１１２ａの上面を覆うように、絶縁層１１０上に形成される。導電膜１０３ｆは、導電層１１２ａの上面と接する領域、絶縁層１１０の側面と接する領域、導電層１１２ｂの側面と接する領域、導電層１１２ｂの上面と接する領域、及び絶縁層１１０の上面と接する領域を有するように形成できる。導電膜１０３ｆは、例えばスパッタリング法、熱ＣＶＤ法（ＭＯＣＶＤ法を含む）、又はＡＬＤ法を用いて形成できる。
続いて、導電膜１０３ｆに対して異方性エッチングを行う。これにより、導電層１１２ａと電気的に接続するように、導電層１０３が開口部１４１の内部に形成される（図２７Ｂ）。具体的には、開口部１４１の内部で導電層１１２ａと接する領域を有するように、絶縁層１１０の開口部１４１内に位置する側面に沿って導電層１０３が形成される。また、導電層１０３は、絶縁層１１０の開口部１４１内に位置する側面と接する領域を有するように形成できる。
導電層１０３の最上部が、絶縁層１１０の、開口部１４１側の上面端部より下に位置するように、導電膜１０３ｆに対して異方性エッチングを行うことが好ましい。つまり、導電層１０３が開口部１４３の内部に設けられないように、導電膜１０３ｆに対して異方性エッチングを行うことが好ましい。例えば、異方性エッチングの速度、及び時間を調整し、導電層１０３が開口部１４１の内部に設けられ、開口部１４３の内部には設けられないようにすることが好ましい。以上により、例えば導電層１０３と導電層１１２ｂが接し、ショートすることを防止できる。
導電膜１０３ｆに対する異方性エッチングは、導電層１１２ａ、及び導電層１１２ｂに対して選択比が高い条件で行うことが好ましい。つまり、導電膜１０３ｆのエッチング速度が、導電層１１２ａ、及び導電層１１２ｂのエッチング速度と比して速い条件で異方性エッチングを行うことが好ましい。これにより、導電膜１０３ｆに対する異方性エッチングの際に導電層１１２ａ、及び導電層１１２ｂが意図せずエッチングされることを抑制できる。よって、半導体装置の作製歩留まりを高めることができる。また、信頼性が高い半導体装置を作製できる。
導電膜１０３ｆには、チタン等の金属元素、又は複数種の金属元素を含む合金を用いることが好ましい。これにより、例えば電気抵抗が低い導電層１０３を形成できる。また、導電膜１０３ｆにチタン等の金属を用いて、導電層１１２ａ、及び導電層１１２ｂにＩｎ−Ｓｎ酸化物等の導電性酸化物を用いることにより、導電膜１０３ｆと、導電層１１２ａ及び導電層１１２ｂと、のエッチング選択比を高めることができる。
ここで、導電膜１０３ｆに対する異方性エッチングに起因して、導電層１１２ａに例えば図５に示すような凹部１２９が形成される場合がある。例えば、導電膜１０３ｆの導電層１１２ａに対するエッチング選択比が、導電層１１２ｂに対するエッチング選択比より低いと、凹部１２９が形成される場合がある。
導電層１１２ａが例えば図６Ｂ乃至図７Ｂ２に示すような構成である場合、導電層１１２ａ１として導電層１１２ａ２より導電膜１０３ｆに対するエッチング選択比が高い材料を用いることにより、導電層１１２ａに凹部１２９が形成される際に導電層１１２ａ１が加工されることを抑制できる。よって、導電層１１２ａが、開口部１４１と重なり、且つ導電層１０３と重ならない領域において完全に除去されることを防ぐことができる。これにより、後の工程で形成する半導体層１０８の底面が導電層１１２ａと接しなくなることを防ぐことができる。
また、導電層１１２ａ２に導電層１１２ａ１より導電膜１０３ｆに対するエッチング選択比が低い材料を用いることにより、導電層１１２ａに凹部１２９を形成しやすくできる。よって、前述のようにオン電流が大きいトランジスタを形成しやすくできる。
前述のように、導電層１１２ａ１には例えば導電性酸化物を用いることができる。また、導電層１１２ａ２には、例えば導電膜１０３ｆに用いることができる材料と同様の材料を用いることが好ましい。例えば、導電層１１２ａ２と導電膜１０３ｆに同様の材料を用いることができる。
導電膜１０３ｆに対して異方性エッチングを行って導電層１０３を形成する場合、例えばフォトリソグラフィによるパターニングを行った後に導電膜１０３ｆを加工することで導電層１０３を形成する場合と異なり、マスクを用いる必要がない。よって、本発明の一態様の半導体装置の作製方法では、例えばマスクの合わせ精度を考慮せずに導電層１０３を形成できる。以上により、内部に導電層１０３が形成される開口部１４１を微細化しても、例えば開口部１４１の内部に導電層１０３が形成されなくなることを防ぐことができる。よって、本発明の一態様の半導体装置の作製方法では、微細なサイズのトランジスタを作製できる。
続いて、導電層１０３、及び導電層１１２ｂを覆うように、絶縁膜１０５ｆを形成する（図２７Ｃ）。絶縁膜１０５ｆは、導電層１１２ａの上面と接する領域、導電層１０３と接する領域、絶縁層１１０の側面と接する領域、絶縁層１１０の上面と接する領域、導電層１１２ｂの側面と接する領域、及び導電層１１２ｂの上面と接する領域を有するように形成できる。絶縁膜１０５ｆは、例えばＰＥＣＶＤ法、又はＡＬＤ法を用いて形成できる。
続いて、絶縁膜１０５ｆに対して異方性エッチングを行う。例えば、導電層１１２ｂの上面の少なくとも一部が露出するまで、絶縁膜１０５ｆに対して異方性エッチングを行う。絶縁膜１０５ｆに対して異方性エッチングを行うことにより、導電層１０３を覆うように絶縁層１０５が形成される（図２８Ａ）。絶縁層１０５は、開口部１４１の内部で導電層１０３と接する領域、及び導電層１１２ａと接する領域を有するように形成できる。また、絶縁層１０５は、開口部１４３の内部で導電層１１２ｂの側面と接する領域を有するように形成できる。
絶縁層１０５の最上部は、導電層１１２ｂの上面と一致又は概略一致させることができる。また、図４Ａに示すように、絶縁層１０５の最上部、及び絶縁層１０５ａの最上部が、導電層１１２ｂの下面と上面の間に位置する場合がある。さらに、図４Ｂに示すように、絶縁層１０５の最上部が、導電層１１２ｂの下面より下に位置する場合がある。絶縁層１０５の最上部の位置は、例えば異方性エッチングの速度、及び時間により変化させることができる。
絶縁膜１０５ｆに対する異方性エッチングにより、導電層１１２ｂの側面、具体的には開口部１４３と反対側の側面の少なくとも一部を覆うように、絶縁層１０５ａが形成される場合がある。絶縁層１０５ａは、絶縁層１０５形成時の残渣として形成される。
絶縁層１０５ａは、導電層１１２ｂの開口部１４３と反対側の側面と接する領域を有するように形成できる。例えば、絶縁層１０５の最上部が絶縁層１１０の上面、例えば絶縁層１１０の開口部１４１側の上面端部より上に位置するように絶縁膜１０５ｆに対する異方性エッチングを行う場合、絶縁層１０５ａが形成される場合がある。例えば、導電層１１２ｂの開口部１４３内に位置する側面と接する領域を有するように絶縁層１０５を形成する場合、絶縁層１０５ａが形成される場合がある。なお、絶縁層１０５ａが形成されない場合がある。最上部が、絶縁層１１０の上面、例えば絶縁層１１０の開口部１４１側の上面端部と一致する、又は絶縁層１１０の上面より下に位置するように絶縁層１０５を形成する場合、絶縁層１０５ａが形成されない場合がある。また、最上部が、絶縁層１１０の上面、例えば絶縁層１１０の開口部１４１側の上面端部より上に位置するように絶縁層１０５を形成する場合であっても、絶縁層１０５ａが形成されない場合がある。
絶縁層１０５ａが形成されるように絶縁膜１０５ｆに対する異方性エッチングを行うことにより、導電層１０３が露出することを防止できる。例えば、異方性エッチングの速度を遅くすることにより、導電層１０３の露出を防ぐように絶縁層１０５を形成できる。これにより、後の工程で形成する半導体層１０８が導電層１０３と接し、ショートすることを防止できる。よって、本発明の一態様の半導体装置の作製歩留まりを高めることができる。一方、絶縁膜１０５ｆに対する異方性エッチングの速度を遅くするとスループットが低下することから、半導体装置の作製歩留まりとスループットを考慮して異方性エッチングの速度を調整することが好ましい。
ここで、絶縁膜１０５ｆに対する異方性エッチングに起因して、絶縁層１１０の一部が加工される場合がある。これにより、絶縁層１１０の、導電層１１２ｂ及び絶縁層１０５ａのいずれとも重ならない領域における膜厚が、導電層１１２ｂ又は絶縁層１０５ａと重なる領域における膜厚より薄くなる場合がある。つまり、絶縁層１１０の、導電層１１２ｂ及び絶縁層１０５ａのいずれとも重ならない領域に、凹部が形成される場合がある。例えば、絶縁膜１０５ｆと絶縁層１１０ｃのエッチング選択比が低い場合、絶縁層１１０に凹部が形成される場合がある。なお、例えば絶縁層１１０を絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの３層積層構造とする場合、絶縁膜１０５ｆと絶縁層１１０ｃのエッチング選択比が高ければ、絶縁膜１０５ｆと絶縁層１１０ｂのエッチング選択比が低くても、絶縁層１１０に凹部が形成されることを抑制できる。例えば、絶縁膜１０５ｆとして、絶縁層１１０ｂと同様の材料を用いることができる。
また、絶縁膜１０５ｆに対する異方性エッチングに起因して、導電層１１２ａの一部及び導電層１１２ｂの一部の一方又は双方が加工される場合がある。導電層１１２ａの一部が加工されることにより、開口部１４１と重なり、且つ導電層１０３と重ならない領域において、導電層１１２ａに凹部が形成される場合がある。例えば、絶縁膜１０５ｆと導電層１１２ａのエッチング選択比が低い場合、導電層１１２ａに凹部が形成される場合がある。導電層１１２ｂの一部が加工されることにより、導電層１１２ｂの膜厚が薄くなる場合がある。具体的には、絶縁層１０５形成後の導電層１１２ｂの膜厚が、絶縁層１０５形成前の導電層１１２ｂの膜厚より薄くなる場合がある。例えば、絶縁膜１０５ｆと導電層１１２ｂのエッチング選択比が低い場合、導電層１１２ｂの膜厚が薄くなる場合がある。
続いて、開口部１４１及び開口部１４３を覆うように、半導体層１０８となる半導体膜１０８ｆを形成する（図２８Ｂ）。半導体膜１０８ｆは、導電層１１２ａの上面と接する領域、絶縁層１０５と接する領域、絶縁層１０５ａと接する領域、導電層１１２ｂの上面と接する領域、及び絶縁層１１０の上面と接する領域を有するように形成される。
半導体膜１０８ｆは、ＡＬＤ法を用いて形成することが好ましい。前述のように、ＡＬＤ法は、被処理物の表面における反応により膜が形成される成膜方法である。よって、半導体膜１０８ｆをＡＬＤ法で形成すると、半導体膜１０８ｆへのダメージを小さくできる。
半導体膜１０８ｆにダメージが生じると、半導体膜１０８ｆ中に例えば酸素欠損が生じる場合がある。酸素欠損を修復する方法として、酸素欠損を有する半導体層１０８に酸素を供給する方法が挙げられる。例えば、絶縁層１０５及び後の工程で形成する絶縁層１０６の一方又は双方に過剰酸素を含ませ、加熱処理等を行うことにより半導体層１０８に酸素を供給できる。しかしながら、絶縁層１０５に過剰酸素を含ませると、導電層１０３、導電層１１２ａ、及び導電層１１２ｂが酸化し、導電層１０３、導電層１１２ａ、及び導電層１１２ｂの電気抵抗が高くなる場合がある。また、絶縁層１０６に過剰酸素を含ませると、導電層１０４及び導電層１１２ｂが酸化し、導電層１０４及び導電層１１２ｂの電気抵抗が高くなる場合がある。
本明細書等において、過剰酸素とは、層に存在し、且つ当該層と結合していない（遊離した）酸素、又は当該層との結合エネルギーの低い酸素をいう。
そこで、半導体膜１０８ｆを、ＡＬＤ法のようにダメージが小さい成膜方法で形成すると、ダメージが大きい成膜方法で形成する場合より酸素欠損の発生を抑制できる。これにより、半導体層１０８の酸素欠損を修復するための処理を行う必要がなくなる。以上より、本発明の一態様のトランジスタが有する導電層が酸化されることを抑制しつつ、半導体層１０８に酸素欠損が生じることを抑制できる。よって、信頼性が高い半導体装置を作製できる。
半導体膜１０８ｆの形成にＡＬＤ法を用いる場合、熱ＡＬＤ法、又はＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は、極めて高い段差被覆性を示すため好ましい。ＰＥＡＬＤ法は、高い段差被覆性を示すことに加え低温成膜が可能であるため好ましい。
半導体膜１０８ｆは、例えば、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により形成できる。
インジウムを含むプリカーサとしては、例えば、トリメチルインジウム、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、及び、（３−（ジメチルアミノ）プロピル）ジメチルインジウムが挙げられる。
ガリウムを含むプリカーサとしては、例えば、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、及び、塩化ガリウム（ＩＩＩ）が挙げられる。
スズを有するプリカーサとしては、例えば、テトラメチルスズ、テトラエチルスズ、テトラエテニルスズ、テトラアリルスズ、トリブチルビニルスズ、アリルトリブチルスズ、トリブチルスタニルアセチレン、トリブチルフェニルスズ、クロロトリメチルスズ、クロロトリエチルスズ、及び、塩化スズ（ＩＶ）が挙げられる。
亜鉛を含むプリカーサとしては、例えば、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、及び、塩化亜鉛が挙げられる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、及び亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。又は、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。
酸化剤としては、例えば、オゾン、酸素、及び水が挙げられる。
得られる膜の組成を制御する方法としては、原料ガスの流量比、原料ガスを流す時間、又は原料ガスを流す順番等を調整することが挙げられる。また、これらを調整することで、組成が連続して変化する膜を形成することもできる。また、組成の異なる膜を連続して形成することも可能となる。
なお、半導体膜１０８ｆの形成に、ＡＬＤ法以外の成膜方法を用いてもよい。例えば、スパッタリング法を用いて半導体膜１０８ｆを形成してもよい。また、半導体膜１０８ｆを２層以上の積層構造とする場合、全ての層を同じ成膜方法で形成してもよく、層ごとに異なる成膜方法で形成してもよい。例えば、半導体膜１０８ｆを２層積層構造とする場合、一方の層をＡＬＤ法で形成し、他方の層をスパッタリング法で形成してもよい。ここで、ＡＬＤ法以外の成膜方法を用いて半導体膜１０８ｆを形成する場合、絶縁層１１０ｂの形成後、且つ絶縁層１１０ｃの形成前に前述の方法で絶縁層１１０ｂに酸素を供給することが好ましい。これにより、半導体膜１０８ｆ中の酸素欠損を修復できる。
半導体膜１０８ｆを形成する前に、絶縁層１１０の表面に吸着した水、水素、及び有機物等を脱離させるための処理、及び絶縁層１１０中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。又は、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。又は、一酸化二窒素（Ｎ２Ｏ）等の酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１１０に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１１０の表面の有機物を好適に除去しつつ、酸素を供給できる。このような処理の後、絶縁層１１０の表面を大気に暴露することなく、連続して半導体膜１０８ｆを形成することが好ましい。
なお、半導体層１０８を積層構造とする場合には、先に形成する金属酸化物膜を形成した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を形成することが好ましい。
続いて、半導体膜１０８ｆを島状に加工し、半導体層１０８を形成する（図２９Ａ）。半導体層１０８は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有するように形成できる。半導体層１０８は、導電層１１２ａの上面と接する領域、絶縁層１０５と接する領域、及び導電層１１２ｂの上面と接する領域を有するように形成できる。
半導体層１０８の形成には、ウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、例えば、ウェットエッチング法が好適である。このとき、半導体層１０８と重ならない領域の導電層１１２ｂの一部がエッチングされ、薄くなる場合がある。また、絶縁層１０５ａの一部がエッチングされ、薄くなる場合がある。さらに、半導体層１０８、導電層１１２ｂ、及び絶縁層１０５ａのいずれとも重ならない領域の絶縁層１１０の一部がエッチングされ、膜厚が薄くなる場合がある。
半導体膜１０８ｆの形成後、又は半導体膜１０８ｆを半導体層１０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、半導体膜１０８ｆ又は半導体層１０８中に含まれる、又は表面に吸着した水素又は水を除去できる。また、加熱処理により、半導体膜１０８ｆ又は半導体層１０８の膜質が向上する（例えば、欠陥が低減する、又は結晶性が向上する）場合がある。加熱処理は、半導体層１０８に加工する前に行うことがより好ましい。
加熱処理の温度は、１５０℃以上４５０℃以下が好ましく、２００℃以上４５０℃以下がより好ましく、２５０℃以上４５０℃以下がより好ましく、３００℃以上４５０℃以下がより好ましく、３００℃以上４００℃以下がより好ましく、代表的には３５０℃である。その他の加熱処理の条件については、金属酸化物層１４９形成後の加熱処理の記載を参照できる。
なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程）が、当該加熱処理を兼ねられる場合もある。
続いて、半導体層１０８、導電層１１２ｂ、絶縁層１０５ａ、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図２９Ｂ）。絶縁層１０６は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有するように、半導体層１０８上に形成できる。絶縁層１０６は、半導体層１０８を介して、開口部１４１の側壁及び開口部１４３の側壁に沿って形成できる。絶縁層１０６は、例えばＰＥＣＶＤ法、又はＡＬＤ法を用いて形成できる。
半導体層１０８を金属酸化物層とする場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０６より上側から導電層１０４へ拡散することが抑制され、導電層１０４が酸化されることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
なお、本明細書等において、バリア膜とは、バリア性を有する膜のことを示す。例えば、バリア性を有する絶縁層を、バリア絶縁層ということができる。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）、及び対応する物質を、捕獲又は固着する（ゲッタリングともいう）機能の一方又は双方を指すものとする。
ゲート絶縁層として機能する絶縁層１０６の形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁層１０６の形成時の温度が高いと半導体層１０８から酸素が脱離し、半導体層１０８中の酸素欠損及びＶＯＨが増加してしまう場合がある。絶縁層１０６の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０６の形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
絶縁層１０６を形成する前に、半導体層１０８の表面に対してプラズマ処理を行ってもよい。当該プラズマ処理により、半導体層１０８の表面に吸着する、水等の不純物を低減できる。そのため、半導体層１０８と絶縁層１０６との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁層１０６の形成までの間に半導体層１０８の表面が大気に曝される場合に好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、又はアルゴン等の雰囲気で行うことができる。また、プラズマ処理と絶縁層１０６の成膜とは、大気に曝すことなく連続して行われることが好ましい。
続いて、絶縁層１０６上に、導電層１０４を形成する。これにより、トランジスタ１００を形成する。（図２９Ｂ）導電層１０４は、開口部１４１の内部に位置する領域、及び開口部１４３の内部に位置する領域を有し、且つ半導体層１０８と絶縁層１０６を介して対向する領域を有するように形成できる。
例えば、絶縁層１０６上に導電層１０４となる導電膜を形成し、当該導電膜を加工することにより導電層１０４を形成できる。導電層１０４となる導電膜の形成には、例えば、スパッタリング法、熱ＣＶＤ法（ＭＯＣＶＤ法を含む）、又はＡＬＤ法が好適である。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、ゲート電極として機能する島状の導電層１０４を形成できる。
続いて、導電層１０４、及び絶縁層１０６を覆って、絶縁層１０７を形成する（図１Ｂ、及び図１Ｃ）。絶縁層１０７の形成には、例えばＣＶＤ法を用いることができ、具体的にはＰＥＣＶＤ法を用いることができる。なお、例えばスパッタリング法を用いて絶縁層１０７を形成することもできる。
以上の工程により、図１Ｂ、及び図１Ｃに示す半導体装置を作製できる。
上記半導体装置の作製方法では、トランジスタ１００のバックゲート電極として機能する導電層１０３、及びトランジスタ１００のバックゲート絶縁層として機能する絶縁層１０５を、マスクを用いずに異方性エッチングにより形成する。よって、上記半導体装置の作製方法では、例えばマスクの合わせ精度を考慮せずに導電層１０３、及び絶縁層１０５を形成できる。以上により、内部に導電層１０３、及び絶縁層１０５が形成される開口部１４１を微細化しても、例えば開口部１４１の内部に導電層１０３、及び絶縁層１０５が形成されなくなることを防ぐことができる。よって、本発明の一態様の半導体装置の作製方法では、微細なサイズのトランジスタを作製できる。
＜半導体装置の作製方法例２＞
以下では、図１１Ｂ、及び図１１Ｃに示す半導体装置の作製方法の一例を、図３０Ａ乃至図３１Ｃを用いて説明する。図３０Ａ乃至図３１Ｃには、図１１Ｂに示す一点鎖線Ａ１−Ａ２間の断面図、及び図１１Ｃに示す一点鎖線Ｂ１−Ｂ２間の断面図を並べて示す。
まず、図２５Ａ、及び図２５Ｂに示す工程と同様の工程を行い、基板１０２上に導電層１１２ａ、及び絶縁層１１０を順に形成する。続いて、絶縁層１１０に、導電層１１２ａに達する開口部１４１を形成する（図３０Ａ）。例えば、絶縁層１１０上にレジストマスクを形成し、絶縁層１１０の当該レジストマスクと重ならない部分をエッチング法により除去することにより開口部１４１を形成できる。前述のように、絶縁層１１０の除去はエッチング法を用いることができ、例えばドライエッチング法を好適に用いることができる。
続いて、図２７Ａに示す工程と同様の工程を行い、開口部１４１を覆うように導電膜１０３ｆを形成する（図３０Ａ）。導電膜１０３ｆは、導電層１１２ａの上面と接する領域、絶縁層１１０の側面と接する領域、及び絶縁層１１０の上面と接する領域を有するように形成できる。
続いて、図２７Ｂ、及び図２７Ｃに示す工程と同様の工程を行い、導電層１０３、及び絶縁層１０５を順に形成する（図３０Ｂ）。ここで、図２７Ｃに示す絶縁膜１０５ｆが、図３０Ｂに示す絶縁層１０５に対応する。なお、この段階では導電層１１２ｂの形成は行わない。
続いて、図２５Ｃに示す工程と同様の工程を行い、開口部１４１を覆うように、導電膜１１２ｆを形成する（図３０Ｃ）。導電膜１１２ｆは、絶縁層１０５上に形成される。
続いて、導電膜１１２ｆを加工して、開口部１４３を有する導電層１１２ｂを形成する（図３１Ａ）。開口部１４３は、開口部１４１と重なる領域を有するように形成する。
開口部１４３を有する導電層１１２ｂの形成は、例えばフォトリソグラフィ法、及びエッチング法を用いて行うことができる。具体的には、導電膜１１２ｆ上にレジストマスクを形成し、導電膜１１２ｆの当該レジストマスクと重ならない部分をエッチング法により除去することにより、開口部１４３を有する導電層１１２ｂを形成できる。ここで、導電膜１１２ｆの加工による導電層１１２ｂの形成と、導電層１１２ｂへの開口部１４３の形成と、は同じ工程で行うことができる。つまり、導電層１１２ｂの形成と、導電層１１２ｂへの開口部１４３の形成と、は同一のレジストマスクを用いて行うことができる。なお、導電層１１２ｂの形成と、導電層１１２ｂへの開口部１４３の形成と、を異なる工程で行ってもよい。例えば、レジストマスクの形成、及び当該レジストマスクに基づく導電膜１１２ｆの加工を行って導電層１１２ｂを形成し、レジストマスクを除去した後、再度レジストマスクを形成する。その後、当該レジストマスクに基づいて導電層１１２ｂを加工することで開口部１４３を形成できる。なお、導電膜１１２ｆに開口部１４３を形成した後、開口部１４３を有する導電膜１１２ｆを加工して導電層１１２ｂを形成してもよい。
続いて、絶縁層１０５を加工することで、開口部１４５を形成する（図３１Ｂ）。開口部１４５は、開口部１４１の内部に位置し、導電層１１２ａに達するように形成される。開口部１４５を形成することにより、導電層１１２ａの開口部１４５と重なる領域が露出する。
開口部１４５は、例えばフォトリソグラフィ法、及びエッチング法を用いて形成できる。具体的には、絶縁層１０５上にレジストマスクを形成し、絶縁層１０５の当該レジストマスクと重ならない部分をエッチング法により除去することにより開口部１４５を形成できる。特に、絶縁層１０５の除去にドライエッチング法を用いると、開口部１４５を微細化できる。これにより、後の工程で形成する半導体層１０８が導電層１０３と接触してショートすることを防止でき好ましい。
続いて、図２８Ｂに示す工程と同様の工程を行い、開口部１４１、開口部１４３、及び開口部１４５を覆うように半導体膜１０８ｆを形成する（図３１Ｂ）。半導体膜１０８ｆは、導電層１１２ａの上面と接する領域、絶縁層１０５と接する領域、導電層１１２ｂの側面と接する領域、導電層１１２ｂの上面と接する領域、及び絶縁層１１０の上面と接する領域を有するように形成される。
続いて、図２９Ａ、及び図２９Ｂに示す工程と同様の工程を行い、半導体層１０８、絶縁層１０６、及び導電層１０４を順に形成する。これにより、トランジスタ１００を形成する（図３１Ｃ）。半導体層１０８は、開口部１４１の内部に位置する領域、開口部１４３の内部に位置する領域、及び開口部１４５の内部に位置する領域を有するように形成できる。半導体層１０８は、導電層１１２ａの上面と接する領域、絶縁層１０５と接する領域、導電層１１２ｂの上面と接する領域、及び導電層１１２ｂの側面と接する領域を有するように形成できる。
続いて、導電層１０４、及び絶縁層１０６を覆って、絶縁層１０７を形成する（図１１Ｂ、及び図１１Ｃ）。前述のように、絶縁層１０７の形成には、例えばＣＶＤ法を用いることができ、具体的にはＰＥＣＶＤ法を用いることができる。なお、例えばスパッタリング法を用いて絶縁層１０７を形成することもできる。
以上の工程により、本発明の一態様の半導体装置を作製できる。
図３０Ａ乃至図３１Ｃに示す半導体装置の作製方法では、絶縁層１０５を作製する際に異方性エッチングは行わず、絶縁層１０５の一部に対してのみエッチング処理を行う。よって、絶縁層１０５を薄くした場合であっても、絶縁層１０５に他の領域より膜厚が薄い領域が形成されることを抑制できる。これにより、絶縁層１０５を薄くしつつ、導電層１０３と半導体層１０８が接触してショートすることを防ぐことができる。絶縁層１０５を薄くすることにより、トランジスタ１００のバックゲート電極として機能する導電層１０３の電界を半導体層１０８に印加しやすくできる。
一方、図２５Ａ乃至図２９Ｂに示す半導体装置の作製方法では、導電層１１２ａの上面を露出させるために例えばフォトリソグラフィを用いる必要がない。よって、マスクの合わせ精度を考慮する必要がないため、開口部１４１を微細化できる。したがって、微細なサイズのトランジスタを作製できる。複数のトランジスタ１００を有する半導体装置を作製する場合、開口部１４１を微細化しても、当該複数のトランジスタ１００間で電気特性がばらつくこと、例えばチャネル長がばらつくことを抑制できる。
＜半導体装置の作製方法例３＞
以下では、図１５Ｂに示す半導体装置の作製方法の一例を、図３２Ａ乃至図３３Ｂを用いて説明する。図３２Ａ乃至図３３Ｂには、図１５Ｂに示す一点鎖線Ｃ１−Ｃ２間の断面図を示す。
まず、図２５Ａ乃至図２６Ａに示す工程と同様の工程を行い、基板１０２上に導電層１１２ａ＿１及び導電層１１２ａ＿２と、絶縁層１１０と、導電層１１２ｂ＿１及び導電層１１２ｂ＿２と、を順に形成する（図３２Ａ）。ここで、導電層１１２ａ＿１及び導電層１１２ａ＿２は、同一の導電膜を加工することにより形成できる。また、導電層１１２ｂ＿１及び導電層１１２ｂ＿２は、同一の導電膜を加工することにより形成できる。
続いて、導電層１１２ｂ＿２を加工することで、開口部１４３＿２を形成する（図３２Ａ）。開口部１４３＿２の形成は、図２６Ｂに示す開口部１４３の形成と同様の方法で行うことができる。
続いて、絶縁層１１０を加工することで、開口部１４１＿２を形成する（図３２Ａ）。開口部１４１＿２の形成は、図２６Ｃに示す開口部１４１の形成と同様の方法で行うことができる。
続いて、図２７Ａ乃至図２８Ａに示す工程と同様の工程を行い、開口部１４１＿２の内部に導電層１０３、及び絶縁層１０５を形成する（図３２Ｂ）。ここで、導電層１０３の形成工程、具体的には図２７Ａに示す導電膜１０３ｆに対する異方性エッチングに起因して、導電層１１２ａ＿２に図５に示すような凹部１２９が形成される場合がある。
絶縁層１０５は、開口部１４３＿２の内部に位置する領域を有するように形成される場合がある。また、導電層１１２ｂ＿１の側面の少なくとも一部、及び導電層１１２ｂ＿２の開口部１４３＿２と反対側の側面の少なくとも一部を覆うように、絶縁層１０５ａが形成される場合がある。例えば、導電層１１２ｂ＿１の側面と接する領域、及び導電層１１２ｂ＿２の開口部１４３＿２と反対側の側面と接する領域を有するように、絶縁層１０５ａが形成される場合がある。
続いて、導電層１１２ｂ＿１を加工することで開口部１４３＿１を形成し、絶縁層１１０を加工することで開口部１４１＿１を形成する（図３２Ｃ）。開口部１４３＿１の形成は、図２６Ｂに示す開口部１４３の形成と同様の方法で行うことができる。開口部１４１＿１の形成は、図２６Ｃに示す開口部１４１の形成と同様の方法で行うことができる。
続いて、図２８Ｂ乃至図２９Ｂに示す工程と同様の工程を行い、半導体層１０８＿１及び半導体層１０８＿２と、絶縁層１０６と、導電層１０４＿１及び導電層１０４＿２と、を順に形成する（図３３Ａ）。ここで、半導体層１０８＿１及び半導体層１０８＿２は、図２８Ｂに示す半導体膜１０８ｆを加工することで形成できる。また、導電層１０４＿１及び導電層１０４＿２は、同一の導電膜を加工することで形成できる。
続いて、導電層１０４、及び絶縁層１０６を覆って、絶縁層１０７を形成する（図３３Ａ）。前述のように、絶縁層１０７の形成には、例えばＣＶＤ法を用いることができ、具体的にはＰＥＣＶＤ法を用いることができる。なお、例えばスパッタリング法を用いて絶縁層１０７を形成することもできる。
続いて、絶縁層１０７上に絶縁層１０９を形成する（図３３Ａ）。絶縁層１０９として有機絶縁膜を用いる場合、絶縁層１０９の形成には例えばスピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、又はナイフコート等の湿式の成膜方法を用いることができる。絶縁層１０９として無機絶縁膜を用いる場合、絶縁層１０９の形成には例えばＣＶＤ法、又はスパッタリング法を用いることができる。
続いて、絶縁層１０９、絶縁層１０７、及び絶縁層１０６に、導電層１１２ｂ＿１に達する開口部１４６ａを形成する。また、絶縁層１０９、及び絶縁層１０７に、導電層１１２ｂ＿２に達する開口部１４６ｂを形成する（図３３Ｂ）。開口部１４６ａ、及び開口部１４６ｂは、並行して形成できる。
開口部１４６ａ、及び開口部１４６ｂは、例えばフォトリソグラフィ法、及びエッチング法を用いて形成できる。具体的には、絶縁層１０９上にレジストマスクを形成し、絶縁層１０９、絶縁層１０７、及び絶縁層１０５の当該レジストマスクと重ならない部分をエッチング法により除去することにより開口部１４６ａ、及び開口部１４６ｂを形成できる。特に、絶縁層１０９、絶縁層１０７、及び絶縁層１０５の除去にドライエッチング法を用いると、開口部１４６ａ、及び開口部１４６ｂを微細化でき好ましい。
続いて、開口部１４６ａの内部に位置する領域、及び開口部１４６ｂの内部に位置する領域を有するように、導電層１１９を形成する（図１５Ｂ）。導電層１１９は、開口部１４６ａの内部で導電層１１２ｂ＿１と接する領域、及び開口部１４６ｂの内部で導電層１０４＿２と接する領域を有するように形成できる。
例えば、開口部１４６ａの内部に位置する領域、及び開口部１４６ｂの内部に位置する領域を有するように、絶縁層１０９上に導電層１１９となる導電膜を形成し、当該導電膜を加工することにより導電層１１９を形成できる。導電層１１９となる導電膜の形成には、例えば、スパッタリング法、熱ＣＶＤ法（ＭＯＣＶＤ法を含む）、又はＡＬＤ法が好適である。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、引き回し配線として機能する導電層１１９を形成できる。
以上の工程により、図１５Ｂに示す半導体装置を作製できる。なお、開口部１４１＿１の内部には導電層１０３を形成せず、開口部１４１＿２の内部には導電層１０３を形成する。よって、導電層１１２ａ＿２に凹部が形成される場合であっても、導電層１１２ａ＿１には凹部が形成されない場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の表示装置について、図３４Ａ乃至図３４Ｇ、及び図３５Ａ乃至図３５Ｋを用いて説明する。
副画素の配列に特に限定はなく、様々な方法を適用できる。副画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列等が挙げられる。
本実施の形態で図に示す副画素の平面形状は、表示領域（又は受光領域）の平面形状に相当する。
なお、副画素の平面形状として、例えば、三角形、四角形（長方形、及び正方形を含む）、五角形等の多角形、これら多角形の角が丸い形状、楕円形、又は円形等が挙げられる。
副画素を構成する回路レイアウトは、図に示す副画素の範囲に限定されず、その外側に配置されていてもよい。
図３４Ａに示す画素２１には、Ｓストライプ配列が適用されている。図３４Ａに示す画素２１は、副画素２３ａ、副画素２３ｂ、及び副画素２３ｃの３種類の副画素で構成される。
図３４Ｂに示す画素２１は、角が丸い略台形又は略三角形の平面形状を有する副画素２３ａ及び副画素２３ｂと、角が丸い略四角形又は略六角形の平面形状を有する副画素２３ｃと、を有する。また、副画素２３ｂは、副画素２３ａよりも表示領域の面積が広い。このように、各副画素の形状及びサイズはそれぞれ独立に決定できる。例えば、信頼性の高い表示素子を有する副画素ほど、サイズを小さくできる。
図３４Ｃに示す画素２１ａ、及び画素２１ｂには、ペンタイル配列が適用されている。図３４Ｃでは、副画素２３ａ及び副画素２３ｂを有する画素２１ａと、副画素２３ｂ及び副画素２３ｃを有する画素２１ｂと、が交互に配置されている例を示す。
図３４Ｄ乃至図３４Ｆに示す画素２１ａ、及び画素２１ｂは、デルタ配列が適用されている。画素２１ａは上の行（１行目）に、２つの副画素（副画素２３ａ、及び副画素２３ｂ）を有し、下の行（２行目）に、１つの副画素（副画素２３ｃ）を有する。画素２１ｂは上の行（１行目）に、１つの副画素（副画素２３ｃ）を有し、下の行（２行目）に、２つの副画素（副画素２３ａ、副画素２３ｂ）を有する。
図３４Ｄは、各副画素が、角が丸い略四角形の平面形状を有する例であり、図３４Ｅは、各副画素が、円形の平面形状を有する例であり、図３４Ｆは、各副画素が、角が丸い略六角形の平面形状を有する例である。
図３４Ｆでは、各副画素が、最密に配列した六角形の領域の内側に配置されている。各副画素は、その１つの副画素に着目したとき、６つの副画素に囲まれるように、配置されている。また、同じ色の光を呈する副画素が隣り合わないように設けられる。例えば、副画素２３ａに着目したとき、これを囲むように３つの副画素２３ｂと３つの副画素２３ｃが、交互に配置されるように、それぞれの副画素が設けられる。
図３４Ｇは、各色の副画素がジグザグに配置されている例である。具体的には、平面視において、行方向に並ぶ２つの副画素（例えば、副画素２３ａと副画素２３ｂ、又は、副画素２３ｂと副画素２３ｃ）の上辺の位置がずれている。
図３４Ａ乃至図３４Ｇに示す各画素において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとすることが好ましい。なお、副画素の構成はこれに限られず、副画素が呈する色とその並び順は適宜決定できる。例えば、副画素２３ｂを赤色の光を呈する副画素Ｒとし、副画素２３ａを緑色の光を呈する副画素Ｇとしてもよい。
フォトリソグラフィ法では、加工するパターンが微細になるほど、光の回折の影響を無視できなくなるため、露光によりフォトマスクのパターンを転写する際に忠実性が損なわれ、レジストマスクを所望の形状に加工することが困難になる。そのため、フォトマスクのパターンが矩形であっても、角が丸まったパターンが形成されやすい。したがって、副画素の平面形状が、多角形の角が丸い形状、楕円形、又は円形等になることがある。
なお、副画素の平面形状を所望の形状とするために、設計パターンと、転写パターンとが、一致するように、あらかじめマスクパターンを補正する技術（ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）技術）を用いてもよい。具体的には、ＯＰＣ技術では、例えばマスクパターン上の図形コーナー部に補正用のパターンを追加する。
図３５Ａ乃至図３５Ｉに示すように、画素は副画素を４種類有する構成とすることができる。
図３５Ａ乃至図３５Ｃに示す画素２１は、ストライプ配列が適用されている。
図３５Ａは、各副画素が、長方形の平面形状を有する例であり、図３５Ｂは、各副画素が、２つの半円と長方形をつなげた平面形状を有する例であり、図３５Ｃは、各副画素が、楕円形の平面形状を有する例である。
図３５Ｄ乃至図３５Ｆに示す画素２１は、マトリクス配列が適用されている。
図３５Ｄは、各副画素が、正方形の平面形状を有する例であり、図３５Ｅは、各副画素が、角が丸い略正方形の平面形状を有する例であり、図３５Ｆは、各副画素が、円形の平面形状を有する例である。
図３５Ｇ、及び図３５Ｈでは、１つの画素２１が、２行３列で構成されている例を示す。
図３５Ｇに示す画素２１は、上の行（１行目）に、３つの副画素（副画素２３ａ、副画素２３ｂ、及び副画素２３ｃ）を有し、下の行（２行目）に、１つの副画素（副画素２３ｄ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａを有し、中央の列（２列目）に副画素２３ｂを有し、右の列（３列目）に副画素２３ｃを有し、さらに、この３列にわたって、副画素２３ｄを有する。
図３５Ｈに示す画素２１は、上の行（１行目）に、３つの副画素（副画素２３ａ、副画素２３ｂ、及び副画素２３ｃ）を有し、下の行（２行目）に、３つの副画素２３ｄを有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ及び副画素２３ｄを有し、中央の列（２列目）に副画素２３ｂ及び副画素２３ｄを有し、右の列（３列目）に副画素２３ｃ及び副画素２３ｄを有する。図３５Ｈに示すように、上の行と下の行との副画素の配置を揃える構成とすることで、例えば作製プロセスで生じうるゴミを効率良く除去することが可能となる。したがって、表示品位の高い表示装置を提供できる。
図３５Ｉでは、１つの画素２１が、３行２列で構成されている例を示す。
図３５Ｉに示す画素２１は、上の行（１行目）に、副画素２３ａを有し、中央の行（２行目）に、副画素２３ｂを有し、１行目から２行目にわたって副画素２３ｃを有し、下の行（３行目）に、１つの副画素（副画素２３ｄ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ、及び副画素２３ｂを有し、右の列（２列目）に副画素２３ｃを有し、さらに、この２列にわたって、副画素２３ｄを有する。
図３５Ａ乃至図３５Ｉに示す画素２１は、副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄの４つの副画素で構成される。
副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄは、それぞれ異なる色の光を呈する構成とすることができる。副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄとして、Ｒ、Ｇ、Ｂ、白色（Ｗ）の４色の副画素、Ｒ、Ｇ、Ｂ、Ｙの４色の副画素、又は、Ｒ、Ｇ、Ｂ、赤外光（ＩＲ）の副画素等が挙げられる。
図３５Ａ乃至図３５Ｉに示す各画素２１において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとし、副画素２３ｄを白色の光を呈する副画素Ｗ、黄色の光を呈する副画素Ｙ、又は近赤外光を呈する副画素ＩＲのいずれかとすることが好ましい。このような構成とする場合、図３５Ｇ及び図３５Ｈに示す画素２１では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図３５Ｉに示す画素２１では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
画素２１は、受光素子を有する副画素を有してもよい。
図３５Ａ乃至図３５Ｉに示す各画素２１において、副画素２３ａ乃至副画素２３ｄのいずれか一つを、受光素子を有する副画素としてもよい。
図３５Ａ乃至図３５Ｉに示す各画素２１において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとし、副画素２３ｄを、受光素子を有する副画素Ｓとすることが好ましい。このような構成とする場合、図３５Ｇ及び図３５Ｈに示す画素２１では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図３５Ｉに示す画素２１では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
受光素子を有する副画素Ｓが検出する光の波長は特に限定されない。副画素Ｓは、可視光及び赤外光の一方又は双方を検出する構成とすることができる。
図３５Ｊ、及び図３５Ｋに示すように、画素は副画素を５種類有する構成とすることができる。
図３５Ｊでは、１つの画素２１が、２行３列で構成されている例を示す。
図３５Ｊに示す画素２１は、上の行（１行目）に、３つの副画素（副画素２３ａ、副画素２３ｂ、及び副画素２３ｃ）を有し、下の行（２行目）に、２つの副画素（副画素２３ｄ、及び副画素２３ｅ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ、及び副画素２３ｄを有し、中央の列（２列目）に副画素２３ｂを有し、右の列（３列目）に副画素２３ｃを有し、さらに、２列目から３列目にわたって、副画素２３ｅを有する。
図３５Ｋでは、１つの画素２１が、３行２列で構成されている例を示す。
図３５Ｋに示す画素２１は、上の行（１行目）に、副画素２３ａを有し、中央の行（２行目）に、副画素２３ｂを有し、１行目から２行目にわたって副画素２３ｃを有し、下の行（３行目）に、２つの副画素（副画素２３ｄ、及び副画素２３ｅ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ、副画素２３ｂ、及び副画素２３ｄを有し、右の列（２列目）に副画素２３ｃ、及び副画素２３ｅを有する。
図３５Ｊ及び図３５Ｋに示す各画素２１において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとすることが好ましい。このような構成とする場合、図３５Ｊに示す画素２１では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図３５Ｋに示す画素２１では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
図３５Ｊ及び図３５Ｋに示す各画素２１において、例えば、副画素２３ｄと副画素２３ｅのうち、少なくとも一方に、受光素子を有する副画素Ｓを適用することが好ましい。副画素２３ｄと副画素２３ｅの両方に受光素子を用いる場合、受光素子の構成が互いに異なっていてもよい。例えば、互いに検出する光の波長域が少なくとも一部が異なっていてもよい。具体的には、副画素２３ｄと副画素２３ｅのうち、一方は主に可視光を検出する受光素子を有し、他方は主に赤外光を検出する受光素子を有してもよい。
図３５Ｊ及び図３５Ｋに示す各画素２１において、例えば、副画素２３ｄと副画素２３ｅのうち、一方に、受光素子を有する副画素Ｓを適用し、他方に、光源として用いることが可能な発光素子を有する副画素を適用することが好ましい。例えば、副画素２３ｄと副画素２３ｅのうち、一方は赤外光を呈する副画素ＩＲとし、他方は赤外光を検出する受光素子を有する副画素Ｓとすることが好ましい。
副画素Ｒ、Ｇ、Ｂ、ＩＲ、Ｓを有する画素では、副画素Ｒ、Ｇ、Ｂを用いて画像を表示しながら、副画素ＩＲを光源として用いて、副画素Ｓにて副画素ＩＲが発する赤外光の反射光を検出できる。
以上のように、本発明の一態様の表示装置は、表示素子を有する副画素からなる構成の画素について、様々なレイアウトを適用できる。また、本発明の一態様の表示装置は、画素に発光素子と受光素子との双方を有する構成を適用できる。この場合においても、様々なレイアウトを適用できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態３）
本実施の形態では、本発明の一態様の表示装置について説明する。
本実施の形態の表示装置は、解像度の高い表示装置又は大型の表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、テレビジョン装置、デスクトップ型若しくはノート型のコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、及び、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、及び、音響再生装置の表示部に用いることができる。
本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型等の情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）等のＶＲ向け機器、及び、メガネ型のＡＲ向け機器等の頭部に装着可能なウェアラブル機器の表示部に用いることができる。
本発明の一態様の半導体装置は、表示装置、又は、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとして、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）若しくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式若しくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
本実施の形態の表示装置はタッチパネルとしての機能を有していてもよい。例えば、表示装置には、指等の被検知体の近接又は接触を検知できる様々な検知素子（センサ素子ともいえる）を適用することができる。
センサの方式として、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、及び、感圧方式が挙げられる。
静電容量方式として、例えば、表面型静電容量方式、投影型静電容量方式がある。また、投影型静電容量方式として、例えば、自己容量方式、相互容量方式がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。
タッチパネルとして、例えば、アウトセル型、オンセル型、及び、インセル型が挙げられる。なお、インセル型のタッチパネルは、表示素子を支持する基板と対向基板のうち一方又は双方に、検知素子を構成する電極が設けられた構成をいう。
［表示装置１０Ａ］
図３６は、表示装置１０Ａの構成例を示す斜視図である。
表示装置１０Ａは、基板１５２と基板１０２とが貼り合わされた構成を有する。図３６では、基板１５２を破線で示している。
表示装置１０Ａは、表示部１６２、接続部１４０、回路部１６４、及び導電層１６５等を有する。図３６では表示装置１０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図３６に示す構成は、表示装置１０Ａと、ＩＣと、ＦＰＣと、を有する表示モジュールということもできる。
接続部１４０は、表示部１６２の外側に設けられる。接続部１４０は、表示部１６２の一辺又は複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図３６では、表示部の四辺を囲むように接続部１４０が設けられている例を示す。接続部１４０では、表示素子の共通電極と、導電層とが電気的に接続されており、共通電極に電位を供給することができる。
回路部１６４は、例えば走査線駆動回路（ゲートドライバともいう）を有する。また、回路部１６４は、走査線駆動回路及び信号線駆動回路（ソースドライバともいう）の双方を有していてもよい。
導電層１６５は、表示部１６２及び回路部１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から導電層１６５に入力される、又はＩＣ１７３から導電層１６５に入力される。
図３６では、ＣＯＧ方式又はＣＯＦ方式等により、基板１０２にＩＣ１７３が設けられている例を示す。ＩＣ１７３には、例えば、走査線駆動回路及び信号線駆動回路のうち一方又は双方を有するＩＣを適用できる。なお、表示装置１０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、例えばＣＯＦ方式により、ＦＰＣに実装してもよい。
本発明の一態様の半導体装置は、例えば、表示装置１０Ａの表示部１６２及び回路部１６４の一方又は双方に適用することができる。表示装置が有するトランジスタのチャネル形成領域には酸化物半導体（ＯＳ）を好適に用いることができる。ＯＳトランジスタを用いることにより、消費電力の低い表示装置とすることができる。また、本発明の一態様である半導体装置を表示部１６２及び回路部１６４の双方に用いる、つまり表示装置が有するトランジスタの全てをＯＳトランジスタとすることもできる。このように表示装置が有するトランジスタの全てをＯＳトランジスタとすることで、製造コストを低く抑えることができるといった効果を奏する。
例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、本発明の一態様の半導体装置は、電気特性が良好であるため、表示装置に用いることで表示装置の信頼性を高めることができる。
表示部１６２は、表示装置１０Ａにおける画像を表示する領域であり、周期的に配列された複数の画素２１を有する。図３６には、１つの画素２１の拡大図を示している。
本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
図３６に示す画素２１は、赤色の光を呈する副画素２３Ｒ、緑色の光を呈する副画素２３Ｇ、及び、青色の光を呈する副画素２３Ｂを有する。なお、１つの画素が有する副画素の数は特に限定されない。
副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂは、それぞれ、表示素子と、当該表示素子の駆動を制御する回路と、を有する。
表示素子として、様々な素子を用いることができ、例えば、発光素子及び液晶素子が挙げられる。その他、シャッター方式又は光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、又は電子粉流体（登録商標）方式等を適用した表示素子等を用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。
図３７Ａに、表示装置１０Ａの、ＦＰＣ１７２を含む領域の一部、回路部１６４の一部、表示部１６２の一部、接続部１４０の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
図３７Ａに示す表示装置１０Ａは、基板１０２と基板１５２の間に、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、トランジスタ２０５Ｂ、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ等を有する。発光素子６０Ｒは、赤色の光を呈する副画素２３Ｒが有する表示素子であり、発光素子６０Ｇは、緑色の光を呈する副画素２３Ｇが有する表示素子であり、発光素子６０Ｂは、青色の光を呈する副画素２３Ｂが有する表示素子である。なお、実施の形態１の発光素子６０の説明は、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂに適用できる。
表示装置１０Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
表示装置１０Ａは、トップエミッション型である。トップエミッション型は、例えばトランジスタを発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。
トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂは、いずれも基板１０２上に形成されている。これらのトランジスタは、同じ材料を用いて、同じ工程で作製することができる。なお、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂで異なる構造のトランジスタを用いてもよい。
本実施の形態では、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、トランジスタ２０５Ｂには、ＯＳトランジスタを用いる例を示す。トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、トランジスタ２０５Ｂには、本発明の一態様のトランジスタを用いることができる。つまり、表示装置１０Ａは、表示部１６２及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６２に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。
具体的には、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、トランジスタ２０５Ｂは、それぞれ、ゲートとして機能する導電層１０４、ゲート絶縁層として機能する絶縁層１０６、バックゲートとして機能する導電層１０３、バックゲート絶縁層として機能する絶縁層１０５、ソース及びドレインとして機能する導電層１１２ａ及び導電層１１２ｂ、金属酸化物を有する半導体層１０８、並びに、絶縁層１１０を有する。また、導電層１１２ｂの側面の少なくとも一部を覆うように、絶縁層１０５ａが設けられる場合がある。絶縁層１０５ａは、導電層１１２ｂの側面と接する領域を有することができる。図３７Ａでは、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、の３層積層構造である例を示している。以降の図面でも、絶縁層１１０が３層積層構造である例を示す。
図３７Ａでは、同じ導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。以降の図面においても同様とする。絶縁層１１０は、導電層１１２ａの端部を覆うように設けられる。導電層１１２ｂは、絶縁層１１０上に設けられる。絶縁層１０６は、導電層１０４と半導体層１０８との間に設けられる。
なお、本実施の形態の表示装置が有するトランジスタは、本発明の一態様のトランジスタのみに限定されない。例えば、本発明の一態様のトランジスタと、他の構造のトランジスタと、を組み合わせて有していてもよい。
本実施の形態の表示装置は、例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタのいずれか一以上を有していてもよい。本実施の形態の表示装置が有するトランジスタは、トップゲート型又はボトムゲート型のいずれとしてもよい。又は、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。また、本実施の形態の表示装置は、Ｓｉトランジスタを有していてもよい。
回路部１６４が有するトランジスタと、表示部１６２が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。回路部１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、表示部１６２が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂを覆うように、絶縁層１０７が設けられ、絶縁層１０７上に絶縁層２３５が設けられている。
実施の形態１で示したように、絶縁層１０７は、トランジスタの保護層として機能することが好ましい。絶縁層１０７には、水及び水素等の不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層１０７をバリア層として機能させることができる。このような構成とすることで、トランジスタに外部から不純物が拡散することを効果的に抑制でき、表示装置の信頼性を高めることができる。
絶縁層２３５は、平坦化層としての機能を有することが好ましく、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。また、絶縁層２３５を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。絶縁層２３５の最表層は、エッチング保護層としての機能を有することが好ましい。これにより、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂ等の加工時に、絶縁層２３５に凹部が形成されることを抑制することができる。又は、絶縁層２３５には、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂ等の加工時に、凹部が設けられてもよい。
絶縁層２３５上に、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂが設けられている。
発光素子６０Ｒは、絶縁層２３５上の画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３Ｒと、ＥＬ層１１３Ｒ上の共通電極１１５と、を有する。図３７Ａに示す発光素子６０Ｒは、赤色の光（Ｒ）を発する。ＥＬ層１１３Ｒは、赤色の光を発する発光層を有する。
発光素子６０Ｇは、絶縁層２３５上の画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３Ｇと、ＥＬ層１１３Ｇ上の共通電極１１５と、を有する。図３７Ａに示す発光素子６０Ｇは、緑色の光（Ｇ）を発する。ＥＬ層１１３Ｇは、緑色の光を発する発光層を有する。
発光素子６０Ｂは、絶縁層２３５上の画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３Ｂと、ＥＬ層１１３Ｂ上の共通電極１１５と、を有する。図３７Ａに示す発光素子６０Ｂは、青色の光（Ｂ）を発する。ＥＬ層１１３Ｂは、青色の光を発する発光層を有する。
なお、図３７Ａでは、ＥＬ層１１３Ｒ、ＥＬ層１１３Ｇ、及びＥＬ層１１３Ｂを全て同じ厚さで示すが、これに限られない。ＥＬ層１１３Ｒ、ＥＬ層１１３Ｇ、及びＥＬ層１１３Ｂのそれぞれの厚さは異なっていてもよい。例えば、ＥＬ層１１３Ｒ、ＥＬ層１１３Ｇ、及びＥＬ層１１３Ｂは、それぞれの発する光が強まる光路長となるように、厚さを設定することが好ましい。これにより、マイクロキャビティ構造を実現し、各発光素子から射出される光の色純度を高めることができる。
画素電極１１１Ｒは、絶縁層１０６、絶縁層１０７、及び絶縁層２３５に設けられた開口部を介して、トランジスタ２０５Ｒが有する導電層１１２ｂと電気的に接続されている。同様に、画素電極１１１Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと電気的に接続され、画素電極１１１Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続されている。
画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂのそれぞれの端部は、絶縁層２３７によって覆われている。絶縁層２３７は、隔壁として機能する。絶縁層２３７は、無機絶縁材料及び有機絶縁材料の一方又は双方を用いて、単層構造又は積層構造で設けることができる。絶縁層２３７には、例えば、絶縁層１０７に用いることができる材料及び絶縁層２３５に用いることができる材料を適用できる。絶縁層２３７により、画素電極と共通電極とを電気的に絶縁することができる。また、絶縁層２３７により、隣接する発光素子同士を電気的に絶縁することができる。
絶縁層２３７は、少なくとも表示部１６２に設けられる。絶縁層２３７は、表示部１６２だけでなく、接続部１４０及び回路部１６４に設けられていてもよい。また、絶縁層２３７は、表示装置１０Ａの端部にまで設けられていてもよい。
共通電極１１５は、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂに共通して設けられる一続きの膜である。複数の発光素子が共通して有する共通電極１１５は、接続部１４０に設けられた導電層１８３と電気的に接続される。導電層１８３には、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂと同じ材料及び同じ工程で形成された導電層を用いることが好ましい。
本発明の一態様の表示装置において、画素電極と共通電極のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。
光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層との間に当該電極を配置することが好ましい。つまり、ＥＬ層の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。
発光素子の一対の電極を形成する材料として、金属、合金、電気伝導性化合物、及びこれらの混合物等を適宜用いることができる。当該材料として、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、及びネオジム等の金属、並びにこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料として、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物等を挙げることができる。また、当該材料として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料として、上記例示のない元素周期表の第１族又は第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウム等の希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。
発光素子には、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光素子が有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）であることが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）であることが好ましい。発光素子がマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光素子から射出される光を強めることができる。
透明電極の光の透過率は、４０％以上とする。例えば、発光素子の透明電極には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の抵抗率は、１×１０−２Ωｃｍ以下が好ましい。
ＥＬ層１１３Ｒ、ＥＬ層１１３Ｇ、及びＥＬ層１１３Ｂは、それぞれ、島状に設けられている。図３７Ａでは、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｇの端部とが重なっており、隣り合うＥＬ層１１３Ｇの端部とＥＬ層１１３Ｂの端部とが重なっており、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｂの端部とが重なっている。ファインメタルマスクを用いて島状のＥＬ層を成膜する場合、図３７Ａに示すように、隣り合うＥＬ層の端部同士が重なることがあるが、これに限られない。つまり、隣り合うＥＬ層同士は重ならず、互いに離隔されていてもよい。また、表示装置において、隣り合うＥＬ層同士が重なっている部分と、隣り合うＥＬ層同士が重ならず離隔されている部分と、の双方が存在してもよい。
ＥＬ層１１３Ｒ、ＥＬ層１１３Ｇ、及びＥＬ層１１３Ｂは、それぞれ、少なくとも発光層を有する。発光層は、１種又は複数種の発光物質を有する。発光物質として、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、又は赤色等の発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
発光物質として、蛍光材料、燐光材料、ＴＡＤＦ材料、及び量子ドット材料等が挙げられる。
発光層は、発光物質（ゲスト材料）に加えて、１種又は複数種の有機化合物（ホスト材料、アシスト材料等）を有していてもよい。１種又は複数種の有機化合物として、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方又は双方を用いることができる。また、１種又は複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、又はＴＡＤＦ材料を用いてもよい。
発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料及び電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率良く得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率良く発光を得ることができる。この構成により、発光素子の高効率、低電圧駆動、長寿命を同時に実現できる。
ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つ又は複数を有することができる。その他、ＥＬ層は、バイポーラ性の物質及びＴＡＤＦ材料の一方又は双方を含んでいてもよい。
発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、又は塗布法等の方法で形成することができる。
発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を小さくすることができるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼んでもよい。
図３７Ａにおいて、タンデム構造の発光素子を用いる場合、ＥＬ層１１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。
発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ上には保護層１３１が設けられている。保護層１３１と基板１５２は接着層１４２を介して接着されている。基板１５２には、遮光層１１７が設けられている。発光素子の封止には、例えば、固体封止構造又は中空封止構造が適用できる。図３７Ａでは、基板１５２と基板１０２との間の空間が、接着層１４２で充填されており、固体封止構造が適用されている。又は、当該空間を不活性ガス（窒素又はアルゴン等）で充填し、中空封止構造を適用してもよい。このとき、接着層１４２は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４２とは異なる樹脂で充填してもよい。
保護層１３１は、少なくとも表示部１６２に設けられており、表示部１６２全体を覆うように設けられていることが好ましい。保護層１３１は、表示部１６２だけでなく、接続部１４０及び回路部１６４を覆うように設けられていることが好ましい。また、保護層１３１は、表示装置１０Ａの端部にまで設けられていることが好ましい。一方で、接続部１９７には、ＦＰＣ１７２と導電層１６６とを電気的に接続させるため、保護層１３１が設けられていない部分が生じる。
発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ上に保護層１３１を設けることで、発光素子の信頼性を高めることができる。
保護層１３１は単層構造でもよく、２層以上の積層構造であってもよい。また、保護層１３１の導電性は問わない。保護層１３１として、絶縁膜、半導体膜、及び、導電膜の少なくとも一種を用いることができる。
保護層１３１が無機膜を有することで、共通電極１１５の酸化を防止する、発光素子に不純物（水分及び酸素等）が入り込むことを抑制する、等、発光素子の劣化を抑制し、表示装置の信頼性を高めることができる。
保護層１３１には、１層以上の無機絶縁層を有することが好ましい。保護層１３１は、絶縁層１１０に用いることができる材料を用いることができる。特に、保護層１３１は、窒化物又は窒化酸化物を用いることが好ましく、窒化物を用いることがより好ましい。
保護層１３１には、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、又はＩＧＺＯ等を含む無機膜を用いることもできる。当該無機膜は、高抵抗であることが好ましく、具体的には、共通電極１１５よりも高抵抗であることが好ましい。当該無機膜は、さらに窒素を含んでいてもよい。
発光素子の発光を、保護層１３１を介して取り出す場合、保護層１３１は、可視光に対する透過性が高いことが好ましい。例えば、ＩＴＯ、ＩＧＺＯ、及び、酸化アルミニウムは、それぞれ、可視光に対する透過性が高い無機材料であるため、好ましい。
保護層１３１として、例えば、酸化アルミニウム膜と、酸化アルミニウム膜上の窒化シリコン膜と、の積層構造、又は、酸化アルミニウム膜と、酸化アルミニウム膜上のＩＧＺＯ膜と、の積層構造を用いることができる。当該積層構造を用いることで、不純物（水及び酸素等）がＥＬ層側に入り込むことを抑制できる。
さらに、保護層１３１は、有機膜を有していてもよい。例えば、保護層１３１は、有機膜と無機膜の双方を有していてもよい。保護層１３１に用いることができる有機膜として、例えば、絶縁層２３５に用いることができる有機絶縁膜が挙げられる。
基板１０２の、基板１５２が重ならない領域には、接続部１９７が設けられている。接続部１９７では、導電層１６５が、導電層１６６及び接続層２４２を介してＦＰＣ１７２と電気的に接続されている。導電層１６５は、導電層１１２ｂと同じ導電膜を加工して得られた導電層とすることができる。導電層１６６は、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂと同一の導電膜を加工して得られた導電層とすることができる。導電層１６５と導電層１６６との接続部には、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂと導電層１１２ｂとの接続部と同様の構成を適用できる。具体的には、図３７Ａでは、導電層１６５の上層に開口部が設けられ、当該開口部を介して、導電層１６６が導電層１６５の上面と接する例を示している。接続部１９７の上面では、導電層１６６が露出している。これにより、接続部１９７とＦＰＣ１７２とを接続層２４２を介して電気的に接続することができる。
表示装置１０Ａは、トップエミッション型である。発光素子が発する光は、基板１５２側に射出される。基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂは可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
基板１５２の基板１０２側の面には、遮光層１１７を設けることが好ましい。遮光層１１７は、隣り合う発光素子の間、接続部１４０、及び、回路部１６４等に設けることができる。
基板１５２の基板１０２側の面、又は、保護層１３１上に、カラーフィルタ等の着色層を設けてもよい。発光素子に重ねてカラーフィルタを設けると、画素から射出される光の色純度を高めることができる。
着色層は特定の波長域の光を選択的に透過し、他の波長域の光を吸収する有色層である。例えば、赤色の波長域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長域の光を透過する緑色（Ｇ）のカラーフィルタ、及び青色の波長域の光を透過する青色（Ｂ）のカラーフィルタ等を用いることができる。各着色層には、金属材料、樹脂材料、顔料、染料のうち一つ又は複数を用いることができる。着色層は、印刷法、インクジェット法、又はフォトリソグラフィ法を用いたエッチング方法等でそれぞれ所望の位置に形成する。
基板１５２の外側（基板１０２とは反対側の面）には各種光学部材を配置することができる。光学部材として、例えば、偏光板、位相差板、光拡散層（例えば拡散フィルム）、反射防止層、及び集光フィルムが挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、又は衝撃吸収層等の表面保護層を配置してもよい。例えば、表面保護層として、ガラス層又はシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制することができ、好ましい。また、表面保護層として、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム（ＡｌＯｘ）、ポリエステル系材料、又はポリカーボネート系材料等を用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。
基板１０２及び基板１５２として、それぞれ、ガラス、石英、セラミックス、サファイア、樹脂、金属、合金、半導体等を用いることができる。発光素子からの光を取り出す側の基板には、該光を透過する材料を用いる。基板１０２及び基板１５２に可撓性を有する材料を用いると、表示装置の可撓性を高め、フレキシブルディスプレイを実現することができる。また、基板１０２及び基板１５２の少なくとも一方として偏光板を用いてもよい。
基板１０２及び基板１５２として、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１０２及び基板１５２の少なくとも一方に、可撓性を有する程度の厚さのガラスを用いてもよい。
なお、表示装置に円偏光板を重ねる場合、表示装置が有する基板には、光学等方性の高い基板を用いることが好ましい。光学等方性が高い基板は、複屈折が小さい（複屈折量が小さい、ともいえる）。光学等方性が高いフィルムとして、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。
接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、又は嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤としてエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、及びＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、例えば接着シートを用いてもよい。
接続層２４２として、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、又は異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）等を用いることができる。
［表示装置１０Ｂ］
図３７Ｂに、表示装置１０Ｂの表示部１６２の断面の一例を示す。表示装置１０Ｂは、各色の副画素に、共通のＥＬ層１１３を有する発光素子と、着色層（カラーフィルタ）と、が用いられている点で、表示装置１０Ａと主に異なる。図３７Ｂに示す構成は、図３７Ａに示す、ＦＰＣ１７２を含む領域、回路部１６４、表示部１６２の基板１０２から絶縁層２３５までの積層構造、接続部１４０、及び、端部の構成と、組み合わせることができる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を適宜省略する。
図３７Ｂに示す表示装置１０Ｂは、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
発光素子６０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子６０Ｒの発光は、着色層１３２Ｒを介して表示装置１０Ｂの外部に赤色の光として取り出される。
発光素子６０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子６０Ｇの発光は、着色層１３２Ｇを介して表示装置１０Ｂの外部に緑色の光として取り出される。
発光素子６０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子６０Ｂの発光は、着色層１３２Ｂを介して表示装置１０Ｂの外部に青色の光として取り出される。
発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、ＥＬ層１１３と、共通電極１１５と、をそれぞれ共有して有する。各色の副画素に共通のＥＬ層１１３を設ける構成は、各色の副画素にそれぞれ異なるＥＬ層を設ける構成に比べて、作製工程数の削減が可能である。
例えば、図３７Ｂに示す発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、白色の光を発する。発光素子６０Ｒが発する白色の光は着色層１３２Ｒを透過し、発光素子６０Ｇが発する白色の光は着色層１３２Ｇを透過し、発光素子６０Ｂが発する白色の光は着色層１３２Ｂを透過する。これにより、所望の色の光を得ることができる。
白色の光を発する発光素子は、２つ以上の発光層を含むことが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の発光色が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光素子全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層の発光色が合わさることで、発光素子全体として白色発光する構成とすればよい。
ＥＬ層１１３は、例えば、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。ＥＬ層１１３は、例えば、黄色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。又は、ＥＬ層１１３は、例えば、赤色の光を発する発光層、緑色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。
白色の光を発する発光素子には、タンデム構造を用いることが好ましい。具体的には、黄色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、赤色と緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、青色の光を発する発光ユニットと、黄色、黄緑色、又は緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとをこの順で有する３段タンデム構造、又は、青色の光を発する発光ユニットと、黄色、黄緑色、又は緑色の光と、赤色の光とを発する発光ユニットと、青色の光を発する発光ユニットと、をこの順で有する３段タンデム構造等を適用することができる。例えば、発光ユニットの積層数と色の順番として、陽極側から、Ｂ、Ｙの２段構造、Ｂと発光ユニットＸとの２段構造、Ｂ、Ｙ、Ｂの３段構造、Ｂ、Ｘ、Ｂの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番として、陽極側から、Ｒ、Ｙの２層構造、Ｒ、Ｇの２層構造、Ｇ、Ｒの２層構造、Ｇ、Ｒ、Ｇの３層構造、又は、Ｒ、Ｇ、Ｒの３層構造等とすることができる。また、２つの発光層の間に他の層が設けられていてもよい。
なお、マイクロキャビティ構造を適用することで、白色の光を発する構成の発光素子は、赤色、緑色、又は青色等の特定の波長の光が強められて発光する場合もある。
又は、例えば、図３７Ｂに示す発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、青色の光を発する。このとき、ＥＬ層１１３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素２３Ｂにおいては、発光素子６０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素２３Ｒ及び緑色の光を呈する副画素２３Ｇにおいては、発光素子６０Ｒ又は発光素子６０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子６０Ｒ又は発光素子６０Ｇが発する青色の光をより長波長の光に変換し、赤色又は緑色の光を取り出すことができる。さらに、発光素子６０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子６０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。発光素子が発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
［表示装置１０Ｃ］
図３８に示す表示装置１０Ｃは、ボトムエミッション型の表示装置である点で、表示装置１０Ｂと主に相違する。
発光素子が発する光は、基板１０２側に射出される。基板１０２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
基板１０２とトランジスタとの間には、遮光層１１７を形成することが好ましい。図３８では、基板１０２上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂ等が設けられている例を示す。また、絶縁層１０７上に、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。
着色層１３２Ｒと重なる発光素子６０Ｒは、画素電極１１１Ｒと、ＥＬ層１１３と、共通電極１１５と、を有する。
着色層１３２Ｇと重なる発光素子６０Ｇは、画素電極１１１Ｇと、ＥＬ層１１３と、共通電極１１５と、を有する。
着色層１３２Ｂと重なる発光素子６０Ｂは、画素電極１１１Ｂと、ＥＬ層１１３と、共通電極１１５と、を有する。
画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に例えば電気抵抗率の低い金属を用いることができるため、共通電極１１５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、又は、画素のサイズを小さくすることができる。
［表示装置１０Ｄ］
図３９Ａに示す表示装置１０Ｄは、受光素子６１を有する点で、表示装置１０Ａと主に相違する。
表示装置１０Ｄは、画素に、発光素子と受光素子を有する。表示装置１０Ｄにおいて、発光素子として有機ＥＬ素子を用い、受光素子として有機フォトダイオードを用いることが好ましい。有機ＥＬ素子及び有機フォトダイオードは、同一基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。
画素に、発光素子及び受光素子を有する表示装置１０Ｄでは、画素が受光機能を有するため、画像を表示しながら、対象物の接触又は近接を検出することができる。したがって、表示部１６２は、画像表示機能に加えて、撮像機能及びセンシング機能の一方又は双方を有する。例えば、表示装置１０Ｄが有する副画素全てで画像を表示するだけでなく、一部の副画素は、光源としての光を呈し、他の一部の副画素で光検出を行い、残りの副画素で画像を表示することもできる。
したがって、表示装置１０Ｄと別に受光部及び光源を設けなくてもよく、電子機器の部品点数を削減することができる。例えば、電子機器に設けられる生体認証装置、又はスクロール等を行うための静電容量方式のタッチパネル等を別途設ける必要がない。したがって、表示装置１０Ｄを用いることで、製造コストが低減された電子機器を提供することができる。
受光素子をイメージセンサに用いる場合、表示装置１０Ｄは、受光素子を用いて、画像を撮像することができる。例えば、イメージセンサを用いて、指紋、掌紋、虹彩、脈形状（静脈形状、動脈形状を含む）、又は顔等を用いた個人認証のための撮像を行うことができる。
受光素子は、タッチセンサ（ダイレクトタッチセンサともいう）又は非接触センサ（ホバーセンサ、ホバータッチセンサ、タッチレスセンサともいう）等に用いることができる。タッチセンサは、表示装置と、対象物（指、手、又はペン等）とが、直接接することで、対象物を検出できる。また、非接触センサは、対象物が表示装置に接触しなくても、当該対象物を検出することができる。
受光素子６１は、絶縁層２３５上の画素電極１１１Ｓと、画素電極１１１Ｓ上の機能層１１３Ｓと、機能層１１３Ｓ上の共通電極１１５と、を有する。機能層１１３Ｓには、表示装置１０Ｄの外部から光Ｌｉｎが入射する。
画素電極１１１Ｓは、絶縁層１０６、絶縁層１０７、及び絶縁層２３５に設けられた開口部を介して、トランジスタ２０５Ｓが有する導電層１１２ｂと電気的に接続されている。
画素電極１１１Ｓの端部は、絶縁層２３７によって覆われている。
共通電極１１５は、受光素子６１、発光素子６０Ｒ（図示しない）、発光素子６０Ｇ、及び、発光素子６０Ｂに共通して設けられる一続きの膜である。発光素子と受光素子とが共通して有する共通電極１１５は、接続部１４０に設けられた導電層１８３と電気的に接続される。
機能層１１３Ｓは、少なくとも活性層（光電変換層ともいう）を有する。活性層は、半導体を含む。当該半導体として、シリコン等の無機半導体、及び有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光層と、活性層と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。
機能層１１３Ｓは、活性層以外の層として、正孔輸送性の高い物質、電子輸送性の高い物質、又はバイポーラ性の物質等を含む層をさらに有していてもよい。また、上記に限られず、正孔注入性の高い物質、正孔ブロック材料、電子注入性の高い物質、又は電子ブロック材料等を含む層をさらに有していてもよい。機能層１１３Ｓには、例えば、上述の発光素子に用いることができる材料を用いることができる。
受光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。受光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、又は塗布法等の方法で形成することができる。
図３９Ｂ及び図３９Ｃに示す表示装置１０Ｄは、基板１０２と基板１５２との間に、受光素子を有する層３５３、回路層３５５、及び、発光素子を有する層３５７を有する。
層３５３は、例えば、受光素子６１を有する。層３５７は、例えば、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂを有する。
回路層３５５は、受光素子を駆動する回路、及び、発光素子を駆動する回路を有する。回路層３５５は、例えば、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂを有する。その他、回路層３５５には、スイッチ、容量、抵抗、配線、及び端子等のうち一つ又は複数を設けることができる。
図３９Ｂは、受光素子６１をタッチセンサに用いる例である。図３９Ｂに示すように、層３５７において発光素子が発した光を、表示装置１０Ｄに接触した指３５２が反射することで、層３５３における受光素子がその反射光を検出する。これにより、表示装置１０Ｄに指３５２が接触したことを検出することができる。
図３９Ｃは、受光素子６１を非接触センサに用いる例である。図３９Ｃに示すように、層３５７において発光素子が発した光を、表示装置１０Ｄに近接している（つまり、接触していない）指３５２が反射することで、層３５３における受光素子がその反射光を検出する。
［表示装置１０Ｅ］
図４０Ａに示す表示装置１０Ｅは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置１０Ｅは、ファインメタルマスクを用いずに作製された発光素子を有する。
ＭＭＬ構造が適用された表示装置が有する発光素子における島状の発光層は、発光層を一面に成膜した後、フォトリソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細な表示装置又は高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及び、フォトリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。
ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、メタルマスクを用いずにデバイスを作製する場合、メタルマスクの製造に係る設備、及び、メタルマスクの洗浄工程を不要にすることができる。また、フォトリソグラフィによる加工には、トランジスタを作製する際に用いる装置と共通又は同様の装置を用いることができるため、ＭＭＬ構造のデバイスを作製するために特別な装置を導入する必要はない。このように、ＭＭＬ構造は、製造コストを低く抑えることが可能となるため、デバイスの大量生産に適している。
ＭＭＬ構造が適用された表示装置では、例えば、ペンタイル配列等の特殊な画素配列を適用し疑似的に精細度を高める必要がないため、Ｒ、Ｇ、Ｂの副画素をそれぞれ一方向に配列させた、いわゆるストライプ配列で、かつ、高精細（例えば５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、又は５０００ｐｐｉ以上）の表示装置を実現することができる。
発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。
エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。
なお、基板１０２から絶縁層２３５までの積層構造、及び保護層１３１から基板１５２までの積層構造は、表示装置１０Ａと同様のため、説明を省略する。
図４０Ａにおいて、絶縁層２３５上に、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂが設けられている。
発光素子６０Ｒは、絶縁層２３５上の導電層１２４Ｒと、導電層１２４Ｒ上の導電層１２６Ｒと、導電層１２６Ｒ上の層１３３Ｒと、層１３３Ｒ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図４０Ａに示す発光素子６０Ｒは、赤色の光（Ｒ）を発する。層１３３Ｒは、赤色の光を発する発光層を有する。発光素子６０Ｒにおいて、層１３３Ｒ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｒ及び導電層１２６Ｒのうち一方又は双方を画素電極と呼ぶことができる。
発光素子６０Ｇは、絶縁層２３５上の導電層１２４Ｇと、導電層１２４Ｇ上の導電層１２６Ｇと、導電層１２６Ｇ上の層１３３Ｇと、層１３３Ｇ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図４０Ａに示す発光素子６０Ｇは、緑色の光（Ｇ）を発する。層１３３Ｇは、緑色の光を発する発光層を有する。発光素子６０Ｇにおいて、層１３３Ｇ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｇ及び導電層１２６Ｇのうち一方又は双方を画素電極と呼ぶことができる。
発光素子６０Ｂは、絶縁層２３５上の導電層１２４Ｂと、導電層１２４Ｂ上の導電層１２６Ｂと、導電層１２６Ｂ上の層１３３Ｂと、層１３３Ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図４０Ａに示す発光素子６０Ｂは、青色の光（Ｂ）を発する。層１３３Ｂは、青色の光を発する発光層を有する。発光素子６０Ｂにおいて、層１３３Ｂ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｂ及び導電層１２６Ｂのうち一方又は双方を画素電極と呼ぶことができる。
本明細書等では、発光素子が有するＥＬ層のうち、発光素子ごとに島状に設けられた層を層１３３Ｂ、層１３３Ｇ、又は層１３３Ｒと示し、複数の発光素子が共有して有する層を共通層１１４と示す。なお、本明細書等において、共通層１１４を含めず、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂを指して、島状のＥＬ層、島状に形成されたＥＬ層等と呼ぶ場合もある。また、メタルマスクを用いずに作製される発光素子は、共通層を有していなくてもよく、ＥＬ層を構成する全ての層が島状に形成されていてもよい。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。
なお、図４０Ａでは、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂを全て同じ厚さで示すが、これに限られない。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの厚さは異なっていてもよい。
導電層１２４Ｒは、絶縁層１０６、絶縁層１０７、及び絶縁層２３５に設けられた開口部を介して、トランジスタ２０５Ｒが有する導電層１１２ｂと電気的に接続されている。同様に、導電層１２４Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと電気的に接続され、導電層１２４Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続されている。
導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂは、絶縁層２３５に設けられた開口部を覆うように形成される。導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂの凹部には、それぞれ、層１２８が埋め込まれている。
層１２８は、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂの凹部を平坦化する機能を有する。導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂ及び層１２８上には、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂと電気的に接続される導電層１２６Ｒ、導電層１２６Ｇ、及び導電層１２６Ｂが設けられている。したがって、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。導電層１２４Ｒ及び導電層１２６Ｒに反射電極として機能する導電層を用いることが好ましい。
層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。層１２８には、例えば前述の絶縁層２３７に用いることができる有機絶縁材料を適用することができる。
図４０Ａでは、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。層１２８の上面は、凸曲面、凹曲面、及び平面の少なくとも一つを有することができる。
層１２８の上面の高さと、導電層１２４Ｒの上面の高さと、は、一致又は概略一致していてもよく、互いに異なっていてもよい。例えば、層１２８の上面の高さは、導電層１２４Ｒの上面の高さより低くてもよく、高くてもよい。
導電層１２６Ｒの端部は、導電層１２４Ｒの端部と揃っていてもよく、導電層１２４Ｒの端部の側面を覆っていてもよい。導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部は、テーパ形状を有することが好ましい。具体的には、導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部はテーパ角が０度より大きく９０度未満のテーパ形状を有することが好ましい。画素電極の端部がテーパ形状を有する場合、画素電極の側面に沿って設けられる層１３３Ｒは、傾斜部を有する。画素電極の側面をテーパ形状とすることで、画素電極の側面に沿って設けられるＥＬ層の被覆性を良好にすることができる。
導電層１２４Ｇ、導電層１２６Ｇ、及び、導電層１２４Ｂ、導電層１２６Ｂについては、導電層１２４Ｒ、導電層１２６Ｒと同様であるため詳細な説明は省略する。
導電層１２６Ｒの上面及び側面は、層１３３Ｒによって覆われている。同様に、導電層１２６Ｇの上面及び側面は、層１３３Ｇによって覆われており、導電層１２６Ｂの上面及び側面は、層１３３Ｂによって覆われている。したがって、導電層１２６Ｒ、導電層１２６Ｇ、及び導電層１２６Ｂが設けられている領域全体を、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂそれぞれの上面の一部及び側面は、絶縁層１８５、及び絶縁層１８７によって覆われている。層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、及び、絶縁層１８５、絶縁層１８７上に、共通層１１４が設けられ、共通層１１４上に共通電極１１５が設けられている。共通層１１４及び共通電極１１５は、それぞれ、複数の発光素子に共通して設けられるひと続きの膜である。
図４０Ａにおいて、導電層１２６Ｒと層１３３Ｒとの間には、例えば図３７Ａに示す絶縁層２３７が設けられていない。つまり、表示装置１０Ｅには、画素電極に接し、かつ、画素電極の上面端部を覆う絶縁層（隔壁、バンク、及びスペーサ等ともいう）が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、又は、高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の製造コストを削減することができる。
前述の通り、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリア輸送層（電子輸送層又は正孔輸送層）と、を有することが好ましい。又は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層（正孔ブロック層又は電子ブロック層）と、を有することが好ましい。又は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの表面は、表示装置の作製工程中に露出するため、キャリア輸送層及びキャリアブロック層の一方又は双方を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子の信頼性を高めることができる。
共通層１１４は、例えば電子注入層、又は正孔注入層を有する。又は、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂで共有されている。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面は、絶縁層１８５によって覆われている。絶縁層１８７は、絶縁層１８５を介して、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面を覆っている。
層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの側面（さらには、上面の一部）が、絶縁層１８５及び絶縁層１８７の少なくとも一方によって覆われていることで、共通層１１４（又は共通電極１１５）が、画素電極、及び、層１３３Ｒ、層１３３Ｇ、層１３３Ｂの側面と接することを抑制し、発光素子のショートを抑制することができる。これにより、発光素子の信頼性を高めることができる。
絶縁層１８５は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面と接することが好ましい。絶縁層１８５が層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂと接する構成とすることで、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの膜剥がれを防止でき、発光素子の信頼性を高めることができる。
絶縁層１８７は、絶縁層１８５の凹部を充填するように、絶縁層１８５上に設けられる。絶縁層１８７は、絶縁層１８５の側面の少なくとも一部を覆うことが好ましい。
絶縁層１８５及び絶縁層１８７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層（例えばキャリア注入層、及び共通電極等）の被形成面の高低差の大きな凹凸を低減し、より平坦にすることができる。したがって、キャリア注入層及び共通電極等の被覆性を高めることができる。
共通層１１４及び共通電極１１５は、層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、絶縁層１８５、及び絶縁層１８７上に設けられる。絶縁層１８５及び絶縁層１８７を設ける前の段階では、画素電極及び島状のＥＬ層が設けられる領域と、画素電極及び島状のＥＬ層が設けられない領域（発光素子間の領域）と、に起因する段差が生じている。本発明の一態様の表示装置は、絶縁層１８５及び絶縁層１８７を有することで当該段差を平坦化させることができ、共通層１１４及び共通電極１１５の被覆性を向上させることができる。したがって、段切れによる接続不良を抑制することができる。また、段差によって共通電極１１５が局所的に薄膜化して電気抵抗が上昇することを抑制することができる。
絶縁層１８７の上面はより平坦性の高い形状を有することが好ましい。絶縁層１８７の上面は、平面、凸曲面、及び、凹曲面のうち、少なくとも一つを有していてもよい。例えば、絶縁層１８７の上面は、曲率半径の大きい凸曲面形状を有することが好ましい。
絶縁層１８５は、単層構造でもよく、２層以上の積層構造であってもよい。絶縁層１８５は、１層以上の無機絶縁層を有することが好ましい。絶縁層１８５は、絶縁層１１０に用いることができる材料を用いることができる。特に、酸化アルミニウムは、エッチングにおいて、ＥＬ層との選択比が高く、絶縁層１８７の形成においてＥＬ層を保護する機能を有するため好ましい。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜、又は酸化シリコン膜等の無機絶縁膜を絶縁層１８５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１８５を形成することができる。また、絶縁層１８５は、ＡＬＤ法により形成した膜と、スパッタリング法により形成した膜と、の積層構造としてもよい。絶縁層１８５は、例えば、ＡＬＤ法によって形成された酸化アルミニウム膜と、スパッタリング法によって形成された窒化シリコン膜と、の積層構造であってもよい。
絶縁層１８５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。絶縁層１８５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層１８５は、水及び酸素の少なくとも一方を捕獲、又は固着する（ゲッタリング）機能を有することが好ましい。
絶縁層１８５が、バリア絶縁層としての機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。
絶縁層１８５は、不純物濃度が低いことが好ましい。これにより、絶縁層１８５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１８５において、不純物濃度を低くすることで、水及び酸素の少なくとも一方に対するバリア性を高めることができる。例えば、絶縁層１８５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
絶縁層１８５上に設けられる絶縁層１８７は、隣接する発光素子間に形成された絶縁層１８５の高低差の大きな凹凸を平坦化する機能を有する。換言すると、絶縁層１８７を有することで共通電極１１５を形成する面の平坦性を向上させる効果を奏する。
絶縁層１８７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書等において、アクリル樹脂とは、ポリメタクリル酸エステル、又はメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
絶縁層１８７として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１８７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、又はアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
絶縁層１８７には可視光を吸収する材料を用いてもよい。絶縁層１８７が発光素子からの発光を吸収することで、発光素子から絶縁層１８７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。
可視光を吸収する材料として、黒色等の顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えばポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、又は３色以上のカラーフィルタ材料を積層又は混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色又は黒色近傍の樹脂層とすることが可能となる。
［表示装置１０Ｆ］
図４０Ｂに、表示装置１０Ｆの表示部１６２の断面の一例を示す。表示装置１０Ｆは、各色の副画素に、層１３３を有する発光素子と、着色層（カラーフィルタ）と、が用いられている点で、表示装置１０Ｅと主に異なる。図４０Ｂに示す構成は、図４０Ａに示す、ＦＰＣ１７２を含む領域、回路部１６４、表示部１６２の基板１０２から絶縁層２３５までの積層構造、接続部１４０、及び、端部の構成と、組み合わせることができる。
図４０Ｂに示す表示装置１０Ｆは、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
発光素子６０Ｒの発光は、着色層１３２Ｒを介して表示装置１０Ｆの外部に赤色の光として取り出される。同様に、発光素子６０Ｇの発光は、着色層１３２Ｇを介して表示装置１０Ｆの外部に緑色の光として取り出される。発光素子６０Ｂの発光は、着色層１３２Ｂを介して表示装置１０Ｆの外部に青色の光として取り出される。
発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、それぞれ、層１３３を有する。これら３つの層１３３は、同じ材料を用いて、同じ工程で形成される。また、これら３つの層１３３は、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。
例えば、図４０Ｂに示す発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、白色の光を発する。発光素子６０Ｒが発する白色の光は着色層１３２Ｒを透過し、発光素子６０Ｇが発する白色の光は着色層１３２Ｇを透過し、発光素子６０Ｂが発する白色の光は着色層１３２Ｂを透過する。これにより、所望の色の光を得ることができる。
又は、例えば、図４０Ｂに示す発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂは、青色の光を発する。このとき、層１３３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素２３Ｂにおいては、発光素子６０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素２３Ｒ及び緑色の光を呈する副画素２３Ｇにおいては、発光素子６０Ｒ又は発光素子６０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子６０Ｒ又は発光素子６０Ｇが発する青色の光をより長波長の光に変換し、赤色又は緑色の光を取り出すことができる。さらに、発光素子６０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子６０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
［表示装置１０Ｇ］
図４１に示す表示装置１０Ｇは、ボトムエミッション型の表示装置である点で、表示装置１０Ｆと主に相違する。
発光素子が発する光は、基板１０２側に射出される。基板１０２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
基板１０２とトランジスタとの間には、遮光層１１７を形成することが好ましい。図４１では、基板１０２上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂ等が設けられている例を示す。また、絶縁層１０７上に、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。
着色層１３２Ｒと重なる発光素子６０Ｒは、導電層１２４Ｒと、導電層１２６Ｒと、層１３３と、共通層１１４と、共通電極１１５と、を有する。
着色層１３２Ｇと重なる発光素子６０Ｇは、導電層１２４Ｇと、導電層１２６Ｇと、層１３３と、共通層１１４と、共通電極１１５と、を有する。
着色層１３２Ｂと重なる発光素子６０Ｂは、導電層１２４Ｂと、導電層１２６Ｂと、層１３３と、共通層１１４と、共通電極１１５と、を有する。
導電層１２４Ｒ、導電層１２４Ｇ、導電層１２４Ｂ、導電層１２６Ｒ、導電層１２６Ｇ、及び導電層１２６Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に例えば電気抵抗率の低い金属を用いることができるため、共通電極１１５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、又は、画素のサイズを小さくすることができる。
［表示装置１０Ｈ］
図４２に示す表示装置１０Ｈは、ＶＡモードの液晶表示装置である。
基板１０２と基板１５２とは、接着層１４４によって貼り合わされている。また、基板１０２、基板１５２、及び接着層１４４に囲まれた領域に、液晶２６２が封止されている。基板１５２の外側の面には偏光板２６０ａが位置し、基板１０２の外側の面には、偏光板２６０ｂが位置している。また、図示しないが、偏光板２６０ａよりも外側、又は偏光板２６０ｂよりも外側に、バックライトを設けることができる。
基板１０２には、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、接続部１９７、及びスペーサ２２４等が設けられている。トランジスタ２０５Ｄは、回路部１６４に設けられるトランジスタであり、トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇは、表示部１６２に設けられるトランジスタである。トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇが有する導電層１１２ｂは、液晶素子６９の画素電極として機能する。
基板１５２には、着色層１３２Ｒ、着色層１３２Ｇ、遮光層１１７、絶縁層２２５、及び導電層２６３等が設けられている。導電層２６３は、液晶素子６９の共通電極として機能する。
前述の通り、本実施の形態では、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇには、ＯＳトランジスタを用いる例を示す。トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇには、本発明の一態様のトランジスタを用いることができる。つまり、表示装置１０Ｈは、表示部１６２及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６２に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。
トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇは、絶縁層１０７に覆われている。絶縁層１０７は、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、及びトランジスタ２０５Ｇの保護層として機能する。
表示部１６２が有する副画素は、トランジスタと、液晶素子６９と、着色層と、を有する。例えば、赤色の光を呈する副画素は、トランジスタ２０５Ｒと、液晶素子６９と、赤色の光を透過する着色層１３２Ｒと、を有する。また、緑色の光を呈する副画素は、トランジスタ２０５Ｇと、液晶素子６９と、緑色の光を透過する着色層１３２Ｇと、を有する。図示しないが、青色の光を呈する副画素は、同様に、トランジスタと、液晶素子６９と、青色の光を透過する着色層と、を有する。
液晶素子６９は、導電層１１２ｂと、導電層２６３と、これらの間に挟持される液晶２６２とを有する。
基板１０２上には、導電層１１２ａと同一面上に位置する導電層２６４が設けられている。導電層２６４は、絶縁層１１０を介して導電層１１２ｂと重なる部分を有する。導電層１１２ｂと導電層２６４と、これらの間の絶縁層１１０により、保持容量が形成されている。なお、導電層１１２ｂと導電層２６４との間には絶縁層が一以上あればよく、絶縁層１１０のうちいずれか一又は二がエッチングにより除去されていてもよい。
基板１５２側において、着色層１３２Ｒ、着色層１３２Ｇ、及び遮光層１１７を覆って絶縁層２２５が設けられている。絶縁層２２５は、平坦化膜としての機能を有していてもよい。絶縁層２２５により、導電層２６３の表面を概略平坦にできるため、液晶２６２の配向状態を均一にできる。
なお、導電層２６３、及び、絶縁層１０７等において、液晶２６２と接する面には、液晶２６２の配向を制御するための配向膜が設けられていてもよい（図４４Ａ及び図４４Ｂにおける配向膜２６５を参照）。
導電層１１２ｂ及び導電層２６３は可視光を透過する。つまり、透過型の液晶装置とすることができる。例えばバックライトを基板１５２側に配置した場合、偏光板２６０ａにより偏光されたバックライトからの光は、基板１５２、導電層２６３、液晶２６２、導電層１１２ｂ、及び、基板１０２を透過し偏光板２６０ｂに達する。このとき、導電層１１２ｂ及び導電層２６３の間に与える電圧によって液晶２６２の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板２６０ｂを介して射出される光の強度を制御することができる。また入射される光は着色層によって特定の波長領域以外の光が吸収されることにより、取り出される光は例えば赤色を呈する光となる。
ここで、偏光板２６０ｂとして直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板として、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。偏光板２６０ｂに円偏光板を用いることで、外光反射を抑制することができる。
なお、偏光板２６０ｂとして円偏光板を用いた場合、偏光板２６０ａにも円偏光板を用いてもよいし、通常の直線偏光板を用いることもできる。偏光板２６０ａ、偏光板２６０ｂに適用する偏光板の種類に応じて、液晶素子６９に用いる液晶素子のセルギャップ、配向、及び駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。
導電層２６３は、接続部１４０において、基板１０２側に設けられた導電層１６６ｂと接続体２２３により電気的に接続されている。導電層１６６ｂは、絶縁層１１０、及び絶縁層１０５に設けられた開口部を介して、導電層１６５ｂと接続されている。これにより、基板１０２側に配置されるＦＰＣ又はＩＣから導電層２６３に電位又は信号を供給することができる。図４２に示す構成では、導電層１６５ｂは、導電層１１２ａと同じ材料を用いて、同じ程で形成される例を示し、導電層１６６ｂは、導電層１０４と同じ材料を用いて、同じ工程で形成される例を示す。
接続体２２３として、例えば導電性の粒子を用いることができる。導電性の粒子として、有機樹脂又はシリカ等の粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケル又は金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆する等、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体２２３として弾性変形、又は塑性変形する材料を用いることが好ましい。このとき導電性の粒子は図４２に示すように上下方向に潰れた形状となる場合がある。こうすることで接続体２２３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗が低減できるほか、接続不良等の不具合の発生を抑制できる。接続体２２３は接着層１４４に覆われるように配置することが好ましい。例えば、硬化前の接着層１４４に接続体２２３を分散させることが好ましい。
基板１０２の端部に近い領域には、接続部１９７が設けられている。接続部１９７では、導電層１６６ａが接続層２４２を介してＦＰＣ１７２と電気的に接続されている。導電層１６６ａは、絶縁層１１０、及び絶縁層１０５に設けられた開口部を介して、導電層１６５ａと接続されている。図４２に示す構成では、導電層１６５ａは、導電層１１２ａと同じ材料を用いて、同じ工程で形成される例を示し、導電層１６６ａは、導電層１０４と同じ材料を用いて、同じ工程で形成される例を示す。
［表示装置１０Ｉ］
図４３に示す表示装置１０Ｉは、ＦＦＳモードの液晶表示装置である。表示装置１０Ｉは、主に、液晶素子６９の構成が表示装置１０Ｈとは異なる。
絶縁層１１０上に、液晶素子６９の共通電極として機能する導電層２６３が設けられ、導電層２６３上に、絶縁層２６１が設けられている。また、絶縁層２６１上に、トランジスタのソース電極及びドレイン電極の他方としての機能と、液晶素子６９の画素電極としての機能と、を有する導電層１１２ｂが設けられている。導電層１１２ｂ上には、絶縁層１０７が設けられている。
導電層１１２ｂは、平面視において櫛歯状の形状、又はスリットが設けられた形状を有する。また、導電層２６３は導電層１１２ｂと重ねて配置されている。また着色層と重なる領域において、導電層２６３上に導電層１１２ｂが配置されていない部分を有する。
導電層１１２ｂと導電層２６３とが絶縁層２６１を介して積層されることで、容量が形成される。そのため容量素子を別途形成する必要がなく、画素の開口率を高めることができる。
なお、液晶素子６９において、導電層１１２ｂと導電層２６３との双方を、櫛歯状の平面形状としてもよい。一方で、表示装置１０Ｉに示すように、液晶素子６９において、導電層１１２ｂと導電層２６３のうち、一方のみを櫛歯状の平面形状とすることで、導電層１１２ｂと導電層２６３とが部分的に重なる構成となる。これにより、導電層１１２ｂと導電層２６３との間の容量を保持容量として用いることができ、容量素子を別途設ける必要がなく、表示装置の開口率を高めることができる。
［表示装置１０Ｊ］
図４４Ａに示す表示装置１０Ｊでは、絶縁層１１０ｂの液晶素子６９と重なる部分がエッチングにより除去されている。表示装置１０Ｊが有する液晶素子６９は、導電層１１２ｂ、絶縁層１１０ａ、絶縁層１１０ｃ、及び導電層１１２ｂがこの順で積層された部分を有する。液晶素子６９と絶縁層１１０ｂとを重ねないことにより、光透過率を高められるだけでなく、光源からの光の経路上に位置する界面の数を減らすことができるため、界面反射及び界面散乱の影響が抑制できる。
導電層１１２ｂは、液晶素子６９の画素電極として機能する。導電層１１２ｍは、液晶素子６９の共通電極として機能する。導電層１１２ｍは、導電層１１２ａと同一の導電膜により形成されている。
なお、絶縁層１０６及び絶縁層１０７のいずれか一方、又は双方は、液晶素子６９と重なる部分がエッチングにより除去されていてもよい。又は、絶縁層１０７は設けなくてもよい。これにより、導電層１１２ｂ及び導電層１１２ｍの電界が液晶２６２に伝わりやすくなるため、液晶素子６９の高速動作が可能となる。さらに、液晶素子６９と重なる部分における光透過率が高まるだけでなく、界面反射及び界面散乱の影響を抑制できる。また、絶縁層１１０ａ及び絶縁層１１０ｃのいずれか一方は、液晶素子６９と重なる部分がエッチングにより除去されていてもよい。これによっても、導電層１１２ｂ及び導電層１１２ｍの電界が液晶２６２に伝わりやすくなる。さらに導電層１１２ｂ及び導電層１１２ｍとの間の容量を大きくできる場合がある。
液晶素子６９において、導電層１１２ｂと導電層１１２ｍとの双方を、櫛歯状の平面形状としてもよい。一方で、表示装置１０Ｊに示すように、液晶素子６９において、導電層１１２ｂと導電層１１２ｍのうち、一方のみを櫛歯状の平面形状とすることで、導電層１１２ｂと導電層１１２ｍとが部分的に重なる構成となる。これにより、導電層１１２ｂと導電層１１２ｍとの間の容量を保持容量として用いることができ、容量素子を別途設ける必要がなく、表示装置の開口率を高めることができる。
［表示装置１０Ｋ］
図４４Ｂに示す表示装置１０Ｋは、画素電極が共通電極上に設けられている点で、表示装置１０Ｉと主に異なる。トランジスタ１００が有する導電層１１２ｂは、液晶素子６９において画素電極として機能する。当該導電層１１２ｂ上に、絶縁層１０６、及び、絶縁層１０７が設けられており、絶縁層１０７上に、導電層２６３が設けられている。導電層２６３は、液晶素子６９において共通電極として機能する。導電層２６３は、平面視において、櫛歯状又はスリットが設けられた形状を有する。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様の電子機器について説明する。
本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。
本発明の一態様の半導体装置は、電子機器の表示部以外に適用することもできる。例えば、電子機器の制御部に、本発明の一態様の半導体装置を用いることで、低消費電力化が可能となり好ましい。
電子機器として、例えば、テレビジョン装置、デスクトップ型若しくはノート型のコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器として、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイ等のＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器等、頭部に装着可能なウェアラブル機器等が挙げられる。
本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、又はそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方又は双方を有する表示装置を用いることで、臨場感及び奥行き感等をより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、及び１６：１０等様々な画面比率に対応することができる。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）を有してもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、及びテキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。
図４５Ａ乃至図４５Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲ等の少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
図４５Ａに示す電子機器７００Ａ、及び、図４５Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって、高品位の画像を表示できる電子機器とすることができる。
電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサ等の加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
通信部は無線通信機を有し、当該無線通信機により例えば映像信号を供給することができる。なお、無線通信機に代えて、又は無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方又は双方によって充電することができる。
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作又はスライド操作等を検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止又は再開等の処理を実行することが可能となり、スライド操作により、早送り又は早戻しの処理を実行すること等が可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
タッチセンサモジュールとして、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、又は光学方式等、種々の方式を採用することができる。特に、静電容量方式又は光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
光学方式のタッチセンサを用いる場合には、受光素子として、光電変換素子を用いることができる。光電変換素子の活性層には、無機半導体及び有機半導体の一方又は双方を用いることができる。
図４５Ｃに示す電子機器８００Ａ、及び、図４５Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって、高品位の画像を表示できる電子機器とすることができる。また、極めて精細度の高い表示が可能な電子機器とすることができるため、使用者に高い没入感を感じさせることができる。
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａ又は電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
装着部８２３により、使用者は電子機器８００Ａ又は電子機器８００Ｂを頭部に装着することができる。なお、例えば図４５Ｃにおいては、メガネのつる（テンプルともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型又はバンド型の形状としてもよい。
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、及び広角等の複数の画角に対応可能なように複数のカメラを設けてもよい。
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部とも呼ぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部として、例えばイメージセンサ、又は、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）等の距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度のジェスチャー操作を可能とすることができる。
電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一又は複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、又はスピーカ等の音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には例えば映像出力機器からの映像信号、及び電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図４５Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図４５Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
電子機器がイヤフォン部を有してもよい。図４５Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１又は装着部７２３の内部に配置されていてもよい。
同様に、図４５Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１又は装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
なお、電子機器は、イヤフォン又はヘッドフォン等を接続することができる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方又は双方を有してもよい。音声入力機構として、例えば、マイク等の集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
このように、本発明の一態様の電子機器は、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂ等）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂ等）と、のどちらも好適である。
本発明の一態様の電子機器は、有線又は無線によって、イヤフォンに情報を送信することができる。
図４６Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様の表示装置を適用することができる。したがって、電子機器６５００は、高品位の画像を表示できる電子機器とすることができる。
図４６Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、及びバッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図４６Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。したがって、テレビジョン装置７１００は、高品位の画像を表示できる電子機器とすることができる。
図４６Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。又は、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、或いは受信者間等）の情報通信を行うことも可能である。
図４６Ｄに、ノート型コンピュータの一例を示す。ノート型コンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、及び外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。したがって、ノート型コンピュータ７２００は、高品位の画像を表示できる電子機器とすることができる。
図４６Ｅ及び図４６Ｆに、デジタルサイネージの一例を示す。
図４６Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、又は操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図４６Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図４６Ｅ及び図４６Ｆにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。したがって、デジタルサイネージ７３００、及びデジタルサイネージ７４００は、高品位の画像を表示できる電子機器とすることができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像又は動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報若しくは交通情報等の情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
図４６Ｅ及び図４６Ｆに示すように、デジタルサイネージ７３００又はデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１又は情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１又は情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１又は情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
デジタルサイネージ７３００又はデジタルサイネージ７４００に、情報端末機７３１１又は情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
図４７Ａ乃至図４７Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図４７Ａ乃至図４７Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。したがって、図４７Ａ乃至図４７Ｇに示す電子機器は、高品位の画像を表示できる電子機器とすることができる。
図４７Ａ乃至図４７Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、及びテキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器に例えばカメラを設け、静止画又は動画を撮影し、記録媒体（外部又はカメラに内蔵）に保存する機能、及び撮影した画像を表示部に表示する機能等を有してもよい。
図４７Ａ乃至図４７Ｇに示す電子機器の詳細について、以下説明を行う。
図４７Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、及びセンサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図４７Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の例として、電子メール、ＳＮＳ、又は電話等の着信の通知、電子メール又はＳＮＳ等の題名、送信者名、日時、時刻、バッテリの残量、及び電波強度が挙げられる。又は、情報９０５１が表示されている位置にはアイコン９０５０等を表示してもよい。
図４７Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
図４７Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
図４７Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図４７Ｅ乃至図４７Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図４７Ｅは携帯情報端末９２０１を展開した状態、図４７Ｇは折り畳んだ状態、図４７Ｆは図４７Ｅと図４７Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
１０Ａ：表示装置、１０Ｂ：表示装置、１０Ｃ：表示装置、１０Ｄ：表示装置、１０Ｅ：表示装置、１０Ｆ：表示装置、１０Ｇ：表示装置、１０Ｈ：表示装置、１０Ｉ：表示装置、１０Ｊ：表示装置、１０Ｋ：表示装置、１０：表示装置、１１：走査線駆動回路、１３：信号線駆動回路、２０：表示部、２１ａ：画素、２１ｂ：画素、２１：画素、２３ａ：副画素、２３Ｂ：副画素、２３ｂ：副画素、２３ｃ：副画素、２３ｄ：副画素、２３ｅ：副画素、２３Ｇ：副画素、２３Ｒ：副画素、２３：副画素、３０Ａ：半導体装置、３０Ｂ：半導体装置、３０Ｃ：半導体装置、３０Ｄ：半導体装置、３０Ｅ：半導体装置、３０：半導体装置、４０Ａ：画素回路、４０Ｂ：画素回路、４０Ｃ：画素回路、４０Ｄ：画素回路、４０Ｅ：画素回路、４１ａ：配線、４１ｂ：配線、４１ｃ：配線、４１：配線、４３：配線、４５：配線、４６ａ：配線、４６ｂ：配線、４６：配線、４７：配線、４８：配線、４９：配線、５１：トランジスタ、５２：トランジスタ、５３：トランジスタ、５４：トランジスタ、５７：容量、５８：容量、６０Ｂ：発光素子、６０Ｇ：発光素子、６０Ｒ：発光素子、６０：発光素子、６１：受光素子、６９：液晶素子、１００：トランジスタ、１０２：基板、１０３ｆ：導電膜、１０３：導電層、１０４：導電層、１０５ａ：絶縁層、１０５ｆ：絶縁膜、１０５：絶縁層、１０６：絶縁層、１０７：絶縁層、１０８ｆ：半導体膜、１０８：半導体層、１０９：絶縁層、１１０ａ：絶縁層、１１０ｂ：絶縁層、１１０ｃ：絶縁層、１１０：絶縁層、１１１Ｂ：画素電極、１１１Ｇ：画素電極、１１１Ｒ：画素電極、１１１Ｓ：画素電極、１１２ａ：導電層、１１２ｂ：導電層、１１２ｃ：導電層、１１２ｆ：導電膜、１１２ｍ：導電層、１１３Ｂ：ＥＬ層、１１３Ｇ：ＥＬ層、１１３Ｒ：ＥＬ層、１１３Ｓ：機能層、１１３：ＥＬ層、１１４：共通層、１１５：共通電極、１１６：導電層、１１７：遮光層、１１９：導電層、１２０：絶縁層、１２１：部分、１２３：部分、１２４Ｂ：導電層、１２４Ｇ：導電層、１２４Ｒ：導電層、１２５：領域、１２６Ｂ：導電層、１２６Ｇ：導電層、１２６Ｒ：導電層、１２７：領域、１２８：層、１２９：凹部、１３１：保護層、１３２Ｂ：着色層、１３２Ｇ：着色層、１３２Ｒ：着色層、１３３Ｂ：層、１３３Ｇ：層、１３３Ｒ：層、１３３：層、１４０：接続部、１４１：開口部、１４２：接着層、１４３：開口部、１４４：接着層、１４５：開口部、１４６ａ：開口部、１４６ｂ：開口部、１４７ａ：開口部、１４７ｂ：開口部、１４９：開口部、１５０Ａ：トランジスタ、１５０：トランジスタ、１５２：基板、１５３：絶縁層、１６２：表示部、１６４：回路部、１６５ａ：導電層、１６５ｂ：導電層、１６５：導電層、１６６ａ：導電層、１６６ｂ：導電層、１６６：導電層、１７２：ＦＰＣ、１７３：ＩＣ、１８３：導電層、１８５：絶縁層、１８７：絶縁層、１９０：容量素子、１９７：接続部、２００：トランジスタ、２０２：導電層、２０３：導電層、２０４：導電層、２０５Ｂ：トランジスタ、２０５Ｄ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５Ｓ：トランジスタ、２０５：絶縁層、２０８Ｄ：領域、２０８Ｌ：領域、２０８：半導体層、２１２ａ：導電層、２１２ｂ：導電層、２２３：接続体、２２４：スペーサ、２２５：絶縁層、２３５：絶縁層、２３７：絶縁層、２４１：開口部、２４２：接続層、２４３：開口部、２５０：トランジスタ、２５２：絶縁層、２５３Ｄ：領域、２５３：半導体層、２５４：絶縁層、２５５：導電層、２５６：絶縁層、２５７ａ：開口部、２５７ｂ：開口部、２５８ａ：導電層、２５８ｂ：導電層、２５９：導電層、２６０ａ：偏光板、２６０ｂ：偏光板、２６１：絶縁層、２６２：液晶、２６３：導電層、２６４：導電層、２６５：配向膜、３５２：指、３５３：層、３５５：回路層、３５７：層、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型コンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (8)

  1. 　トランジスタと、第１の絶縁層と、を有し、
    　前記トランジスタは、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、半導体層と、第２の絶縁層と、第３の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１の導電層上に設けられ、且つ前記第１の導電層に達する第１の開口部を有し、
    　前記第２の導電層は、前記第１の絶縁層上に設けられ、且つ前記第１の開口部と重なる領域を有する第２の開口部を有し、
    　前記第３の導電層は、前記第１の絶縁層の、前記第１の開口部内に位置する側面と接する領域を有し、
    　前記第３の導電層は、前記第１の導電層と接する領域を有し、
    　前記第３の導電層の最上部は、前記第１の絶縁層の、前記第１の開口部側の上面端部より下に位置し、
    　前記第１の開口部の内部で前記第３の導電層を覆うように、前記第２の絶縁層が設けられ、
    　前記半導体層は、前記第１の導電層と接する領域、及び前記第２の導電層と接する領域を有し、且つ前記第１の開口部の内部において、前記第２の絶縁層を介して前記第３の導電層と対向する領域を有するように設けられ、
    　前記第３の絶縁層は、前記第１の開口部の内部に位置する領域を有するように、前記半導体層上に設けられ、
    　前記第４の導電層は、前記第１の開口部の内部において、前記第２の絶縁層、前記半導体層、及び前記第３の絶縁層を介して前記第３の導電層と対向する領域を有するように設けられる半導体装置。
  2. 　請求項１において、
    　前記半導体装置は、第４の絶縁層を有し、
    　前記第４の絶縁層は、前記第１の絶縁層と、前記第３の絶縁層と、の間に設けられ、
    　前記第４の絶縁層は、前記第２の導電層の、前記第２の開口部と反対側の側面と接する領域を有する半導体装置。
  3. 　請求項１において、
    　前記第２の絶縁層は、前記第１の絶縁層上に位置する領域を有し、
    　前記第２の導電層は、前記第２の絶縁層上に設けられる半導体装置。
  4. 　請求項１乃至３のいずれか一項において、
    　前記半導体層は、金属酸化物を含む半導体装置。
  5. 　請求項４において、
    　前記金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二又は三を有し、
    　前記元素Ｍは、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂから選ばれた一種又は複数種である半導体装置。
  6. 　第１の導電層を形成し、
    　前記第１の導電層上に、第１の絶縁層を形成し、
    　前記第１の絶縁層上に、第２の導電層を形成し、
    　前記第２の導電層を加工することで、前記第１の導電層と重なる領域を有する第１の開口部を形成し、
    　前記第１の絶縁層を加工することで、前記第１の開口部と重なる領域を有するように、前記第１の導電層に達する第２の開口部を形成し、
    　前記第１の開口部、及び前記第２の開口部を覆うように、導電膜を形成し、
    　前記導電膜に異方性エッチングを行うことにより、前記第１の導電層と接する領域を有し、且つ最上部が前記第２の導電層の、前記第１の開口部側の下面端部より下に位置するように第３の導電層を形成し、
    　前記第２の導電層、及び前記第３の導電層を覆うように、絶縁膜を形成し、
    　前記第２の導電層の上面の少なくとも一部が露出するまで前記絶縁膜に異方性エッチングを行うことにより、前記第３の導電層を覆う第２の絶縁層を形成し、
    　前記第１の導電層と接する領域、及び前記第２の導電層と接する領域を有するように、半導体層を形成し、
    　前記第２の開口部の内部に位置する領域を有するように、第３の絶縁層を形成し、
    　前記第２の開口部の内部に位置する領域を有するように、前記第３の絶縁層上に第４の導電層を形成する半導体装置の作製方法。
  7. 　第１の導電層を形成し、
    　前記第１の導電層上に、第１の絶縁層を形成し、
    　前記第１の絶縁層を加工することで、前記第１の導電層に達する第１の開口部を形成し、
    　前記第１の開口部を覆うように、導電膜を形成し、
    　前記導電膜に異方性エッチングを行うことにより、前記第１の導電層と接する領域を有し、且つ最上部が前記第１の絶縁層の、前記第１の開口部側の上面端部より下に位置するように第２の導電層を形成し、
    　前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層を覆うように、第２の絶縁層を形成し、
    　前記第２の絶縁層上に、前記第１の開口部と重なる領域を有する第２の開口部を有する第３の導電層を形成し、
    　前記第２の絶縁層に、前記第１の導電層に達する第３の開口部を、前記第１の開口部の内部に形成し、
    　前記第１の導電層と接する領域、及び前記第３の導電層と接する領域を有するように、半導体層を形成し、
    　前記第１の開口部の内部に位置する領域を有するように、第３の絶縁層を形成し、
    　前記第１の開口部の内部に位置する領域を有するように、前記第３の絶縁層上に第４の導電層を形成する半導体装置の作製方法。
  8. 　請求項６又は７において、
    　前記半導体層は、ＡＬＤ法を用いて半導体膜を形成した後、前記半導体膜を加工することにより形成する半導体装置の作製方法。
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